JPS60116167A - 半導体記憶装置及びその製造方法 - Google Patents
半導体記憶装置及びその製造方法Info
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- JPS60116167A JPS60116167A JP58224921A JP22492183A JPS60116167A JP S60116167 A JPS60116167 A JP S60116167A JP 58224921 A JP58224921 A JP 58224921A JP 22492183 A JP22492183 A JP 22492183A JP S60116167 A JPS60116167 A JP S60116167A
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- insulating film
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
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- H10B20/30—ROM only having the source region and the drain region on the same level, e.g. lateral transistors
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- H10B20/383—Channel doping programmed
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- H01—ELECTRIC ELEMENTS
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- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5226—Via connections in a multilevel interconnection structure
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技等分野〕
本発明は半導体記憶装置及びその製造方法に係シ、特に
読み出し専用メモリ（Ｒｅａｄ ＯｎｌｙＭｅｍｏｒｙ
）におけるメモリ素子の構造及びその製造方法に関す
る。
読み出し専用メモリ（Ｒｅａｄ ＯｎｌｙＭｅｍｏｒｙ
）におけるメモリ素子の構造及びその製造方法に関す
る。
一般に、読み出し専用メモリは、ウェー製造工程中にお
いて情報が書き込まれるので、マスク・プログラマブル
ＲＯＭと称される。
いて情報が書き込まれるので、マスク・プログラマブル
ＲＯＭと称される。
この情報の書き込みに広く採用される方式として、従来
、（１）コンタクト方式、（２） ＳＤＧ （ソース、
ドレイン及びケ”−））方式、（３）トランジスタのし
きい値ＶＴＨの違いによる方式がある。上記コンタクト
方式は出力線とメモリセルトランジスタのドレインを接
続する、し々いによシ情報”１”、”０″を書き込み、
ＳＤＧ方式はメモリセルトランジスタのｒ−ト領域にケ
８−ト酸化膜を形成するか、フィールド酸化膜を形成す
るかによシ情報Ｉｔ ｌ ＩＩ 、 ＩＩ Ｑ″′を書
き込むものでアル。また、トランジスタのしきい値の違
いによる方式は、トランジスタのしきい値ＶＴＲを高く
するか、しないかにより４青報″１ ｍ、′０″を書き
込むものである。
、（１）コンタクト方式、（２） ＳＤＧ （ソース、
ドレイン及びケ”−））方式、（３）トランジスタのし
きい値ＶＴＨの違いによる方式がある。上記コンタクト
方式は出力線とメモリセルトランジスタのドレインを接
続する、し々いによシ情報”１”、”０″を書き込み、
ＳＤＧ方式はメモリセルトランジスタのｒ−ト領域にケ
８−ト酸化膜を形成するか、フィールド酸化膜を形成す
るかによシ情報Ｉｔ ｌ ＩＩ 、 ＩＩ Ｑ″′を書
き込むものでアル。また、トランジスタのしきい値の違
いによる方式は、トランジスタのしきい値ＶＴＲを高く
するか、しないかにより４青報″１ ｍ、′０″を書き
込むものである。
しかしながら、上記従来の方式にはそれぞれ次のような
問題があった。先ず、コンタクト方式は、メモリセル１
個につきコンタクトが１個必要なため、メモリセルの大
きさが他の方式に比べて大きく々るという欠点がある。
問題があった。先ず、コンタクト方式は、メモリセル１
個につきコンタクトが１個必要なため、メモリセルの大
きさが他の方式に比べて大きく々るという欠点がある。
次に、ＳＤＧ方式は、ウエノヘ製造の最初の工程で情報
を１き込むため、ユーザからＲＯＭデータを入手してか
らユーザに製品を供給するまでの時間（ターン・アラウ
ンド・タイム）が長くなるという欠点がある。
を１き込むため、ユーザからＲＯＭデータを入手してか
らユーザに製品を供給するまでの時間（ターン・アラウ
ンド・タイム）が長くなるという欠点がある。
しきい値の違いによる方式は、ＳＤＧ方式に比ベターン
・アラウンド・タイムが短く、またコンタクト方式よυ
もメモリセルを小さく形成できるという点で有利であシ
、近年に麦って採用されるようになった。第１図はその
メモリセルの構成を示す平面図である。同図において、
１１．１□はそれぞれダート電極となる多結晶シリコン
層、２はソースとなるＮ土層、３はドレインとなるＮ土
層、４は多結晶シリコン層１１ 。
・アラウンド・タイムが短く、またコンタクト方式よυ
もメモリセルを小さく形成できるという点で有利であシ
、近年に麦って採用されるようになった。第１図はその
メモリセルの構成を示す平面図である。同図において、
１１．１□はそれぞれダート電極となる多結晶シリコン
層、２はソースとなるＮ土層、３はドレインとなるＮ土
層、４は多結晶シリコン層１１ 。
１２と交差するＡｔ（アルミニウム）配線層、５はＡｔ
配線層４とＮ十層３とを電気的に接続するコンタクトホ
ールである。
配線層４とＮ十層３とを電気的に接続するコンタクトホ
ールである。
さらに、最近になって、メモリセルのイオン注入をＡｔ
配線形成後に行う方式が検討されている（ ” Ｌａｔ
ｅ ｉｍｐｌａｎｔ ｔｕｒｎｓ ＲＯＭ５ ａｒｏｕ
ｎｄ ｆａｓｔ’Ｅｌｅｃｔｒｏｎ ｉｃｓ Ｍａｙ
３１ ＊ １ ’９８３ ）。
配線形成後に行う方式が検討されている（ ” Ｌａｔ
ｅ ｉｍｐｌａｎｔ ｔｕｒｎｓ ＲＯＭ５ ａｒｏｕ
ｎｄ ｆａｓｔ’Ｅｌｅｃｔｒｏｎ ｉｃｓ Ｍａｙ
３１ ＊ １ ’９８３ ）。
本方式によれば、ターン・アラウンド・タイムの極めて
短いＴｔＯＭが実現可能となる。！！た、ＲＯＭデータ
のプログラム前に特性のチェックができるため、歩留シ
の見積シが■」能であるという点でも有利アある。
短いＴｔＯＭが実現可能となる。！！た、ＲＯＭデータ
のプログラム前に特性のチェックができるため、歩留シ
の見積シが■」能であるという点でも有利アある。
ところで、この方式の場合、Ａ７配線形成後にイオン注
入を行うため、メモリセルのダート領域上部にＡｔ配線
を配置できなくなシ、このためメモリセルの平面図は第
２図に示すような形状が考えられる。
入を行うため、メモリセルのダート領域上部にＡｔ配線
を配置できなくなシ、このためメモリセルの平面図は第
２図に示すような形状が考えられる。
しかしながら、この方式では、Ａｔ配線層６はメモリセ
ルのドレイン上でコンタクトをとり、しかもダート領域
上部を避けるように配置しなければならず、このためメ
モリセルの横方向の大きさは、コンタクト部の大きさと
Ａｔ配線層６の幅、間隔によって決ってしまうために比
較的大きなものになっていた。
ルのドレイン上でコンタクトをとり、しかもダート領域
上部を避けるように配置しなければならず、このためメ
モリセルの横方向の大きさは、コンタクト部の大きさと
Ａｔ配線層６の幅、間隔によって決ってしまうために比
較的大きなものになっていた。
本発明は上記実情に鑑みてなされたもので、その目的は
、Ａｔ配線形成後にメモリセル部にイオン注入を行うこ
とにより情報を書き込む方式において、メモリセルの占
有面積が小さく、大容量のＲＯＭを実現することの可能
な半導体記憶装置及びその製造方法を提供することにあ
る。
、Ａｔ配線形成後にメモリセル部にイオン注入を行うこ
とにより情報を書き込む方式において、メモリセルの占
有面積が小さく、大容量のＲＯＭを実現することの可能
な半導体記憶装置及びその製造方法を提供することにあ
る。
本発明は、Ａｔ配線層を形成した後、ダート領域にイオ
ン注入を行いメモリセルトランジスタのしきい値を変え
ることによシメモリ情報を書き込む方式の半導体記憶装
置において、前記Ａｔ配線層ト前記メモリセルトランジ
スタのドレイン領域との電気的接続を電極端子層、例え
ば導電性の多結晶シリコン層を介して行い、かつ前記Ａ
ｔ配線層及び前記導電性多結晶シリコン層ハ少女くとも
前記メモリセルトランジスタのダート領域の上部を除く
領域に配置するものである。
ン注入を行いメモリセルトランジスタのしきい値を変え
ることによシメモリ情報を書き込む方式の半導体記憶装
置において、前記Ａｔ配線層ト前記メモリセルトランジ
スタのドレイン領域との電気的接続を電極端子層、例え
ば導電性の多結晶シリコン層を介して行い、かつ前記Ａ
ｔ配線層及び前記導電性多結晶シリコン層ハ少女くとも
前記メモリセルトランジスタのダート領域の上部を除く
領域に配置するものである。
以下、図面を参照して本発明の一実施例を説明する。第
３図はメモリセルトランジスタカＮチャンネルの場合の
構成を示す平面図であシ、第４図は第３図のＡ−Ａ線に
沿った断面図である。第３図及び第４図において、１１
は半導体基板例えばＰ型のシリコン基板、１２はこのシ
リコン基板１１内に形成されたソースとなるＮ層層、１
３は同じくドレインとなるＮ層、１４、。
３図はメモリセルトランジスタカＮチャンネルの場合の
構成を示す平面図であシ、第４図は第３図のＡ−Ａ線に
沿った断面図である。第３図及び第４図において、１１
は半導体基板例えばＰ型のシリコン基板、１２はこのシ
リコン基板１１内に形成されたソースとなるＮ層層、１
３は同じくドレインとなるＮ層、１４、。
１４２はそれぞれシリコン基板１１上に配置されたダー
ト電極となる第１層の多結晶シリコン層である。上記ド
レインとなるＮ＋層１３は、その上部で多結晶シリコン
層１４１．１４２のダート電極部を避けて配置された第
２層の多結晶シリコン層１５とコンタクトホール１６を
介り。
ト電極となる第１層の多結晶シリコン層である。上記ド
レインとなるＮ＋層１３は、その上部で多結晶シリコン
層１４１．１４２のダート電極部を避けて配置された第
２層の多結晶シリコン層１５とコンタクトホール１６を
介り。
て電気的に接続されている。この第２層の多結晶シリコ
ン層１５の上層には、第１層の多結晶シリコン層１４．
，１４．と交差し、かつケ゛−ト電極部の上部を避けた
位置に配置されたＡｔ配線層１７が設けられている。こ
のＡｔ配線層１７と第２層の多結晶シリコン層１５とは
コンタクトホール１８を介して電気的に接続されている
。
ン層１５の上層には、第１層の多結晶シリコン層１４．
，１４．と交差し、かつケ゛−ト電極部の上部を避けた
位置に配置されたＡｔ配線層１７が設けられている。こ
のＡｔ配線層１７と第２層の多結晶シリコン層１５とは
コンタクトホール１８を介して電気的に接続されている
。
次に、上記構造の製造工程を第５図（、）〜（ｄ）によ
υ説明する。先ず、第５図（、）に示すように、Ｐ型の
シリコン基板１１に選択酸化技術によシ膜厚約６０００
ＸのフィールドＳ １０２膜（図示せず）を形成し、素
子領域とフィールド領域を分離する。次に、この素子領
域上に膜厚約５００ＸのゲートＳｉＯ２膜２１を形成し
、さらにこのゲート５ＩＯ２膜２ノ上に例えば気相成長
法によシ第１層の多結晶シリコン層１４をウエノ・全面
に形成する。次に、同図（ｂ）に示すようにＰＥＰ （
Ｐｈｏｔ。
υ説明する。先ず、第５図（、）に示すように、Ｐ型の
シリコン基板１１に選択酸化技術によシ膜厚約６０００
ＸのフィールドＳ １０２膜（図示せず）を形成し、素
子領域とフィールド領域を分離する。次に、この素子領
域上に膜厚約５００ＸのゲートＳｉＯ２膜２１を形成し
、さらにこのゲート５ＩＯ２膜２ノ上に例えば気相成長
法によシ第１層の多結晶シリコン層１４をウエノ・全面
に形成する。次に、同図（ｂ）に示すようにＰＥＰ （
Ｐｈｏｔ。
Ｆ；ｎｇｒａｖｔｎｇ Ｐｒｏｃｅｓｓ ）によシ多結
晶シ１」コン層１４のパターニングを行い、ダート電極
となる多結晶シリコン層１４１，１４．を形成する。
晶シ１」コン層１４のパターニングを行い、ダート電極
となる多結晶シリコン層１４１，１４．を形成する。
その後、この多結晶シリコン層１４１，１４．をマスク
にしてＮ型不純物例えばヒ素へ８をイオン注入又は拡散
し、セルトランジスタのソースとなる耐層１２、及びド
レインとなる耐層１３を形成する。次に、’ Ｊ−ヒ形
キ距− キ≠ヤ４→後酸化の後、ＣＶＤ （Ｃｈｅｍｉｃａｌ
ＶａｐｏｕｒＤｅｐｏｓｉｔｉｏｎ ）法によシ低温８
ｉ０．．膜２２を全面に形成する。その後、同図（ｅ）
に示すようにｐｇｐによシトレインと々るＮ＋層１３上
にコンタクトホール１６を形成する。次に、全面にＣＶ
Ｄ法により第２層の多結晶シリコン層を厚さ約３０００
Ｘ程度被着形成し、引き続きＰＥＰにより・ぐターニン
グを行い多結晶シリコン層１５ｔｌ−形成する。
にしてＮ型不純物例えばヒ素へ８をイオン注入又は拡散
し、セルトランジスタのソースとなる耐層１２、及びド
レインとなる耐層１３を形成する。次に、’ Ｊ−ヒ形
キ距− キ≠ヤ４→後酸化の後、ＣＶＤ （Ｃｈｅｍｉｃａｌ
ＶａｐｏｕｒＤｅｐｏｓｉｔｉｏｎ ）法によシ低温８
ｉ０．．膜２２を全面に形成する。その後、同図（ｅ）
に示すようにｐｇｐによシトレインと々るＮ＋層１３上
にコンタクトホール１６を形成する。次に、全面にＣＶ
Ｄ法により第２層の多結晶シリコン層を厚さ約３０００
Ｘ程度被着形成し、引き続きＰＥＰにより・ぐターニン
グを行い多結晶シリコン層１５ｔｌ−形成する。
この多結晶シリコン層１５の平面形状は、第３図に示し
たようにＡｔ配線層１７に沿った方形状で、かつセルト
ランジスタのドレインとなるＮ＋層１３上にのみ延在す
るコンタクト部’ｒ’ｋｈするものとする。この第２層
の多結晶シリコン層１５はリンＰやヒ素Ａｓがドープさ
れた多結晶シリコン層でもよく、あるいは不純物がドー
プされてい々い多結晶シリコン層を形成した後、リン又
はヒ素を拡散又はイオン注入して形成してもよい。次に
、同図（ｄ）に示すように、全面にＣＶＤ法によシ低温
ＳｉＯ２膜２３を形成し、引き続きＰＥＰによシ第２層
の多結晶シリコン層１５とＡｔ配線層１７とを接続する
ためのコンタクトホール１８を形成する。その後、全面
にｋｌ配線層を蒸着形成し、引き続きｐａｐによυ所定
のパターニングを行い、前述のＡｔ配線層１７を形成す
る。
たようにＡｔ配線層１７に沿った方形状で、かつセルト
ランジスタのドレインとなるＮ＋層１３上にのみ延在す
るコンタクト部’ｒ’ｋｈするものとする。この第２層
の多結晶シリコン層１５はリンＰやヒ素Ａｓがドープさ
れた多結晶シリコン層でもよく、あるいは不純物がドー
プされてい々い多結晶シリコン層を形成した後、リン又
はヒ素を拡散又はイオン注入して形成してもよい。次に
、同図（ｄ）に示すように、全面にＣＶＤ法によシ低温
ＳｉＯ２膜２３を形成し、引き続きＰＥＰによシ第２層
の多結晶シリコン層１５とＡｔ配線層１７とを接続する
ためのコンタクトホール１８を形成する。その後、全面
にｋｌ配線層を蒸着形成し、引き続きｐａｐによυ所定
のパターニングを行い、前述のＡｔ配線層１７を形成す
る。
次に、低温Ｓ ｉ Ｏ２膜２３，２２、第１層の多−結
晶シリコン層”１＋７４２及びダート５ＩＯ２膜２ノを
通して所定のダート領域に例えば？ロンＢをイオン注入
し、情報を書き込む。最後に、保護膜を形成してデバイ
スが出来上る。
晶シリコン層”１＋７４２及びダート５ＩＯ２膜２ノを
通して所定のダート領域に例えば？ロンＢをイオン注入
し、情報を書き込む。最後に、保護膜を形成してデバイ
スが出来上る。
なお、上記ゾロンのイオン注入は、条件を適当に設定す
ることによシ、保護膜を形成した後に行うことも可能で
ある。
ることによシ、保護膜を形成した後に行うことも可能で
ある。
このように本発明のメモリセルにあっては、ゲート領域
の上部を避けて配置したＡｔ配線層１７と、セルトラン
ジスタのドレインとなる耐層１３との接続を、これらＡ
ｔ配線層１７と１層１３との間に配置した第２層の多結
晶シリコン層１５により行うものである。そして、この
多結晶シリコン層１５は、Ａｔ配線層１７下及び耐層１
３上にのみ配置されている。すなわち、セルトランジス
タのダート領域上には多結晶シリコン層１５及びＡｔ配
線層１７は存在せず、このためＡｔ配線層１７を形成し
た後、イオン注入によ多情報を書き込むことが可能とな
る。
の上部を避けて配置したＡｔ配線層１７と、セルトラン
ジスタのドレインとなる耐層１３との接続を、これらＡ
ｔ配線層１７と１層１３との間に配置した第２層の多結
晶シリコン層１５により行うものである。そして、この
多結晶シリコン層１５は、Ａｔ配線層１７下及び耐層１
３上にのみ配置されている。すなわち、セルトランジス
タのダート領域上には多結晶シリコン層１５及びＡｔ配
線層１７は存在せず、このためＡｔ配線層１７を形成し
た後、イオン注入によ多情報を書き込むことが可能とな
る。
また、ドレインとなるＮ＋層１３を第２層の多結晶シリ
コン層１５と直接接続するため、第２図に示した従来の
Ｎ＋層２とＡｔ配線層６とを直接接続する構造に比べて
、コンタクト抵抗を小さくできる。従って、コンタクト
部の面持を縮小できる。また横方向のセルサイズは第２
図に示した方式と異なｆ） Ａｔ０幅と間隔により制限
されなくなるため第２図の方式と比べ縮小できる。
コン層１５と直接接続するため、第２図に示した従来の
Ｎ＋層２とＡｔ配線層６とを直接接続する構造に比べて
、コンタクト抵抗を小さくできる。従って、コンタクト
部の面持を縮小できる。また横方向のセルサイズは第２
図に示した方式と異なｆ） Ａｔ０幅と間隔により制限
されなくなるため第２図の方式と比べ縮小できる。
その結果メモリセルの占有面積を従来の８０％程ｍｌに
することがｎ］能となる。一方、Ａｔ配線層１７と多結
晶シリコン層１５とのコンタクト部は大きくとることが
できるので、コンタクト抵抗によるトランジスタ特性の
劣化もなり、篩密度化が可能となる。
することがｎ］能となる。一方、Ａｔ配線層１７と多結
晶シリコン層１５とのコンタクト部は大きくとることが
できるので、コンタクト抵抗によるトランジスタ特性の
劣化もなり、篩密度化が可能となる。
尚、上記実施例においては、セルトランジスタのダート
電極として第１層の多結晶シリコン層１４１．１４２を
用い、Ａ７配線層１７との接続層を第２層の多結晶シリ
コン層１５としているが、これに限定するものではなく
、例えばダート電極としてはＭｏ５Ｉ２のような高融点
シリサイド膜、又はＭｏのような高融点金属あるいはこ
れらと多結晶シリコンとのつ層膜としてもよぐこれに多
結晶シリコンを用いたＡｔ配線層１７との接続層を接続
させるようにしてもよい。また、上記実施例においては
、セルトランジスタトシてＮチャンネルＭＯ８）ランジ
スタについて説明したが、ＰチャンネルＭＯ８，あるい
はＣＭＯ８構造のトランジスタであってもよい。
電極として第１層の多結晶シリコン層１４１．１４２を
用い、Ａ７配線層１７との接続層を第２層の多結晶シリ
コン層１５としているが、これに限定するものではなく
、例えばダート電極としてはＭｏ５Ｉ２のような高融点
シリサイド膜、又はＭｏのような高融点金属あるいはこ
れらと多結晶シリコンとのつ層膜としてもよぐこれに多
結晶シリコンを用いたＡｔ配線層１７との接続層を接続
させるようにしてもよい。また、上記実施例においては
、セルトランジスタトシてＮチャンネルＭＯ８）ランジ
スタについて説明したが、ＰチャンネルＭＯ８，あるい
はＣＭＯ８構造のトランジスタであってもよい。
以上のように本発明によれば、Ａｔ配線形成後にメモリ
セル部にイオン注入を行うことによ多情報を書き込む方
式の半導体記憶装置において、メモリセルの占有面積を
小さくできるため、大容量のＲＯＭを実現することが可
能となる。
セル部にイオン注入を行うことによ多情報を書き込む方
式の半導体記憶装置において、メモリセルの占有面積を
小さくできるため、大容量のＲＯＭを実現することが可
能となる。
第１図及び第２図はそれぞれ従来のＲＯＭの構成を示す
平面図、第３図は本発明の一実施例に係るＲＯＭの構成
を示す平面図、第４図は第３図のＡ−Ａ線に沿った断面
図、第５図は第３図及び第４図のＲＯＭの製造工程を示
す断面図である。 １１・・・シリコン基板、ノ２・・・耐層（ソース）、
１３・・・耐層（ドレイン）、１４１．１４３ ・・・
多結晶シリコン層（第１層）、１５・・・多結晶シリコ
ン！（第２層）、１６．Ｉｌｌ・・・コンタクトホール
、１７・・・Ａ７配線層。 出願人代理人 弁理士 銘 江 武 彦第１図 第２図 第３閏 第４図
平面図、第３図は本発明の一実施例に係るＲＯＭの構成
を示す平面図、第４図は第３図のＡ−Ａ線に沿った断面
図、第５図は第３図及び第４図のＲＯＭの製造工程を示
す断面図である。 １１・・・シリコン基板、ノ２・・・耐層（ソース）、
１３・・・耐層（ドレイン）、１４１．１４３ ・・・
多結晶シリコン層（第１層）、１５・・・多結晶シリコ
ン！（第２層）、１６．Ｉｌｌ・・・コンタクトホール
、１７・・・Ａ７配線層。 出願人代理人 弁理士 銘 江 武 彦第１図 第２図 第３閏 第４図
Claims (2)
- （１） ダート領域にイオン注入を行いメモリセルトラ
ンジスタのしきい値を変えることによシメモリ情報を書
き込む半導体記憶装置において、前記ダート領域の上部
を除く争域に配置された金属配線層と、前記ダート領域
の上部を除く領域に配置され、前記メモリセルトランジ
スタのドレイン領域及び前記金属配線層それぞれと電気
的に接続される電極端子層とを具備したことを特徴とす
る半導体記憶装置。 - （２） ソース、ドレインの各領域及びケ゛−ト電。 極がそれぞれ形成された半導体基板上に第１の層間絶縁
膜を形成する工程と、前記第１の層間絶縁膜の前記ドレ
イン領域に対向する位置に第１のコンタクトホールを形
成する工程と、前記第１のコンタクトホール部を含み、
かつ少なくとも前記ｒ−）電極の上部を除く領域の前記
第１の層間絶縁膜上に電極端子層のＡ？ターンを形成す
る工程と、前記電極端子層及び前記第１の層間絶縁膜上
に第２の眉間絶縁膜を形成する工程と、前記第２の眉間
絶縁膜の前記電極端子層に対向する位置に第２のコンタ
クトホールを形成する工程と、前記第２のコンタクトホ
ール部を含み、かつ少なくとも前記ダート電極の上部を
除く領域の前記第２の層間絶縁膜上に金属配線層のパタ
ーンを形成する工程とを具備したことを特徴とする半導
体記憶装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58224921A JPS60116167A (ja) | 1983-11-29 | 1983-11-29 | 半導体記憶装置及びその製造方法 |
| EP84113693A EP0145955B1 (en) | 1983-11-29 | 1984-11-13 | Read only semiconductor memory device and manufacturing method |
| DE8484113693T DE3476611D1 (en) | 1983-11-29 | 1984-11-13 | Read only semiconductor memory device and manufacturing method |
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| US07/256,266 US4892841A (en) | 1983-11-29 | 1988-10-11 | Method of manufacturing a read only semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58224921A JPS60116167A (ja) | 1983-11-29 | 1983-11-29 | 半導体記憶装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60116167A true JPS60116167A (ja) | 1985-06-22 |
Family
ID=16821250
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58224921A Pending JPS60116167A (ja) | 1983-11-29 | 1983-11-29 | 半導体記憶装置及びその製造方法 |
Country Status (4)
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-
1988
- 1988-10-11 US US07/256,266 patent/US4892841A/en not_active Expired - Lifetime
Also Published As
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