JPS61502925A - Mis型集積回路の製造方法 - Google Patents
Mis型集積回路の製造方法Info
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Abstract
(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。
Description
【発明の詳細な説明】
MIS型集積回路の製造方法
(技術分野)
本発明は、MIS型集積回路(金属・絶縁物半導体)、とくにMOSまたはCM
O8MIS型集積回路方法に関する。本発明は特にエレクトロニクスおよび情報
処理の分野において、論理ゲート、フリップフロップ、リードオンリーまたはリ
ート1/ラクトメモリ等の製造に適用される。
(背景技術)
集積回路とくにMOSまたは0M08回路は基本的1cnおよび/またはpチャ
ンネルトランジスタ(これらは電気的に相互接続される)から形成される。集積
回路では、異なったレベルに置かれたいくつかの導体層があり、これらの回路の
トランジスタの相互接続をなす。これらの異なった接続レベルの形成のために非
常に平面的な(プレーナ)回路構造をもっことが必要となる。
比較的平面的な構造を得るために用いられる集積回路の製造方法の工程は一般に
プレーナ工程として知られる。
具合が悪いことに、現在の集積回路製造方法においてこのような技術を用いると
、これらの回路を形成するトランジスタのソースおよびドレイン上の接点形成に
おいて重大な問題が生じる。この欠点は第1図(これは従来のMO8集積回路の
一部の縦断面図である)に示されている。
第1図は特に多結晶シリコンの半導体基板4上に形成されたMO8型→ランジス
タ2を示す。トランジスタ2は、基板4中にイオンインプランテーションによっ
て形成されたソース6およびドレイン8とともに、ソース6、ドレイン8間の基
板4上に配置されたゲート酸化物12の上に位置し通常多結晶シリコンで形成さ
れたゲー)10を有している。上記トランジスタ2の能動領域は通常二酸化シリ
コンでつくられ、とりわけゲート10を上記トランジスタのソース6およびト9
レイン8からe縁するように働らく絶縁物層14によって覆われる。絶縁物層1
4には、それぞれトランジスタノース6、ドレイン8と電気的接触を可能にする
電気的接触(コンタクト)穴16.18が形成される。
このトランジスタ2は他の部品とくに集積回路を構成する他のトランジスタから
、基板中に一部埋め込まれ、その回路のいわゆるフィールド酸化物を構成する二
酸化シリコン領域2oによって電気的に絶縁される。そのフィール)″酸化物の
上には通常、集積回路のトランジスタの一部の相互接続を可能にする第1の相互
接続レベル22が形成される。ソースおよびドレインのコンタクト穴16.18
がその中に形成されている酸化物膚14も集積回路の第1の相互接続しくル22
と次のレベルの間の電気絶縁を可能にする。
第1の相互接続レベル22と次のしRルの間の良好な電気的絶縁を確保するには
、絶縁物層14は第1の相互接続レベルと次のレベルとの間に最小の高さh(こ
れは普通には約0.7μm)をもつことが必要である。フィールド酸化物20(
0,5μmに近い)および第1の相互接続レベル22の厚さを考慮すると、上記
#J1高さhによって、比較的大きな深さH(これは通常、約L4μmである)
をもった、16.18のような電気コンタクト穴が形成されることになる。
比較的深い電気コンタクト穴が形成されると、ソースおよびドレインのコンタク
ト形成に関して多くの問題、たとえば、トランジスタのソースおよび/またはド
レインを相互接続するように働らくコンタクト穴に被着される導電層にひび、割
れが生じ、その結果、製造されたトランジスタや集積回路が欠陥のあるものにな
る。
上述したように、集積回路の表面はその製造の各段階でできるだけ平面になって
いて回路の別々の接続が形成されることを助けるものでなければならない。
しかし、集積回路の平面性を阻害する要素の1つは、フィールド酸化物がこの回
路の部品やトランジスタのゲート電極と重なることである。これは、第1図の集
積回路の一部の断面を示す第2図に示される。第2図において、フィールド酸化
物2゜上の、MOSトランジスタのゲート100重複領域は26で示されている
。
これらの問題とは別に、また、集積回路の進展およびエレクトロニクスおよび/
または情報処理において回路を製造する際の集積回路の増大する重要性を考慮し
て、集積回路を構成する部品、とくにトランジスタの寸法を再生するためK、す
なわち上記回路の集積密度を増大させるため沈ますます大きな努力がなされてい
る。
しかし、集積回路の乗積密度を制限する要素の1つは、絶縁物層14に16.1
8のような電気コンタクト穴が形成されることである(第1図参照)。したがっ
て、基板4中に形成されるソース領域6およびドレイン領域8に面するこれらの
コンタクト穴の正確な位置決めを行なうには絶縁物層14中に24のような絶縁
プロテクタを備えることが必要になる。
(発明の開示)
本発明は集積回路、と<KMO8またはcMos型の集積回路の製造に関し、上
記問題を解決することを可能にするものである。本発明はとくに集積回路のトラ
ンジスタのソースおよびドレインの容易なコンタクト形成を可能にし、実質的に
平面的な構造をもつ集積回路を製造することを可能にし、さらに、これらの回路
の集積度を大幅に増大させることを可能にするものである。
本発明は、能動素子と<KMO8)ランジスタを有し、これらの素子が電気絶縁
され、そのゲートはこれらの素子をお互いから絶縁するために用いられる電気絶
縁体上に延びることはないようになっている集積回路を製造することを目的とす
る。これによって、集積回路の平面性を改良し、上記回路の別々の素子間の接続
の製造を容易にする。
すなわち、本発明は、相互に電気絶縁された素子を有し、その素子のゲートはそ
の素子の相互的絶縁のために用いられた電気絶縁体上に延びないよ5になってい
る集積回路を半導体基板上に形成する第1の方法に関し、この方法は連続して次
の工程、すなわち、
イ)半導体基板を第1絶縁物層で覆う、口)第1の絶縁物層上に、能動素子のゲ
ートが形成される第2の半導体または半導体材料を被着する、ノ・)能動素子を
お互いから電気絶縁するために用いられる回路のフィールド酸化物を形成する、
二)能動素子のゲートを形成する、
ホ)基板と反対の導電型の不純物を基板にド−プする第1ド−ピングによって素
子のソースおよびドレインを形成する、へ)素子のゲートの縁KM縁縁縁形成す
る、および
ト)回路の電気コンタクトおよび接続を形成する、を含むことを特徴とする。
この一連の工程の結果として、この第1の方法は集積回路の集積度を増大し、こ
れらの回路の穐々の接続の製造を容易にする。また、この方法の個々の工程は決
定的なものではなく、容易に置換が可能である(従来技術の場合は必らずしもそ
うでは −ない)。結局、この方法は集積回路、とくにMOSまたは0M08回
路の工業的大量製産に有利に用いることができる。
本発明の第1の方法の好適実施例によれば、集積回路のフィールド酸化物すなわ
ち絶縁領域は連続的に次の工程、すなわち、イ)第1のフォトマスクによって能
動索子が形成される基板の領域を画定する、
口)基板の上にありかつ第1のマスクのない種々の材料層の領域を除去して基板
の一定領域を露出する、ノ) jll領領域おいて、基板と同じ導電型の不純物
を基板にドープする、
二)第1マスクを除去する、
ホ)得られた構造に第3の絶縁材料層を被着する、およびへ)第3材料層をエッ
チしてその直下に位置するエッチ材料層を露出する、
を実行することKよって形成される。
陽マスクという用語はそれを覆う領域を画定するマスクを意味し、陰マスクはそ
れを覆わない領域を画定するマスクを意味するものと理解される。
上述したように、集積回路のフィールド酸化物の形成によって回路の集積度が太
いに増大される。また、L(X;O8と呼ばれる従来のフィールド散化物形成方
法に較べて、フィールド酸化物の下のドーピングに必要なインブラントイオンの
基板への拡散に導く、退屈で長い加熱工程を実施することが避けられる。
本発明はまた、素子のゲートが種々の素子をお互いに絶縁するために用いられる
電気絶縁体の上に延びないようになっている集積回路の第2の製造方法に関する
。この第2の方法は連続的に次の工程、すなわち、
イ)お互いに能動素子を電気絶縁するために用いられる回路のフィールド酸化物
を形成する、
口)基板を第1の絶縁材料層で覆う、
7%)完成構造上に、能動素子のゲートが形成される半導体または導体材料層を
被着する、
二)第2の材料層をエッチしてフィールド酸化物を露出する、ホ)能動素子のゲ
ートを形成する、
へ)基板とは反対の導電型の不純物をドープする基板への第1ド−ピングによっ
て素子のソースおよびビレインを形成する、ト)素子のゲートの縁に絶縁線を形
成する、およびチ)回路の電気コンタクトおよび接続を形成する、を含むことを
特徴とする。
第1の方法と同様に、第2の方法も集積回路の集積度を大幅に増大させ、回路の
極々の接続の製造を容易にする。
本発明の第2の方法の好適実施例によれば、集積回路のフィールド酸化物は次の
工程、すなわち、
イ)基板と同じ導電型の不純物を基板にド−プする第2のドーピングを実行する
、
口)完成した半導体基板上に第3の絶縁材料層を被着する、ノ・)第1の陰マス
クによって能動素子が形成される基板の領域を画定する、
→第1マスクのない第3材料層の領域を除去する、およびホ)前記第1の陰マス
クを除去する、
を連続的に実行することによって形成される。
本発明の他の特徴および利点は添付図面を参照した次の例示的かつ非限定的な記
述から明瞭に理解できるであろう。
(図面の簡単な説明)
第1図は、既に述べたように従来技術による集積回路の縦断面図である。
第2図は、既に述べたように第1図の集積回路の一部の横Mf面図である。
第3図〜第17図は、本発明による集積回路の第1の製造方法の種々の工程の縦
断面図であり、第7a図〜第13a図は第1の方法の変形例を示す。
第18図〜第20図は本発明による第2の集積回路製造方法の種々の工程の一部
の縦断面図である。
第21図は本発明による集積回路の一部の縦断面図である。
(発明を実施するための最良の形態)
次の記述は、説明を簡単にする目的で、単一のNチャンネルトランジスタをもつ
MO3果槓回路の製造に関するものである。
しかし、本発明は、半導体基板(これは固体基板または絶縁物支持体の上にある
半導体層である)上に形成されるどんなM工S集積回路にも適用されるからかな
り一般的な範囲をもっている。
次の記述を、ドーピングの付随的な作用とくにイオンインプランテーションを含
む0MO8技術に置換えることは当業者には自明のものである。同じことはPチ
ャンネルトランジスタの製造に関してもあてはまる。
さらに、清浄工程などの本発明による方法の一定の工程は当業者には周知である
から以下では説明しない。
第3図〜第17図に関する記述は本発明による集積回路の第1の製造方法につい
て述べである。この第1の方法はまず、第3図に示すように、特lCP単結晶シ
リコンの半導体基板3oを第1絶縁性材料(二酸化シリコンがよい)の層32で
覆うことを含む。層32は%lc0.025μmの淳さを有し、約900℃の温
度でシリコン基板30を熱酸化することによって得られる。
この二酸化シリコン層32はその後、製造されるべきNチャンネルMO8)ラン
ジスタのゲート酸化物となる。
この二酸化シリコン層32を介して、トランジスタチャンネルの下にド−プ領域
を画定するために基板30へのドーピング(ドーパントは基板30と同じ導電凰
を有する)が行なわれる。
このト9−ピングはイオンインプランテーション、とくに基板がP型であるとき
にはボロンイオンをインブラントすることによって得られる。これは、エネルギ
が50 KeV でビーズが1012atm/(y2の第1インプランテーシヨ
ンとエネルギが140 KeVでド−ズが4×11011at/cr!L2の第
2インプランテーシヨンを含む。
第1方法の次の工程は絶縁性層32上に第2の導体または半導体材料の層34(
そこにはNチャンネルMO3)ランジスタのゲートが形成される)を被着するこ
とである。この層34番転多結晶シリコン(これはリン、モリブデン、タングス
テン、タンタルまたは珪化チタンでドープされていてもされていなくともよい)
または耐火金属(モリブデン、タンタル、チタンおよびタングステンなど)でで
きているのがよい。層34の被着は化学蒸着法(CVDまたはLPGVD)また
はマグネトロンスパッタリングによってなされる。
第3図の右手部に示された第1の方法の第1の変形例は、1個の導体または半導
体層34だけが存在し、約1.2μmの厚さを有している。
第3図の左手部に示された別の変形例では、上記導体層34はほんのα3μ麓程
度の廖さを有し、連続的に、絶縁性材料(第6材料という、二酸化シリコンがよ
い)の層36および導体または半導体材料(第7材料)の層38で覆われる。
たとえば0.07μmの厚さをもった層36は、層34が多結晶シリコンまたは
珪化物(シリサイド)でできている場合は、約900℃でそれを熱酸化すること
によって得られる。他の場合は、層36は被着、とくに化学蒸着法(CVDまた
はLPGVD)Kよって得られる。層36はその後エツチング障壁層として働ら
く。
絶縁性層36の上にある半導体または導体層38は、層34と同様に、特に、多
結晶シリコン、シリサイド、モニプデン、タンタル、チタンおよびタングステン
から形成することができる。0.6μm厚の層38は化学蒸着法(CVDまたは
LPCVD)によって得ることができる。層38は主に物理的または電気的作用
ではなくトポロジー作用を有している。
第1の方法の次の工程は、主に集積回路のフィールド酸化物によって構成された
集積回路絶縁体を形成することである。最初に、厚い導電性層34の場合および
層34,36.38のスタックの場合の両方とも、従来のフォトリングラフィを
用いて、レジンまたは陽マスク40が形成され、これはNチャンネルトランジス
タがそこに形成される基板30の領域を画定するように働らく。このマスクはト
ランジスタが形成される基板3oの領域をマスクするので陽マスクである。次に
、第4図に示されるようK、基板30の上にある種々の材料層すなわち層32お
よび34(第4図の右手側にある第1変形例)または層32゜34.36および
38(第4図の左手側にある第2の変形例)のマスク40で覆われて(・ない部
分がそのマスクによって覆われていない基板30の領域が露出する迄除去される
。
この除去は、半導体基板の上にある種々の材料層の連続的な異方性エツチング法
、とくに反応性イオンエツチング法によって実行される。特に二酸化シリコンの
絶縁性層32.36はトリフルオロメタン(CHF3)によってエッチすること
ができ、導電性層34.38はそれが多結晶シリコンまたはシリサイドでできて
いる場合、六7フ化硫黄を用いてエッチできる。
層が絶縁性(層32およ、び36)か導電性または半導電性かに応じて異なった
エツチング剤を用いて、エラチングミm層としてエッチされる層の下に置かれる
層を用いることができ、これによって、これらの種々の厚さの不均一性を補償す
ることができる。
第4図に示されるように、上記エツチング工程のマスクとしてマスク40を用い
て、厚さθを越える露出基板領域のエツチングがなされる。基板のこのエツチン
グによって、従来の酸化物形成方法と同じように、一部埋込みフィールド酸化物
を得ることが可能となる。エツチングの厚さeはたとえば0.4μm程度である
。基板30またはより正確にはそれの露出領域のエツチングは、シリコン基板の
場合、エツチング剤として六フッ化硫黄を用いた反応性イオンエツチングによっ
て異方性的に実行するのがよい。
本発明によるフィールド酸化物の形成における次の工程は、同じ樹脂マスク40
を用いて、基板30または露出領域のドーピングを実行することである(ドーパ
ントは基板と同じ導電型を有する)。このドーピングはたとえばイオンインプラ
ンテーションによって実行でき、P型基板の場合は、とくに80KeVのエネル
ギ、1012atm/cIIL2 のドーズでボロンイオンをインブラントする
ことによって実行できる。このドーぎングによつて、特にP+型の2つの横方向
の領域42および44を得ることが可能になる。このドーピングに続いて、樹脂
マスク40を、たとえば酸化プラズマを用いたエツチングによって除去する。
第5図に示されるようK、次に続くのは、生成された構造の上に、たとえば任意
的にリンがド−プされた二酸化シリコンでできた絶縁性材料C第3材料)のN4
6を被着する工程である。
この絶縁性層46はたとえば1.5μmの厚さを有する。これは低圧化学蒸着法
(LPGVD)、望ましくはプラズマCVD(PECVD)で得ることができる
。この絶縁性層46は次に、たとえば1050℃で10秒間熱処理を受けさせて
層46を成形することが望ましい。
本発明による集積回路のフィールド酸化物を得る最後の工程は二酸化シリコン層
46をエツチングし℃その直下にあるエッチされた材料層を露出することである
。
第5図の左手部に示された変形例では、絶縁性/glIi46のエツチングによ
って導体または半導体層38を露出することが可能となり、右手部に示された変
形例では、層46のエラチン/によって厚い導体または半導体層34を露出する
ことが可能になる。
絶縁性層46は、その上にそれ自体公知の方法で、層46の起伏を抹消する絶縁
性材料(第4材料)層48を被着することによって(プレーナ技術に従がって)
有利にエッチされる。絶縁性層48はフォトリングラフィにおいて広く用いられ
ているa類の樹脂でできているのがよい。樹脂1ii48(これはL5μmの厚
さをもっている)の被着に続いて熱処理(たとえば約200℃の温度で30分間
)を行なうことKよって樹脂層48の良好な広がりが得られ、結局良好な平面が
得られる。
続いて、樹脂層48および絶縁性層(とくに、二酸化シリコン)を両方同じエツ
チング速度で、エッチされた導体または半導体層38(図の左)、またはエッチ
された導体または半導体層34(図の右)のいずれかの上にある層46の領域(
第6図参照)が完全に除去されるまで同時にエッチする。これによって、完全忙
平らな表面をもったフィールド酸花物46aが得られるが、これは、たとえば、
トリフルオロメタンまたはテトラフルオロメタン(C:HF3またはCF4’)
と酸素の混合物によってつくられるエツチング剤を用いた反応性イオンエツチ
ング法によって異方的に行うのがよい(フッ素含有混合物は二酸化シリコンをエ
ッチするのに用いられ、e素は樹脂をエッチするのに用いられる)。
本発明による集積回路の第1の製造方法の次の工程では、その回路の能動素子の
ゲート、本実施例の場合はNチャンネルMOSトランジスタのゲートの形成が取
扱われる。
第6図に示されるように、上記トランジスタのゲートを形成するにはまず、隘マ
スク50(とくに、構造体上に置かれた樹脂で形成)によってそのゲートの寸法
および電気接続を画定する。陰マスクの開口52は幅は形成されるべきトランジ
スタのゲートに完全に一致する。さらに、マスク50の開口52はフィールド酸
化物46aへ突出しゲートの接続が可能なよ5にする。この様子は、本発明によ
る集積回路の一部の断面図である第21図に示されている。フィールド酸化物4
6a上への導電性層62,64の突出は、開口52のフィート9酸化物への突出
、したがってゲートの接続に対応する。
マスク50を用いた、第7図の右手部に示された第1の変形例では、導体または
半導体層34の第1のエツチングは、少なくとも約0.6μmの高さまで行なわ
れる。このエツチングは、上記層が多結晶シリコンでできている場合は、たとえ
ばエツチング剤として六フッ化硫黄を用いた反応性イオンエツチング法によって
異方的に行なわれる。エツチングの終了は任意の公知の手段でチェックできる。
第7図の左手部処示され、薄い導体または半導体層34(絶縁性層36および、
導体または半導体層38で連続的に覆われる)を用いている第2の変形例では、
陰マスク50を用いて、層38はマスク50によって覆われない部分を除去し、
下にある絶縁性層36の部分を露出するようにエッチされる。このエツチングは
、多結晶シリコン層38に対してエツチング剤として六フッ化硫黄を用いた反応
性イオンエツチングによって実行できる。
このマスクはゲートおよびゲート接続の寸法の他に、集積回路のトランジスタの
ソース、ドレインと、同じ集積回路の他のトランジスタのソース・ドレイン間に
形成されるべき短距離の接続の寸法を画定するのに任意的に用いることができる
。たとえば、第7a図に示されたマスク50aは開口53を備えることができ、
その寸法は形成されるべき接続たとえばトランジスタドレインの接続の寸法に一
致する。開口53はマスク50aとマスク40(第3図)の間の配置公差を考慮
して形成されるべきトランジスタの領域より幾分上に突出する。
導体または半導体層34(図の右手部)または半導体もしくは導体層38(図の
左手部)のエツチング後、エツチングはマスク50または50aを用いて少な(
とも約0.6μmの高さまでフィールド酸化物46aを起こる。このエツチング
はエツチング剤としてトリフルオロメタンを用いて反応性イオンエツチング法に
よって異方的に行なうことができる。
マスク50または50 a C特に樹脂でできている)を酸素プラズマを用いて
除去後、構造体は、第8図に示すように、絶縁性材料(第9材料)、たとえば二
酸化シリコン層で任意的に覆うことができる。多結晶シリコンまたはシリサイド
でできた層34(図の右手部)または層38(図の左手部)の場合、この絶縁性
層54は約900℃の温度でそのシリコンまたはシリサイドを熱酸化することK
よって得ることができる。
これに絶縁性層54のエツチングが続き、第9図に示されるように、用いられた
変形例の作用として、半導体もしくは導体層34または38のエッチされた縁に
垂直ストリップ54aだけが残り、その膚の水平領域は除去される。さらに、2
つの層36および38を用いる方法の場合、絶縁性層54の上記エツチングによ
って、トランジスタゲートの寸法を画定するマスク50または50aを用いて層
38のエラテン/の間に絶縁性36の露出領域を除去できる。このエツチングは
、二酸化シリコン層54の場合、エツチング剤としてトリフルオロメタンを用い
た反応性イオンエツチングによって異方的に行なうことができる。
次に、構造体上に、構造起伏をなくするために用いられる絶縁性材料層56(第
8材料)を被着することに゛よって、トランジスタゲートな形成する。層56は
ポリイミドでできているのがよい。このポリイミド層の被着に続いて、たとえば
約400℃で30分間加熱する加熱処理を施し、層56を十分Kg在させ、平ら
な表面を与え、ポリイミドを十分に硬化(橋かげ)させる。
最後に、絶縁性層56(ポリイミドがよい)をエッチし、構造体の穴掘り領域を
充たす部分だけを残すので、層56のエツチングに続いて、完全に平面性の構造
体が第10図の態様で得られる。
トランジスタゲートの短距離接続と同時に集積回路の短距離接続を画定する際に
は、上記穴掘り部分は層34または38のエッチ領域および任意的にはフィール
ド酸化物46aのエッチ領域(第7a図)と一致する。絶縁性層56がポリイミ
ドのときは、そのエツチングは、エツチング剤として酸素を用いた反応性イオン
エツチングによって実施することができる。
厚い導体または半導体層34の場合、第11図の右手部処示された態様で、この
層をエッチすることによって、残っている絶縁性材料層56で覆われない領域を
除去する。このエツチングは下にある絶縁性層32を露出するようになされる。
このエツチングは、層34が多結晶シリコンの場合、異方性エツチング法、とく
にエツチング剤として六フッ化硫黄を用いた反応性イオンエツチング法によって
実施できる。
絶縁性層36および導体または半導体層38で覆われた薄い導体または半導体層
34の場合、第41図の左手部に示された態様で、層38の残された部分が除去
され、それに続いて、絶縁性層36および導体または半導体層34が絶縁性層3
2が露出される迄エッチされる(エッチ層56はこのエツチング工程のマスクと
して働()eこれらのエツチング工程は層56の残りをマスクとして用いて実施
される。
望ましくは、これらのエツチング工程は、多結晶シリコンの導体層38.34に
対してはエツチング剤として六フッ化硫黄を用い、二酸化シリコンの導体層36
に対してはナト5フルオロメタンを用いた反応性イオンエツチングによっ℃異方
的に行なわれるのがよい。前述したように、エツチング工程のエツチング生成物
を変えると、エッチされる層の下の層をエツチング障壁層として用いることがで
きるので、種々の層の不均質性が補償される。
2つの導体または半導体層34.38の間に置かれた絶縁性層36を用いると、
単一の厚い層34を用いる場合に較べて、前記2つの層の別々のエツチング工程
を改良し容易にすることができ、したがって、トランジスタゲート34aの形成
が容易本発明による集積回路の第1の製造方法の次の工程はこの回路のNチャン
ネルMO8)、tンジスタのソースおよびドレインを形成することからなる。ソ
ース57および59は、基板と反対導電型をその基板30にドープすることによ
って得られる。
たとえば、P型シリコン基板の場合、ドーピングは、砒素イオンを特に5×11
015at/c!IL2.100KeVのエネルギでインブラントするイオンイ
ンプランテーションによって行なうことができる。このイオンインプランテーシ
ョンは、%に二酸化シリコンでできていて、ゲート酸化物となる絶縁性層32を
介して行なわれる。
本発明による第1の製造方法の次の工程は上記回路のMOSトランジスタのゲー
ト34aのMVc絶縁絶縁上縁成することに関する。
このために、絶縁性材料(第10材料)、とくに二酸化シリコンの層58が構造
体上に被着される。この絶縁性層38(たとえば0.3μmの厚さ)は、たとえ
ば、約350℃の低温度でのプラズマ支援低圧気相化学蒸着法(PECVD)に
よって等方的に被着される。
これに続いて、第12図に示される態様で、上記絶縁性層58をエッチして、構
造体のエッチされた繰上に絶縁性ストリップ58aだけを残す。エッチされた緑
は、特にゲー)34aの縁、絶縁性縁54aおよびフィールド4酸化物46aの
縁である。絶縁性ストリップ58aは、N58を異方的にエッチすることによっ
て、特拠反応性イオンエッチン/法を用いて好適に形成できる。したがって、こ
の型式のエツチングによって、絶縁性ストリップ58a(この幅は等方的に被着
された絶縁性層58の厚さによって規定される)。%に%0.3μm厚層58に
よって0.3μm幅絶縁性ストリップ58aを得ることができる。
二酸化シリコン層58の場合、それはエツチング剤としてトリフルオロメタンを
用いてエッチできる。
層58のエツチングによって、さらに、第12図に示されるように、トランジス
タのソース57およびビレイン59上に配置された絶縁性層32の領域を除去す
ることができる。
トランジスタゲート34aの上にある絶縁性ストリップ54aを前述のように形
成することによって、特に樹脂の絶縁性層56の残りの部分の性質1.したがっ
て絶縁性ス) IJツブ58aのプロフィールを改良できる。
第43図に示されるように、本発明による第1の方法の次の工程は、形成される
べき接続の寸法がトランジスタゲートの寸法およびそのゲートの接続の寸法(第
7a図)と同時に規定されていなかった場合、集積回路トランジスタのソース5
7・ドレイン59、同じ集積回路の別のトランジスタのソース・ドレイン間の接
続の像を表わす、特に樹脂の陰マスク60を構造体上に形成することからなる。
すなわち、マスク601’(よってこれらの接続の寸法を規定できるようになる
。第13図の場合i転マスク60によって、ドレイン59上に突出する開口61
を介して、形成される上記ドレインの接続の寸法を規定することが可能となる。
これに続いて、0.6μmの高さ以上のフィールド酸化物46aのエツチング、
また、マスク60によって株われていない絶縁性ストリップ58aのエツチング
、この場合はマスク61の開口内に配置された絶縁性ストリップだけのエツチン
グがマスク60を用いて行なわれる。絶縁性ストリップはフィールド酸化物と大
体同じ速度でエッチされる。このエツチングに続イテ、残されるのは、マスク6
0の開口61に配置されたストリップ58aの部分Aだけであって1、その高さ
は、ドレイン59と7イールド酸化物46aのエツチングの底とのレベル差と同
じである。絶縁性層46(そこにフィールド酸化物が形成される)のエツチング
および二酸化シリコン絶縁性ストリップ58aのエツチングはエツチング剤とし
てトリフルオロメタンを用いた反応性イオンエツチング法によって異方的に行う
のがよい。
形成される複数のソースおよびドレインをもつ短距離トランジスタの接続の寸法
が、トランジスタゲートの寸法およびそのゲートの接続の寸法と同時に規定され
ているときは、第13a図に示されるような特に樹脂の防マスク60aが用いら
れ、トランジスタソース57および/またはドレイン59の形成されるべき電気
接触の像を表わす。これらの接触の寸法(今の場合は、ドレイン59の接触の寸
法)を規定する上記マスク60aを用℃・て、形成される接続のどちらかの側に
ある絶縁性ストリップ58a(今の場合はドレイン59の側に置かれたストリッ
プ58aだけ)が除去され、トランジスタ34aのいずれかの側に置かれたもの
は保持される。この除去はたとえば、?、縁性ストリップが二酸化シリコンでで
きているときたとえばフッ化水素酸を用いて化学エツチングによって実行される
。
第13a図で、要素Bは、フィールド9酸化物(第7a図)のエツチングの間に
層34の一部のエツチングから生じるその層の残りに一致する。
第1の方法の第1の工程は、第14図に示されているように、特に酸素プラズマ
を用いてマスク60またはマスク60aを除去し、次に同じ工程で、特に樹脂の
絶縁性層56の残りを除去することからなる。
マスク60または60a1および絶縁性層56の残りの除去に続いて、トランジ
スタソース57およびビレイン59にさらにトゝ−ピングをなす。このドローピ
ングは基板と反対導電型でなす。このドーピング(特にイオンインプランテーシ
ョンによって実施される)によって、トランジスタゲー)34aの所で、二重ソ
ースードレイン接合が得られ、トランジスタビレインとゲートの間の電場を減少
させることができる。Pm基板の場合は、上記ト′−ピングは13QoVのエネ
ルギ、5X1015atm/cm2 のド−ズで砒素をインブラントすることに
よって行なうことができる。
この方法の次の工程は、得られた構造体をアニールして、特にトランジスタ57
およびドレインの製造中インブラントされたイオンを電気的に活性化して、また
、インプランテーションの間に妨害された基板の結晶格子を再配置することから
なる。
アニールは約900℃で約30分間オープン内で実行することができる。
本方法の次の工程は、二酸化シリコン(これはマスク60および絶縁性層56の
残りの除去の間に形成されているかもしれない)を、マスク60および層56が
樹脂でできているとき用いられるエツチング剤すなわち酸素プラズマを考慮しな
がら除去することからなる。この除去はトリフルオロメタンと酸素(体積濃度で
5%)の混合物を用いた反応性エツチングによって実行することができる。
第1の方法の次の工程は、電気接触および集積回路の短距離接続、すなわち、回
路トランジスタのソース・ドレイン間の接続の形成に関する。第15図において
、まず、導体または半導体材料(第11材料)の層62を被着し、次に、任意的
に、別の導体または半導体材料の層64が被着される。
層62は層64の拡散障壁として働き、層64が基板30またはゲート34aと
反応しないようにする。層62はたとえば0.1μm厚であり、層64はたとえ
ば0.3μm厚である。これらの層は集積回路の製造において通常用いられてい
るものならいかなる材料でできていてもよい。特に、それらはシリサイドまたは
耐火金A(モリブデン、白金、メンタル、タングステンおよびチタン)でよいが
、銅、銀などの一般的ではない材料でもよい。
望ましくは、層62はチタン−タングステン合金、PJ64はアルミニウムがよ
い。層62.64の被着はマグネトロンスパッタリングで実施できる。
#62および64はトランジスタゲート34aのシャント抵抗を製造するために
も用いられる。それぞれ、チタン−タングステン合金、アルミニウムの7156
2,64の形成を通して、従来の方法よりも10倍も低いシャント抵抗を得るこ
とができ、これによってトランジスタしたがって集積回路の動作速度を増大させ
ることができる。
これ17c続いて、導体または半導体層64の上に絶縁材料層(第12材料)が
被着され、これによって、層64の起伏が除去される。絶縁性層66はフォトリ
ングラフィにおいて一般的に用いられている物のように樹脂でできているのがよ
℃・。この被着に続いて、樹脂層66K、熱処理(たとえば、約200℃で焼く
こと)を施して、十分な広がり、したがって十分な平面が得られる。
これに続いて、絶縁性層66のエツチングを行ない、起伏の穴掘り部だけを保持
する。層66のエツチング後でも、生成された構造体は第45図に示されるよう
に平らな表面をもっている。このエツチングは、層66が樹脂でできている場合
エツチング剤として酸素を用いた反応性イオンエツチング法によって行うのがよ
い。
第1の方法の次の工程は、第16図に示されているように、絶縁性層66の残り
で覆われていない、層64の領域、次に層62の領域を除去することからなる。
この除去は、エツチング剤として、アルミニウム層64に対しては四フッ化炭素
、チタン−タングステン合金層62に対しては六フッ化硫黄を用いた反応性イオ
ンエラテン/のような異方性エツチングによって実現できる。これに続いて、た
とえば酸素プラズマを用いて層66の残りを除去する。生成された第17図に示
されている。
電気接触および集積回路の短距離接続の画定および形成に関する以上の工程は、
トランジスタゲートに対するトランジスタソースおよびドレイン接触の自動配列
(自己整列)を可能にする。また、特に二酸化シリコンの絶縁性材料層をエツチ
ングそこにソース、ドレイ/およびゲートの電気的接触穴が形成されるその層(
第1図の層14)を除去することによって、従来技術に比較して集積回路の集積
度をかなり増大することができる。
第1の方法の次の工程は集積回路の抛々の素子間の長距離接続を形成することか
らなる。これらの接続は第17図に示されるように、従来の方法で、絶縁性層6
8(特に二酸化シリコン)を被着し、この絶縁性層に種々の電気的接触穴゛を形
成し、生成構造体に4電性層70(とくにアルミニウム)そしてその層を適当な
マスクでエッチして種々の接続を形成すること罠よって形成される。
上記電気的接触穴は単一の穴深さをもつよ5にフィールド酸化物領域46a上に
形成するのがよい。
本発明による集積回路の製造方法によって得られた構造の準平面性(第17図)
のため、これらの長距離接続の形成は従来の方法に較べてずつと容易になる。
第18図〜第20図は、本発明による集積回路を製造する第2の方法の種々の工
程の縦断面を示す。前述したよ5に、次の記述は、説明を簡単にするため、単一
のNチャンネルトランジスタをもつMO8集積回路に関するものである。
材料層は第1製造方法について述べたものと同じ作用を有するので、100番を
加えて同じ参照番号を付しである。
この第2の方法の第1工程は半導体基板130(特にP型巣結晶シリコン)にそ
の基板と同じ導′flL型でド−ピングを行なうことからなる。このド−ピング
によって、形成されるべき集積回路のフィール)*酸化物のドーピングとともに
トランジスタチャンネルの下のド−ピングを同時に画定することが可能となる。
このようなド−ピング方法は、「VLsI用直接モート絶縁」(Direct
Moat l5olation for vLs I )と題するIEEETr
ansaction on Electron Devices、 Vol E
D 29.14゜April 1982のに、 L、 Wang等による論文ニ
記載すレテイル。
このドーピングは、P型基板の場合、5.5X10”のト°−ズ、80KeVの
エネルギでボロンイオンをインブラントし、次に、3、2 X 101” a
tm/cIIL2.150 KeV cl)xネルギテ更ニイオンインプラント
することによって行なわれる。
この第2の方法の次の工程は半導体基板130を絶縁性材料(二酸化シリコンが
よい)層146で覆うことからなり、その層には次に、集積回路のフィールド酸
化物が形成される。層146は、被着とくに、低圧気相化学蒸着法(LP(3V
D ) (とくにプラズマ支援のもの(PECVD))によって得ることができ
る。絶縁性層146はたとえば1μmの厚さを有する。
従来の7オトvソゲ2フイ法を用いて、特に樹脂の陰マスク140が絶縁性層1
46上に形成される。陰マスク140によって、集積回路のNチャンネルトラン
ジスタが次に形成される基板領域を画定することが可能となる。
第19図に示すように、次に、絶縁性層146のエツチングを行ない、そこから
マスク140によって覆われない領域を除去する。このエツチングは、層146
が二酸化シリコンでできているときは、異方的に、特にエツチング剤としてトリ
フルオロメタンを用いた反応性イオンエツチングによって実施できる。
とうして形成されたフィールド酸化物は146aで示される。
第2の方法の次の工程は、特に酸素プラズマを用いて樹脂マスク140を除去す
ることからなる。
これに続いて、露出基板領域を絶縁性材料とくに二酸化シリコン層132で覆う
。層32は、たとえば、約900℃で基板の熱酸化によって得ることができる。
層132はα025μmの厚さをもっている。酸化物N132はその後、トラン
ジスタゲート酸化物となる。
導体または半導体材料の層134が次に生成構造上に被着され、後にトランジス
タゲートがそこに形成される。層134は気相化学蒸着法によって被着される。
層134はたとえば1.2μmの厚さをもち、リンドープまたは非リンド−プの
多結晶シリコン、シリサイド9または耐火金属(モリブデン、タンタル、チタン
、タングステン等)で形成できる。
第2の方法の次の工程は層134をエッチしてフィールド酸化物146aを露出
することからなる。第19図に示されるように、これは、導体または半導体層1
34の上に、その層の起伏を除去するためのP3縁性材料層149を被着するこ
とによって実現できる。層149は、ホトリソグラフィにおいて現在用いられて
いる樹脂でできているのがよい。この被着に続いて、層149に熱処理を施こし
十分な広がりを得ることができる。
次に、導体または半導体層134および絶縁性ワイヤ149を2層とも同じエツ
チング速度で同時にエッチする。多結晶シリコン層134および樹脂層149の
場合、上記エツチングはエツチング剤として六フッ化硫黄および酸素を用いた反
応性イオンエツチングによって実行できる。この場合、六フッ化硫黄は多結晶シ
リコンをエッチするのに用いられ、酸素は樹脂をエッチするのに用いられる。
導体または半導体層134のエッチ後得られた構造は第20図に示されている。
第2の方法の次の工程は、前述したよ5K、上記回路の種々の接触および電気的
接続(第13図〜第17図)とともにトランジスタゲート(第6図〜第11図)
、トランジスタゲートおよびト9レイン(第42図)を形成することからなる。
この第2の方法は、特に、導体または半導体層38のエッチフィールド酸化物お
よびトランジスタチャンネルのドーピングを同時に同じ方法で行なう必要がある
ため、第1の方法より幾分欠点があるということに注意を要する。
集積回路を製造するための上記2つの方法は従来の方法のものとは非常に異なっ
た態様で結合された社々の工程を含む。これら2つの方法によって、第21図に
断面が示されたような集積回路を得ることができる。
この集積回路は、その集積回路のフィールド酸化物46aによって囲まれ、その
フィールド酸化物上、すなわち、回路の電気絶縁物上へ広がっていないゲート3
4aを有している。層32は上に述べたようにゲートとなり、ゲート62および
64゜はゲート36aの接続とともにゲートのシャント抵抗を画定する導電線と
なる。層62はチタン−タングステン合金でできており層64はアルミニウムで
できているのがよく、これKよって、これらの材料の良好な電気特性を考慮に入
れると、従来技術より10倍も低いシャン・ト抵抗が得られる。
ゲート34aが集積回路フィールド酸化物46a上に広がっていないという事実
は、その回路が準平面性構造を有していることを意味し、これによって、集積回
路の他の素子に対する前記トランジスタの接続の形成をかなり容易にする。
上記した本発明による方法の実施例は例示的に述べられたにすぎず、これらの方
法の種々の工程の一定の変型が本発明の範囲を越えないでなしうる。
特に、絶縁性層56(%に樹脂)の除去は、エッチ縁58a(第11図および第
12図)な形成するための絶縁性層58の被着の前に実施することができる。同
様にして、トランジスタゲートの寸法と同時にトランジスタ接続の寸法を規定す
る間のフィールド゛酸化物46 a (第7a図)のエツチングは導電性層38
または34のエツチングの前に実施できる。
トランジスタのソース57およびドレイン59を画定するためにインブラントイ
オンを電気的に活性にするのに用いるアニールは、そのインプランテーションの
直後(とくに後に他インプランテーションが続かないとき)に実施できる。
さらK、本発明による方法において用いられる材料層は上述したものとは別の方
法でも得ることができる。特に、導体または半導体層(とくに多結晶シリコンで
できている)上の絶縁性層については、それらが被着によって得られるときには
基板の熱酸化によって得ることができ、また逆に、酸化によって得られるときに
は被着によって得ることができる。
また、フィールド酸化物46aが形成される酸化物層46の被着は熱酸化の後に
行なって、領域34または38とともに基板を形成するシリコンとの良好な界面
を得ることができる。
同様にして、本発明による方法において用いられ、異方的に実施される種々の層
のエツチングは、気相もしくは液相の化学エツチング法またはイオン加工(スパ
ッタリング)のような等方性エツチングによって行なうことができ、また、その
逆も可能である。この2つのエツチング法は、種々の層を形成する材料がエッチ
しK(い場合(とくに導電性層が銅、銀などでできているとき)に有効に用いる
ことができる。最後に、m々の層の厚さは変更することができる。
本発明による方法の種々の工程は実施するのが容易で不安定でない利点をもって
いる。一般的に用いられている製造方法とは異なった段取りからなるこれらの方
法は信頼性が高く、再現性が高いが、従来の方法については必ずしもこのように
いえな℃1゜
ANNEX To ’rxm INTERNATIONAL SE八へCHRE
PORT ON
Claims (1)
- 【特許請求の範囲】 1.お互いに電気絶縁された素子であつて、それらのゲート(34a)がそれら の相互的絶縁に用いられる電気絶縁体(46a)上に広がつていない前記素子を 有する集積回路を半導体基板上(30)上に製造する方法であつて、連続的に、 (a)基板(30)を第1絶縁性材料層(32)で覆う工程、(b)第1材料層 (34)上に、能動素子のゲート(34a)が形成される第2の半導体または導 体材料層を被着する工程、(c)前記能動素子をお互いから絶縁するために用い られる前記回路のフイールド酸化物(46a)を形成する工程、(d)基板(3 0)と反対導電型で基板に第1のドーピングを行なうことによつて、前記素子の ソース(57)およびドレイン(59)を形成する工程、 (e)素子のゲート上の縁(34a)上に絶縁性縁(58a)を形成する工程、 および (f)前記回路の電気接触および接続(62,64,70)を形成する工程 を含むことを特徴とする前記方法。 2.前記(c)工程は連続的に、 (1)能動素子が形成される基板(30)の領域を第1の陽マスク(40)を用 いて画定する工程、 (2)基板(30)の上にあり、かつ第1マスク(40)がない種々の材料層( 32,34,36,38)の領域を除去して基板(30)の一定の領域を露出す る工程、 (3)基板と同じ導電型で基板(30)の露出領域にドーピングを行なう工程、 (4)第1マスクを除去する工程、 (5)生成構造体上に第3の絶縁性材料層(46)を被着する工程、および (6)第3材料層(46)をエツチして、この第3材料層(46)の直下にある エツチ材料層(34,38)を露出する工程、を含むことを特徴とする請求の範 囲第1項記載の方法。 3.工程(5)に続いて第3材料層(46)上にその層の起伏を除去する第4の 絶縁性材料層(48)を被着し、工程(へ)は第4、第3材料層(48,46) を同時に同じエツチング速度で実施することを特徴とする請求の範囲第2項記載 の方法。 4.工程(2)に続いて第1マスク(40)を用いて、露出された基板領域の所 定の高さ以上にエツチングがなされることを特徴とする請求の範囲第2項記載の 方法。 5.お互いに電気絶縁された能動素子であつて、それらのゲート(34a)がそ れらの相互的絶縁に用いられる電気絶縁体(146a)に広がつていない前記能 動素子を有する集積回路を半導体基板(130)上に製造する方法であつて、連 続的に、(α)前記能動素子をお互いから電気絶縁するために用いられる、前記 回路のフイールド酸化物(146a)を形成する工程、(β)基板(130)を 第1の絶縁性材料層(134)で覆う工程、(γ)能動素子のゲートがそこに形 成される半導体または導体材料層(134)を生成構造体上に被着する工程、( δ)第2材料層(134)をエツチしてフイールド酸化物(146a)を露出す る工程、 (ε)前記能動素子のゲート(34a)を形成する工程、(ζ)基板(130) と反対導電型でその基板をドープする第1のドーピングによつて前記素子のソー ス(57)およびドレイン(59)を形成する工程、 (η)前記素子のゲートの縁上に絶縁性縁(58a)を形成する工程、および (θ)前記回路の電気的接触および接続を形成する工程、を含むことを特徴とす る前記方法。 6.工程(a)は 基板と同じ導電型でその基板をドープする第2ドーピングを実行する工程、 基板(130)上に第3の絶縁材料層(146)を被着する工程、前記能動素子 がそこに形成される基板の領域を第1の陰マスク(140)を用いて画定する工 程、 第1マスク(140)がない第3材料層(146)の領域を除去する工程、およ び 第1マスク(140)を除去する工程、を含むことを特徴とする請求の範囲第5 項に記載の方法。 7.工程(γ)後に第2材料層(134)上に、その層の起伏を除去する第5の 絶縁性材料層(149)を被着し、工程(δ)は第2、第5材料層(134,1 49)を同時に同じエツチング速度で実施することを特徴とする請求の範囲第5 項に記載の方法。 8.工程(b)と(c)の間に、第2材料層(34)を第6絶縁材料層で覆い、 次にその第6の絶縁材料層上にそれとは異なる第7材料層を被着することを特徴 とする請求の範囲第1項に記載の方法。 9.素子のゲートは、次の連続した工程、(7)素子のゲート(34a)の寸法 およびそのゲートの電気接続の寸法を第2の陰マスク(50,50a)によつて 画定する工程、(8)この第2の陰マスクを用いて第2材料層(34)について 所定高さ以上に第1のエツチングを行なう工程、(9)第2の陰マスク(50, 50a)を用いて、第3の材料層について所定の高さ以上に第1のエツチングを 行なう工程、(10)第2の陰マスク(50,50a)を除去する工程、(11 )生成構造体の起伏を除去する第8材料層(56)をその生成構造体上に被着す る工程、 (12)第8材料層(56)をエツチして、穴掘り部分だけが残されるようにし 、生成構造体が平らな表面をもつようにする工程、および、 (13)エツチされた第8材料層(56)をエツチングマスクをして、第1の材 料層が露出される迄第2材料層(34)の第2エツチングを行なう工程、 によつて形成されることを特徴とする請求の範囲第1項記載の方法。 10.工程(10)と(11)の間に、生成構造を第9材料層(54)で覆い、 次にエツチングを行なつてそれだけを、第2材料層(34)の第1エツチングの 間に得られたそのエツチ縁上に残すようにすることを特徴とする請求の範囲第9 項記載の方法。 11.工程(α)は次の連続した工程、(7′)素子のゲート(34a)の寸法 およびそのゲートの電気接続の寸法を第2の陰マスク(50,50a)によつて 規定する工程、 (8′)この第2マスク(50,50a)のない第7材料層(38)の領域を第 6材料層(36)を露出する迄除去する工程、(9′)第2マスク(50,50 a)を用いて所定の高さまで第3材料層(46)の第1エツチングを行なう工程 、(10′)第2陰マスク(50,50a)を除去する工程、(11′)生成構 造の起伏を除去する第8絶縁材料層(56)をその生成構造上に被着する工程、 (12′)第8材料層(56)をエツチして、その材料を起伏の穴掘り部にだけ 保持して、そのエツチングから生じる構造体が平らな表面をもつようにする工程 、 (13′)残つている第7材料層(38)を除去する工程、および(14′)エ ツチされた第8材料層(56)をエツチングマスクとして用いて第1材料層(3 2)が露出する迄第6および第2材料層(36,34)をエツチする工程 を含むことを特徴とする請求の範囲第8項に記載の方法。 12.工程(10′)と(11′)の間に、生成構造体を第9絶縁材料層(54 )で覆い、次にその層をエツチしてそれを第7材料層(38)のエツチ縁上にだ け残すようにすることを特徴とする請求の範囲第11項に記載の方法。 13.絶縁性縁は素子のゲートの縁上に次の連続した工程、(15)生成構造体 上に第10絶縁材料層を被着する工程、(16)その第10材料層(58)をエ ツチして構造体のエツチされた縁だけにそれを残して、第10材料のストリツプ を形成する工程、 (17)生成構造体上に第3陰マスク(50,60a)を形成して、形成される べき素子のソース(57)および/またはドレイン(59)の電気接触の寸法を 規定する工程、(18)第3マスク(60,60a)によつて覆われていない絶 縁性ストリツプをその高さの全部又は一部以上にエツチする工程、および (19)第3陰マスク(60,60a)を除去する工程、を行なうことによつて 形成されることを特徴とする請求の範囲第1項に記載の方法。 14.前記素子のゲートの寸法の規定の間にその素子のソース(57)間および /またはドレイン(59)間に形成されるべき接続の寸法の規定が第2の陰マス ク(50a)を用いてなされ、第2の陰マスク(50a)を用いて第3の材料層 (46)の所定の高さ以上の第2のエツチングを行なうことを特徴とする請求の 範囲第9項に記載の方法。 15.前記素子のソースおよび/またはドレインの電気接点の寸法の規定の間に 、その素子のソース間および/またはドレイン間に生成されるべき接続の寸法の 規定が第3の陰マスク(60,60a)を用いてなされ、そのマスクを用いて第 3の材料層(46)を所定の高さ以上にエツチすることを特徴とする請求の範囲 第9項に記載の方法。 16.前記回路の電気接点および接続は次の連続した工程、(20)接続がそこ に形成される第11導電材料の少なくとも1つの層(62,64)を生成構造体 上に被着する工程、(21)第11材料層(62,64)の起伏を除去する第1 2の絶縁材料層(66)をその上に被着する工程、(22)第12材料層(66 )をエツチして、前記起伏の穴掘り部内にだけそれを残すようにして、そのエツ チングから生成される構造体が平らな表面をもつようにする工程、(23)エツ チされた第12材料層(66)によつて覆われない第11材料層(62,64) の領域を除去する工程、および(24)第12材料層の残りを除去する工程、を 行なうことによつて得られることを特徴とする請求の範囲第1項に記載の方法。 17.前記2つの層はお互いの上部に被着して前記接続を形成することを特徴と する請求の範囲第16項に記載の方法。 18.前記第2材料は多結晶シリコン、シリサイド、モリブデン、タンタル、チ タンおよびタングステンの中から選択されることを特徴とする請求の範囲第1項 に記載の方法。 19.工程(2)は基板の上にある種々の層(32,34,36,38)の材料 を連続的に異方的にエツチすることによつて行なわれることを特徴とする請求の 範囲第2項に記載の方法。 20.第3材料層(46,146)、第4材料層(48)、第5材料層(149 )、第8材料層(56)、第9材料層(58)、第12材料層(66)の少なく とも1つについて異方性エツチングが行なわれることを特徴とする請求の範囲第 16項に記載の方法。
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