JPS61502925A - Ｍｉｓ型集積回路の製造方法 - Google Patents

Ｍｉｓ型集積回路の製造方法

Info

Publication number
JPS61502925A
JPS61502925A JP60503417A JP50341785A JPS61502925A JP S61502925 A JPS61502925 A JP S61502925A JP 60503417 A JP60503417 A JP 60503417A JP 50341785 A JP50341785 A JP 50341785A JP S61502925 A JPS61502925 A JP S61502925A
Authority
JP
Japan
Prior art keywords
material layer
layer
etching
mask
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP60503417A
Other languages
English (en)
Inventor
ジユーク，ピエール
Original Assignee
コミツサレ・ア・レナジイ・アトミツク
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by コミツサレ・ア・レナジイ・アトミツク filed Critical コミツサレ・ア・レナジイ・アトミツク
Publication of JPS61502925A publication Critical patent/JPS61502925A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66553—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using inside spacers, permanent or not
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28123—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76232—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/7684—Smoothing; Planarisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41775—Source or drain electrodes for field effect devices characterised by the proximity or the relative position of the source or drain electrode and the gate electrode, e.g. the source or drain electrode separated from the gate electrode by side-walls or spreading around or above the gate electrode
    • H01L29/41783—Raised source or drain electrodes self aligned with the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Thin Film Transistor (AREA)
  • Semiconductor Memories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Element Separation (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 ＭＩＳ型集積回路の製造方法 （技術分野） 本発明は、ＭＩＳ型集積回路（金属・絶縁物半導体）、とくにＭＯＳまたはＣＭ Ｏ８ＭＩＳ型集積回路方法に関する。本発明は特にエレクトロニクスおよび情報 処理の分野において、論理ゲート、フリップフロップ、リードオンリーまたはリ ート１／ラクトメモリ等の製造に適用される。
（背景技術） 集積回路とくにＭＯＳまたは０Ｍ０８回路は基本的１ｃｎおよび／またはｐチャ ンネルトランジスタ（これらは電気的に相互接続される）から形成される。集積 回路では、異なったレベルに置かれたいくつかの導体層があり、これらの回路の トランジスタの相互接続をなす。これらの異なった接続レベルの形成のために非 常に平面的な（プレーナ）回路構造をもっことが必要となる。
比較的平面的な構造を得るために用いられる集積回路の製造方法の工程は一般に プレーナ工程として知られる。
具合が悪いことに、現在の集積回路製造方法においてこのような技術を用いると 、これらの回路を形成するトランジスタのソースおよびドレイン上の接点形成に おいて重大な問題が生じる。この欠点は第１図（これは従来のＭＯ８集積回路の 一部の縦断面図である）に示されている。
第１図は特に多結晶シリコンの半導体基板４上に形成されたＭＯ８型→ランジス タ２を示す。トランジスタ２は、基板４中にイオンインプランテーションによっ て形成されたソース６およびドレイン８とともに、ソース６、ドレイン８間の基 板４上に配置されたゲート酸化物１２の上に位置し通常多結晶シリコンで形成さ れたゲー）１０を有している。上記トランジスタ２の能動領域は通常二酸化シリ コンでつくられ、とりわけゲート１０を上記トランジスタのソース６およびト９ レイン８からｅ縁するように働らく絶縁物層１４によって覆われる。絶縁物層１ ４には、それぞれトランジスタノース６、ドレイン８と電気的接触を可能にする 電気的接触（コンタクト）穴１６．１８が形成される。
このトランジスタ２は他の部品とくに集積回路を構成する他のトランジスタから 、基板中に一部埋め込まれ、その回路のいわゆるフィールド酸化物を構成する二 酸化シリコン領域２ｏによって電気的に絶縁される。そのフィール）″酸化物の 上には通常、集積回路のトランジスタの一部の相互接続を可能にする第１の相互 接続レベル２２が形成される。ソースおよびドレインのコンタクト穴１６．１８ がその中に形成されている酸化物膚１４も集積回路の第１の相互接続しくル２２ と次のレベルの間の電気絶縁を可能にする。
第１の相互接続レベル２２と次のしＲルの間の良好な電気的絶縁を確保するには 、絶縁物層１４は第１の相互接続レベルと次のレベルとの間に最小の高さｈ（こ れは普通には約０．７μｍ）をもつことが必要である。フィールド酸化物２０（ ０，５μｍに近い）および第１の相互接続レベル２２の厚さを考慮すると、上記 ＃Ｊ１高さｈによって、比較的大きな深さＨ（これは通常、約Ｌ４μｍである） をもった、１６．１８のような電気コンタクト穴が形成されることになる。
比較的深い電気コンタクト穴が形成されると、ソースおよびドレインのコンタク ト形成に関して多くの問題、たとえば、トランジスタのソースおよび／またはド レインを相互接続するように働らくコンタクト穴に被着される導電層にひび、割 れが生じ、その結果、製造されたトランジスタや集積回路が欠陥のあるものにな る。
上述したように、集積回路の表面はその製造の各段階でできるだけ平面になって いて回路の別々の接続が形成されることを助けるものでなければならない。
しかし、集積回路の平面性を阻害する要素の１つは、フィールド酸化物がこの回 路の部品やトランジスタのゲート電極と重なることである。これは、第１図の集 積回路の一部の断面を示す第２図に示される。第２図において、フィールド酸化 物２゜上の、ＭＯＳトランジスタのゲート１００重複領域は２６で示されている 。
これらの問題とは別に、また、集積回路の進展およびエレクトロニクスおよび／ または情報処理において回路を製造する際の集積回路の増大する重要性を考慮し て、集積回路を構成する部品、とくにトランジスタの寸法を再生するためＫ、す なわち上記回路の集積密度を増大させるため沈ますます大きな努力がなされてい る。
しかし、集積回路の乗積密度を制限する要素の１つは、絶縁物層１４に１６．１ ８のような電気コンタクト穴が形成されることである（第１図参照）。したがっ て、基板４中に形成されるソース領域６およびドレイン領域８に面するこれらの コンタクト穴の正確な位置決めを行なうには絶縁物層１４中に２４のような絶縁 プロテクタを備えることが必要になる。
（発明の開示） 本発明は集積回路、と＜ＫＭＯ８またはｃＭｏｓ型の集積回路の製造に関し、上 記問題を解決することを可能にするものである。本発明はとくに集積回路のトラ ンジスタのソースおよびドレインの容易なコンタクト形成を可能にし、実質的に 平面的な構造をもつ集積回路を製造することを可能にし、さらに、これらの回路 の集積度を大幅に増大させることを可能にするものである。
本発明は、能動素子と＜ＫＭＯ８）ランジスタを有し、これらの素子が電気絶縁 され、そのゲートはこれらの素子をお互いから絶縁するために用いられる電気絶 縁体上に延びることはないようになっている集積回路を製造することを目的とす る。これによって、集積回路の平面性を改良し、上記回路の別々の素子間の接続 の製造を容易にする。
すなわち、本発明は、相互に電気絶縁された素子を有し、その素子のゲートはそ の素子の相互的絶縁のために用いられた電気絶縁体上に延びないよ５になってい る集積回路を半導体基板上に形成する第１の方法に関し、この方法は連続して次 の工程、すなわち、 イ）半導体基板を第１絶縁物層で覆う、口）第１の絶縁物層上に、能動素子のゲ ートが形成される第２の半導体または半導体材料を被着する、ノ・）能動素子を お互いから電気絶縁するために用いられる回路のフィールド酸化物を形成する、 二）能動素子のゲートを形成する、 ホ）基板と反対の導電型の不純物を基板にド−プする第１ド−ピングによって素 子のソースおよびドレインを形成する、へ）素子のゲートの縁ＫＭ縁縁縁形成す る、および ト）回路の電気コンタクトおよび接続を形成する、を含むことを特徴とする。
この一連の工程の結果として、この第１の方法は集積回路の集積度を増大し、こ れらの回路の穐々の接続の製造を容易にする。また、この方法の個々の工程は決 定的なものではなく、容易に置換が可能である（従来技術の場合は必らずしもそ うでは　−ない）。結局、この方法は集積回路、とくにＭＯＳまたは０Ｍ０８回 路の工業的大量製産に有利に用いることができる。
本発明の第１の方法の好適実施例によれば、集積回路のフィールド酸化物すなわ ち絶縁領域は連続的に次の工程、すなわち、イ）第１のフォトマスクによって能 動索子が形成される基板の領域を画定する、 口）基板の上にありかつ第１のマスクのない種々の材料層の領域を除去して基板 の一定領域を露出する、ノ）　ｊｌｌ領領域おいて、基板と同じ導電型の不純物 を基板にドープする、 二）第１マスクを除去する、 ホ）得られた構造に第３の絶縁材料層を被着する、およびへ）第３材料層をエッ チしてその直下に位置するエッチ材料層を露出する、 を実行することＫよって形成される。
陽マスクという用語はそれを覆う領域を画定するマスクを意味し、陰マスクはそ れを覆わない領域を画定するマスクを意味するものと理解される。
上述したように、集積回路のフィールド酸化物の形成によって回路の集積度が太 いに増大される。また、Ｌ（Ｘ；Ｏ８と呼ばれる従来のフィールド散化物形成方 法に較べて、フィールド酸化物の下のドーピングに必要なインブラントイオンの 基板への拡散に導く、退屈で長い加熱工程を実施することが避けられる。
本発明はまた、素子のゲートが種々の素子をお互いに絶縁するために用いられる 電気絶縁体の上に延びないようになっている集積回路の第２の製造方法に関する 。この第２の方法は連続的に次の工程、すなわち、 イ）お互いに能動素子を電気絶縁するために用いられる回路のフィールド酸化物 を形成する、 口）基板を第１の絶縁材料層で覆う、 ７％）完成構造上に、能動素子のゲートが形成される半導体または導体材料層を 被着する、 二）第２の材料層をエッチしてフィールド酸化物を露出する、ホ）能動素子のゲ ートを形成する、 へ）基板とは反対の導電型の不純物をドープする基板への第１ド−ピングによっ て素子のソースおよびビレインを形成する、ト）素子のゲートの縁に絶縁線を形 成する、およびチ）回路の電気コンタクトおよび接続を形成する、を含むことを 特徴とする。
第１の方法と同様に、第２の方法も集積回路の集積度を大幅に増大させ、回路の 極々の接続の製造を容易にする。
本発明の第２の方法の好適実施例によれば、集積回路のフィールド酸化物は次の 工程、すなわち、 イ）基板と同じ導電型の不純物を基板にド−プする第２のドーピングを実行する 、 口）完成した半導体基板上に第３の絶縁材料層を被着する、ノ・）第１の陰マス クによって能動素子が形成される基板の領域を画定する、 →第１マスクのない第３材料層の領域を除去する、およびホ）前記第１の陰マス クを除去する、 を連続的に実行することによって形成される。
本発明の他の特徴および利点は添付図面を参照した次の例示的かつ非限定的な記 述から明瞭に理解できるであろう。
（図面の簡単な説明） 第１図は、既に述べたように従来技術による集積回路の縦断面図である。
第２図は、既に述べたように第１図の集積回路の一部の横Ｍｆ面図である。
第３図〜第１７図は、本発明による集積回路の第１の製造方法の種々の工程の縦 断面図であり、第７ａ図〜第１３ａ図は第１の方法の変形例を示す。
第１８図〜第２０図は本発明による第２の集積回路製造方法の種々の工程の一部 の縦断面図である。
第２１図は本発明による集積回路の一部の縦断面図である。
（発明を実施するための最良の形態） 次の記述は、説明を簡単にする目的で、単一のＮチャンネルトランジスタをもつ ＭＯ３果槓回路の製造に関するものである。
しかし、本発明は、半導体基板（これは固体基板または絶縁物支持体の上にある 半導体層である）上に形成されるどんなＭ工Ｓ集積回路にも適用されるからかな り一般的な範囲をもっている。
次の記述を、ドーピングの付随的な作用とくにイオンインプランテーションを含 む０ＭＯ８技術に置換えることは当業者には自明のものである。同じことはＰチ ャンネルトランジスタの製造に関してもあてはまる。
さらに、清浄工程などの本発明による方法の一定の工程は当業者には周知である から以下では説明しない。
第３図〜第１７図に関する記述は本発明による集積回路の第１の製造方法につい て述べである。この第１の方法はまず、第３図に示すように、特ｌＣＰ単結晶シ リコンの半導体基板３ｏを第１絶縁性材料（二酸化シリコンがよい）の層３２で 覆うことを含む。層３２は％ｌｃ０．０２５μｍの淳さを有し、約９００℃の温 度でシリコン基板３０を熱酸化することによって得られる。
この二酸化シリコン層３２はその後、製造されるべきＮチャンネルＭＯ８）ラン ジスタのゲート酸化物となる。
この二酸化シリコン層３２を介して、トランジスタチャンネルの下にド−プ領域 を画定するために基板３０へのドーピング（ドーパントは基板３０と同じ導電凰 を有する）が行なわれる。
このト９−ピングはイオンインプランテーション、とくに基板がＰ型であるとき にはボロンイオンをインブラントすることによって得られる。これは、エネルギ が５０　ＫｅＶ　でビーズが１０１２ａｔｍ／（ｙ２の第１インプランテーシヨ ンとエネルギが１４０　ＫｅＶでド−ズが４×１１０１１ａｔ／ｃｒ！Ｌ２の第 ２インプランテーシヨンを含む。
第１方法の次の工程は絶縁性層３２上に第２の導体または半導体材料の層３４（ そこにはＮチャンネルＭＯ３）ランジスタのゲートが形成される）を被着するこ とである。この層３４番転多結晶シリコン（これはリン、モリブデン、タングス テン、タンタルまたは珪化チタンでドープされていてもされていなくともよい） または耐火金属（モリブデン、タンタル、チタンおよびタングステンなど）でで きているのがよい。層３４の被着は化学蒸着法（ＣＶＤまたはＬＰＧＶＤ）また はマグネトロンスパッタリングによってなされる。
第３図の右手部に示された第１の方法の第１の変形例は、１個の導体または半導 体層３４だけが存在し、約１．２μｍの厚さを有している。
第３図の左手部に示された別の変形例では、上記導体層３４はほんのα３μ麓程 度の廖さを有し、連続的に、絶縁性材料（第６材料という、二酸化シリコンがよ い）の層３６および導体または半導体材料（第７材料）の層３８で覆われる。
たとえば０．０７μｍの厚さをもった層３６は、層３４が多結晶シリコンまたは 珪化物（シリサイド）でできている場合は、約９００℃でそれを熱酸化すること によって得られる。他の場合は、層３６は被着、とくに化学蒸着法（ＣＶＤまた はＬＰＧＶＤ）Ｋよって得られる。層３６はその後エツチング障壁層として働ら く。
絶縁性層３６の上にある半導体または導体層３８は、層３４と同様に、特に、多 結晶シリコン、シリサイド、モニプデン、タンタル、チタンおよびタングステン から形成することができる。０．６μｍ厚の層３８は化学蒸着法（ＣＶＤまたは ＬＰＣＶＤ）によって得ることができる。層３８は主に物理的または電気的作用 ではなくトポロジー作用を有している。
第１の方法の次の工程は、主に集積回路のフィールド酸化物によって構成された 集積回路絶縁体を形成することである。最初に、厚い導電性層３４の場合および 層３４，３６．３８のスタックの場合の両方とも、従来のフォトリングラフィを 用いて、レジンまたは陽マスク４０が形成され、これはＮチャンネルトランジス タがそこに形成される基板３０の領域を画定するように働らく。このマスクはト ランジスタが形成される基板３ｏの領域をマスクするので陽マスクである。次に 、第４図に示されるようＫ、基板３０の上にある種々の材料層すなわち層３２お よび３４（第４図の右手側にある第１変形例）または層３２゜３４．３６および ３８（第４図の左手側にある第２の変形例）のマスク４０で覆われて（・ない部 分がそのマスクによって覆われていない基板３０の領域が露出する迄除去される 。
この除去は、半導体基板の上にある種々の材料層の連続的な異方性エツチング法 、とくに反応性イオンエツチング法によって実行される。特に二酸化シリコンの 絶縁性層３２．３６はトリフルオロメタン（ＣＨＦ３）によってエッチすること ができ、導電性層３４．３８はそれが多結晶シリコンまたはシリサイドでできて いる場合、六７フ化硫黄を用いてエッチできる。
層が絶縁性（層３２およ、び３６）か導電性または半導電性かに応じて異なった エツチング剤を用いて、エラチングミｍ層としてエッチされる層の下に置かれる 層を用いることができ、これによって、これらの種々の厚さの不均一性を補償す ることができる。
第４図に示されるように、上記エツチング工程のマスクとしてマスク４０を用い て、厚さθを越える露出基板領域のエツチングがなされる。基板のこのエツチン グによって、従来の酸化物形成方法と同じように、一部埋込みフィールド酸化物 を得ることが可能となる。エツチングの厚さｅはたとえば０．４μｍ程度である 。基板３０またはより正確にはそれの露出領域のエツチングは、シリコン基板の 場合、エツチング剤として六フッ化硫黄を用いた反応性イオンエツチングによっ て異方性的に実行するのがよい。
本発明によるフィールド酸化物の形成における次の工程は、同じ樹脂マスク４０ を用いて、基板３０または露出領域のドーピングを実行することである（ドーパ ントは基板と同じ導電型を有する）。このドーピングはたとえばイオンインプラ ンテーションによって実行でき、Ｐ型基板の場合は、とくに８０ＫｅＶのエネル ギ、１０１２ａｔｍ／ｃＩＩＬ２　のドーズでボロンイオンをインブラントする ことによって実行できる。このドーぎングによつて、特にＰ＋型の２つの横方向 の領域４２および４４を得ることが可能になる。このドーピングに続いて、樹脂 マスク４０を、たとえば酸化プラズマを用いたエツチングによって除去する。
第５図に示されるようＫ、次に続くのは、生成された構造の上に、たとえば任意 的にリンがド−プされた二酸化シリコンでできた絶縁性材料Ｃ第３材料）のＮ４ ６を被着する工程である。
この絶縁性層４６はたとえば１．５μｍの厚さを有する。これは低圧化学蒸着法 （ＬＰＧＶＤ）、望ましくはプラズマＣＶＤ（ＰＥＣＶＤ）で得ることができる 。この絶縁性層４６は次に、たとえば１０５０℃で１０秒間熱処理を受けさせて 層４６を成形することが望ましい。
本発明による集積回路のフィールド酸化物を得る最後の工程は二酸化シリコン層 ４６をエツチングし℃その直下にあるエッチされた材料層を露出することである 。
第５図の左手部に示された変形例では、絶縁性／ｇｌＩｉ４６のエツチングによ って導体または半導体層３８を露出することが可能となり、右手部に示された変 形例では、層４６のエラチン／によって厚い導体または半導体層３４を露出する ことが可能になる。
絶縁性層４６は、その上にそれ自体公知の方法で、層４６の起伏を抹消する絶縁 性材料（第４材料）層４８を被着することによって（プレーナ技術に従がって） 有利にエッチされる。絶縁性層４８はフォトリングラフィにおいて広く用いられ ているａ類の樹脂でできているのがよい。樹脂１ｉｉ４８（これはＬ５μｍの厚 さをもっている）の被着に続いて熱処理（たとえば約２００℃の温度で３０分間 ）を行なうことＫよって樹脂層４８の良好な広がりが得られ、結局良好な平面が 得られる。
続いて、樹脂層４８および絶縁性層（とくに、二酸化シリコン）を両方同じエツ チング速度で、エッチされた導体または半導体層３８（図の左）、またはエッチ された導体または半導体層３４（図の右）のいずれかの上にある層４６の領域（ 第６図参照）が完全に除去されるまで同時にエッチする。これによって、完全忙 平らな表面をもったフィールド酸花物４６ａが得られるが、これは、たとえば、 トリフルオロメタンまたはテトラフルオロメタン（Ｃ：ＨＦ３またはＣＦ４’） 　と酸素の混合物によってつくられるエツチング剤を用いた反応性イオンエツチ ング法によって異方的に行うのがよい（フッ素含有混合物は二酸化シリコンをエ ッチするのに用いられ、ｅ素は樹脂をエッチするのに用いられる）。
本発明による集積回路の第１の製造方法の次の工程では、その回路の能動素子の ゲート、本実施例の場合はＮチャンネルＭＯＳトランジスタのゲートの形成が取 扱われる。
第６図に示されるように、上記トランジスタのゲートを形成するにはまず、隘マ スク５０（とくに、構造体上に置かれた樹脂で形成）によってそのゲートの寸法 および電気接続を画定する。陰マスクの開口５２は幅は形成されるべきトランジ スタのゲートに完全に一致する。さらに、マスク５０の開口５２はフィールド酸 化物４６ａへ突出しゲートの接続が可能なよ５にする。この様子は、本発明によ る集積回路の一部の断面図である第２１図に示されている。フィールド酸化物４ ６ａ上への導電性層６２，６４の突出は、開口５２のフィート９酸化物への突出 、したがってゲートの接続に対応する。
マスク５０を用いた、第７図の右手部に示された第１の変形例では、導体または 半導体層３４の第１のエツチングは、少なくとも約０．６μｍの高さまで行なわ れる。このエツチングは、上記層が多結晶シリコンでできている場合は、たとえ ばエツチング剤として六フッ化硫黄を用いた反応性イオンエツチング法によって 異方的に行なわれる。エツチングの終了は任意の公知の手段でチェックできる。
第７図の左手部処示され、薄い導体または半導体層３４（絶縁性層３６および、 導体または半導体層３８で連続的に覆われる）を用いている第２の変形例では、 陰マスク５０を用いて、層３８はマスク５０によって覆われない部分を除去し、 下にある絶縁性層３６の部分を露出するようにエッチされる。このエツチングは 、多結晶シリコン層３８に対してエツチング剤として六フッ化硫黄を用いた反応 性イオンエツチングによって実行できる。
このマスクはゲートおよびゲート接続の寸法の他に、集積回路のトランジスタの ソース、ドレインと、同じ集積回路の他のトランジスタのソース・ドレイン間に 形成されるべき短距離の接続の寸法を画定するのに任意的に用いることができる 。たとえば、第７ａ図に示されたマスク５０ａは開口５３を備えることができ、 その寸法は形成されるべき接続たとえばトランジスタドレインの接続の寸法に一 致する。開口５３はマスク５０ａとマスク４０（第３図）の間の配置公差を考慮 して形成されるべきトランジスタの領域より幾分上に突出する。
導体または半導体層３４（図の右手部）または半導体もしくは導体層３８（図の 左手部）のエツチング後、エツチングはマスク５０または５０ａを用いて少な（ とも約０．６μｍの高さまでフィールド酸化物４６ａを起こる。このエツチング はエツチング剤としてトリフルオロメタンを用いて反応性イオンエツチング法に よって異方的に行なうことができる。
マスク５０または５０　ａ　Ｃ特に樹脂でできている）を酸素プラズマを用いて 除去後、構造体は、第８図に示すように、絶縁性材料（第９材料）、たとえば二 酸化シリコン層で任意的に覆うことができる。多結晶シリコンまたはシリサイド でできた層３４（図の右手部）または層３８（図の左手部）の場合、この絶縁性 層５４は約９００℃の温度でそのシリコンまたはシリサイドを熱酸化することＫ よって得ることができる。
これに絶縁性層５４のエツチングが続き、第９図に示されるように、用いられた 変形例の作用として、半導体もしくは導体層３４または３８のエッチされた縁に 垂直ストリップ５４ａだけが残り、その膚の水平領域は除去される。さらに、２ つの層３６および３８を用いる方法の場合、絶縁性層５４の上記エツチングによ って、トランジスタゲートの寸法を画定するマスク５０または５０ａを用いて層 ３８のエラテン／の間に絶縁性３６の露出領域を除去できる。このエツチングは 、二酸化シリコン層５４の場合、エツチング剤としてトリフルオロメタンを用い た反応性イオンエツチングによって異方的に行なうことができる。
次に、構造体上に、構造起伏をなくするために用いられる絶縁性材料層５６（第 ８材料）を被着することに゛よって、トランジスタゲートな形成する。層５６は ポリイミドでできているのがよい。このポリイミド層の被着に続いて、たとえば 約４００℃で３０分間加熱する加熱処理を施し、層５６を十分Ｋｇ在させ、平ら な表面を与え、ポリイミドを十分に硬化（橋かげ）させる。
最後に、絶縁性層５６（ポリイミドがよい）をエッチし、構造体の穴掘り領域を 充たす部分だけを残すので、層５６のエツチングに続いて、完全に平面性の構造 体が第１０図の態様で得られる。
トランジスタゲートの短距離接続と同時に集積回路の短距離接続を画定する際に は、上記穴掘り部分は層３４または３８のエッチ領域および任意的にはフィール ド酸化物４６ａのエッチ領域（第７ａ図）と一致する。絶縁性層５６がポリイミ ドのときは、そのエツチングは、エツチング剤として酸素を用いた反応性イオン エツチングによって実施することができる。
厚い導体または半導体層３４の場合、第１１図の右手部処示された態様で、この 層をエッチすることによって、残っている絶縁性材料層５６で覆われない領域を 除去する。このエツチングは下にある絶縁性層３２を露出するようになされる。
このエツチングは、層３４が多結晶シリコンの場合、異方性エツチング法、とく にエツチング剤として六フッ化硫黄を用いた反応性イオンエツチング法によって 実施できる。
絶縁性層３６および導体または半導体層３８で覆われた薄い導体または半導体層 ３４の場合、第４１図の左手部に示された態様で、層３８の残された部分が除去 され、それに続いて、絶縁性層３６および導体または半導体層３４が絶縁性層３ ２が露出される迄エッチされる（エッチ層５６はこのエツチング工程のマスクと して働（）ｅこれらのエツチング工程は層５６の残りをマスクとして用いて実施 される。
望ましくは、これらのエツチング工程は、多結晶シリコンの導体層３８．３４に 対してはエツチング剤として六フッ化硫黄を用い、二酸化シリコンの導体層３６ に対してはナト５フルオロメタンを用いた反応性イオンエツチングによっ℃異方 的に行なわれるのがよい。前述したように、エツチング工程のエツチング生成物 を変えると、エッチされる層の下の層をエツチング障壁層として用いることがで きるので、種々の層の不均質性が補償される。
２つの導体または半導体層３４．３８の間に置かれた絶縁性層３６を用いると、 単一の厚い層３４を用いる場合に較べて、前記２つの層の別々のエツチング工程 を改良し容易にすることができ、したがって、トランジスタゲート３４ａの形成 が容易本発明による集積回路の第１の製造方法の次の工程はこの回路のＮチャン ネルＭＯ８）、ｔンジスタのソースおよびドレインを形成することからなる。ソ ース５７および５９は、基板と反対導電型をその基板３０にドープすることによ って得られる。
たとえば、Ｐ型シリコン基板の場合、ドーピングは、砒素イオンを特に５×１１ ０１５ａｔ／ｃ！ＩＬ２．１００ＫｅＶのエネルギでインブラントするイオンイ ンプランテーションによって行なうことができる。このイオンインプランテーシ ョンは、％に二酸化シリコンでできていて、ゲート酸化物となる絶縁性層３２を 介して行なわれる。
本発明による第１の製造方法の次の工程は上記回路のＭＯＳトランジスタのゲー ト３４ａのＭＶｃ絶縁絶縁上縁成することに関する。
このために、絶縁性材料（第１０材料）、とくに二酸化シリコンの層５８が構造 体上に被着される。この絶縁性層３８（たとえば０．３μｍの厚さ）は、たとえ ば、約３５０℃の低温度でのプラズマ支援低圧気相化学蒸着法（ＰＥＣＶＤ）に よって等方的に被着される。
これに続いて、第１２図に示される態様で、上記絶縁性層５８をエッチして、構 造体のエッチされた繰上に絶縁性ストリップ５８ａだけを残す。エッチされた緑 は、特にゲー）３４ａの縁、絶縁性縁５４ａおよびフィールド４酸化物４６ａの 縁である。絶縁性ストリップ５８ａは、Ｎ５８を異方的にエッチすることによっ て、特拠反応性イオンエッチン／法を用いて好適に形成できる。したがって、こ の型式のエツチングによって、絶縁性ストリップ５８ａ（この幅は等方的に被着 された絶縁性層５８の厚さによって規定される）。％に％０．３μｍ厚層５８に よって０．３μｍ幅絶縁性ストリップ５８ａを得ることができる。
二酸化シリコン層５８の場合、それはエツチング剤としてトリフルオロメタンを 用いてエッチできる。
層５８のエツチングによって、さらに、第１２図に示されるように、トランジス タのソース５７およびビレイン５９上に配置された絶縁性層３２の領域を除去す ることができる。
トランジスタゲート３４ａの上にある絶縁性ストリップ５４ａを前述のように形 成することによって、特に樹脂の絶縁性層５６の残りの部分の性質１．したがっ て絶縁性ス）　ＩＪツブ５８ａのプロフィールを改良できる。
第４３図に示されるように、本発明による第１の方法の次の工程は、形成される べき接続の寸法がトランジスタゲートの寸法およびそのゲートの接続の寸法（第 ７ａ図）と同時に規定されていなかった場合、集積回路トランジスタのソース５ ７・ドレイン５９、同じ集積回路の別のトランジスタのソース・ドレイン間の接 続の像を表わす、特に樹脂の陰マスク６０を構造体上に形成することからなる。
すなわち、マスク６０１’（よってこれらの接続の寸法を規定できるようになる 。第１３図の場合ｉ転マスク６０によって、ドレイン５９上に突出する開口６１ を介して、形成される上記ドレインの接続の寸法を規定することが可能となる。
これに続いて、０．６μｍの高さ以上のフィールド酸化物４６ａのエツチング、 また、マスク６０によって株われていない絶縁性ストリップ５８ａのエツチング 、この場合はマスク６１の開口内に配置された絶縁性ストリップだけのエツチン グがマスク６０を用いて行なわれる。絶縁性ストリップはフィールド酸化物と大 体同じ速度でエッチされる。このエツチングに続イテ、残されるのは、マスク６ ０の開口６１に配置されたストリップ５８ａの部分Ａだけであって１、その高さ は、ドレイン５９と７イールド酸化物４６ａのエツチングの底とのレベル差と同 じである。絶縁性層４６（そこにフィールド酸化物が形成される）のエツチング および二酸化シリコン絶縁性ストリップ５８ａのエツチングはエツチング剤とし てトリフルオロメタンを用いた反応性イオンエツチング法によって異方的に行う のがよい。
形成される複数のソースおよびドレインをもつ短距離トランジスタの接続の寸法 が、トランジスタゲートの寸法およびそのゲートの接続の寸法と同時に規定され ているときは、第１３ａ図に示されるような特に樹脂の防マスク６０ａが用いら れ、トランジスタソース５７および／またはドレイン５９の形成されるべき電気 接触の像を表わす。これらの接触の寸法（今の場合は、ドレイン５９の接触の寸 法）を規定する上記マスク６０ａを用℃・て、形成される接続のどちらかの側に ある絶縁性ストリップ５８ａ（今の場合はドレイン５９の側に置かれたストリッ プ５８ａだけ）が除去され、トランジスタ３４ａのいずれかの側に置かれたもの は保持される。この除去はたとえば、？、縁性ストリップが二酸化シリコンでで きているときたとえばフッ化水素酸を用いて化学エツチングによって実行される 。
第１３ａ図で、要素Ｂは、フィールド９酸化物（第７ａ図）のエツチングの間に 層３４の一部のエツチングから生じるその層の残りに一致する。
第１の方法の第１の工程は、第１４図に示されているように、特に酸素プラズマ を用いてマスク６０またはマスク６０ａを除去し、次に同じ工程で、特に樹脂の 絶縁性層５６の残りを除去することからなる。
マスク６０または６０ａ１および絶縁性層５６の残りの除去に続いて、トランジ スタソース５７およびビレイン５９にさらにトゝ−ピングをなす。このドローピ ングは基板と反対導電型でなす。このドーピング（特にイオンインプランテーシ ョンによって実施される）によって、トランジスタゲー）３４ａの所で、二重ソ ースードレイン接合が得られ、トランジスタビレインとゲートの間の電場を減少 させることができる。Ｐｍ基板の場合は、上記ト′−ピングは１３ＱｏＶのエネ ルギ、５Ｘ１０１５ａｔｍ／ｃｍ２　のド−ズで砒素をインブラントすることに よって行なうことができる。
この方法の次の工程は、得られた構造体をアニールして、特にトランジスタ５７ およびドレインの製造中インブラントされたイオンを電気的に活性化して、また 、インプランテーションの間に妨害された基板の結晶格子を再配置することから なる。
アニールは約９００℃で約３０分間オープン内で実行することができる。
本方法の次の工程は、二酸化シリコン（これはマスク６０および絶縁性層５６の 残りの除去の間に形成されているかもしれない）を、マスク６０および層５６が 樹脂でできているとき用いられるエツチング剤すなわち酸素プラズマを考慮しな がら除去することからなる。この除去はトリフルオロメタンと酸素（体積濃度で ５％）の混合物を用いた反応性エツチングによって実行することができる。
第１の方法の次の工程は、電気接触および集積回路の短距離接続、すなわち、回 路トランジスタのソース・ドレイン間の接続の形成に関する。第１５図において 、まず、導体または半導体材料（第１１材料）の層６２を被着し、次に、任意的 に、別の導体または半導体材料の層６４が被着される。
層６２は層６４の拡散障壁として働き、層６４が基板３０またはゲート３４ａと 反応しないようにする。層６２はたとえば０．１μｍ厚であり、層６４はたとえ ば０．３μｍ厚である。これらの層は集積回路の製造において通常用いられてい るものならいかなる材料でできていてもよい。特に、それらはシリサイドまたは 耐火金Ａ（モリブデン、白金、メンタル、タングステンおよびチタン）でよいが 、銅、銀などの一般的ではない材料でもよい。
望ましくは、層６２はチタン−タングステン合金、ＰＪ６４はアルミニウムがよ い。層６２．６４の被着はマグネトロンスパッタリングで実施できる。
＃６２および６４はトランジスタゲート３４ａのシャント抵抗を製造するために も用いられる。それぞれ、チタン−タングステン合金、アルミニウムの７１５６ ２，６４の形成を通して、従来の方法よりも１０倍も低いシャント抵抗を得るこ とができ、これによってトランジスタしたがって集積回路の動作速度を増大させ ることができる。
これ１７ｃ続いて、導体または半導体層６４の上に絶縁材料層（第１２材料）が 被着され、これによって、層６４の起伏が除去される。絶縁性層６６はフォトリ ングラフィにおいて一般的に用いられている物のように樹脂でできているのがよ ℃・。この被着に続いて、樹脂層６６Ｋ、熱処理（たとえば、約２００℃で焼く こと）を施して、十分な広がり、したがって十分な平面が得られる。
これに続いて、絶縁性層６６のエツチングを行ない、起伏の穴掘り部だけを保持 する。層６６のエツチング後でも、生成された構造体は第４５図に示されるよう に平らな表面をもっている。このエツチングは、層６６が樹脂でできている場合 エツチング剤として酸素を用いた反応性イオンエツチング法によって行うのがよ い。
第１の方法の次の工程は、第１６図に示されているように、絶縁性層６６の残り で覆われていない、層６４の領域、次に層６２の領域を除去することからなる。
この除去は、エツチング剤として、アルミニウム層６４に対しては四フッ化炭素 、チタン−タングステン合金層６２に対しては六フッ化硫黄を用いた反応性イオ ンエラテン／のような異方性エツチングによって実現できる。これに続いて、た とえば酸素プラズマを用いて層６６の残りを除去する。生成された第１７図に示 されている。
電気接触および集積回路の短距離接続の画定および形成に関する以上の工程は、 トランジスタゲートに対するトランジスタソースおよびドレイン接触の自動配列 （自己整列）を可能にする。また、特に二酸化シリコンの絶縁性材料層をエツチ ングそこにソース、ドレイ／およびゲートの電気的接触穴が形成されるその層（ 第１図の層１４）を除去することによって、従来技術に比較して集積回路の集積 度をかなり増大することができる。
第１の方法の次の工程は集積回路の抛々の素子間の長距離接続を形成することか らなる。これらの接続は第１７図に示されるように、従来の方法で、絶縁性層６ ８（特に二酸化シリコン）を被着し、この絶縁性層に種々の電気的接触穴゛を形 成し、生成構造体に４電性層７０（とくにアルミニウム）そしてその層を適当な マスクでエッチして種々の接続を形成すること罠よって形成される。
上記電気的接触穴は単一の穴深さをもつよ５にフィールド酸化物領域４６ａ上に 形成するのがよい。
本発明による集積回路の製造方法によって得られた構造の準平面性（第１７図） のため、これらの長距離接続の形成は従来の方法に較べてずつと容易になる。
第１８図〜第２０図は、本発明による集積回路を製造する第２の方法の種々の工 程の縦断面を示す。前述したよ５に、次の記述は、説明を簡単にするため、単一 のＮチャンネルトランジスタをもつＭＯ８集積回路に関するものである。
材料層は第１製造方法について述べたものと同じ作用を有するので、１００番を 加えて同じ参照番号を付しである。
この第２の方法の第１工程は半導体基板１３０（特にＰ型巣結晶シリコン）にそ の基板と同じ導′ｆｌＬ型でド−ピングを行なうことからなる。このド−ピング によって、形成されるべき集積回路のフィール）＊酸化物のドーピングとともに トランジスタチャンネルの下のド−ピングを同時に画定することが可能となる。
このようなド−ピング方法は、「ＶＬｓＩ用直接モート絶縁」（Ｄｉｒｅｃｔ　 Ｍｏａｔ　ｌ５ｏｌａｔｉｏｎ　ｆｏｒ　ｖＬｓ　Ｉ　）と題するＩＥＥＥＴｒ ａｎｓａｃｔｉｏｎ　ｏｎ　Ｅｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅｓ、　Ｖｏｌ　Ｅ Ｄ　２９．１４゜Ａｐｒｉｌ　１９８２のに、　Ｌ、　Ｗａｎｇ等による論文ニ 記載すレテイル。
このドーピングは、Ｐ型基板の場合、５．５Ｘ１０”のト°−ズ、８０ＫｅＶの エネルギでボロンイオンをインブラントし、次に、３、２　Ｘ　１０１”　ａ　 ｔｍ／ｃＩＩＬ２．１５０　ＫｅＶ　ｃｌ）ｘネルギテ更ニイオンインプラント することによって行なわれる。
この第２の方法の次の工程は半導体基板１３０を絶縁性材料（二酸化シリコンが よい）層１４６で覆うことからなり、その層には次に、集積回路のフィールド酸 化物が形成される。層１４６は、被着とくに、低圧気相化学蒸着法（ＬＰ（３Ｖ Ｄ　）　（とくにプラズマ支援のもの（ＰＥＣＶＤ））によって得ることができ る。絶縁性層１４６はたとえば１μｍの厚さを有する。
従来の７オトｖソゲ２フイ法を用いて、特に樹脂の陰マスク１４０が絶縁性層１ ４６上に形成される。陰マスク１４０によって、集積回路のＮチャンネルトラン ジスタが次に形成される基板領域を画定することが可能となる。
第１９図に示すように、次に、絶縁性層１４６のエツチングを行ない、そこから マスク１４０によって覆われない領域を除去する。このエツチングは、層１４６ が二酸化シリコンでできているときは、異方的に、特にエツチング剤としてトリ フルオロメタンを用いた反応性イオンエツチングによって実施できる。
とうして形成されたフィールド酸化物は１４６ａで示される。
第２の方法の次の工程は、特に酸素プラズマを用いて樹脂マスク１４０を除去す ることからなる。
これに続いて、露出基板領域を絶縁性材料とくに二酸化シリコン層１３２で覆う 。層３２は、たとえば、約９００℃で基板の熱酸化によって得ることができる。
層１３２はα０２５μｍの厚さをもっている。酸化物Ｎ１３２はその後、トラン ジスタゲート酸化物となる。
導体または半導体材料の層１３４が次に生成構造上に被着され、後にトランジス タゲートがそこに形成される。層１３４は気相化学蒸着法によって被着される。
層１３４はたとえば１．２μｍの厚さをもち、リンドープまたは非リンド−プの 多結晶シリコン、シリサイド９または耐火金属（モリブデン、タンタル、チタン 、タングステン等）で形成できる。
第２の方法の次の工程は層１３４をエッチしてフィールド酸化物１４６ａを露出 することからなる。第１９図に示されるように、これは、導体または半導体層１ ３４の上に、その層の起伏を除去するためのＰ３縁性材料層１４９を被着するこ とによって実現できる。層１４９は、ホトリソグラフィにおいて現在用いられて いる樹脂でできているのがよい。この被着に続いて、層１４９に熱処理を施こし 十分な広がりを得ることができる。
次に、導体または半導体層１３４および絶縁性ワイヤ１４９を２層とも同じエツ チング速度で同時にエッチする。多結晶シリコン層１３４および樹脂層１４９の 場合、上記エツチングはエツチング剤として六フッ化硫黄および酸素を用いた反 応性イオンエツチングによって実行できる。この場合、六フッ化硫黄は多結晶シ リコンをエッチするのに用いられ、酸素は樹脂をエッチするのに用いられる。
導体または半導体層１３４のエッチ後得られた構造は第２０図に示されている。
第２の方法の次の工程は、前述したよ５Ｋ、上記回路の種々の接触および電気的 接続（第１３図〜第１７図）とともにトランジスタゲート（第６図〜第１１図） 、トランジスタゲートおよびト９レイン（第４２図）を形成することからなる。
この第２の方法は、特に、導体または半導体層３８のエッチフィールド酸化物お よびトランジスタチャンネルのドーピングを同時に同じ方法で行なう必要がある ため、第１の方法より幾分欠点があるということに注意を要する。
集積回路を製造するための上記２つの方法は従来の方法のものとは非常に異なっ た態様で結合された社々の工程を含む。これら２つの方法によって、第２１図に 断面が示されたような集積回路を得ることができる。
この集積回路は、その集積回路のフィールド酸化物４６ａによって囲まれ、その フィールド酸化物上、すなわち、回路の電気絶縁物上へ広がっていないゲート３ ４ａを有している。層３２は上に述べたようにゲートとなり、ゲート６２および ６４゜はゲート３６ａの接続とともにゲートのシャント抵抗を画定する導電線と なる。層６２はチタン−タングステン合金でできており層６４はアルミニウムで できているのがよく、これＫよって、これらの材料の良好な電気特性を考慮に入 れると、従来技術より１０倍も低いシャン・ト抵抗が得られる。
ゲート３４ａが集積回路フィールド酸化物４６ａ上に広がっていないという事実 は、その回路が準平面性構造を有していることを意味し、これによって、集積回 路の他の素子に対する前記トランジスタの接続の形成をかなり容易にする。
上記した本発明による方法の実施例は例示的に述べられたにすぎず、これらの方 法の種々の工程の一定の変型が本発明の範囲を越えないでなしうる。
特に、絶縁性層５６（％に樹脂）の除去は、エッチ縁５８ａ（第１１図および第 １２図）な形成するための絶縁性層５８の被着の前に実施することができる。同 様にして、トランジスタゲートの寸法と同時にトランジスタ接続の寸法を規定す る間のフィールド゛酸化物４６　ａ　（第７ａ図）のエツチングは導電性層３８ または３４のエツチングの前に実施できる。
トランジスタのソース５７およびドレイン５９を画定するためにインブラントイ オンを電気的に活性にするのに用いるアニールは、そのインプランテーションの 直後（とくに後に他インプランテーションが続かないとき）に実施できる。
さらＫ、本発明による方法において用いられる材料層は上述したものとは別の方 法でも得ることができる。特に、導体または半導体層（とくに多結晶シリコンで できている）上の絶縁性層については、それらが被着によって得られるときには 基板の熱酸化によって得ることができ、また逆に、酸化によって得られるときに は被着によって得ることができる。
また、フィールド酸化物４６ａが形成される酸化物層４６の被着は熱酸化の後に 行なって、領域３４または３８とともに基板を形成するシリコンとの良好な界面 を得ることができる。
同様にして、本発明による方法において用いられ、異方的に実施される種々の層 のエツチングは、気相もしくは液相の化学エツチング法またはイオン加工（スパ ッタリング）のような等方性エツチングによって行なうことができ、また、その 逆も可能である。この２つのエツチング法は、種々の層を形成する材料がエッチ しＫ（い場合（とくに導電性層が銅、銀などでできているとき）に有効に用いる ことができる。最後に、ｍ々の層の厚さは変更することができる。
本発明による方法の種々の工程は実施するのが容易で不安定でない利点をもって いる。一般的に用いられている製造方法とは異なった段取りからなるこれらの方 法は信頼性が高く、再現性が高いが、従来の方法については必ずしもこのように いえな℃１゜ ＡＮＮＥＸ　Ｔｏ　’ｒｘｍ　ＩＮＴＥＲＮＡＴＩＯＮＡＬ　ＳＥ八へＣＨＲＥ ＰＯＲＴ　ＯＮ

Claims (1)

  1. 【特許請求の範囲】 １．お互いに電気絶縁された素子であつて、それらのゲート（３４ａ）がそれら の相互的絶縁に用いられる電気絶縁体（４６ａ）上に広がつていない前記素子を 有する集積回路を半導体基板上（３０）上に製造する方法であつて、連続的に、 （ａ）基板（３０）を第１絶縁性材料層（３２）で覆う工程、（ｂ）第１材料層 （３４）上に、能動素子のゲート（３４ａ）が形成される第２の半導体または導 体材料層を被着する工程、（ｃ）前記能動素子をお互いから絶縁するために用い られる前記回路のフイールド酸化物（４６ａ）を形成する工程、（ｄ）基板（３ ０）と反対導電型で基板に第１のドーピングを行なうことによつて、前記素子の ソース（５７）およびドレイン（５９）を形成する工程、 （ｅ）素子のゲート上の縁（３４ａ）上に絶縁性縁（５８ａ）を形成する工程、 および （ｆ）前記回路の電気接触および接続（６２，６４，７０）を形成する工程 を含むことを特徴とする前記方法。 ２．前記（ｃ）工程は連続的に、 （１）能動素子が形成される基板（３０）の領域を第１の陽マスク（４０）を用 いて画定する工程、 （２）基板（３０）の上にあり、かつ第１マスク（４０）がない種々の材料層（ ３２，３４，３６，３８）の領域を除去して基板（３０）の一定の領域を露出す る工程、 （３）基板と同じ導電型で基板（３０）の露出領域にドーピングを行なう工程、 （４）第１マスクを除去する工程、 （５）生成構造体上に第３の絶縁性材料層（４６）を被着する工程、および （６）第３材料層（４６）をエツチして、この第３材料層（４６）の直下にある エツチ材料層（３４，３８）を露出する工程、を含むことを特徴とする請求の範 囲第１項記載の方法。 ３．工程（５）に続いて第３材料層（４６）上にその層の起伏を除去する第４の 絶縁性材料層（４８）を被着し、工程（へ）は第４、第３材料層（４８，４６） を同時に同じエツチング速度で実施することを特徴とする請求の範囲第２項記載 の方法。 ４．工程（２）に続いて第１マスク（４０）を用いて、露出された基板領域の所 定の高さ以上にエツチングがなされることを特徴とする請求の範囲第２項記載の 方法。 ５．お互いに電気絶縁された能動素子であつて、それらのゲート（３４ａ）がそ れらの相互的絶縁に用いられる電気絶縁体（１４６ａ）に広がつていない前記能 動素子を有する集積回路を半導体基板（１３０）上に製造する方法であつて、連 続的に、（α）前記能動素子をお互いから電気絶縁するために用いられる、前記 回路のフイールド酸化物（１４６ａ）を形成する工程、（β）基板（１３０）を 第１の絶縁性材料層（１３４）で覆う工程、（γ）能動素子のゲートがそこに形 成される半導体または導体材料層（１３４）を生成構造体上に被着する工程、（ δ）第２材料層（１３４）をエツチしてフイールド酸化物（１４６ａ）を露出す る工程、 （ε）前記能動素子のゲート（３４ａ）を形成する工程、（ζ）基板（１３０） と反対導電型でその基板をドープする第１のドーピングによつて前記素子のソー ス（５７）およびドレイン（５９）を形成する工程、 （η）前記素子のゲートの縁上に絶縁性縁（５８ａ）を形成する工程、および （θ）前記回路の電気的接触および接続を形成する工程、を含むことを特徴とす る前記方法。 ６．工程（ａ）は 基板と同じ導電型でその基板をドープする第２ドーピングを実行する工程、 基板（１３０）上に第３の絶縁材料層（１４６）を被着する工程、前記能動素子 がそこに形成される基板の領域を第１の陰マスク（１４０）を用いて画定する工 程、 第１マスク（１４０）がない第３材料層（１４６）の領域を除去する工程、およ び 第１マスク（１４０）を除去する工程、を含むことを特徴とする請求の範囲第５ 項に記載の方法。 ７．工程（γ）後に第２材料層（１３４）上に、その層の起伏を除去する第５の 絶縁性材料層（１４９）を被着し、工程（δ）は第２、第５材料層（１３４，１ ４９）を同時に同じエツチング速度で実施することを特徴とする請求の範囲第５ 項に記載の方法。 ８．工程（ｂ）と（ｃ）の間に、第２材料層（３４）を第６絶縁材料層で覆い、 次にその第６の絶縁材料層上にそれとは異なる第７材料層を被着することを特徴 とする請求の範囲第１項に記載の方法。 ９．素子のゲートは、次の連続した工程、（７）素子のゲート（３４ａ）の寸法 およびそのゲートの電気接続の寸法を第２の陰マスク（５０，５０ａ）によつて 画定する工程、（８）この第２の陰マスクを用いて第２材料層（３４）について 所定高さ以上に第１のエツチングを行なう工程、（９）第２の陰マスク（５０， ５０ａ）を用いて、第３の材料層について所定の高さ以上に第１のエツチングを 行なう工程、（１０）第２の陰マスク（５０，５０ａ）を除去する工程、（１１ ）生成構造体の起伏を除去する第８材料層（５６）をその生成構造体上に被着す る工程、 （１２）第８材料層（５６）をエツチして、穴掘り部分だけが残されるようにし 、生成構造体が平らな表面をもつようにする工程、および、 （１３）エツチされた第８材料層（５６）をエツチングマスクをして、第１の材 料層が露出される迄第２材料層（３４）の第２エツチングを行なう工程、 によつて形成されることを特徴とする請求の範囲第１項記載の方法。 １０．工程（１０）と（１１）の間に、生成構造を第９材料層（５４）で覆い、 次にエツチングを行なつてそれだけを、第２材料層（３４）の第１エツチングの 間に得られたそのエツチ縁上に残すようにすることを特徴とする請求の範囲第９ 項記載の方法。 １１．工程（α）は次の連続した工程、（７′）素子のゲート（３４ａ）の寸法 およびそのゲートの電気接続の寸法を第２の陰マスク（５０，５０ａ）によつて 規定する工程、 （８′）この第２マスク（５０，５０ａ）のない第７材料層（３８）の領域を第 ６材料層（３６）を露出する迄除去する工程、（９′）第２マスク（５０，５０ ａ）を用いて所定の高さまで第３材料層（４６）の第１エツチングを行なう工程 、（１０′）第２陰マスク（５０，５０ａ）を除去する工程、（１１′）生成構 造の起伏を除去する第８絶縁材料層（５６）をその生成構造上に被着する工程、 （１２′）第８材料層（５６）をエツチして、その材料を起伏の穴掘り部にだけ 保持して、そのエツチングから生じる構造体が平らな表面をもつようにする工程 、 （１３′）残つている第７材料層（３８）を除去する工程、および（１４′）エ ツチされた第８材料層（５６）をエツチングマスクとして用いて第１材料層（３ ２）が露出する迄第６および第２材料層（３６，３４）をエツチする工程 を含むことを特徴とする請求の範囲第８項に記載の方法。 １２．工程（１０′）と（１１′）の間に、生成構造体を第９絶縁材料層（５４ ）で覆い、次にその層をエツチしてそれを第７材料層（３８）のエツチ縁上にだ け残すようにすることを特徴とする請求の範囲第１１項に記載の方法。 １３．絶縁性縁は素子のゲートの縁上に次の連続した工程、（１５）生成構造体 上に第１０絶縁材料層を被着する工程、（１６）その第１０材料層（５８）をエ ツチして構造体のエツチされた縁だけにそれを残して、第１０材料のストリツプ を形成する工程、 （１７）生成構造体上に第３陰マスク（５０，６０ａ）を形成して、形成される べき素子のソース（５７）および／またはドレイン（５９）の電気接触の寸法を 規定する工程、（１８）第３マスク（６０，６０ａ）によつて覆われていない絶 縁性ストリツプをその高さの全部又は一部以上にエツチする工程、および （１９）第３陰マスク（６０，６０ａ）を除去する工程、を行なうことによつて 形成されることを特徴とする請求の範囲第１項に記載の方法。 １４．前記素子のゲートの寸法の規定の間にその素子のソース（５７）間および ／またはドレイン（５９）間に形成されるべき接続の寸法の規定が第２の陰マス ク（５０ａ）を用いてなされ、第２の陰マスク（５０ａ）を用いて第３の材料層 （４６）の所定の高さ以上の第２のエツチングを行なうことを特徴とする請求の 範囲第９項に記載の方法。 １５．前記素子のソースおよび／またはドレインの電気接点の寸法の規定の間に 、その素子のソース間および／またはドレイン間に生成されるべき接続の寸法の 規定が第３の陰マスク（６０，６０ａ）を用いてなされ、そのマスクを用いて第 ３の材料層（４６）を所定の高さ以上にエツチすることを特徴とする請求の範囲 第９項に記載の方法。 １６．前記回路の電気接点および接続は次の連続した工程、（２０）接続がそこ に形成される第１１導電材料の少なくとも１つの層（６２，６４）を生成構造体 上に被着する工程、（２１）第１１材料層（６２，６４）の起伏を除去する第１ ２の絶縁材料層（６６）をその上に被着する工程、（２２）第１２材料層（６６ ）をエツチして、前記起伏の穴掘り部内にだけそれを残すようにして、そのエツ チングから生成される構造体が平らな表面をもつようにする工程、（２３）エツ チされた第１２材料層（６６）によつて覆われない第１１材料層（６２，６４） の領域を除去する工程、および（２４）第１２材料層の残りを除去する工程、を 行なうことによつて得られることを特徴とする請求の範囲第１項に記載の方法。 １７．前記２つの層はお互いの上部に被着して前記接続を形成することを特徴と する請求の範囲第１６項に記載の方法。 １８．前記第２材料は多結晶シリコン、シリサイド、モリブデン、タンタル、チ タンおよびタングステンの中から選択されることを特徴とする請求の範囲第１項 に記載の方法。 １９．工程（２）は基板の上にある種々の層（３２，３４，３６，３８）の材料 を連続的に異方的にエツチすることによつて行なわれることを特徴とする請求の 範囲第２項に記載の方法。 ２０．第３材料層（４６，１４６）、第４材料層（４８）、第５材料層（１４９ ）、第８材料層（５６）、第９材料層（５８）、第１２材料層（６６）の少なく とも１つについて異方性エツチングが行なわれることを特徴とする請求の範囲第 １６項に記載の方法。
JP60503417A 1984-08-03 1985-07-29 Ｍｉｓ型集積回路の製造方法 Pending JPS61502925A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FR8412300A FR2568723B1 (fr) 1984-08-03 1984-08-03 Circuit integre notamment de type mos et son procede de fabrication
FR8412300 1984-08-03

Publications (1)

Publication Number Publication Date
JPS61502925A true JPS61502925A (ja) 1986-12-11

Family

ID=9306767

Family Applications (1)

Application Number Title Priority Date Filing Date
JP60503417A Pending JPS61502925A (ja) 1984-08-03 1985-07-29 Ｍｉｓ型集積回路の製造方法

Country Status (6)

Country Link
US (1) US4728620A (ja)
EP (1) EP0190243B1 (ja)
JP (1) JPS61502925A (ja)
DE (1) DE3569437D1 (ja)
FR (1) FR2568723B1 (ja)
WO (1) WO1986001336A1 (ja)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4908332A (en) * 1989-05-04 1990-03-13 Industrial Technology Research Institute Process for making metal-polysilicon double-layered gate
EP0418540A3 (en) * 1989-08-11 1991-08-07 Sanyo Electric Co., Ltd. Dry etching method
US5242858A (en) * 1990-09-07 1993-09-07 Canon Kabushiki Kaisha Process for preparing semiconductor device by use of a flattening agent and diffusion
US5241203A (en) * 1991-07-10 1993-08-31 International Business Machines Corporation Inverse T-gate FET transistor with lightly doped source and drain region
US5120668A (en) * 1991-07-10 1992-06-09 Ibm Corporation Method of forming an inverse T-gate FET transistor
EP0798291B1 (en) * 1994-12-14 2002-09-11 Santen Pharmaceutical Co., Ltd. Novel 1,3-dialkylurea derivatives
US5804846A (en) * 1996-05-28 1998-09-08 Harris Corporation Process for forming a self-aligned raised source/drain MOS device and device therefrom
DE19940758A1 (de) * 1999-08-27 2001-03-15 Infineon Technologies Ag Verfahren zur Herstellung eines HF-FET und HF-FET
US6352899B1 (en) * 2000-02-03 2002-03-05 Sharp Laboratories Of America, Inc. Raised silicide source/drain MOS transistors having enlarged source/drain contact regions and method

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4038110A (en) * 1974-06-17 1977-07-26 Ibm Corporation Planarization of integrated circuit surfaces through selective photoresist masking
US4135954A (en) * 1977-07-12 1979-01-23 International Business Machines Corporation Method for fabricating self-aligned semiconductor devices utilizing selectively etchable masking layers
US4358891A (en) * 1979-06-22 1982-11-16 Burroughs Corporation Method of forming a metal semiconductor field effect transistor
US4359816A (en) * 1980-07-08 1982-11-23 International Business Machines Corporation Self-aligned metal process for field effect transistor integrated circuits
US4560421A (en) * 1980-10-02 1985-12-24 Tokyo Shibaura Denki Kabushiki Kaisha Semiconductor device and method of manufacturing the same
DE3170644D1 (en) * 1980-11-29 1985-06-27 Toshiba Kk Method of filling a groove in a semiconductor substrate
JPS5848936A (ja) * 1981-09-10 1983-03-23 Fujitsu Ltd 半導体装置の製造方法
JPS58165341A (ja) * 1982-03-26 1983-09-30 Toshiba Corp 半導体装置の製造方法
US4444605A (en) * 1982-08-27 1984-04-24 Texas Instruments Incorporated Planar field oxide for semiconductor devices
JPS59123266A (ja) * 1982-12-28 1984-07-17 Toshiba Corp Ｍｉｓトランジスタ及びその製造方法

Also Published As

Publication number Publication date
FR2568723B1 (fr) 1987-06-05
US4728620A (en) 1988-03-01
FR2568723A1 (fr) 1986-02-07
EP0190243A1 (fr) 1986-08-13
EP0190243B1 (fr) 1989-04-12
WO1986001336A1 (fr) 1986-02-27
DE3569437D1 (en) 1989-05-18

Similar Documents

Publication Publication Date Title
JPH1126597A (ja) 半導体装置の製造方法
JPH0479133B2 (ja)
JPS61502925A (ja) Ｍｉｓ型集積回路の製造方法
JPH0415619B2 (ja)
JPH0563206A (ja) 不揮発性半導体記憶装置の製造方法
US5366918A (en) Method for fabricating a split polysilicon SRAM cell
KR100656715B1 (ko) 반도체 메모리 장치, 및 그 제조 방법
JPS61183967A (ja) 半導体装置の製造方法
JPS59168675A (ja) 半導体装置の製法
JPH05251711A (ja) 半導体集積回路及びその製造方法
JPS62154784A (ja) 半導体装置
JP2854947B2 (ja) 半導体装置の製造方法
JPH0794721A (ja) 半導体装置及びその製造方法
JPH06151742A (ja) 半導体装置およびその製造方法
JP2003060044A (ja) 半導体抵抗素子及びその製造方法
JPH0369168A (ja) 薄膜電界効果トランジスタ
JPS6154661A (ja) 半導体装置の製造方法
JPH03205870A (ja) 半導体装置
JPH06196553A (ja) 半導体装置
JPS63170922A (ja) 配線方法
JP2000138347A (ja) 半導体装置の製造方法
JPH11111868A (ja) 半導体集積回路装置およびその製造方法
JPH0427166A (ja) 半導体不揮発性メモリの製造方法
JPH03175676A (ja) 半導体装置
JPH1126756A (ja) 半導体装置の製造方法