JPS61183967A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS61183967A JPS61183967A JP60022943A JP2294385A JPS61183967A JP S61183967 A JPS61183967 A JP S61183967A JP 60022943 A JP60022943 A JP 60022943A JP 2294385 A JP2294385 A JP 2294385A JP S61183967 A JPS61183967 A JP S61183967A
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- Japan
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- layer
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- polycrystalline silicon
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（発明の技術分野〕
本発明は、半導体装置の製造方法に関し、特に半導体基
板表面の拡散領域と多結晶シリコンの電極層とを自己整
合で接続した半導体装置の製造方法に係わる。
板表面の拡散領域と多結晶シリコンの電極層とを自己整
合で接続した半導体装置の製造方法に係わる。
近年、半導体技術は急速に進歩し、今後更に高集積化を
進めるには微細化と共に、各層間の合せ余裕を改善する
ことが必要である。合せ余裕の改善には、各層間の自己
整合を実施することが得策である。特に、コンタクトや
ダイレクトコンタクトの自己整合化は高集積化を進める
上で重要である。しかしながら、多結晶シリコンと拡散
領域とを直接接続するダイレクトコンタクトの自己整合
については、十分に確立した技術がないのが現状である
。
進めるには微細化と共に、各層間の合せ余裕を改善する
ことが必要である。合せ余裕の改善には、各層間の自己
整合を実施することが得策である。特に、コンタクトや
ダイレクトコンタクトの自己整合化は高集積化を進める
上で重要である。しかしながら、多結晶シリコンと拡散
領域とを直接接続するダイレクトコンタクトの自己整合
については、十分に確立した技術がないのが現状である
。
ところで、多結晶シリコンを拡散領域にダイレクトコン
タクトを取る半導体装置、例えばｎチャンネルＭＯ８ｔ
Ｃは、従来より以下に示す第２図（ａ）〜（ｅ）の方法
により製造されていた。
タクトを取る半導体装置、例えばｎチャンネルＭＯ８ｔ
Ｃは、従来より以下に示す第２図（ａ）〜（ｅ）の方法
により製造されていた。
まず、ｐ型シリコン基板１を選択酸化してフィ−ルド酸
化層２を形成し、熱酸化を施してフィールド酸化層２で
分離された島状の基板１表面に酸化膜を形成した後、全
面に第１の多結晶シリコン層を形成する。つづいて、該
多結晶シリコン層にリン等の不純物をドーピングした後
、該多結晶シリコン層をパターニングしてゲート電極３
を形成し、更に該ゲート電極３をマスクとして酸化膜を
選択的にエツチングしてゲート酸化膜４を形成する。こ
の後、ゲート電極３をマスクとしてｎ型不純物、例えば
リンを基板１表面にドーピングしてｎ型拡散領［５ｔ
、６１を形成する。（第２図（ａ）図示）。
化層２を形成し、熱酸化を施してフィールド酸化層２で
分離された島状の基板１表面に酸化膜を形成した後、全
面に第１の多結晶シリコン層を形成する。つづいて、該
多結晶シリコン層にリン等の不純物をドーピングした後
、該多結晶シリコン層をパターニングしてゲート電極３
を形成し、更に該ゲート電極３をマスクとして酸化膜を
選択的にエツチングしてゲート酸化膜４を形成する。こ
の後、ゲート電極３をマスクとしてｎ型不純物、例えば
リンを基板１表面にドーピングしてｎ型拡散領［５ｔ
、６１を形成する。（第２図（ａ）図示）。
次いで、全面にＣＶＤ−８ｉ０２膜７を堆積した後、写
真蝕刻法により該ＣＶＤ−８ｉ ０２１１７上にレジス
トパターン８を形成する（同図（ｂ）図示）。つづいて
、レジストパターン８をマスクとしてＣＶＤ−８ｉＯ２
１７を選択的にエツチングしてダイレクトコンタクトホ
ール９を開孔する（同図（Ｃ）図示）。
真蝕刻法により該ＣＶＤ−８ｉ ０２１１７上にレジス
トパターン８を形成する（同図（ｂ）図示）。つづいて
、レジストパターン８をマスクとしてＣＶＤ−８ｉＯ２
１７を選択的にエツチングしてダイレクトコンタクトホ
ール９を開孔する（同図（Ｃ）図示）。
次いで、全面に第２の多結晶シリコン層１０を堆積した
後、ＰＯＣｆｆｉ３等の雰囲気下でリンを第２の多結晶
シリコン層１０に熱拡散し、同多結晶シリコン層１０を
通してｎ型拡散領ｔｉｉｔ５１．６ｔに該拡散領域５１
．６ｔより深く、高濃度のｎ＋型拡散領域５２．６２を
形成する。これにより、同図（ｄ）に示すようにｎ型拡
散領１ｉｉ！５１及びｎ＋型拡散領域５２からなるドレ
イン領域１１並びにｎ型拡散領域６１及びｎ＋型拡散領
Ｒ６２からなるソース領域１２が夫々形成される。この
後、前記第２の多結晶シリコン層１０をパターニングし
て前記ドレイン領域１１及びソース領域１３と夫々ダイ
レクトコンタクトホール９を通して接続される電極１１
１３を形成してＭＯ８ＩＣを製造する（同図（ｅ）図示
）。
後、ＰＯＣｆｆｉ３等の雰囲気下でリンを第２の多結晶
シリコン層１０に熱拡散し、同多結晶シリコン層１０を
通してｎ型拡散領ｔｉｉｔ５１．６ｔに該拡散領域５１
．６ｔより深く、高濃度のｎ＋型拡散領域５２．６２を
形成する。これにより、同図（ｄ）に示すようにｎ型拡
散領１ｉｉ！５１及びｎ＋型拡散領域５２からなるドレ
イン領域１１並びにｎ型拡散領域６１及びｎ＋型拡散領
Ｒ６２からなるソース領域１２が夫々形成される。この
後、前記第２の多結晶シリコン層１０をパターニングし
て前記ドレイン領域１１及びソース領域１３と夫々ダイ
レクトコンタクトホール９を通して接続される電極１１
１３を形成してＭＯ８ＩＣを製造する（同図（ｅ）図示
）。
しかしながら、上述した第２図図示の製造方法にあって
は、ダイレクトコンタクトホール９を写真蝕刻法により
形成されたレジストパターン８をマスクとして開孔する
ため、マスク合せ余裕を必要とする。従って、ゲート電
極３とフィールド酸化層２との間に合せ余裕をとる必要
があり、高集積化には不向きである。
は、ダイレクトコンタクトホール９を写真蝕刻法により
形成されたレジストパターン８をマスクとして開孔する
ため、マスク合せ余裕を必要とする。従って、ゲート電
極３とフィールド酸化層２との間に合せ余裕をとる必要
があり、高集積化には不向きである。
このようなことから、最近、自己整合的にダイレクトコ
ンタクトをとることが可能な半導体装置の製造方法がＩ
ＥＤＭに発表されている。この方法を第３図（ａ）〜（
ｅ）を参照して以下に説明する。
ンタクトをとることが可能な半導体装置の製造方法がＩ
ＥＤＭに発表されている。この方法を第３図（ａ）〜（
ｅ）を参照して以下に説明する。
まず、ｐ型シリコン基板２１を選択酸化してフィールド
酸化層２２を形成し、熱酸化を施してフィールド酸化層
２２で分離された島状の基板２１表面に酸化膜を形成し
た後、全面に第１の多結晶シリコン層を形成する。つづ
いて、該多結晶シリコン層にリン等の不純物をドーピン
グした後、該多結晶シリコン層をパターニングしてゲー
ト電極２３を形成し、更に該ゲート電極２３をマスクと
して酸化膜を選択的にエツチングしてゲート酸化膜２４
を形成する。この後、ゲート電極２３をマスクとしてｎ
型不純物、例えばリンを前記基板２１表面にドーピング
してｎ型拡散領域２５１．２６１を形成する（第３図（
ａ）図示）。
酸化層２２を形成し、熱酸化を施してフィールド酸化層
２２で分離された島状の基板２１表面に酸化膜を形成し
た後、全面に第１の多結晶シリコン層を形成する。つづ
いて、該多結晶シリコン層にリン等の不純物をドーピン
グした後、該多結晶シリコン層をパターニングしてゲー
ト電極２３を形成し、更に該ゲート電極２３をマスクと
して酸化膜を選択的にエツチングしてゲート酸化膜２４
を形成する。この後、ゲート電極２３をマスクとしてｎ
型不純物、例えばリンを前記基板２１表面にドーピング
してｎ型拡散領域２５１．２６１を形成する（第３図（
ａ）図示）。
次いで、ウェット酸化処理を施する。この時、同図（ｂ
）に示すように多結晶シリコンは単結晶シリコンに比べ
て酸化レートが高いために、同多結晶シリコンからなる
ゲート電極２３の周囲に比較的厚い酸化膜２７が、露出
する単結晶シリコンの基板２１表面には比較的薄い酸化
１１２８が夫々形成される。この後、フィールド酸化層
２２上にに写真蝕刻法によりレジストパターン２９を形
成する。
）に示すように多結晶シリコンは単結晶シリコンに比べ
て酸化レートが高いために、同多結晶シリコンからなる
ゲート電極２３の周囲に比較的厚い酸化膜２７が、露出
する単結晶シリコンの基板２１表面には比較的薄い酸化
１１２８が夫々形成される。この後、フィールド酸化層
２２上にに写真蝕刻法によりレジストパターン２９を形
成する。
次いで、基板２１表面の薄い酸化膜２８が全て除去され
るまでエツチングを行なってダイレクトコンタクトホー
ル３０を開孔する。この時、同図（Ｃ）に示すようにゲ
ート電極２３の周囲には酸化膜２７が残存する。
るまでエツチングを行なってダイレクトコンタクトホー
ル３０を開孔する。この時、同図（Ｃ）に示すようにゲ
ート電極２３の周囲には酸化膜２７が残存する。
次いで、レジストパターン２９を除去し、全面に第２の
多結晶シリコン層３１を堆積した後、ＰＯ（１２３等の
雰囲気下でリンを第２の多結晶シリコン層３１に熱拡散
し、同多結晶シリコン層３１を通してｎ型拡散領域２５
ｓ 、２６ｔに該拡散領域２５１．２６ｔより深く、高
濃度のｎ”型拡散領域２５２．２６２を形成する。これ
により、同図（ｄ）に示すようにｎ型拡散領ｔｉｉ！２
５を及びｎ＋型拡散領域２５２からなるドレイン領域３
２並びにｎ型拡散領域２６１及びｎ＋型拡散＠域２６２
からなるソース領域３３が夫々形成される。
多結晶シリコン層３１を堆積した後、ＰＯ（１２３等の
雰囲気下でリンを第２の多結晶シリコン層３１に熱拡散
し、同多結晶シリコン層３１を通してｎ型拡散領域２５
ｓ 、２６ｔに該拡散領域２５１．２６ｔより深く、高
濃度のｎ”型拡散領域２５２．２６２を形成する。これ
により、同図（ｄ）に示すようにｎ型拡散領ｔｉｉ！２
５を及びｎ＋型拡散領域２５２からなるドレイン領域３
２並びにｎ型拡散領域２６１及びｎ＋型拡散＠域２６２
からなるソース領域３３が夫々形成される。
この後、前記第２の多結晶シリコン！！３１をバターニ
ングして前記ドレイン領域３２及びソース領域３３と夫
々ダイレクトコンタクトホール３０を通して接続される
電極層３４を形成してＭＯＳ ＩＣを製造する（同図（
ｅ）図示）。
ングして前記ドレイン領域３２及びソース領域３３と夫
々ダイレクトコンタクトホール３０を通して接続される
電極層３４を形成してＭＯＳ ＩＣを製造する（同図（
ｅ）図示）。
上述した第３図図示の製造方法にあっては、ゲート電極
２３やフィールド酸化層２２に対して自己整合的にダイ
レクトコンタクトホール３０を形成でき、これによりＭ
Ｏ８ＩＣの高集積化が可能となる。しかしながら、かか
る方法ではウェット酸化処理後のゲート電極２３の角が
尖り、かつ該ゲート電極２３周囲の酸化膜２７の膜厚が
エツチングより非常に薄くなるため耐圧が悪化するとい
う問題があった。
２３やフィールド酸化層２２に対して自己整合的にダイ
レクトコンタクトホール３０を形成でき、これによりＭ
Ｏ８ＩＣの高集積化が可能となる。しかしながら、かか
る方法ではウェット酸化処理後のゲート電極２３の角が
尖り、かつ該ゲート電極２３周囲の酸化膜２７の膜厚が
エツチングより非常に薄くなるため耐圧が悪化するとい
う問題があった。
本発明は、高集積度で高信頼性の半導体装置を高歩留り
で製造し得る方法を提供しようとするものである。
で製造し得る方法を提供しようとするものである。
本発明は、第１導電型の半導体基板の表面に、上下に絶
縁膜を配置したゲート電極を形成する工程と、前記ゲー
ト電極及び上下の絶縁膜をマスクとして第２導電型の不
純物を前記基板表面にドーピングして第２導電型の拡散
領域を形成する工程と、前記上部絶縁膜を含む全面に絶
縁層を堆積する工程と、この絶縁層を反応性イオンエツ
チング法によりエツチングして前記ゲート電極及び上下
の絶縁膜の側面に壁体を形成すると共に、ダイレクトコ
ンタクトホールを形成する工程と、全面に導体層を堆積
した後、該導体層をバターニングして前記ダイレクトコ
ンタクトホールを通して前記拡散領域に接続される電極
層を形成する工程とを具備したことを特徴とするもので
ある。かかる本発明によれば、既述の如く高集積度で高
信頼性の半導体装置を高歩留りで製造できる。
縁膜を配置したゲート電極を形成する工程と、前記ゲー
ト電極及び上下の絶縁膜をマスクとして第２導電型の不
純物を前記基板表面にドーピングして第２導電型の拡散
領域を形成する工程と、前記上部絶縁膜を含む全面に絶
縁層を堆積する工程と、この絶縁層を反応性イオンエツ
チング法によりエツチングして前記ゲート電極及び上下
の絶縁膜の側面に壁体を形成すると共に、ダイレクトコ
ンタクトホールを形成する工程と、全面に導体層を堆積
した後、該導体層をバターニングして前記ダイレクトコ
ンタクトホールを通して前記拡散領域に接続される電極
層を形成する工程とを具備したことを特徴とするもので
ある。かかる本発明によれば、既述の如く高集積度で高
信頼性の半導体装置を高歩留りで製造できる。
以下、本発明をｎチャンネルＭＯ８Ｉ Ｃの製造に適用
した例について第１図（ａ）〜（ｆ）を参照してに説明
する。
した例について第１図（ａ）〜（ｆ）を参照してに説明
する。
まず、例えばｐ型シリコン基板４１に選択酸化を施し、
フィールド酸化層４２を形成した後、熱酸化を施してフ
ィールド酸化層４２で分離された島状の基板４１領域表
面に例えば厚さ２００人の酸化８１４３を形成した。つ
づいて、全面に例えばＣＶＤ （Ｃｈｅｍｉｃａｌ Ｖ
ａｐｅｒ ［）ｅｐｏｓｉｔｉｏｎ ）法により、リ
ンを含有した厚さ３０００人の第１の多結晶シリコン層
４４を形成した。なお、多結晶シリコン層は、最初に不
純物をドープしていないものを形成し、その後リンをド
ープするようにしてもよい。ひきつづき、多結晶シリコ
ン層４４上の全面に、厚さ３０００人のＳｉＯ２膜４５
を堆積した。この後、写真蝕刻法によりＳｉＯ２膜４５
上のゲート電極形成予定部にレジストパターン４６を形
成した（第１図（ａ）図示）。なお、５ｉ０２ＦＪ４５
は、第１１）多結１ｉＡシ’）コ’、４４４４を熱酸化
することにより形成してもよい。
フィールド酸化層４２を形成した後、熱酸化を施してフ
ィールド酸化層４２で分離された島状の基板４１領域表
面に例えば厚さ２００人の酸化８１４３を形成した。つ
づいて、全面に例えばＣＶＤ （Ｃｈｅｍｉｃａｌ Ｖ
ａｐｅｒ ［）ｅｐｏｓｉｔｉｏｎ ）法により、リ
ンを含有した厚さ３０００人の第１の多結晶シリコン層
４４を形成した。なお、多結晶シリコン層は、最初に不
純物をドープしていないものを形成し、その後リンをド
ープするようにしてもよい。ひきつづき、多結晶シリコ
ン層４４上の全面に、厚さ３０００人のＳｉＯ２膜４５
を堆積した。この後、写真蝕刻法によりＳｉＯ２膜４５
上のゲート電極形成予定部にレジストパターン４６を形
成した（第１図（ａ）図示）。なお、５ｉ０２ＦＪ４５
は、第１１）多結１ｉＡシ’）コ’、４４４４を熱酸化
することにより形成してもよい。
次いで、レジストパターン４６をマスクとしてＣＤＥ法
またはＲＩ Ｅ （Ｒｅａｃｔｉｖｅ ｌ ｏｎ ｌ
：（Ｃｈｉｎす）法により５ｉＯ２１１４５、第１の多
結晶シリコン層４４及び酸化膜４３のエツチングを行な
うことにより、上下に５１０２膜パターン４７及びゲー
ト酸化膜４８が配置された多結晶シリコンからなるゲー
ト電極４９を形成した。この時、薄い酸化Ｉｌ！４３を
エツチングせずに残存させてもよい。
またはＲＩ Ｅ （Ｒｅａｃｔｉｖｅ ｌ ｏｎ ｌ
：（Ｃｈｉｎす）法により５ｉＯ２１１４５、第１の多
結晶シリコン層４４及び酸化膜４３のエツチングを行な
うことにより、上下に５１０２膜パターン４７及びゲー
ト酸化膜４８が配置された多結晶シリコンからなるゲー
ト電極４９を形成した。この時、薄い酸化Ｉｌ！４３を
エツチングせずに残存させてもよい。
つづいて、レジストパターン４６を除去し、前記ゲート
電極４９及び上下の５ｉ０２１１！パターン４７、ゲー
ト酸化膜４８をマスクにしてｎ型子＄１５、例えば砒素
をドーズ量１０１２〜１０１４ｃｍ４の条件でイオン注
入を行ない、ｎ型拡散領域５０１．５１１を形成した（
同図（ｂ）図示）。
電極４９及び上下の５ｉ０２１１！パターン４７、ゲー
ト酸化膜４８をマスクにしてｎ型子＄１５、例えば砒素
をドーズ量１０１２〜１０１４ｃｍ４の条件でイオン注
入を行ない、ｎ型拡散領域５０１．５１１を形成した（
同図（ｂ）図示）。
次いで、ＣＶＤ法により基板４１の全面に３ｉ０２１Ｉ
５２を堆積した後、写真蝕刻法によりフィールド酸化層
４２に対応するＳｉＯ２膜５２上にレジストパターン５
３を形成したく同図（Ｃ）図示）。この場合、Ｓ ｉ
０２膜５２の堆積に先立って９００〜１１００℃の酸素
雰囲気中で５〜２０分間熱酸化処理を施して多結晶シリ
コンからなるゲート電極４９の露出した週側面に後酸化
膜を形成することが望ましい。前記５ｉＯ２Ｗｉ４５２
は、例えば２０００〜５０００人の範囲で堆積する。
５２を堆積した後、写真蝕刻法によりフィールド酸化層
４２に対応するＳｉＯ２膜５２上にレジストパターン５
３を形成したく同図（Ｃ）図示）。この場合、Ｓ ｉ
０２膜５２の堆積に先立って９００〜１１００℃の酸素
雰囲気中で５〜２０分間熱酸化処理を施して多結晶シリ
コンからなるゲート電極４９の露出した週側面に後酸化
膜を形成することが望ましい。前記５ｉＯ２Ｗｉ４５２
は、例えば２０００〜５０００人の範囲で堆積する。
この時、ＳｉＯ２膜５２膜厚２ｔｌと前記５ｉ０２膜パ
ターン４７の厚さｔ２どの間には、次のような関係があ
ることが望ましい。
ターン４７の厚さｔ２どの間には、次のような関係があ
ることが望ましい。
ｔ２ ／Ａ２ ＞ （１，５Ｘｔ１）／Ａｔ但し、ＡＩ
はＳｉＯ２膜５２膜厚２ングされる速度、Ａ２ ハＳ
ｉ ０２ ＩＩＩハ’１２−ン４７ｔｆ＋エツチン’ｊ
される速度を示す。
はＳｉＯ２膜５２膜厚２ングされる速度、Ａ２ ハＳ
ｉ ０２ ＩＩＩハ’１２−ン４７ｔｆ＋エツチン’ｊ
される速度を示す。
次いで、ＲＩＥ法等の異方向性を利用して５ｉ０２膜５
２のエツチングを行ない、ゲート電極４９及び上下の５
ｉＣ）＋膜パターン４７、グー１−酸化膜４８の側壁に
ＳｉＯ２からなる壁体５４を形成すると共に、ダイレク
トコンタクトホール５５を形成した（同図（ｄ）図示）
。なお、この工程においてフィールド酸化！！４２上に
もＳｉＯ２膜５２膜厚２存した。
２のエツチングを行ない、ゲート電極４９及び上下の５
ｉＣ）＋膜パターン４７、グー１−酸化膜４８の側壁に
ＳｉＯ２からなる壁体５４を形成すると共に、ダイレク
トコンタクトホール５５を形成した（同図（ｄ）図示）
。なお、この工程においてフィールド酸化！！４２上に
もＳｉＯ２膜５２膜厚２存した。
次いで、上部のＳｉＯ２膜パターン４７及び壁体５４を
マスクとしてｎ型不純物、例えば砒素をドーズ量１０１
３〜１０１６ｃＩＩＩ′２の条件で露出したｎ型拡散領
域５０１．５１２にイオン注入して高濃度で深いｎ＋型
拡散領域５０２．５１２を形成した。こうした工程によ
りｎ型拡散領域５０１及びｎ＋型拡散領域５０２からな
るドレイン領域５６、並びにｎ型拡散領域５１１及びｎ
＋型拡散領域５１２からなるソース領域５７が夫々形成
された。かかるｎ＋型拡散領１５０２．５１２を形成す
ることによって、前記ＲＩＥによりダイレクトコンタク
トホール５５を形成する際にｎ型拡散領域５０１．５１
を表面がエツチングされた場合の抵抗増大の防止を図る
ことができると共に、後述する電極層とのコンタクトを
良好にとることが可能となる。つづいて、基板４１全面
に第２の多結晶シリコン層５８を堆積し、例えば低温の
リン拡散などにより第２の多結晶シリコン層５８に不純
物を拡散した（同図（ｅ）図示）。この後、写真蝕刻法
により形成されたレジストパターン（図示せず）をマス
クとして第２の多結晶シリコン層５８をパターニングし
、ダイレクトコンタクトホール５５を通してドレイン、
ソース領域５６．５７に接続する多結晶シリコンからな
る電極層５９を形成してｎチャンネルＭＯＳＩＣを製造
した（同図（ｆ）図示）。
マスクとしてｎ型不純物、例えば砒素をドーズ量１０１
３〜１０１６ｃＩＩＩ′２の条件で露出したｎ型拡散領
域５０１．５１２にイオン注入して高濃度で深いｎ＋型
拡散領域５０２．５１２を形成した。こうした工程によ
りｎ型拡散領域５０１及びｎ＋型拡散領域５０２からな
るドレイン領域５６、並びにｎ型拡散領域５１１及びｎ
＋型拡散領域５１２からなるソース領域５７が夫々形成
された。かかるｎ＋型拡散領１５０２．５１２を形成す
ることによって、前記ＲＩＥによりダイレクトコンタク
トホール５５を形成する際にｎ型拡散領域５０１．５１
を表面がエツチングされた場合の抵抗増大の防止を図る
ことができると共に、後述する電極層とのコンタクトを
良好にとることが可能となる。つづいて、基板４１全面
に第２の多結晶シリコン層５８を堆積し、例えば低温の
リン拡散などにより第２の多結晶シリコン層５８に不純
物を拡散した（同図（ｅ）図示）。この後、写真蝕刻法
により形成されたレジストパターン（図示せず）をマス
クとして第２の多結晶シリコン層５８をパターニングし
、ダイレクトコンタクトホール５５を通してドレイン、
ソース領域５６．５７に接続する多結晶シリコンからな
る電極層５９を形成してｎチャンネルＭＯＳＩＣを製造
した（同図（ｆ）図示）。
しかして、本発明方法によればゲート電極４９を形成し
、全面に８！０２１１５２を堆積した後、該５ｉＯ２１
１！５２をＲＩＥ法によりエツチングすることによって
、ゲート電極４９及びフィールド酸化層４２に対して自
己整合的にダイレクトコンタクトホール５５を開孔でき
ると同時に、ゲート電極４９の側面に５ｉ０２からなる
壁体５４を形成できる。その結果、ゲート耐圧を向上し
たＭＯＳトランジスタ有するＭＯＳＩＣを得ることがで
きる。事実、第４図に示す従来方法で製造されたＭＯＳ
ｌ−ランジスタと本実施例で製造された第５図図示の
ＭＯＳ ）−ランジスタのゲート電極と多結晶シリコン
からなる電極層との間の耐圧を測定した。その結果、従
来法で製造された第４図図示の構造では第６図に示す特
性図が、本実施例で製造された第５図図示のＭＯＳトラ
ンジスタでは第７図に示す特性図が、夫々得られた。こ
の第６図及び第７図より、従来のダイレクトコンタクト
ホールの形成方法では５Ｖから電流のリークが始まるの
に対し、本実施例では２０Ｖまでリーク電流の発生がな
く、著しく耐圧が優れていることがわかる。
、全面に８！０２１１５２を堆積した後、該５ｉＯ２１
１！５２をＲＩＥ法によりエツチングすることによって
、ゲート電極４９及びフィールド酸化層４２に対して自
己整合的にダイレクトコンタクトホール５５を開孔でき
ると同時に、ゲート電極４９の側面に５ｉ０２からなる
壁体５４を形成できる。その結果、ゲート耐圧を向上し
たＭＯＳトランジスタ有するＭＯＳＩＣを得ることがで
きる。事実、第４図に示す従来方法で製造されたＭＯＳ
ｌ−ランジスタと本実施例で製造された第５図図示の
ＭＯＳ ）−ランジスタのゲート電極と多結晶シリコン
からなる電極層との間の耐圧を測定した。その結果、従
来法で製造された第４図図示の構造では第６図に示す特
性図が、本実施例で製造された第５図図示のＭＯＳトラ
ンジスタでは第７図に示す特性図が、夫々得られた。こ
の第６図及び第７図より、従来のダイレクトコンタクト
ホールの形成方法では５Ｖから電流のリークが始まるの
に対し、本実施例では２０Ｖまでリーク電流の発生がな
く、著しく耐圧が優れていることがわかる。
また、前述した如くダイレクトコンタクトホール５５を
ゲート電極４９等に対して自己整合的に形成できるため
、高集積度のＭＯＳ Ｉ Ｃを得ることができる。事実
、前述した第２図の工程で製造されたＭＯＳＩＣは第８
図のパターンレイアウトに示すようにゲート電極３を２
μｍルールとすると、Ｌｌの間隔は４μｍ以上必要であ
るのに対し、本実施例で製造されたＭＯＳＩＣは、第９
図のパターンレイアウトに示すようにゲート電極４つの
幅を同一ルールとした場合、Ｌ２を２μｍ以下とするこ
とができる。なお、第８図中の１４はゲート電極３を外
部に取出すためのコンタクトホールである。第９図中の
６０は、ゲート電極３を外部に取出すためのコンタクト
ホールである。
ゲート電極４９等に対して自己整合的に形成できるため
、高集積度のＭＯＳ Ｉ Ｃを得ることができる。事実
、前述した第２図の工程で製造されたＭＯＳＩＣは第８
図のパターンレイアウトに示すようにゲート電極３を２
μｍルールとすると、Ｌｌの間隔は４μｍ以上必要であ
るのに対し、本実施例で製造されたＭＯＳＩＣは、第９
図のパターンレイアウトに示すようにゲート電極４つの
幅を同一ルールとした場合、Ｌ２を２μｍ以下とするこ
とができる。なお、第８図中の１４はゲート電極３を外
部に取出すためのコンタクトホールである。第９図中の
６０は、ゲート電極３を外部に取出すためのコンタクト
ホールである。
なお、上記実施例ではゲート電極として多結晶シリコン
を使用したが、モリブデンシリサイド、タングステンシ
リサイド等の金属珪化物で形成してもよい。また、第２
の多結晶シリコン層の代わりにモリブデンシリサイド、
タングステンシリサイド等の金属珪化物で使用してもよ
い。
を使用したが、モリブデンシリサイド、タングステンシ
リサイド等の金属珪化物で形成してもよい。また、第２
の多結晶シリコン層の代わりにモリブデンシリサイド、
タングステンシリサイド等の金属珪化物で使用してもよ
い。
上記実施例では、ｎチャンネルＭＯ３ＩＣの製造に適用
した例について説明したが、ｐチャンネルＭＯ８ｒ ｃ
、ＣＭＯＳ ｆ ＣＷのｆｊ造にも同様ニ適用できる。
した例について説明したが、ｐチャンネルＭＯ８ｒ ｃ
、ＣＭＯＳ ｆ ＣＷのｆｊ造にも同様ニ適用できる。
以上詳述した如く、本発明よれば高集積度で高信頼性の
ＭＯＳ Ｉ Ｃ１ＬＳ Ｉ等の半導体装置を高歩留りで
製造し得る方法を提供できる。
ＭＯＳ Ｉ Ｃ１ＬＳ Ｉ等の半導体装置を高歩留りで
製造し得る方法を提供できる。
第１図（ａ）〜（ｆ）は本発明の実施例におけるｎチャ
ンネルＭＯＳ Ｉ Ｃの製造工程を示す断面図、第２図
（ａ）〜（ｅ）は従来のＭＯＳＩＣの製造工程を示す断
面図、第３図（ａ）〜（ｅ）は従来の別のＭＯＳ Ｉ
Ｃの製造工程を示す断面図、第４図は第３図の方法によ
り製造されたＭＯＳ ＩＣの部分拡大断面図、第５図は
本実施例で製造されたＭＯＳＩＣの部分拡大断面図、第
６図は第４図のトランジスタのゲート耐圧を示す特性図
、第７図は第５図のトランジスタのゲート耐圧を示す特
性図、第８図は第２図の方法により製造されたＭＯＳＩ
Ｃのパターンレイアウトを示す平面図、第９図は本実施
例で製造されたＭＯＳ Ｉ Ｃのパターンレイアウトを
示す平面図である。 ４１・・・ｐ型シリコン基板、４２・・・フィールド酸
化層、４７・・・５ｉ０２１パターン、４８・・・ゲー
ト酸化膜、４つ・・・多結晶シリコンからなるゲート電
極、５０１．５１１ ・ｎ型拡散領域、５０２．５１２
・・・ｎ＋型拡散領域、５４・・・Ｓ！０２からなる壁
体、５５・・・ダイレクトコンタクトホール、５６・・
・ドレイン領域、５７・・・ソース領域、５８・・・第
２の多結晶シリコン層、５９・・・多結晶シリコンから
なる電極層。 出願人代理人 弁理士 鈴江武彦 第１図 第１図 第２図 第２図 第３図 第３図 第４図 第５Ｆ！！Ｊ 第６図 第７図 側圧（Ｖ） 幇Ｈ（Ｖ）第８図 第９図
ンネルＭＯＳ Ｉ Ｃの製造工程を示す断面図、第２図
（ａ）〜（ｅ）は従来のＭＯＳＩＣの製造工程を示す断
面図、第３図（ａ）〜（ｅ）は従来の別のＭＯＳ Ｉ
Ｃの製造工程を示す断面図、第４図は第３図の方法によ
り製造されたＭＯＳ ＩＣの部分拡大断面図、第５図は
本実施例で製造されたＭＯＳＩＣの部分拡大断面図、第
６図は第４図のトランジスタのゲート耐圧を示す特性図
、第７図は第５図のトランジスタのゲート耐圧を示す特
性図、第８図は第２図の方法により製造されたＭＯＳＩ
Ｃのパターンレイアウトを示す平面図、第９図は本実施
例で製造されたＭＯＳ Ｉ Ｃのパターンレイアウトを
示す平面図である。 ４１・・・ｐ型シリコン基板、４２・・・フィールド酸
化層、４７・・・５ｉ０２１パターン、４８・・・ゲー
ト酸化膜、４つ・・・多結晶シリコンからなるゲート電
極、５０１．５１１ ・ｎ型拡散領域、５０２．５１２
・・・ｎ＋型拡散領域、５４・・・Ｓ！０２からなる壁
体、５５・・・ダイレクトコンタクトホール、５６・・
・ドレイン領域、５７・・・ソース領域、５８・・・第
２の多結晶シリコン層、５９・・・多結晶シリコンから
なる電極層。 出願人代理人 弁理士 鈴江武彦 第１図 第１図 第２図 第２図 第３図 第３図 第４図 第５Ｆ！！Ｊ 第６図 第７図 側圧（Ｖ） 幇Ｈ（Ｖ）第８図 第９図
Claims (1)
- 第１導電型の半導体基板の表面に、上下に絶縁膜を配
置したゲート電極を形成する工程と、前記ゲート電極及
び上下の絶縁膜をマスクとして第２導電型の不純物を前
記基板表面にドーピングして第２導電型の拡散領域を形
成する工程と、前記上部絶縁膜を含む全面に絶縁層を堆
積する工程と、この絶縁層を反応性イオンエッチング法
によりエッチングして前記ゲート電極及び上下の絶縁膜
の側面に壁体を形成すると共に、ダイレクトコンタクト
ホールを形成する工程と、全面に導体層を堆積した後、
該導体層をパターニングして前記ダイレクトコンタクト
ホールを通して前記拡散領域に接続される電極層を形成
する工程とを具備したことを特徴とする半導体装置の製
造方法。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60022943A JPS61183967A (ja) | 1985-02-08 | 1985-02-08 | 半導体装置の製造方法 |
| KR1019860000674A KR890004962B1 (ko) | 1985-02-08 | 1986-01-31 | 반도체장치 및 그 제조방법 |
| DE8686300780T DE3681934D1 (de) | 1985-02-08 | 1986-02-05 | Integrierter mos-transistor und verfahren zu seiner herstellung. |
| EP86300780A EP0190928B1 (en) | 1985-02-08 | 1986-02-05 | Integrated mos transistor and method of manufacturing it |
| US07/142,272 US4992389A (en) | 1985-02-08 | 1988-01-04 | Making a self aligned semiconductor device |
| US07/794,660 US5227319A (en) | 1985-02-08 | 1991-11-18 | Method of manufacturing a semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60022943A JPS61183967A (ja) | 1985-02-08 | 1985-02-08 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61183967A true JPS61183967A (ja) | 1986-08-16 |
Family
ID=12096704
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60022943A Pending JPS61183967A (ja) | 1985-02-08 | 1985-02-08 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61183967A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63133574A (ja) * | 1986-11-25 | 1988-06-06 | Seiko Epson Corp | Ｍｏｓ型半導体装置の製造方法 |
| JPS63272066A (ja) * | 1987-04-30 | 1988-11-09 | Nec Corp | 半導体装置の製造方法 |
| JPS63274178A (ja) * | 1987-05-06 | 1988-11-11 | Casio Comput Co Ltd | 半導体素子の製造方法 |
| JPS6448460A (en) * | 1987-08-19 | 1989-02-22 | Nec Corp | Manufacture of semiconductor device |
| JPH04229647A (ja) * | 1990-04-27 | 1992-08-19 | Digital Equip Corp <Dec> | 自己整合けい素化合物化ｍｏｓ工法による精密抵抗体の製造方法 |
| US5612557A (en) * | 1986-10-27 | 1997-03-18 | Seiko Epson Corporation | Semiconductor device having an inter-layer insulating film disposed between two wiring layers |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5444482A (en) * | 1977-09-14 | 1979-04-07 | Matsushita Electric Ind Co Ltd | Mos type semiconductor device and its manufacture |
-
1985
- 1985-02-08 JP JP60022943A patent/JPS61183967A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5444482A (en) * | 1977-09-14 | 1979-04-07 | Matsushita Electric Ind Co Ltd | Mos type semiconductor device and its manufacture |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5612557A (en) * | 1986-10-27 | 1997-03-18 | Seiko Epson Corporation | Semiconductor device having an inter-layer insulating film disposed between two wiring layers |
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| JPS63272066A (ja) * | 1987-04-30 | 1988-11-09 | Nec Corp | 半導体装置の製造方法 |
| JPS63274178A (ja) * | 1987-05-06 | 1988-11-11 | Casio Comput Co Ltd | 半導体素子の製造方法 |
| JPS6448460A (en) * | 1987-08-19 | 1989-02-22 | Nec Corp | Manufacture of semiconductor device |
| JPH04229647A (ja) * | 1990-04-27 | 1992-08-19 | Digital Equip Corp <Dec> | 自己整合けい素化合物化ｍｏｓ工法による精密抵抗体の製造方法 |
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