JPH04229647A - 自己整合けい素化合物化ｍｏｓ工法による精密抵抗体の製造方法 - Google Patents
自己整合けい素化合物化ｍｏｓ工法による精密抵抗体の製造方法Info
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- 238000000034 method Methods 0.000 title claims description 32
- 150000003377 silicon compounds Chemical class 0.000 title claims description 7
- 125000006850 spacer group Chemical group 0.000 claims abstract description 14
- 238000004519 manufacturing process Methods 0.000 claims abstract description 13
- 230000000873 masking effect Effects 0.000 claims description 14
- 239000012535 impurity Substances 0.000 claims description 11
- 238000005530 etching Methods 0.000 claims description 8
- 239000004065 semiconductor Substances 0.000 claims description 8
- 238000000151 deposition Methods 0.000 claims description 7
- 239000011248 coating agent Substances 0.000 claims description 4
- 238000000576 coating method Methods 0.000 claims description 4
- 239000000758 substrate Substances 0.000 claims description 3
- 238000009792 diffusion process Methods 0.000 abstract description 7
- BPQQTUXANYXVAA-UHFFFAOYSA-N Orthosilicate Chemical compound [O-][Si]([O-])([O-])[O-] BPQQTUXANYXVAA-UHFFFAOYSA-N 0.000 abstract 1
- 210000000746 body region Anatomy 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 24
- 229920002120 photoresistant polymer Polymers 0.000 description 10
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 8
- 239000007943 implant Substances 0.000 description 7
- 229910052751 metal Inorganic materials 0.000 description 7
- 239000002184 metal Substances 0.000 description 7
- 229920005591 polysilicon Polymers 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 150000004767 nitrides Chemical class 0.000 description 4
- 229910021332 silicide Inorganic materials 0.000 description 4
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical group [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 4
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 238000001465 metallisation Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
- H01L29/66166—Resistors with PN junction
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
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- H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、一般的には半導体素子
に関し、具体的には集積回路を製作する、自己整合けい
素化合物化ＣＭＯＳ工法に両立する精密抵抗体を形成す
る方法に関する。
に関し、具体的には集積回路を製作する、自己整合けい
素化合物化ＣＭＯＳ工法に両立する精密抵抗体を形成す
る方法に関する。
【０００２】
【従来の技術】高性能にして高速度な集積回路素子にお
いては、集積回路チップ間の信号路は、有効な伝送線路
である。チップの入力／出力回路のインピーダンスは、
信号路のインピーダンスと異なり、これにより、反射を
発生して信号を劣化する。チップ上の抵抗を信号路の抵
抗と整合するためのオンチップ抵抗体は、この信号劣化
の反射を低減する最も有効な方法である。適切に整合さ
せるため、抵抗体は、好適に、±１０％（シグマ）の許
容範囲で１０〜５０オーム範囲の選択値を有する。通常
の工法により製作されたＭＯＳ形集積回路の場合、この
抵抗と許容範囲の必要条件は、Ｎ＋ 拡散により形成さ
れた抵抗体を使用することによりよく満足される。
いては、集積回路チップ間の信号路は、有効な伝送線路
である。チップの入力／出力回路のインピーダンスは、
信号路のインピーダンスと異なり、これにより、反射を
発生して信号を劣化する。チップ上の抵抗を信号路の抵
抗と整合するためのオンチップ抵抗体は、この信号劣化
の反射を低減する最も有効な方法である。適切に整合さ
せるため、抵抗体は、好適に、±１０％（シグマ）の許
容範囲で１０〜５０オーム範囲の選択値を有する。通常
の工法により製作されたＭＯＳ形集積回路の場合、この
抵抗と許容範囲の必要条件は、Ｎ＋ 拡散により形成さ
れた抵抗体を使用することによりよく満足される。
【０００３】抵抗体は、必要な抵抗を付与するために、
適切な長さ、幅、及び不純物の濃度の拡散領域を使用す
ることにより、集積回路素子に形成される。従来の素子
では、抵抗体を生成する拡散領域は、ＭＯＳ形集積回路
のソース／ドレイン領域と同時に形成される。しかし、
自己整合したけい素化合物化されたソース／ドレイン領
域を使用している現在のＣＭＯＳ工法では、抵抗体は、
非常にやっかいな工程段階を別個に導入せずには、これ
までの方法によって生成することは出来ない。この工程
段階では、非常に厳密な自己整合が必要とされる。
適切な長さ、幅、及び不純物の濃度の拡散領域を使用す
ることにより、集積回路素子に形成される。従来の素子
では、抵抗体を生成する拡散領域は、ＭＯＳ形集積回路
のソース／ドレイン領域と同時に形成される。しかし、
自己整合したけい素化合物化されたソース／ドレイン領
域を使用している現在のＣＭＯＳ工法では、抵抗体は、
非常にやっかいな工程段階を別個に導入せずには、これ
までの方法によって生成することは出来ない。この工程
段階では、非常に厳密な自己整合が必要とされる。
【０００４】
【発明が解決しようとする課題】集積回路に抵抗体要素
を製作するほかの各種の方法が提案された。例えば、抵
抗体は、米国特許 ４，１１０，７７６、４，２０９，
７１６ 、４，２９１，３２８ 、あるいは４，４１６
，０４９ に記載されているように、第１レベルあるい
は第２レベルの多結晶けい素層に形成される。または、
抵抗体要素は、米国特許 ４，２１２，０８３に記載さ
れているように、外域の酸化物の下に埋められた不純物
注入領域により形成される。しかし、これらの従来の方
法では、そのほかに工程段階が必要であるか、抵抗体の
抵抗値と許容範囲、あるいは抵抗の温度係数、あるいは
ほかの特性が不十分であるので、この目的には適してい
ない。
を製作するほかの各種の方法が提案された。例えば、抵
抗体は、米国特許 ４，１１０，７７６、４，２０９，
７１６ 、４，２９１，３２８ 、あるいは４，４１６
，０４９ に記載されているように、第１レベルあるい
は第２レベルの多結晶けい素層に形成される。または、
抵抗体要素は、米国特許 ４，２１２，０８３に記載さ
れているように、外域の酸化物の下に埋められた不純物
注入領域により形成される。しかし、これらの従来の方
法では、そのほかに工程段階が必要であるか、抵抗体の
抵抗値と許容範囲、あるいは抵抗の温度係数、あるいは
ほかの特性が不十分であるので、この目的には適してい
ない。
【０００５】
【課題を解決するための手段】多様な形の本発明は、抵
抗体より成る回路素子を集積回路素子の製作段階で製作
する方法にある。前記の方法は、ａ）トランジスタのゲ
ートを半導体の本体の表面にあるトランジスタ領域に形
成する段階と、ｂ）共（同）形の酸化物の被膜を堆積す
る段階と、ｃ）前記表面の抵抗体の領域をマスキングし
前記トランジスタ領域を露出する段階と、ｄ）前記表面
を方向性を有する手法でエッチングして、前記酸化物を
前記抵抗体領域に残しまた前記ゲートに隣接する側壁ス
ペーサを前記トランジスタ領域に残す段階と、ｅ）前記
表面上のけい素化合物化領域を前記抵抗体上の前記酸化
物の両側に、及び前記側壁スペーサに隣接するソース／
ドレイン領域に同時に形成する段階とより成っている。
抗体より成る回路素子を集積回路素子の製作段階で製作
する方法にある。前記の方法は、ａ）トランジスタのゲ
ートを半導体の本体の表面にあるトランジスタ領域に形
成する段階と、ｂ）共（同）形の酸化物の被膜を堆積す
る段階と、ｃ）前記表面の抵抗体の領域をマスキングし
前記トランジスタ領域を露出する段階と、ｄ）前記表面
を方向性を有する手法でエッチングして、前記酸化物を
前記抵抗体領域に残しまた前記ゲートに隣接する側壁ス
ペーサを前記トランジスタ領域に残す段階と、ｅ）前記
表面上のけい素化合物化領域を前記抵抗体上の前記酸化
物の両側に、及び前記側壁スペーサに隣接するソース／
ドレイン領域に同時に形成する段階とより成っている。
【０００６】本発明の一つの実施例により、精密抵抗体
が、トランジスタのソース／ドレイン領域と同時に生成
された拡散領域により、集積回路に形成される。ＣＭＯ
Ｓ製作工程では、Ｐチャネルトランジスタに使用されて
いるように、このＮ型抵抗体領域がＮ型ウエルに形成さ
れる。抵抗体は、マスクとして蒸着された酸化物層によ
り形成され、この酸化物層は、トランジスタ・ゲートの
側壁スペーサを形成するためにも使用される。側壁スペ
ーサは、ゲートと自己整合したソース／ドレイン領域上
に、自己整合したケイ素化合物化領域を形成する場合に
使用され、このケイ素化合物は、また抵抗体の接触面と
しても使用される。抵抗体の抵抗値は、マスクとして残
された蒸着酸化物の層の幅により定義されるが、これは
厳密な位置合せの段階を少しも必要としない。抵抗体が
生成される堆積酸化物の領域の大きさを設定するために
厳密でないマスキング段階だけを追加して、自己整合し
たけい素化合物化されたソース／ドレイン領域を有する
ＣＭＯＳ集積回路を製作する標準的工程を使用すること
が出来る。
が、トランジスタのソース／ドレイン領域と同時に生成
された拡散領域により、集積回路に形成される。ＣＭＯ
Ｓ製作工程では、Ｐチャネルトランジスタに使用されて
いるように、このＮ型抵抗体領域がＮ型ウエルに形成さ
れる。抵抗体は、マスクとして蒸着された酸化物層によ
り形成され、この酸化物層は、トランジスタ・ゲートの
側壁スペーサを形成するためにも使用される。側壁スペ
ーサは、ゲートと自己整合したソース／ドレイン領域上
に、自己整合したケイ素化合物化領域を形成する場合に
使用され、このケイ素化合物は、また抵抗体の接触面と
しても使用される。抵抗体の抵抗値は、マスクとして残
された蒸着酸化物の層の幅により定義されるが、これは
厳密な位置合せの段階を少しも必要としない。抵抗体が
生成される堆積酸化物の領域の大きさを設定するために
厳密でないマスキング段階だけを追加して、自己整合し
たけい素化合物化されたソース／ドレイン領域を有する
ＣＭＯＳ集積回路を製作する標準的工程を使用すること
が出来る。
【０００７】実施例による次の好適実施態様の説明から
、本発明は一層詳細に理解され、さらに付属図面に関連
して理解されるであろう。
、本発明は一層詳細に理解され、さらに付属図面に関連
して理解されるであろう。
【０００８】
【実施例】図１及び図１ａに関して、半導体チップ１０
が示されており、これには本発明により構成された精密
抵抗体１１が、Ｎチャネルトランジスタ１２とＰチャネ
ルトランジスタ１３を有するＣＭＯＳ素子に形成されて
いる。チップは、Ｐ− エピタキシャル層１５を有する
Ｐ＋ 基板より成っており、抵抗体１１とＰチャネルト
ランジスタ１３は、分離したＮ型ウエル１６と１７に形
成されている。本発明の一つの実施態様の一面より、Ｎ
チャネルトランジスタのソースとドレインの領域１８は
、Ｐ− エピタキシャル層１５に進入された浅いＮ＋
領域を形成している多量のＮ型不純物注入により形成さ
れ、Ｎウエル１６に進入される同じ多量のＮ型不純物注
入が、精密抵抗体１１のＮ型抵抗領域２０を生成するた
めに使用される。Ｐチャネルトランジスタ１３のソース
とドレインの領域２１は、Ｎ型ウエル１７に進入されて
浅いＰ＋ 領域を形成している多量のＰ型不純物注入に
より形成される。トランジスタ１２と１３のゲート２２
と２３は、薄いゲート酸化物で覆われまたソースとドレ
インの領域のチャネル領域を覆っている多結晶ケイ素電
極であり、ソースとドレインの領域は、ゲートと自己整
列している。側壁スペーサ２４と２５は、多結晶ケイ素
ゲート２２と２３の側面に使用されて、ソースとドレイ
ンの領域１８と２１上にケイ素化合物化した面２６と２
７を形成する場合に自己整合という特徴を付与している
。けい素化合物化された領域２８と２９がまた、多結晶
けい素のゲート２２と２３の頭部に形成されている。本
発明の一つの実施態様の特徴により、抵抗体領域２０の
頭部の酸化物の層３０は、側壁スペーサ２４と２５と同
時に形成され、けい素化合物化領域２６、２７、２８、
２９と同時に形成された自己整合されたけい素化合物化
領域３１と３２は、抵抗体領域２０の端部と接触してい
る。けい素化合物化領域が形成された後、低温堆積され
た酸化物層３３がウェハの全面を覆い、この酸化物層３
３にエッチングされた導電路により、抵抗体１１の両側
の接続子３４と３５、及びトランジスタ１２と１３のソ
ース／ドレイン接続子３６と３７、の金属−けい素化合
物の接触が形成される。金属接続子３４〜３７は、接触
領域３８あるいは３９においてけい素化合物化領域と接
触する。 精密抵抗体とＮ及びＰチャネルトランジスタ１２と１３
に使用されたこの領域は、高温（熱的）フィールド酸化
物領域４０により基板面にくっきりと輪郭が形成されて
いる。第２（あるいは第３）レベル金属被覆が、中間層
酸化物（図示せず）により第１レベル金属接触子及び相
互接続子３４〜３７から分離している。
が示されており、これには本発明により構成された精密
抵抗体１１が、Ｎチャネルトランジスタ１２とＰチャネ
ルトランジスタ１３を有するＣＭＯＳ素子に形成されて
いる。チップは、Ｐ− エピタキシャル層１５を有する
Ｐ＋ 基板より成っており、抵抗体１１とＰチャネルト
ランジスタ１３は、分離したＮ型ウエル１６と１７に形
成されている。本発明の一つの実施態様の一面より、Ｎ
チャネルトランジスタのソースとドレインの領域１８は
、Ｐ− エピタキシャル層１５に進入された浅いＮ＋
領域を形成している多量のＮ型不純物注入により形成さ
れ、Ｎウエル１６に進入される同じ多量のＮ型不純物注
入が、精密抵抗体１１のＮ型抵抗領域２０を生成するた
めに使用される。Ｐチャネルトランジスタ１３のソース
とドレインの領域２１は、Ｎ型ウエル１７に進入されて
浅いＰ＋ 領域を形成している多量のＰ型不純物注入に
より形成される。トランジスタ１２と１３のゲート２２
と２３は、薄いゲート酸化物で覆われまたソースとドレ
インの領域のチャネル領域を覆っている多結晶ケイ素電
極であり、ソースとドレインの領域は、ゲートと自己整
列している。側壁スペーサ２４と２５は、多結晶ケイ素
ゲート２２と２３の側面に使用されて、ソースとドレイ
ンの領域１８と２１上にケイ素化合物化した面２６と２
７を形成する場合に自己整合という特徴を付与している
。けい素化合物化された領域２８と２９がまた、多結晶
けい素のゲート２２と２３の頭部に形成されている。本
発明の一つの実施態様の特徴により、抵抗体領域２０の
頭部の酸化物の層３０は、側壁スペーサ２４と２５と同
時に形成され、けい素化合物化領域２６、２７、２８、
２９と同時に形成された自己整合されたけい素化合物化
領域３１と３２は、抵抗体領域２０の端部と接触してい
る。けい素化合物化領域が形成された後、低温堆積され
た酸化物層３３がウェハの全面を覆い、この酸化物層３
３にエッチングされた導電路により、抵抗体１１の両側
の接続子３４と３５、及びトランジスタ１２と１３のソ
ース／ドレイン接続子３６と３７、の金属−けい素化合
物の接触が形成される。金属接続子３４〜３７は、接触
領域３８あるいは３９においてけい素化合物化領域と接
触する。 精密抵抗体とＮ及びＰチャネルトランジスタ１２と１３
に使用されたこの領域は、高温（熱的）フィールド酸化
物領域４０により基板面にくっきりと輪郭が形成されて
いる。第２（あるいは第３）レベル金属被覆が、中間層
酸化物（図示せず）により第１レベル金属接触子及び相
互接続子３４〜３７から分離している。
【０００９】図２から図６に関して、図１と図１ａの素
子を製作する方法が説明されている。これらの図２から
図６は、製作工程の連続した段階にある。シリコンウェ
ハの極く小さい部分だけがこれらの図面に示されている
ことは理解され、図示されたトランジスタと抵抗体は、
各チップ内のこの種の約数十万個の構成要素を有する稠
密な回路に形成された素子の単なる例示にすぎない。個
々のユニットに分断する前の、約６ないし８インチ直径
のウェハには通常、数百個のチップが、形成されている
。
子を製作する方法が説明されている。これらの図２から
図６は、製作工程の連続した段階にある。シリコンウェ
ハの極く小さい部分だけがこれらの図面に示されている
ことは理解され、図示されたトランジスタと抵抗体は、
各チップ内のこの種の約数十万個の構成要素を有する稠
密な回路に形成された素子の単なる例示にすぎない。個
々のユニットに分断する前の、約６ないし８インチ直径
のウェハには通常、数百個のチップが、形成されている
。
【００１０】酸化けい素の層４１を生成する熱的酸化の
工程段階の後に、フォトレジストのマスク４２が、図２
に示すように、Ｎチャネルトランジスタが形成される領
域に被覆される。被覆されない領域の酸化けい素を除去
するエッチング段階の後に、燐の注入が行われて、次の
高温処理段階によりけい素中に進入されるとき、図３に
示すように、Ｎ型ウエル１６と１７を形成する浅い領域
を形成する。周囲の酸化物層４０は、図３に示すように
、エピタキシャル層１５上の酸化物の薄い層に窒化けい
素の層４４を最初に堆積することにより形成され、次に
、ホトマスキングとエッチング段階でこの酸化物と窒化
物の層４４のパターンニングを行って、トランジスタと
抵抗体が形成される領域のみの酸化物と窒化物を残す。 次に、ウェハは熱的酸化段階で処理されて、酸化物と窒
化物４４が除去された領域にフィールド酸化物４０を形
成する。酸化物と窒化物の層４４が剥離される。次の段
階は、一般に熱的酸化により、ゲート酸化物４５を形成
し、次に、ウェハの全面に多結晶けい素の層を堆積する
ことにより、ゲート２２と２３を形成し、図４と図４ａ
に示すように、フォトレジスト・マスキングにより層を
パターン形成し、次に、ゲート２２と２３（及び多結晶
けい素の相互接続子）だけを残す。Ｐチャネルトランジ
スタ１３の領域は、フォトレジスト・マスクにより被覆
され、次に、多結晶けい素ゲート２２をＮ＋ ソース／
ドレイン領域１８と２１を形成するマスクとして使用し
てひ素の注入が、この時点で行われ、同時に、抵抗体の
領域２０がこの注入により形成される。フォトレジスト
・マスクが剥離され、次に、抵抗体１１の領域とＮチャ
ネルトランジスタ１２の領域は、ほかのフォトレジスト
・マスクにより覆われ、Ｐ＋ 注入が行われて、Ｐチャ
ネルトランジスタ１３のソース／ドレイン領域２１を形
成する。次に、ウェハ面は、側壁スペーサ２４と２５の
形成に使用される低温堆積酸化物の共形被膜４６で覆わ
れる。この酸化物は、精密抵抗体１１の形状を設定する
ためにも使用され、このために、フォトレジストのマス
ク４７が、抵抗体になる領域２０に形成される。マスク
４７は、酸化物４６の上表面の全面にフォトレジストを
堆積し、次に抵抗体の大きさを設定する目的のためだけ
に作製されたマスクを通した光に露出することにより、
形成される。この方法のほかの段階は、すべて、側壁ス
ペーサと自己整列してけい素化合物のソース／ドレイン
領域を使用するＮウエルＣＭＯＳ製作工程にすでに提示
されているので、このフォトレジスト・マスクとエッチ
ング段階（及び次のマスク４７の除去）は、本発明の抵
抗体を生成するために標準的ＣＭＯＳ製作工程に追加さ
れた唯一の製作段階である。マスク４７を形成し、次に
このマスクを除去するこれらの追加段階では、抵抗体の
値はマスク４７の幅（拡散領域２０の所与の抵抗率と関
連して）により決定されるので、抵抗体の値を設定する
ウェハ面のほかの幾何学形状との、厳密な位置合せは必
要ではない。反応イオンエッチングなどの方向性（異方
性）エッチングが、マスク４７によって被覆されない面
の領域の堆積酸化物層４６をすべて除去するために使用
されるが、所定の量の酸化物だけがこの段階で除去され
るので、側壁スペーサ２４と２５が残り、図５と図５ａ
に示すように、その厚さは多結晶けい素ゲート２２と２
３の上下段差の近くに形成される。次の段階は、図６に
示すように、けい素化合物化領域２６、２７、２８、２
９、３１、３２を形成する。この段階は、最初にマスク
４７を剥離し、次にコバルトまたはほかのこの種の金属
をウェハの全表面に蒸着し、引続いてけい素が露出して
いる場所でけい素と金属との反応によりけい素化合物を
形成する熱処理を行うことにより達成される。酸化物で
被覆された領域では、金属は反応せず、その後清浄処理
により除去される。このようにして、けい素化合物が、
多結晶けい素ゲート２２と２３の頭部とトランジスタの
ソース／ドレイン領域に形成され、同様に酸化物層３０
の両側の低抵抗接触面により抵抗体１１を形成する。自
己整合したけい素化合物の面が形成された後、ウェハの
全表面は、図１に示すように、低温蒸着の酸化物３３で
被覆され、そしてフォトレジスト・マスキングとエッチ
ングの段階が行われて、接触面３８と３９のけい素化合
物化領域と接触する電導路があけられる。次に、アルミ
ニウムなどの金属被膜をまず施し、フォトレジスト・マ
スキングとエッチングを用いてこの金属層のパターンを
形成して、図１と図１ａに示すように、接続子３４、３
５、３６、３７を残すことにより、接触子と相互接続子
の金属被膜層が形成される。
工程段階の後に、フォトレジストのマスク４２が、図２
に示すように、Ｎチャネルトランジスタが形成される領
域に被覆される。被覆されない領域の酸化けい素を除去
するエッチング段階の後に、燐の注入が行われて、次の
高温処理段階によりけい素中に進入されるとき、図３に
示すように、Ｎ型ウエル１６と１７を形成する浅い領域
を形成する。周囲の酸化物層４０は、図３に示すように
、エピタキシャル層１５上の酸化物の薄い層に窒化けい
素の層４４を最初に堆積することにより形成され、次に
、ホトマスキングとエッチング段階でこの酸化物と窒化
物の層４４のパターンニングを行って、トランジスタと
抵抗体が形成される領域のみの酸化物と窒化物を残す。 次に、ウェハは熱的酸化段階で処理されて、酸化物と窒
化物４４が除去された領域にフィールド酸化物４０を形
成する。酸化物と窒化物の層４４が剥離される。次の段
階は、一般に熱的酸化により、ゲート酸化物４５を形成
し、次に、ウェハの全面に多結晶けい素の層を堆積する
ことにより、ゲート２２と２３を形成し、図４と図４ａ
に示すように、フォトレジスト・マスキングにより層を
パターン形成し、次に、ゲート２２と２３（及び多結晶
けい素の相互接続子）だけを残す。Ｐチャネルトランジ
スタ１３の領域は、フォトレジスト・マスクにより被覆
され、次に、多結晶けい素ゲート２２をＮ＋ ソース／
ドレイン領域１８と２１を形成するマスクとして使用し
てひ素の注入が、この時点で行われ、同時に、抵抗体の
領域２０がこの注入により形成される。フォトレジスト
・マスクが剥離され、次に、抵抗体１１の領域とＮチャ
ネルトランジスタ１２の領域は、ほかのフォトレジスト
・マスクにより覆われ、Ｐ＋ 注入が行われて、Ｐチャ
ネルトランジスタ１３のソース／ドレイン領域２１を形
成する。次に、ウェハ面は、側壁スペーサ２４と２５の
形成に使用される低温堆積酸化物の共形被膜４６で覆わ
れる。この酸化物は、精密抵抗体１１の形状を設定する
ためにも使用され、このために、フォトレジストのマス
ク４７が、抵抗体になる領域２０に形成される。マスク
４７は、酸化物４６の上表面の全面にフォトレジストを
堆積し、次に抵抗体の大きさを設定する目的のためだけ
に作製されたマスクを通した光に露出することにより、
形成される。この方法のほかの段階は、すべて、側壁ス
ペーサと自己整列してけい素化合物のソース／ドレイン
領域を使用するＮウエルＣＭＯＳ製作工程にすでに提示
されているので、このフォトレジスト・マスクとエッチ
ング段階（及び次のマスク４７の除去）は、本発明の抵
抗体を生成するために標準的ＣＭＯＳ製作工程に追加さ
れた唯一の製作段階である。マスク４７を形成し、次に
このマスクを除去するこれらの追加段階では、抵抗体の
値はマスク４７の幅（拡散領域２０の所与の抵抗率と関
連して）により決定されるので、抵抗体の値を設定する
ウェハ面のほかの幾何学形状との、厳密な位置合せは必
要ではない。反応イオンエッチングなどの方向性（異方
性）エッチングが、マスク４７によって被覆されない面
の領域の堆積酸化物層４６をすべて除去するために使用
されるが、所定の量の酸化物だけがこの段階で除去され
るので、側壁スペーサ２４と２５が残り、図５と図５ａ
に示すように、その厚さは多結晶けい素ゲート２２と２
３の上下段差の近くに形成される。次の段階は、図６に
示すように、けい素化合物化領域２６、２７、２８、２
９、３１、３２を形成する。この段階は、最初にマスク
４７を剥離し、次にコバルトまたはほかのこの種の金属
をウェハの全表面に蒸着し、引続いてけい素が露出して
いる場所でけい素と金属との反応によりけい素化合物を
形成する熱処理を行うことにより達成される。酸化物で
被覆された領域では、金属は反応せず、その後清浄処理
により除去される。このようにして、けい素化合物が、
多結晶けい素ゲート２２と２３の頭部とトランジスタの
ソース／ドレイン領域に形成され、同様に酸化物層３０
の両側の低抵抗接触面により抵抗体１１を形成する。自
己整合したけい素化合物の面が形成された後、ウェハの
全表面は、図１に示すように、低温蒸着の酸化物３３で
被覆され、そしてフォトレジスト・マスキングとエッチ
ングの段階が行われて、接触面３８と３９のけい素化合
物化領域と接触する電導路があけられる。次に、アルミ
ニウムなどの金属被膜をまず施し、フォトレジスト・マ
スキングとエッチングを用いてこの金属層のパターンを
形成して、図１と図１ａに示すように、接続子３４、３
５、３６、３７を残すことにより、接触子と相互接続子
の金属被膜層が形成される。
【００１１】本発明のほかの実施例では、図７と図７ａ
に示すように、抵抗体の大きさを設定するために酸化物
の領域３０の形成（及び当然であるが側壁スペーサの形
成）に使用される低温堆積の酸化物層も、抵抗体の周囲
の枠状範囲４８内の所定の位置に残され、ウェハ面上の
フィールド酸化物４０の内縁をすべて被覆し、フィール
ド酸化物から離れてけい素化合物領域を間隔をおいて設
けている。この構成により、けい素化合物の真下のＮ＋
拡散領域とＰ型エピタキシャル領域間の表面に沿った
距離が増大し、従って、精密抵抗体は、高い静電圧に耐
えることが可能となる。抵抗体の回りの酸化物層の枠状
範囲４８の形を除いて、図７と図７ａの素子の製作工程
は、図１から図６の工程と同じである。
に示すように、抵抗体の大きさを設定するために酸化物
の領域３０の形成（及び当然であるが側壁スペーサの形
成）に使用される低温堆積の酸化物層も、抵抗体の周囲
の枠状範囲４８内の所定の位置に残され、ウェハ面上の
フィールド酸化物４０の内縁をすべて被覆し、フィール
ド酸化物から離れてけい素化合物領域を間隔をおいて設
けている。この構成により、けい素化合物の真下のＮ＋
拡散領域とＰ型エピタキシャル領域間の表面に沿った
距離が増大し、従って、精密抵抗体は、高い静電圧に耐
えることが可能となる。抵抗体の回りの酸化物層の枠状
範囲４８の形を除いて、図７と図７ａの素子の製作工程
は、図１から図６の工程と同じである。
【００１２】このようにして、上述の精密抵抗体は、限
界的に厳密な位置合せを必要とする工程段階を何ら追加
することなく、標準的ＣＭＯＳ工程と両立する工程によ
り製作出来ることが理解される。形成された抵抗値の大
きさは、インピーダンス整合に必要な範囲、すなわち１
０〜５０オームの範囲にある。自己整列のけい素化合物
ソース／ドレイン領域は、ＣＭＯＳ集積回路のＮ及びＰ
チャネルトランジスタに使用されるが、けい素化合物化
領域は抵抗体に使用される必要はない。けい素化合物化
領域面は、拡散したソース／ドレイン領域より数倍も低
い面積抵抗率を有しており、従って中間値をもたらす抵
抗のように機能することが出来ない。
界的に厳密な位置合せを必要とする工程段階を何ら追加
することなく、標準的ＣＭＯＳ工程と両立する工程によ
り製作出来ることが理解される。形成された抵抗値の大
きさは、インピーダンス整合に必要な範囲、すなわち１
０〜５０オームの範囲にある。自己整列のけい素化合物
ソース／ドレイン領域は、ＣＭＯＳ集積回路のＮ及びＰ
チャネルトランジスタに使用されるが、けい素化合物化
領域は抵抗体に使用される必要はない。けい素化合物化
領域面は、拡散したソース／ドレイン領域より数倍も低
い面積抵抗率を有しており、従って中間値をもたらす抵
抗のように機能することが出来ない。
【００１３】本発明は、特定の実施例に関して説明され
たが、この説明は、限定された意味で解釈されるもので
はない。開示された実施例の多くの修正及び本発明のほ
かの実施例は、本説明関する技術に精通した人には明ら
かである。従って、添付の請求の範囲は、本発明の本来
の範囲にあるものとして、すべてのこの種の修正あるい
は実施例を包含するものである。
たが、この説明は、限定された意味で解釈されるもので
はない。開示された実施例の多くの修正及び本発明のほ
かの実施例は、本説明関する技術に精通した人には明ら
かである。従って、添付の請求の範囲は、本発明の本来
の範囲にあるものとして、すべてのこの種の修正あるい
は実施例を包含するものである。
【図１】ほかの構成要素に沿って、図１ａの１−１線に
沿って切断された、本発明の一つの実施例による精密抵
抗体を有する半導体集積回路の小部分の断面図である。 図１ａは図１の素子の平面図である。
沿って切断された、本発明の一つの実施例による精密抵
抗体を有する半導体集積回路の小部分の断面図である。 図１ａは図１の素子の平面図である。
【図２】及び
【図３】及び
【図４】及び
【図５】及び
【図６】本発明の一つの実施例による精密抵抗体の中間
の製造段階における図１と図１ａの素子の断面図である
。図４ａ、５ａ、６ａは図４、５、６の各素子の平面図
である。
の製造段階における図１と図１ａの素子の断面図である
。図４ａ、５ａ、６ａは図４、５、６の各素子の平面図
である。
【図７】図７ａの７−７線に沿って切断された、本発明
のほかの実施例による精密抵抗体を有する半導体集積回
路の小部分の断面図である。図７ａは図７の素子の平面
図である。
のほかの実施例による精密抵抗体を有する半導体集積回
路の小部分の断面図である。図７ａは図７の素子の平面
図である。
Claims (12)
- 【請求項１】 抵抗体より成る回路素子を集積回路素
子の製造において製作する方法にして、この方法が、（
ａ） トランジスタ・ゲート（２２、２３）を半導体の
本体（１０）の一面（２０）のトランジスタ領域内に形
成する工程を含み、この工程が、 （ｂ） 共形の酸化物被膜（３０）と（４１）を前記の
面（２０）上に堆積することと、 （ｃ） 前記の面の抵抗体領域をマスキング（４２）し
、前記トランジスタ領域を露出することと、（ｄ） 前
記の面を方向性を有してエッチングして、前記酸化物（
３０）を前記抵抗体領域に残し、さらに前記ゲート（２
２、２３）に隣接した側壁スペーサ（２４、２５）を前
記トランジスタ領域に残すことと、（ｅ） けい素化合
物化領域（３１、３２）を前記抵抗体上の前記酸化物（
３０）の相対する側の前記の面上に形成し、同時に、け
い素化合物化領域（２６、２７）を前記側壁スペーサ（
２４、２５）に隣接するソース／ドレイン領域（１８、
２１）に形成することの段階より成る前記の方法。 - 【請求項２】 前記トランジスタ・ゲートをマスクと
して使用して不純物を前記の面に導入し、前記トランジ
スタのソース／ドレイン領域（１８、２１）を形成しま
た抵抗体部分を前記抵抗体領域の下に形成する段階より
成ることを特徴とする請求項１に記載の方法。 - 【請求項３】 不純物を導入する前記段階が、Ｎ型と
Ｐ型の不純物を導入し、これによりＮチャネルとＰチャ
ネルの両方のトランジスタを形成する個々の段階より成
ることを特徴とする請求項２に記載の方法。 - 【請求項４】 前記抵抗体領域をマスキングする前記
段階が前記トランジスタ領域を囲む枠状の領域をマスキ
ングすることより成ることを特徴とする請求項１から請
求項３のうちのいずれかに記載の方法。 - 【請求項５】 前記抵抗体領域がＰ型基板内のＮ型ウ
エルを被覆していることを特徴とする請求項１から請求
項４のうちのいずれかに記載の方法。 - 【請求項６】 前記抵抗体領域の前記部分をマスキン
グする前記段階がまた前記抵抗体領域を囲む枠状の領域
をマスキングすることより成り、これにより前記抵抗体
領域上のけい素化合物の領域が前記フィールド酸化物に
間隔をあけていることを特徴とする請求項１に記載の方
法。 - 【請求項７】 前記けい素化合物化領域の接触面に金
属−半導体の接触を形成する段階より成ることを特徴と
する請求項１に記載の方法。 - 【請求項８】 集積回路素子の製造において回路素子
をマスキングする方法にして、 （ａ） 半導体の本体の面上のトランジスタ領域にトラ
ンジスタ・ゲートを形成することと、 （ｂ） 酸化物の共形被膜を前記の面に堆積することと
、（ｃ） 前記トランジスタ領域から間隔をあけて配置
された前記の面の選択された範囲をマスキングし、前記
トランジスタ領域を露出することと、 （ｄ） 方向性のあるように前記の面をエッチングして
、前記酸化物を前記の選択された範囲に残しまた前記ゲ
ートに隣接する側壁を前記トランジスタ領域に残すこと
と、（ｅ） 前記の選択された範囲の前記酸化物の相対
する側の前記の面と、前記側壁スペーサに隣接するソー
ス／ドレイン領域にけい素化合物化領域を同時に形成す
ることの段階より成ることを特徴とする前記の方法。 - 【請求項９】 前記トランジスタ・ゲートをマスクと
して使用して不純物を前記の面に導入し、前記トランジ
スタのソース／ドレイン領域を形成しまた前記の選択さ
れた範囲の下に領域を形成して抵抗体素子を形成する段
階より成ることを特徴とする請求項８に記載の方法。 - 【請求項１０】 不純物を導入する前記段階が、Ｎ型
とＰ型の不純物を導入し、これによりＮチャネルとＰチ
ャネルの両方のトランジスタを形成することを特徴とす
る請求項９に記載の方法。 - 【請求項１１】 前記の選択された範囲をマスキング
する前記段階が、前記の選択された範囲を囲む枠状の領
域をマスキングすることより成っていることを特徴とす
る請求項８に記載の方法。 - 【請求項１２】 前記の選択された範囲がＰ型基板内
のＮ型ウエルを被覆することを特徴とする請求項８に記
載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US515854 | 1990-04-27 | ||
| US07/515,854 US5134088A (en) | 1990-04-27 | 1990-04-27 | Precision resistor in self-aligned silicided mos process |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04229647A true JPH04229647A (ja) | 1992-08-19 |
| JPH0789578B2 JPH0789578B2 (ja) | 1995-09-27 |
Family
ID=24053043
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3097102A Expired - Lifetime JPH0789578B2 (ja) | 1990-04-27 | 1991-04-26 | 自己整合けい素化合物化ｍｏｓ工法による精密抵抗体の製造方法 |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US5134088A (ja) |
| EP (1) | EP0455376B1 (ja) |
| JP (1) | JPH0789578B2 (ja) |
| KR (1) | KR940002390B1 (ja) |
| AU (1) | AU640473B2 (ja) |
| CA (1) | CA2041362C (ja) |
| DE (1) | DE69127928T2 (ja) |
| TW (1) | TW240331B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07226504A (ja) * | 1994-02-09 | 1995-08-22 | Nec Corp | Ｍｏｓ型半導体装置及びその製造方法 |
Families Citing this family (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0545363A1 (en) * | 1991-12-06 | 1993-06-09 | National Semiconductor Corporation | Integrated circuit fabrication process and structure |
| US5439841A (en) * | 1994-01-12 | 1995-08-08 | Micrel, Inc. | High value gate leakage resistor |
| JP2934738B2 (ja) * | 1994-03-18 | 1999-08-16 | セイコーインスツルメンツ株式会社 | 半導体装置およびその製造方法 |
| JP3297784B2 (ja) * | 1994-09-29 | 2002-07-02 | ソニー株式会社 | 拡散層抵抗の形成方法 |
| DE19507802C1 (de) * | 1995-03-06 | 1996-05-30 | Siemens Ag | Verfahren zum Herstellen eines integrierten Widerstandes |
| JP3243151B2 (ja) * | 1995-06-01 | 2002-01-07 | 東芝マイクロエレクトロニクス株式会社 | 半導体装置の製造方法 |
| US5712173A (en) * | 1996-01-24 | 1998-01-27 | Advanced Micro Devices, Inc. | Method of making semiconductor device with self-aligned insulator |
| US5679593A (en) * | 1996-02-01 | 1997-10-21 | Micron Technology, Inc. | Method of fabricating a high resistance integrated circuit resistor |
| KR100233557B1 (ko) * | 1996-06-29 | 1999-12-01 | 김영환 | 아날로그용 반도체 소자의 폴리레지스터 및 그의 제조방법 |
| US5728612A (en) * | 1996-07-19 | 1998-03-17 | Lsi Logic Corporation | Method for forming minimum area structures for sub-micron CMOS ESD protection in integrated circuit structures without extra implant and mask steps, and articles formed thereby |
| JP3572850B2 (ja) * | 1997-02-12 | 2004-10-06 | ヤマハ株式会社 | 半導体装置の製法 |
| EP0880165B1 (en) * | 1997-05-20 | 2007-07-25 | STMicroelectronics S.r.l. | A method of manufacturing an integrated circuit with MOS transistors having high breakdown voltages, and with precision resistors |
| US6143613A (en) * | 1997-06-30 | 2000-11-07 | Vlsi Technology, Inc. | Selective exclusion of silicide formation to make polysilicon resistors |
| JPH11330385A (ja) * | 1998-05-20 | 1999-11-30 | Mitsumi Electric Co Ltd | Ｃｍｏｓデバイス |
| DE69832162D1 (de) | 1998-07-22 | 2005-12-08 | St Microelectronics Srl | Herstellungsverfahren für ein elektronisches Bauelement, das MOS Transistoren mit salizidierten Übergängen und nicht salizidierten Widerständen enthält |
| JP2005183827A (ja) * | 2003-12-22 | 2005-07-07 | Sanyo Electric Co Ltd | 半導体装置及びその製造方法 |
| JP2005191228A (ja) * | 2003-12-25 | 2005-07-14 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
| US7052925B2 (en) * | 2004-04-08 | 2006-05-30 | International Business Machines Corporation | Method for manufacturing self-compensating resistors within an integrated circuit |
| US7084483B2 (en) * | 2004-05-25 | 2006-08-01 | International Business Machines Corporation | Trench type buried on-chip precision programmable resistor |
| EP1879229A1 (en) * | 2006-07-13 | 2008-01-16 | STMicroelectronics S.r.l. | Improved ESD protection circuit |
| US20100148262A1 (en) * | 2008-12-17 | 2010-06-17 | Knut Stahrenberg | Resistors and Methods of Manufacture Thereof |
| JP2011091188A (ja) * | 2009-10-22 | 2011-05-06 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
| US10326028B1 (en) | 2018-01-08 | 2019-06-18 | Qualcomm Incorporated | Complementary metal-oxide-semiconductor (CMOS) voltage-controlled resistor |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6143464A (ja) * | 1984-08-08 | 1986-03-03 | Hitachi Ltd | 半導体装置 |
| JPS61183967A (ja) * | 1985-02-08 | 1986-08-16 | Toshiba Corp | 半導体装置の製造方法 |
| JPS61216356A (ja) * | 1985-03-20 | 1986-09-26 | Nec Corp | 半導体抵抗 |
Family Cites Families (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4416049A (en) * | 1970-05-30 | 1983-11-22 | Texas Instruments Incorporated | Semiconductor integrated circuit with vertical implanted polycrystalline silicon resistor |
| US3865649A (en) * | 1972-10-16 | 1975-02-11 | Harris Intertype Corp | Fabrication of MOS devices and complementary bipolar transistor devices in a monolithic substrate |
| US4057894A (en) * | 1976-02-09 | 1977-11-15 | Rca Corporation | Controllably valued resistor |
| US4246692A (en) * | 1976-05-28 | 1981-01-27 | Texas Instruments Incorporated | MOS Integrated circuits with implanted resistor elements |
| US4212083A (en) * | 1976-05-28 | 1980-07-08 | Texas Instruments Incorporated | MOS Integrated with implanted resistor elements |
| US4208781A (en) * | 1976-09-27 | 1980-06-24 | Texas Instruments Incorporated | Semiconductor integrated circuit with implanted resistor element in polycrystalline silicon layer |
| US4110776A (en) * | 1976-09-27 | 1978-08-29 | Texas Instruments Incorporated | Semiconductor integrated circuit with implanted resistor element in polycrystalline silicon layer |
| US4455737A (en) * | 1978-05-26 | 1984-06-26 | Rockwell International Corporation | Process for and structure of high density VLSI circuits, having self-aligned gates and contacts for FET devices and conducting lines |
| US4408385A (en) * | 1978-06-15 | 1983-10-11 | Texas Instruments Incorporated | Semiconductor integrated circuit with implanted resistor element in polycrystalline silicon layer |
| US4225877A (en) * | 1978-09-05 | 1980-09-30 | Sprague Electric Company | Integrated circuit with C-Mos logic, and a bipolar driver with polysilicon resistors |
| US4370798A (en) * | 1979-06-15 | 1983-02-01 | Texas Instruments Incorporated | Interlevel insulator for integrated circuit with implanted resistor element in second-level polycrystalline silicon |
| US4291328A (en) * | 1979-06-15 | 1981-09-22 | Texas Instruments Incorporated | Interlevel insulator for integrated circuit with implanted resistor element in second-level polycrystalline silicon |
| JPS5632762A (en) * | 1979-08-27 | 1981-04-02 | Fujitsu Ltd | Semiconductor device |
| US4367580A (en) * | 1980-03-21 | 1983-01-11 | Texas Instruments Incorporated | Process for making polysilicon resistors |
| JPS60198853A (ja) * | 1984-03-23 | 1985-10-08 | Nec Corp | 高耐圧抵抗素子 |
| US4599789A (en) * | 1984-06-15 | 1986-07-15 | Harris Corporation | Process of making twin well VLSI CMOS |
| US4830976A (en) * | 1984-10-01 | 1989-05-16 | American Telephone And Telegraph Company, At&T Bell Laboratories | Integrated circuit resistor |
| DE3785162D1 (de) * | 1986-11-18 | 1993-05-06 | Siemens Ag | Integrierte halbleiterschaltung mit als duennschichtstege auf den die aktiven transistorbereiche trennenden feldoxidbereichen angeordneten lastwiderstaende und verfahren zu ihrer herstellung. |
| EP0287195A1 (en) * | 1987-02-17 | 1988-10-19 | SILICONIX Incorporated | Power MOS transistor with integrated resistor |
| US4734382A (en) * | 1987-02-20 | 1988-03-29 | Fairchild Semiconductor Corporation | BiCMOS process having narrow bipolar emitter and implanted aluminum isolation |
| JPH029162A (ja) * | 1988-06-28 | 1990-01-12 | Toshiba Corp | バイポーラ・ｃｍｏｓ混載半導体装置及びその製造方法 |
-
1990
- 1990-04-27 US US07/515,854 patent/US5134088A/en not_active Expired - Lifetime
-
1991
- 1991-04-02 TW TW080102518A patent/TW240331B/zh active
- 1991-04-10 AU AU74262/91A patent/AU640473B2/en not_active Ceased
- 1991-04-16 DE DE69127928T patent/DE69127928T2/de not_active Expired - Fee Related
- 1991-04-16 EP EP91303388A patent/EP0455376B1/en not_active Expired - Lifetime
- 1991-04-25 KR KR1019910006663A patent/KR940002390B1/ko not_active IP Right Cessation
- 1991-04-26 JP JP3097102A patent/JPH0789578B2/ja not_active Expired - Lifetime
- 1991-04-26 CA CA002041362A patent/CA2041362C/en not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6143464A (ja) * | 1984-08-08 | 1986-03-03 | Hitachi Ltd | 半導体装置 |
| JPS61183967A (ja) * | 1985-02-08 | 1986-08-16 | Toshiba Corp | 半導体装置の製造方法 |
| JPS61216356A (ja) * | 1985-03-20 | 1986-09-26 | Nec Corp | 半導体抵抗 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07226504A (ja) * | 1994-02-09 | 1995-08-22 | Nec Corp | Ｍｏｓ型半導体装置及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| TW240331B (ja) | 1995-02-11 |
| CA2041362C (en) | 1995-09-12 |
| DE69127928D1 (de) | 1997-11-20 |
| JPH0789578B2 (ja) | 1995-09-27 |
| KR940002390B1 (ko) | 1994-03-24 |
| EP0455376B1 (en) | 1997-10-15 |
| EP0455376A3 (ja) | 1995-03-15 |
| KR910019244A (ko) | 1991-11-30 |
| AU640473B2 (en) | 1993-08-26 |
| US5134088A (en) | 1992-07-28 |
| AU7426291A (en) | 1991-11-14 |
| EP0455376A2 (en) | 1991-11-06 |
| DE69127928T2 (de) | 1998-05-07 |
| CA2041362A1 (en) | 1991-10-28 |
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