KR100233557B1 - 아날로그용 반도체 소자의 폴리레지스터 및 그의 제조방법 - Google Patents
아날로그용 반도체 소자의 폴리레지스터 및 그의 제조방법 Download PDFInfo
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Abstract
본 발명은 폴리 레지스터 위에 더미 게이트 전극을 갖는 아날로그형 반도체 소자의 폴리 레지스터를 개시한다. 이 폴리 레지스터는 반도체 기판의 소정 부분에 형성된 소자 분리 절연막과, 소자 분리 절연막의 상부에 형성된 폴리 레지스터와, 반도체 기판상에 형성된 소오스, 드레인 및 게이트 전극과, 폴리 레지스터, 소오스 및 드레인 전극의 소정 부분과 절연막을 통하여 전기적으로 연결되는 금속배선을 포함하는 아날로그용 반도체 소자로서, 폴리 레지스터의 상부 소정 부분에 소정 두께의 산화막과 더미 상부 커패시터를 포함하고, 더미 상부 캐패시터와 폴리 레지스터의 노출된 한 단이 전기적으로 연결된 것을 특징으로 한다.
Description
제1도는 종래의 실시예에 따른 폴리 레지스터를 포함하는 아날로그용 반도체 소자의 부분 단면도.
제2도는 제1의 폴리 레지스터의 회로도.
제3도는 본 발명의 실시예에 따른 폴리 레지스터를 포함하는 아날로그용 반도체 소자의 부분 단면도.
제4도는 제3도의 폴리 레지스터의 회로도.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체 기판 2 : 소자 분리 절연막
3 : 게이트 절연막 4 : 게이트 전극
5 : 소오스/드레인 전극 6 : 층간 절연막
7, 7A, 7B : 배선 10 : 금속층 또는 금속실리사이드층
14 : 폴리 레지스터 24 : 더미 상부 캐패시터(샐리사이드 블록킹용)
30 : 캐패시터 절연막 40 : 절연막 스페이서
[기술분야]
본 발명은 아날로그용 반도체 소자에 관한 것으로서, 특히 자기정렬형 실리사이드(Self-aligned silicide(salicide) : 이하, 샐리사이드로 약칭) 구조를 사용하는 아날로그 반도체 소자에서 폴리 레지스터 및 그 제조방법에 관한 것이다.
[종래기술]
일반적으로 아날로그 반도체 장치는 로우와 하이의 두 가지 상태만의 신호를 갖는 디지탈 반도체 장치와는 다르게 여러 상태의 정보를 저장하기 위해서 회로의 필요한 각각의 노드에 레지스터와 캐패시터를 첨가하게 되며, 이러한 레지스터의 저항값과 캐패시터의 용량은 전압의 변화에 따라 변화가 큰 경우 불량이 발생된다.
그러므로 금속 산화물 반도체 전계효과 트랜지스터(MOSFET)와 폴리레지스터가 결합된 아날로그 반도체 장치에서는 레지스터가 특정 저항값을 갖도록 요구된다.
또한, 일반적으로 반도체 소자가 초고집적화 될 수록 기생저항 효과를 줄이기 위해 게이트 전극과 소오스/드레인 전극에 선택적으로 금속층이나 금속 실리사이드층을 형성하는 샐리사이드(Salicide) 구조를 도입하게 되는데, 이러한 샐리사이드 구조는 레지스터로 사용되는 폴리실리콘상에도 형성되므로써 특정 저항값을 갖는 레지스터를 형성하기 위해서는 별도의 공정을 추가하여 이러한 레지스터상에는 실리사이드가 형성되지 않도록 해야 한다.
제1도는 종래의 실시 예에 따라 아날로그용 폴리 레지스터를 포함하는 반도체 소자의 부분 단면도로서, 이를 참조하여 그 제조과정을 설명하면 다음과 같다.
먼저, 반도체 기판(1)에 소자 분리 절연막(2)을 형성한 다음, 상기 소자 분리 절연막(2) 상부에는 폴리 레지스터(14)를 형성하고, 폴리 레지스터(14)의 상부 소정 부분에는 캐패시터 절연막(30)과 더미 상부 캐패시터(24)를 형성한다. 그리고, 상기 소자 분리 절연막(2)의 형성으로 특정된 활성 영역(Active region)에는 게이트 산화막(3), 게이트 전극(4)과 소오스/드레인 전극(5)을 형성한다. 이 후, 전면에 산화막을 소정 두께로 증착한 다음, 비등방성 식각하여 게이트 전극(4)의 측벽과 폴리 레지스터(14)의 측벽, 더미 상부 캐패시터(24)의 측벽에 스페이서 산화막(40)을 형성한다. 이 후, 소오스/드레인 전극(5), 게이트 전극(4), 폴리 레지스터의 노출된 부분 및 상부 캐패시터의 표면에는 금속이나 금속 실리사이드(10)가 형성된다. 상기 금속 실리사이드는 전면에 금속막을 소정 두께로 증착하고, 열처리하여 형성하는데, 이 때, 실리사이드화 되지 않고 남은 금속은 선택적 식각방법으로 제거된다.
그런다음, 전면에 층간 절연막(6)을 증착한 다음, 소오스/드레인(5), 폴리레지스터(14)의 노출된 부분들의 소정 부분에 콘택홀을 형성하고, 콘택홀의 바닥면과 전기적으로 연결되는 배선(7, 7A, 7B)을 형성한다.
제2도는 제1도에 따라 형성된 아날로그용 폴리 레지스터의 회로도로서, 상기 폴리 레지스터(14) 상부 소정 부분에 형성된 캐패시터 절연막(30)을 포함한 상부 캐패시터는 플로팅되어 상기 폴리 레지스터(14)에 대해 기생 캐패시터로 작용하게 되며, 이로 인해 상기 폴리 레지스터(14)의 전압 변화에 따른 저항 변화가 야기되어 회로의 불량이 발생되는 문제점이 존재한다.
[발명이 달성하고자 하는 과제]
따라서, 본 발명의 목적은 폴리 레지스터 상부의 상부 캐패시터와 폴리 레지스터의 노출부분을 전기적으로 연결하여 주므로써, 폴리 레지스터 상부의 기생 캐패시터로 인하여 발생하는 회로의 불량을 방지할 수 있는 아날로그용 반도체 소자의 폴리 레지스터를 제공하는데 있다.
본 발명의 다른 목적은 아날로그용 폴리 레지스터 형성시 추가되는 공정을 배재하면서 효과적으로 폴리 레지스터를 제조할 수 있는 아날로그용 반도체 소자의 폴리 레지스터 제조방법을 제공하는데 있다.
본 발명의 첫 번째 목적에 따르면, 아날로그용 반도체 소자는 반도체 기판의 소정 부분에 형성된 소자 분리 절연막과, 상기 소자 분리 절연막의 상부에 형성된 폴리 레지스터와, 상기 반도체 기판상에 형성된 소오스, 드레인 및 게이트 전극과, 상기 폴리 레지스터, 소오스 및 드레인 전극의 소정 부분과 절연막을 통하여 전기적으로 연결되는 금속배선을 포함하는 아날로그용 반도체 소자에 있어서, 상기 폴리 레지스터의 상부 소정 부분에 소정 두께의 산화막과 더미 상부 커패시터를 포함하고, 상기 더미 상부 캐패시터와 상기 폴리 레지스터의 노출된 한 단이 전기적으로 연결된 것을 특징으로 한다.
본 발명의 두 번째 목적에 따르면, 아날로그용 반도체 소자의 제조방법은 반도체 기판의 소정 부분에 소자 분리 절연막을 형성하는 단계; 소자 분리 절연막의 상부에 폴리 레지스터를 형성하고, 소자 분리 절연막 사이의 소정 부분에는 게이트 산화막, 게이트 전극, 소오스 및 드레인 전극을 형성하고, 폴리 레지스터 상의 소정 부분에는 소정 두께의 산화막과 더미 상부 캐패시터를 형성하고, 상기 더미 상부 캐패시터의 측벽과 게이트 전극의 측벽 및 폴리 레지스터의 측벽에 산화막 스페이서를 형성하는 단계; 상기 게이트 전극과 더미 상부 캐패시터, 소오스/드레인 전극 상부 및 폴리 레지스터의 노출된 상부에 선택적으로 금속층 또는 금속 실리사이드를 형성하는 단계; 전면에 층간 절연막을 증착하는 단계; 소오스, 드레인, 폴리 레지스터의 노출된 부분 및 더미 상부 캐패시터의 소정 부분이 노출되는 콘택홀을 형성하는 단계; 상기 콘택홀의 바닥과 연결되는 배선을 형성하되, 더미 상부 캐패시터와 폴리 레지스터의 한 단에 연결되는 배선은 서로 전기적으로 연결되도록 형성하는 단계를 포함하는 것을 특징으로 한다.
상기한 구성의 본 발명은 더미 상부캐패시터와 폴리 레지스터가 전기적으로 연결되어 있기 때문에, 폴리 레지스터의 전압변화에도 저항 변화가 거의 일어나지 않는다.
또한, 폴리 레지스터를 게이트 전극의 형성시 함께 하거나, 캐패시터용 산화막과 더미 상부 캐패시터를 게이트 산화막과 게이트 전극의 형성시 함께 형성되도록 하므로써, 제조공정을 간략화할 수 있다.
[실시예]
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하면 다음과 같다.
제3도는 본 발명의 일실시예에 따른 아날로그용 폴리 레지스터를 제조하는 과정을 나타내는 공정 단면도로서, 종래의 실시예와 동일한 부분은 설명의 편의를 위하여 동일 부호를 부여하였다.
소자 분리 절연막(2)의 상부 소정 부분에 형성된 폴리 레지스터(14)에 선택적으로 형성되는 금속층이나 금속 실리사이드층이 형성되지 않도록 상기 폴리 레지스터(14)의 상부 소정 부분에 캐패시터 영역에서 사용되는 캐패시터 절연막과 상부 캐패시터를 이용하여 캐패시터 절연막(30)과 더미 상부 캐패시터(24)를 형성하고, 예정된 영역에 콘택을 형성하여 배선(7, 7A, 7B)을 형성하되 상기 폴리 레지스터의 한 단에 접속되는 배선(7A)은 더미 상부 캐패시터(24)에도 접속되도록 형성한다.
제4도는 제3도에 따라 형성된 아날로그용 폴리 레지스터의 회로도로서, 상기 폴리 레지스터(14)의 상부 소정 부분에 형성된 캐패시터 절연막(30)을 포함한 더미 상부 캐패시터는 폴리 레지스터(14)에 대한 선택적인 금속층 형성의 장벽 역할을 하면서, 상기 폴리 레지스터(14)의 한 단에 연결되어 상기 폴리 레지스터(14)에 대해 일정하게 기생 캐패시터로 작용하므로 상기 폴리 레지스터(14)의 전압 변화에 따른 저항 변화가 야기되지 않아 회로의 동작이 안정하게 된다.
상기 폴리 레지스터(14)는 게이트 전극(4)의 형성시 동일한 전도물질로 형성하고, 또한 캐패시터 영역에서 사용되는 하부 캐패시터와 동일한 전도물질로 형성될 수 있으며, 이 경우의 공정단계는 다음과 같다.
반도체 기판(1)의 소정 부분에 소자 분리 절연막(2)을 형성하고, 상기 소자 분리 절연막(2)의 형성으로 특정된 활성영역에 게이트 절연막(3), 게이트 전극(4)과 폴리 레지스터(14)인 하부 캐패시터용 전도물질과 캐패시터 절연막(30), 상부 캐패시터용 전도물질(24)을 형성한 다음, 더미 상부 캐패시터(24)를 패터닝한다. 계속해서, 게이트 전극(14)과 폴리레지스터를 동시에 패터닝한다. 다음으로, 전면에 산화막을 증착하여 이방성 식각을 통하여, 게이트 전극(14)과 폴리 레지스터(14), 그리고 더미 상부 캐패시터(24)의 측벽에 절연막 스페이서(40)를 형성한다. 계속해서 소오스/드레인 전극(5)을 형성하고, 게이트 전극(4)과 소오스/드레인 전극(5), 그리고 상부 캐패시터, 더미 상부 캐패시터(24)의 상부에 선택적으로 금속층이나 금속 실리사이드 층(10)을 형성하되, 폴리 레지스터(14)에는 더미 상부 캐패시터(24)에 의해 노출되지 않은 레지스터 부분은 상기 금속층이나 금속 실리사이드층은 형성되지 않고, 배선이 접속될 영역에는 금속층이나 금속 실리사이드층을 형성하고, 층간 절연막을 형성하고, 예정된 영역에 콘택을 형성하여 배선(7, 7A, 7B)을 형성하되, 상기 폴리 레지스터의 한 단에 접속되는 배선은 더미 상부 캐패시터(24)에도 접속되도록 하여 상기 폴리 레지스터의 한 단과 더미 상부 캐패시터(24)가 전기적으로 연결되도록 한다.
상기 실시예에 따른 제조방법과는 달리 상기 폴리 레지스터(14)는 게이트 전극(4) 형성 이전에 별도의 전도물질로 형성하고, 또한 캐패시터 영역에서 사용되는 하부 캐패시터와 동일한 전도물질로 형성될 수도 있으며, 이 경우의 공정 단계는 다음과 같다.
반도체 기판(1)의 소정 부분에 소자 분리 절연막(2)을 형성하고, 폴리레지스터용 전도물질과 하부 캐패시터용 전도물질을 순차적으로 적층한 다음, 패터닝하여 폴리 레지스터(14)를 형성한다.
다음으로, 게이트 절연물질과 캐패시터 절연물질을 동시에 증착하고, 그 위에 게이트 전극용 전도물질과 더미 상부 캐패시터용 전도물질을 동시에 증착한 다음, 패터닝하여 게이트 전극(4)과 더미 상부 캐패시터(24)를 형성한다.
그런다음, 전면에 산화막을 증착하고, 게이트 전극(4), 노출된 폴리 레지스터 및 더미 상부 캐패시터의 표면이 드러날 때까지 비등방성 식각하여 그 각각의 측벽에 절연막 스페이서(40)를 형성한다.
다음으로, 소오스/드레인 전극(5)을 활성 영역에 형성하고, 게이트 전극(4)과 소오스/드레인 전극(5), 그리고 상부 캐패시터, 더미 상부 캐패시터(24)의 상부에 선택적으로 금속층이나 금속 실리사이드 층(10)을 형성하되, 폴리 레지스터(14)의 더미 상부 캐패시터(24)에 의해 노출되지 않은 부분은 상기 금속층이나 금속 실리사이드층은 형성되지 않고, 배선이 접속될 영역에는 금속층이나 금속 실리사이드층을 형성한다.
전면에 층간 절연막(6)을 형성하고, 예정된 영역에 콘택을 형성하여 배선(7, 7A, 7B)을 형성하되, 상기 폴리 레지스터의 한 단에 접속되는 배선은 더미 상부 캐패시터(24)에도 접속되도록하여 상기 폴리 레지스터의 한단과 더미 상부 캐패시터(24)가 전기적으로 연결되도록 한다.
[발명의 효과]
이상에서 설명한 바와 같이, 본 발명은, 폴리 레지스터 상부 소정 부분에 형성된 캐패시터 절연막(30)을 포함한 상부 캐패시터는 폴리 레지스터에 대한 선택적인 금속층 형성의 장벽 역할을 하면서, 상기 폴리 레지스터의 한단에 연결되어 상기 폴리 레지스터에 대해 일정하게 기생 캐패시터로 작용하므로 폴리 레지스터의 전압 변화에 따른 저항 변화가 야기되지 않아 회로의 동작시 안정하게 되는 효과를 제공한다.
여기에서는 본 발명의 특정실시예에 대하여 설명하고 도시하였지만 당업자에 의하여 이에 대한 수정과 변형을 할 수 있다. 따라서, 이하, 특허청구의 범위는 본 발명의 진정한 사상과 범위에 속하는 한 모든 수정과 변형을 포함하는 것으로 이해할 수 있다.
Claims (9)
- 반도체 기판의 소정 부분에 소자 분리 절연막을 형성하는 단계; 소자 분리 절연막의 상부에 폴리 레지스터를 형성하고, 소자 분리 절연막 사이의 소정 부분에는 게이트 산화막, 게이트 전극, 소오스 및 드레인 전극을 형성하고, 폴리 레지스터 상의 소정 부분에는 소정 두께의 산화막과 더미 상부 캐패시터를 형성하고, 상기 더미 상부 캐패시터의 측벽과 게이트 전극의 측벽 및 폴리 레지스터의 측벽에 산화막 스페이서를 형성하는 단계; 상기 게이트 전극과 더미 상부 캐패시터, 소오스/드레인 전극 상부 및 폴리 레지스터의 노출된 상부에 선택적으로 금속층 또는 금속 실리사이드를 형성하는 단계; 전면에 층간 절연막을 증착하는 단계; 소오스, 드레인, 폴리 레지스터의 노출된 부분 및 더미 상부 캐패시터의 소정 부분이 노출되는 콘택홀을 형성하는 단계; 상기 콘택홀의 바닥과 연결되는 배선을 형성하되, 더미 상부 캐패시터와 폴리 레지스터의 한 단에 연결되는 배선은 서로 전기적으로 연결되도록 형성하는 단계를 포함하는 것을 특징으로 하는 아날로그 반도체 장치의 제조방법.
- 제1항에 있어서, 상기 폴리 레지스터는 게이트 전극 형성을 위하여 증착된 전도층을 패턴화하는 단계에서 함께 패턴화되는 것을 특징으로 하는 아날로그용 반도체 소자의 제조방법.
- 제2항에 있어서, 상기 전도층은 폴리실리콘인 것을 특징으로 하는 아날로그용 반도체 소자의 제조방법.
- 제1항에 있어서, 상기 폴리 레지스터는 게이트 전극의 형성전에 형성되는 것을 특징으로 하는 아날로그용 반도체 소자의 제조방법.
- 제1항에 있어서, 상기 금속 실리사이드층은 상기 게이트 전극과 더미 게이트 전극, 그리고 소오스/드레인 전극 상부가 노출되도록 하고, 고융점 금속중의 하나를 증착하고, 열처리하여 실리사이드를 형성하고, 실리사이드화 되지 않은 금속을 선택적으로 식각하므로써 형성하는 것을 특징으로 하는 아날로그용 반도체 소자의 제조방법.
- 제1항에 있어서, 상기 산화막 스페이서는 전면에 산화막을 소정 두께로 증착한 다음, 폴리 레지스터, 더미 상부 캐패시터, 게이트 전극의 표면이 드러날 때까지 비등방성 식각하여 형성하는 것을 특징으로 하는 아날로그용 반도체 소자의 제조방법.
- 반도체 기판의 소정 부분에 형성된 소자 분리 절연막과, 상기 소자 분리 절연막의 상부에 형성된 폴리 레지스터와, 상기 반도체 기판상에 형성된 소오스, 드레인 및 게이트 전극과, 상기 폴리 레지스터, 소오스 및 드레인 전극의 소정 부분과 절연막을 통하여 전기적으로 연결되는 금속배선을 포함하는 아날로그용 반도체 소자에 있어서, 상기 폴리 레지스터의 상부 소정 부분에 소정 두께의 산화막과 더미 상부 커패시터를 포함하고, 상기 더미 상부 캐패시터와 상기 폴리 레지스터의 노출된 한 단이 전기적으로 연결된 것을 특징으로 하는 아날로그용 반도체 소자의 폴리 레지스터.
- 제7항에 있어서, 상기 더미 상부 캐패시터는 폴리실리콘에 실리사이드가 적층된 구조인 것을 특징으로 하는 아날로그용 반도체 소자의 폴리 레지스터.
- 제7항에 있어서, 상기 더미 상부 캐패시터는 폴리실리콘에 금속막이 적층된 구조인 것을 특징으로 하는 아날로그용 반도체 소자의 폴리 레지스터.
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Cited By (2)
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|---|---|---|---|---|
| KR100824532B1 (ko) * | 2006-12-11 | 2008-04-22 | 동부일렉트로닉스 주식회사 | 반도체 소자 및 그의 제조방법 |
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|---|---|---|---|---|
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| US6090678A (en) * | 1998-06-05 | 2000-07-18 | Analog Devices, Inc. | I. C. thin film processing and protection method |
| US6395623B1 (en) * | 1998-08-27 | 2002-05-28 | Micron Technology, Inc. | Semiconductor processing methods of forming a contact opening to a conductive line and methods of forming substrate active area source/drain regions |
| US6177339B1 (en) * | 1998-08-27 | 2001-01-23 | Micron Technology, Inc. | Semiconductor processing methods of forming integrated circuitry and semiconductor processing methods of forming dynamic random access memory (DRAM) circuitry |
| TW429411B (en) * | 1998-12-21 | 2001-04-11 | Toshiba Corp | Semiconductor device and its manufacture |
| US6184081B1 (en) | 1999-10-08 | 2001-02-06 | Vanguard International Semiconductor Corporation | Method of fabricating a capacitor under bit line DRAM structure using contact hole liners |
| US6294448B1 (en) | 2000-01-18 | 2001-09-25 | Taiwan Semiconductor Manufacturing Company | Method to improve TiSix salicide formation |
| US6426249B1 (en) * | 2000-03-16 | 2002-07-30 | International Business Machines Corporation | Buried metal dual damascene plate capacitor |
| US8183619B1 (en) * | 2000-03-30 | 2012-05-22 | Chang Mark S | Method and system for providing contact to a first polysilicon layer in a flash memory device |
| US6455370B1 (en) * | 2000-08-16 | 2002-09-24 | Micron Technology, Inc. | Method of patterning noble metals for semiconductor devices by electropolishing |
| US6472942B1 (en) * | 2000-08-21 | 2002-10-29 | Em (Us) Design, Inc. | Parasitically compensated resistor for integrated circuits |
| KR100358144B1 (ko) * | 2000-12-30 | 2002-10-25 | 주식회사 하이닉스반도체 | 아날로그 소자의 제조 방법 |
| JP2002280459A (ja) | 2001-03-21 | 2002-09-27 | Kawasaki Microelectronics Kk | 集積回路の製造方法 |
| US6406956B1 (en) * | 2001-04-30 | 2002-06-18 | Taiwan Semiconductor Manufacturing Company | Poly resistor structure for damascene metal gate |
| KR100429372B1 (ko) * | 2001-06-30 | 2004-04-29 | 주식회사 하이닉스반도체 | 반도체 소자의 아날로그 커패시터 제조 방법 |
| KR100446309B1 (ko) * | 2002-11-14 | 2004-09-01 | 삼성전자주식회사 | Ｌ자형 스페이서를 채용한 반도체 소자의 제조 방법 |
| JP4546054B2 (ja) * | 2003-08-29 | 2010-09-15 | パナソニック株式会社 | 半導体装置の製造方法 |
| US20050130383A1 (en) * | 2003-12-10 | 2005-06-16 | International Business Machines Corporation | Silicide resistor in beol layer of semiconductor device and method |
| JP4308691B2 (ja) * | 2004-03-19 | 2009-08-05 | 富士通マイクロエレクトロニクス株式会社 | 半導体基板および半導体基板の製造方法 |
| US20060057813A1 (en) * | 2004-09-15 | 2006-03-16 | Cheng-Hsiung Chen | Method of forming a polysilicon resistor |
| KR20100076256A (ko) * | 2008-12-26 | 2010-07-06 | 주식회사 동부하이텍 | Ｐｉｐ 커패시터의 제조 방법 |
| JP2010283310A (ja) * | 2009-06-08 | 2010-12-16 | Panasonic Corp | 半導体装置およびその製造方法 |
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| JP2012248814A (ja) * | 2011-05-31 | 2012-12-13 | Toshiba Corp | 半導体装置およびその製造方法 |
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| JP2019021659A (ja) * | 2017-07-11 | 2019-02-07 | キヤノン株式会社 | 半導体装置および機器 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63177453A (ja) * | 1987-01-16 | 1988-07-21 | Sony Corp | 半導体装置 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5134088A (en) * | 1990-04-27 | 1992-07-28 | Digital Equipment Corporation | Precision resistor in self-aligned silicided mos process |
| JPH05109983A (ja) * | 1991-10-18 | 1993-04-30 | Ricoh Co Ltd | 半導体装置とその製造方法 |
| JP2874550B2 (ja) * | 1994-04-21 | 1999-03-24 | 日本電気株式会社 | 半導体集積回路装置 |
| US5618749A (en) * | 1995-03-31 | 1997-04-08 | Yamaha Corporation | Method of forming a semiconductor device having a capacitor and a resistor |
| JP3719618B2 (ja) * | 1996-06-17 | 2005-11-24 | 松下電器産業株式会社 | 半導体装置及びその製造方法 |
-
1996
- 1996-06-29 KR KR1019960026313A patent/KR100233557B1/ko not_active IP Right Cessation
-
1997
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- 1997-06-26 DE DE19727232A patent/DE19727232C2/de not_active Expired - Lifetime
- 1997-06-26 GB GB9713553A patent/GB2314975B/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63177453A (ja) * | 1987-01-16 | 1988-07-21 | Sony Corp | 半導体装置 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100824532B1 (ko) * | 2006-12-11 | 2008-04-22 | 동부일렉트로닉스 주식회사 | 반도체 소자 및 그의 제조방법 |
| US7629254B2 (en) | 2006-12-11 | 2009-12-08 | Dongbu Hitek Co., Ltd. | Semiconductor device |
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| Publication number | Publication date |
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