KR100257079B1 - 반도체소자 및 이의 제조방법 - Google Patents

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Abstract

본 발명은 CMOS소자와 아날로그소자가 동일기판상에 형성되는 반도체장치에 있어서, 커패시터 상부전극을 폴리실리콘으로 형성하고, 상부전극은 메탈성분의 물질로 형성하여 Voltage Coefficient특성을 개선시키는데 적당한 반도체소자 및 이의 제조방법에 관한 것으로써, 활성영역과 필드영역으로 정의된 반도체기판과, 상기 기판의 활성영역에 형성된 게이트전극 및 소오스/드레인영역과, 상기 기판의 필드영역에 형성된 필드산화막과, 상기 필드산화막상에서 도프트 폴리실리콘으로 형성된 커패시터 하부전극 및 저항과, 상기 커패시터 하부전극의 소정영역에 형성된 커패시터 유전체막과, 상기 커패시터 유전체막상에서 메탈로 형성된 커패시터 상부전극을 포함하여 구성되는 것을 특징으로 한다.

Description

반도체소자 및 이의 제조방법
본 발명은 반도체소자에 관한 것으로써 특히, 동일기판상에 CMOS소자와 아날로그소자(커패시터 및 저항)를 동시에 형성함에 있어서, 공정을 간략화시키고 소자의 특성을 개선시키는데 적당한 반도체소자 및 이의 제조방법에 관한 것이다.
일반적으로 CMOS 아날로그소자는 기판상의 활성영역에 NMOS와 PMOS를 형성하고, 필드산화막상에는 커패시터 및 저항소자를 형성함으로써 이루어진다.
이하, 종래기술에 따른 반도체소자 제조방법을 첨부도면을 참조하여 설명하기로 한다.
도 1a 내지 1e는 종래 반도체소자 제조방법을 설명하기 위한 공정단면도이다.
도 1에 도시한 바와같이 필드영역과 활성영역으로 정의된 반도체기판(11)의 필드영역에 필드산화막(12)을 형성한다.
이후, 상기 활성영역의 반도체기판(11)표면내에 문턱전압 조절용 이온주입을 실시하고, 게이트절연막(13)을 형성한다.
도 1b에 도시한 바와같이 상기 필드산화막(12)을 포함한 게이트절연막(13)상에 불순물이 도핑된 제 1 폴리실리콘층을 형성한 후 패터닝하여 모스트랜지스터의 게이트전극(14), 커패시터 하부전극(15), 그리고 저항(16)을 형성한다.
이때, 상기 게이트전극(14)은 반도체기판(11)의 활성영역에 형성되고, 상기 커패시터 하부전극(15)과 저항(16)은 상기 필드산화막(12)상에 형성된다.
그리고, 상기 저항(16)은 도 1b에서와 같이 제 1 폴리실리콘층으로 형성하지 않고, 후공정에서 형성될 커패시터 상부전극용 제 2 폴리실리콘층으로 형성하여도 무관하다.
이어, 도 1c에 도시한 바와같이 상기 게이트전극(14)을 마스크로 이용한 불순물 이온주입 공정으로 상기 게이트전극(14)양측의 기판(11)표면내에 소오스 및 드레인 불순물영역(17,17a)을 형성한다.
커패시터 하부전극(15)상에 커패시터 유전체막(18)과 커패시터 상부전극(19)을 차례로 형성한다.
이때 상기 커패시터 상부전극(19)은 상기 커패시터 하부전극(15)보다 작은 폭으로 패터닝된다.
그리고 상기 커패시터 유전체막(18)의 물질로써는 산화막, 질화막, 산화막과 질화막의 적층물 등을 사용한다.
이어서, 도 1d에 도시한 바와같이 상기 게이트전극(14), 저항(16), 그리고 커패시터 하부전극(15) 및 상부전극(19)의 양측면에 측벽(20)을 형성한다.
이때 상기 저항(16)상부에는 후에 형성될 실리사이드가 형성되지 않도록 실리사이드방지용 절연막(21)을 소정영역에 형성한다.
이어, 상기 기판(11)전면에 실리사이드 형성용 고융점금속, 예컨대 텅스텐, 티타늄 등을 형성한 후, 열처리를 실시하면 상기 게이트전극(14)의 상부 및 그 양측의 기판(11)과, 상기 커패시터 상부전극(19)의 상부와, 상기 커패시터 상부전극(19)에 의해 마스킹되지 않는 커패시터 하부전극(15)의 일부분과, 상기 저항(16)상부에 형성된 실리사이드 방지용 절연막(21)에 의해 마스킹되지 않는 저항(16)의 일부분에 실리사이드층(22)이 형성된다.
이어, 도 1e에 도시한 바와같이 상기 실리사이드층(22)을 포함한 기판(11)전면에 절연층(23)을 형성한 후, 상기 각 실리사이드층(22)의 표면이 노출되도록 콘택홀(도면에 도시되지 않음)을 형성한다.
그리고 상기 콘택홀을 매립시켜 상기 실리사이드층(22)과 연결되는 플러그(24)를 형성한다.
이후, 상기 플러그(24)를 포함한 전면에 메탈을 증착한 후 패터닝하여 메탈라인(25)을 형성하면 종래기술에 따른 반도체소자 제조공정이 완료된다.
그러나 상기와 같은 종래 반도체소자 제조방법은 다음과 같은 문제점이 있었따.
커패시터의 상, 하부전극을 불순물이 도핑된 폴리실리콘층으로 형성하기 때문에 상, 하부전극의 전압에 따른 단위 커패시턴스값의 변화폭을 나타내는 Voltage Coefficient특성이 불량하다.
따라서, 곧 아날로그소자의 특성을 저하시키는 요인으로 작용한다.
이를 개선하기 위해 도핑되는 불순물의 농도를 최대한 높게 컨트롤하면 되지만 폴리실리콘층이 불순물을 함유할 수 있는 한계가 있기 때문에 상기 특성의 개선에도 한계가 있다.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로써, 커패시터 하부전극은 도프트 폴리실리콘으로 형성하고, 상부전극은 메탈성분의 물질로 형성함으로써 Voltage Coefficient특성을 개선시키는데 적당한 반도체소자 및 이의 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 1e는 종래 반도체소자 제조방법을 설명하기 위한 공정단면도
도 2는 본 발명에 따른 반도체소자의 구조단면도
도 3a 내지 3f는 본 발명의 반도체소자 제조방법을 설명하기 위한 공정단면도
도면의 주요부분에 대한 부호의 설명
11,31 : 반도체기판 12,32 : 필드산화막
14,34 : 게이트전극 15,35 : 커패시터 하부전극
16,36 : 저항 39 : 실리사이드 방지용 절연막
41 : IMP(Inter Metal Poly) 43 : 플러그
19,43a : 커패시터 상부전극 44 : 메탈라인
상기의 목적을 달성하기 위한 본 발명의 반도체소자는 활성영역과 필드영역으로 정의된 반도체기판과, 상기 기판의 활성영역에 형성된 게이트전극 및 소오스/드레인영역과, 상기 기판의 필드영역에 형성된 필드산화막과, 상기 필드산화막상에서 도프트 폴리실리콘으로 형성된 커패시터 하부전극 및 저항과, 상기 커패시터 하부전극의 소정영역에 형성된 커패시터 유전체막과, 상기 커패시터 유전체막상에서 메탈성분의 물질로 형성된 커패시터 상부전극을 포함하여 구성되고 본 발명의 반도체소자 제조방법은 필드산화막이 형성된 반도체기판의 활성영역에 게이트전극 및 소오스/드레인영역을 형성하는 공정과, 상기 필드산화막상에 도프트 폴리실리콘으로 커패시터 하부전극과 저항을 형성하는 공정과, 상기 저항 및 커패시터 하부전극상의 소정영역에 실리사이드 방지용 절연막을 형성하는 공정과, 상기 게이트전극, 소오스/드레인영역, 그리고 상기 실리사이드 방지용 절연막이 형성되지 않은 저항 및 커패시터 하부전극상에 실리사이드층을 형성하는 공정과, 상기 커패시터 하부전극상에 형성된 실리사이드 방지용 절연막상에 메탈성분의 물질로 이루어진 커패시터 상부전극을 형성하는 공정을 포함하여 이루어지는 것을 특징으로 한다.
이하, 본 발명의 반도체소자 및 이의 제조방법을 첨부된 도면을 참조하여 설명하면 다음과 같다.
도 2는 본 발명에 따른 반도체소자의 구조단면도이다.
도 2에 도시한 바와같이 반도체기판(31)과, 상기 기판(31)의 활성영역에 형성된 게이트전극 및 소오스/드레인 불순물영역(37,37a)과, 상기 기판(31)의 필드영역에 형성된 필드산화막(32)상에 소정영역에 형성된 저항(36)과, 상기 필드산화막(32)상의 소정영역에 도프트 폴리실리콘층으로 형성된 커패시터 하부전극(35)과, 상기 커패시터 하부전극(35)과, 실리사이드 방지용 절연막(39)을 사이에 두고 메탈성분의 물질로 형성된 커패시터 상부전극(43a)을 포함하여 구성된다.
여기서, 상기 저항(36)상부의 소정영역에도 상기 실리사이드 방지용 절연막(39)이 구성된다.
도 3a 내지 3f는 본 발명의 반도체소자 제조방법을 설명하기 위한 공정단면도이다.
도 3a에 도시한 바와같이 필드영역과 활성영역으로 정의된 반도체기판(31)의 필드영역에 필드산화막(32)을 형성한다.
이어, 활성영역의 반도체기판(31)표면내에 문턱전압 조절용 이온주입을 실시한 후, 게이트절연막(33)을 형성한다.
도 3b에 도시한 바와같이 상기 필드산화막(32)을 포함한 기판(31)전면에 제 1 폴리실리콘층을 형성한 후, 선택적으로 제거하여 모스(MOS)트랜지스터의 게이트전극(34), 커패시터 하부전극(35), 그리고 저항(36)을 형성한다.
이때, 상기 게이트전극(34)은 활성영역의 기판(31)상에 형성되고, 상기 커패시터 하부전극(35)과 저항(36)은 상기 필드산화막(32)상에 형성된다.
도 3c에 도시한 바와같이 상기 게이트전극(34)을 마스크로 이용한 불순물 이온주입 공정으로 상기 게이트전극(34)양측의 기판(31)표면내에 소오스 및 드레인 불순물영역(37,37a)을 형성한다.
이후, 상기 게이트전극(34), 커패시터 하부전극(35) 및 저항(36)의 양측면에 측벽(38)을 형성한다.
그리고 상기 게이트전극(34)을 포함한 기판(31)전면에 실리사이드 방지용 절연막(39)을 형성한다.
이때 상기 실리사이드 방지용 절연막(39)은 커패시터의 유전체막으로도 사용된다.
상기 실리사이드 방지용 절연막(39)을 형성한 후, 선택적으로 제거하여 상기 커패시터 하부전극(35)의 중앙부와, 상기 저항(36)의 중앙부에만 남긴다.
이후, 상기 실리사이드 방지용 절연막(39)을 포함한 기판(31)전면에 실리사이드 형성용 금속을 형성한 후 열처리한다.
여기서, 상기 실리사이드 형성용 금속에는 텅스텐(W), 코발크(Co), 티타늄(Ti)등이 있다.
그리고, 미반응된 실리사이드 형성용 금속을 제거하면 실리콘과 금속간의 계면에 실리사이드층(40)이 형성된다.
이때, 상기 실리사이드 방지용 절연막(39)이 형성된 부분은 실리사이드층이 형성되지 않는다.
이어, 도 3d에 도시한 바와같이 상기 실리사이드층(40)을 포함한 기판(31)전면에 IMP(Inter Metal/Poly)용 절연막(41)을 두껍게 형성한다.
그리고, 도 3e에 도시한 바와같이 IMP용 절연막(41)을 선택적으로 제거하여 상기 커패시터 하부전극(35)상에 형성된 실리사이드 방지용 절연막(39) 및 상기 실리사이드층(40)이 노출되도록 콘택홀(42)을 형성한다.
이때 상기 게이트전극(34)상의 실리사이드층(40)은 노출시키지 않는다.
이어, 도 3f에 도시한 바와같이 상기 콘택홀(42)을 매립시켜 플러그(43)를 형성함과 동시에 커패시터 상부전극(43a)을 형성한다.
여기서, 상기 플러그(43)는 폴리실리콘 성분이 아닌 메탈성분인 물질을 사용한다.
이후, 상기 커패시터 상부전극(43a) 및 플러그(43)를 포함한 IMP용 절연막(41)상에 메탈을 증착한 후 선택적으로 제거하여 메탈라인(44)을 형성한다.
즉, 상기 커패시터 상부전극(43a)은 폴리실리콘층으로 형성하는 것이 아니라 플러그(43)형성물질인 메탈성분의 물질을 이용한다.
이상 상술한 바와같이 본 발명의 반도체소자 및 이의 제조방법은 다음과 같은 효과가 있다.
첫째, 커패시터 상부전극을 형성하기 위한 별도의 공정이 수행하지 않고, 메탈성분의 물질을 커패시터 상부전극으로 사용하기 때문에 Voltage Coefficient특성을 개선시킨다.
둘째, 커패시터 유전체막을 실리사이드 방지용 절연막으로 사용하기 때문에 별도의 실리사이드 방지용 절연막을 형성할 필요가 없으므로 공정을 간략화시킨다.

Claims (6)

  1. 활성영역과 필드영역으로 정의된 반도체기판과,
    상기 기판의 활성영역에 형성된 게이트전극 및 소오스/드레인영역과,
    상기 기판의 필드영역에 형성된 필드산화막과,
    상기 필드산화막상에서 도프트 폴리실리콘으로 형성된 커패시터 하부전극 및 저항과,
    상기 커패시터 하부전극의 소정영역에 형성된 커패시터 유전체막과,
    상기 커패시터 유전체막상에서 메탈성분의 물질로 형성된 커패시터 상부전극을 포함하여 구성되는 것을 특징으로 하는 반도체소자.
  2. 제 1 항에 있어서,
    상기 커패시터 유전체막은 실리사이드 방지용 절연막으로도 사용되는 것을 특징으로 하는 반도체소자.
  3. 제 1 항에 있어서,
    상기 게이트전극과 소오스 및 드레인영역, 상기 커패시터 유전체막이 형성되지 않은 커패시터 하부전극, 그리고 실리사이드 방지용 절연막이 형성되지 않은 저항상에 실리사이드층이 더 구비되는 것을 특징으로 하는 반도체소자.
  4. 필드산화막이 형성된 반도체기판의 활성영역에 게이트전극 및 소오스/드레인영역을 형성하는 공정과,
    상기 필드산화막상에 도프트 폴리실리콘으로 커패시터 하부전극과 저항을 형성하는 공정과,
    상기 저항 및 커패시터 하부전극상의 소정영역에 실리사이드 방지용 절연막을 형성하는 공정과,
    상기 게이트전극, 소오스/드레인영역, 그리고 상기 실리사이드 방지용 절연막이 형성되지 않은 저항 및 커패시터 하부전극상에 실리사이드층을 형성하는 공정과,
    상기 커패시터 하부전극상에 형성된 실리사이드 방지용 절연막상에 메탈성분의 물질로 이루어진 커패시터 상부전극을 형성하는 공정을 포함하여 이루어지는 것을 특징으로 하는 반도체소자 제조방법.
  5. 제 4 항에 있어서,
    상기 실리사이드 방지용 절연막은 상기 커패시터 하부전극과 상부전극 사이의 유전체막으로 사용되는 것을 특징으로 하는 반도체소자 제조방법.
  6. 제 4 항에 있어서,
    상기 커패시터 상부전극을 형성하는 공정은,
    상기 실리사이드층이 형성된 기판 전면에 IMP용 절연막을 형성하는 공정과,
    상기 커패시터 하부전극상에 형성된 실리사이드 방지용 절연막과 상기 실리사이드층이 노출되도록 IMP용 절연막을 선택적으로 제거하여 콘택홀을 형성하는 공정과,
    상기 콘택홀에 메탈성분의 물질을 매립하여 플러그 및 커패시터 상부전극을 형성하는 공정을 더 포함하는 것을 특징으로 하는 반도체소자 제조방법.
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