KR0167274B1 - 씨모스 아날로그 반도체장치와 그 제조방법 - Google Patents

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Abstract

본 발명은 씨모스 아날로그 반도체장치와 그 제조방법에 관한 것으로, 특히 단순한 공정으로 상기 반도체장치의 메탈 스텝커버리지를 개선하고 원료잔류율을 향상시킨 씨모스 아날로그 반도체장치와 그 제조방법에 관한 것이다. 실리콘기판에 불순물을 확산시켜 형성한 더블웰에 각각 n형 모스 전계효과트랜지스터와 p형 모스 전계효과트랜지스터가 형성되어 이루어지는 씨모스소자와, 상기 씨모스소자의 일측에 있는 필드산화막위에 형성된 커패시터(Capacitor) 및 저항소자(Resister)를 구비하여 형성되는 씨모스 아날로그 반도체장치에 있어서, 씨모스소자를 구성하는 게이트와 캐패시터를 구성하는 하부전극 및 캐패시터산화막 등을 형성한 후, 상기 결과물위에 제2폴리실리콘을 증착하고 이를 선택산화함으로써, 캐패시터의 상부전극과 저항 및 각각의 콘택트와 도전층 등의 도전영역은 산화되지 않은 폴리실리콘으로 형성하고, 절연 및 평탄화층은 폴리실리콘의 산화물로 형성하는 것을 요지로 한다.

Description

씨모스 아날로그 반도체장치와 그 제조방법
제1도는 종래 기술에 따른 씨모스 아날로그 반도체장치의 단면도.
제2도는 제1도에 도시된 단면도에서 캐패시터의 하부전극과 접촉하는 콘택트를 확대 도시한 단면도.
제3도의 (a) 내지 (d)는 종래 씨모스 아날로그 반도체장치의 제조방법을 설명하기 위한 공정수순도.
제4도는 본 발명에 따른 씨모스 아날로그 반도체장치의 단면도.
제5도는 제4도에 도시된 단면도에서 캐패시터의 하부전극과 접촉하는 콘택트를 확대 도시한 단면도.
제6도의 (a) 내지(e)는 본 발명에 따른 씨모스 아날로그 반도체장치의 제조방법을 설명하기 위한 공정수순도.
* 도면의 주요부분에 대한 부호의 설명
201 : 실리콘기판 202 : 제1웰(p형 웰)
203 : 제2웰(n형 웰) 204 : 필드산화막
207 : 게이트산화막 211, 212, 213 : 제1폴리실리콘
221, 222, 223 : 실리사이드 230-234 : 제1산화막
240- 246 : 제2폴리실리콘 247 : 제2폴리실리콘산화물
251-258 : 씨모스소자의 소오스/드레인
280 : 알루미늄막 290 : 질화막
본 발명은 씨모스 아날로그 반도체장치와 그 제조방법에 관한 것으로, 특히 폴리실리콘을 선택산화하여 상기 반도체장치의 도전영역과 절연영역을 동시에 형성함으로써, 단순한 공정으로 상기 반도체장치의 메탈 스텝 커버리지(Step Coverage)를 개선하고 원료잔류율을 향상시킨 씨모스 아날로그 반도체장치와 그 제조방법에 관한 것이다.
제1도는 종래 기술에 의한 씨모스(,Complimentary Metal Oxide Semiconductor; cMOS) 아날로그 반도체 장치의 단면도로서, 이에 도시된 바와 같이 일반적인 씨모스 아날로그 반도체장치는 실리콘기판(101)에 불순물을 확산시켜 형성한 더블웰(Double Well; 102, 103)에 각각 n형 모스 전계효과트랜지스터(이하, n형 MOS FET라 한다)가 형성되어 이루어지는 씨모스소자와, 상기 씨모스소자의 일측에 있는 필드산화막(104)위에 형성된 캐패시터(Capacitor) 및 저항소자(Resister; 미도시)로 형성된다.
상기 p형 웰위에 형성되는 n형 MOS FET는 웰안의 좌, 우측 상단에 형성된 LDD영역(Lighitly Doped Drain; 151, 152)을 포함한 제1소오스/드레인(151-154)과, 상기 웰위에 형성된 게이트산화막(107)과, 그 위에 제1폴리실리콘(111)과 실리사이드(121)의 적층구조로 형성된 제1게이트와, 상기 제1게이트(111, 121)의 측면에 형성된 측벽(160)과, 상기 결과물위에 저온 성장 산화막(Low Temperature Oxide; 이하 'LTO'라 한다)과 인-붕소 유리막(Boro Phosphosilicate Glass; 이하 'BPSG'라 한다)이 순차적으로 증착되어 형성된 배선절연층(170)과, 상기 제1소오스/드레인 위의 배선절연층(170)을 각각 관통하여 그 제1소오스/드레인(153,154)과 각각 콘택트를 형성함과 아울러 전극배선을 형성하는 알루미늄막(180)으로 이루어진다. 그리고, 상기 n형 웰위에 형성되는 p형 MOS FET는 상기 n형 MOS FET에 대응하여 구성된다.
한편, 소정의 필드산화막(104)위에 형성되는 캐패시터(Capacitor)와 저항소자(Resister)는 상기 필드산화막(104)위에 제1폴리실리콘(113)과 실리사이드(123)의 적층구조로 형성된 하부전극과, 상기 하부전극(113, 123)위의 일부영역에 형성된 캐패시터산화막(130)과, 상기 캐패시터산화막(130)위에 형성된 상부전극(140)과, 상기 결과물위에 LTO막과 BPSG막이 순차적으로 증착되어 형성된 배선절연층(170)과, 상기 배선절연층(170)을 관통하여 상부전극이 형성되지 않은 하부전극의 실리사이드(123)와 콘택트를 형성함과 아울러 전극배선을 형성하는 하부전극배선 알루미늄막(180)과; 상기 캐패시터의 상부전극(140)위에 형성된 저항소자(미도시)와; 상기 저항소자 위에서 그 저항과 콘택트를 형성함과 아울러 전극배선을 형성하는 상부 전극배선 알루미늄막(180)을 구비하여 이루어진다. 이 때, 상기 상부전극(140)과 저항소자(미도시)는 제2폴리실리콘층으로 형성되고, 상기 하부전극의 실리사이드(123)위와 저항위에 형성된 알루미늄막(180)은 동일한 공정으로 형성된 전극배선이다.
한편, 상기와 같이 구성된 씨모스 아날로그 반도체장치의 제조방법에 대해서 첨부한 제3도의 (a) 내지 (d)를 참조하여 상세히 설명하면 다음과 같다.
먼저, 제3도의 (a)에 도시된 바와 같이 실리콘기판(101)에 p형 및 n형의 도판트를 주입하여 더블웰(제1웰; 102, 제2웰; 103) 구조의 씨모스 소자 형성영역을 정의한 후, 상기 p형 웰(102)과 n형 웰(103)의 접합부의 상부와 더블웰영역을 제외한 실리콘기판(101)위에 필드산화막(104)을 형성하여 소자분리영역을 정의한다. 이 후, 제1웰(102)과 제2웰(103)위에 게이트산화막(107)을 형성한 다음 제1웰(102)과 제2웰(103) 및 필드산화막(104)을 포함한 상기 결과물위에 제1폴리실리콘(111-113)과 실리사이드(121-123)를 순차적으로 증착한다. 그리고 상기 제1폴리실리콘(111-113)과 실리사이드(121-123)에 대하여 포토리소그래피공정을 적용하여 제1게이트(111, 121)와 제2게이트(112, 122) 및 제2웰(103)의 우측에 있는 필드산화막(104)위에 캐패시터의 하부전극(113, 123)을 형성한다.
이 후, 제3도의 (b)에 도시된 바와 같이 캐패시터의 하부전극(113, 123)를 포함한 상기 결과물위에 유전체로 이용되는 제1산화막(130)과 제2폴리실리콘층(140)을 순차적으로 증착한 후, 패터닝하여 캐패시터를 구성하는 캐패시터유전체(130)와 상부전극(140)을 형성한다. 이 때, 상기 제2폴리실리콘으로 저항소자(미도시)을 형성하게 된다.
이와 같이, 상기 캐패시터유전체(130)과 상부전극(140) 및 저항을 형성하는 공정은 제1폴리실리콘층과 실리사이드막으로 제1게이트(111, 121)와 제2게이트(112, 122) 및 캐패시터 하부전극(113, 123)을 형성하는 방법과 동일하다. 즉, 제1산화막(130)과 제2폴리실리콘(140)을 소자 전면에 순차적으로 증착한 후, 상기 캐패시터 유전체(130)와 상부전극(140) 및 저항소자만 남고 제거되도록 패터닝함으로써 형성한다. 한편, 상기 캐패시터유전체(130)과 상부전극(140)은 하부전극(113, 123)보다 작은 치수로 형성되는데, 이는 하부전극(113, 123)의 콘택트영역을 확보하기 위한 것이다.
그리고, 제3도의 (c)에 도시된 바와 같이 셀프얼라인방식을 이용하여 다수의 레지스트공정과 측벽(160)형성공정을 수행함으로써, p형 웰(102)에는 엘디디(LDD) 구조를 갖는 n형 소오스/드레인영역(151-154)을 형성하고 n형 웰(103)에는 엘디디 구조를 갖는 p형의 소오스/드레인영역(155-158)을 형성한다
이어서, 제3도의 (d)에 도시된 바와 같이 상기 공정에 의한 결과물위에 표면의 평탄화 및 절연을 위하여 LTO막(170 하부)과 BPSG막(170 상부)를 순차적으로 증착한 후, 포토레지스트 공정으로 상기 LTO막(170 하부)과 BPSG막(170 상부)에 콘택트패턴을 형성하고, 이어서 알루미늄막(180)을 증착한 다음 선택식각하여 알루미늄배선패턴(180)을 형성한다. 따라서, 상기 제1도에 도시된 씨모스(cMOS) 아날로그 반도체장치를 완성한다.
상기와 같은 제조방법으로 형성된 씨모스(cMOS) 아날로그 반도체장치에 있어서, 서브 미크론(Sub- Micron)급으로 고미세화되는 추세에 따라 콘택트 사이즈의 축소는 어스펙트 비(Aspect Ratio)가 증가하게 되고, 이에 따라 제1도에 도시된 다수의 콘택트중에서 임의의 하나(캐패시터의 하부전극에 접속되는 콘택트영역)를 확대 도시한 제2도에 도시한 바와 같이 콘택트홀을 중심으로 소자위에 증착된 배선금속막(180)은 콘택트홀 내부에서 균일하게 증착되지 않아 메탈의 스텝커버리지(Step Coverage)가 불량하게 된다. 따라서, 단선불량 및 크랙(Crack)이 발생하여 상기 반도체장치의 수율 및 신뢰성에 대해서 불리한 영향을 미치게 되는 문제점이 있었다.
한편, 상기와 같은 문제점을 해결하기 위하여 최근에는 선택적 CVD법을 이용하고 있으나 이는 공정이 복잡하고 고가의 장비가 소요되는 문제점이 있다.
이에 따라 본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 제안된 것으로, 반도체장치의 스텝 커버리지를 향상시켜 소자의 특성열화를 방지하고 수율 및 원료잔류율을 향상시키는 씨모스(cMOS) 아날로그 반도체장치와 그 제조방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위하여 본 발명에 따른 씨모스 아날로그 반도체장치는 실리콘기판에 불순물을 확산시켜 형성한 더블웰에 각각 n형 모스 전계효과트랜지스터와 p형 모스 전계효과트랜지스터가 형성되어 이루어지는 씨모스소자와, 상기 씨모스소자의 일측에 있는 필드산화막위에 형성된 캐패시터(Capacitor) 및 저항소자(Resister)를 구비하여 형성된다.
상기 더블웰 구조의 씨모스소자는 p형 웰에는 n형 MOS FET를 형성하고 n형 웰에는 p형 MOS FET를 형성하여 이루어지는 것으로, 상기 n형 MOS FET 및 p형 MOS FET는 각각 소오스/드레인과; 게이트산화막과; 제1폴리실리콘과 실리사이드의 적층구조인 게이트와; 상기 결과물위에 형성된 제1절연층과; 상기 결과물위에 제2폴리실리콘산화물로 형성된 제2절연층과; 상기 제1절연층과 제2절연층을 관통하여 소오스/드레인과 콘택트를 형성함과 아울러 도전층을 이루는 제2폴리실릴콘배선과; 상기 제2폴리실리콘배선과 콘택트를 형성함과 아울러 도전층을 형성하는 금속배선을 구비하여 이루어진다.
한편, 상기 씨모스소자의 일측에 있는 필드산화막위에 형성되는 저항소자(Resister)와 캐패시터(Capaciter)는 상기 필드산화막위에 제1폴리실리콘과 실리사이드의 적층구조로 형성된 하부전극과; 상기 하부전극위의 일부분에 형성된 캐패시터유전체와; 제2폴리실리콘으로 형성된 것으로, 캐패시터유전체위에 형성된 상부전극 및 저항과; 상기 하부전극위의 일부영역에 종방향으로 형성된 콘택트홀의 하부에서 하부전극과 콘택트를 형성함과 아울러 도전층을 이루는 제2폴리실리콘배선과; 상기 제2폴리실리콘배선과 콘택트를 형성함과 아울러 도전층을 이루는 하부전극금속배선과; 상기 상부전극위에 형성된 저항과 콘택트를 형성함과 아울러 도전층을 이룸으로써, 상부전극의 전극배선을 형성하는 상부전극금속배선과; 제2폴리실리콘산화물로 형성된 것으로, 상기 결과물위에 형성된 제2절연층을 구비하여 이루어진다.
또, 상기와 같은 목적을 달성하기 위한 본 발명에 따른 씨모스 아날로그 반도체장치의 제조방법은 실리콘기판에 더블웰 구조의 소자형성영역과 필드산화막이 형성된 소자분리영역이 정의되고, 상기 더블웰을 구성하는 제1웰과 제2웰위에 게이트산화막을 형성한 후 제1폴리실리콘 및 실리사이드를 소자 전면에 순차적으로 적층하여 포토리소그래피 공정을 실행함으로써, 제1웰 및 제2웰에는 각각 제1게이트와 제2게이트를, 필드산화막위에는 캐패시터의 하부전극을 형성하는 공정과; 상기 제1웰 및 제2웰에 각각 제1저농도 소오스/드레인과 제2저농도 소오스/드레인을 형성하는 공정과; 상기 소자의 전면에 제1산화막을 증착한 후 상기 제1산화막을 패터닝하여 캐패시터유전체와 제1절연층을 형성하는 공정과; 상기 결과물위에 제2폴리실리콘과 질화막을 순차적으로 증착한 후 상기 질화막에 패턴을 형성하고, 이어 상기 질화막패턴을 이용하여 제2폴리실리콘을 선택적으로 산화한 후 이를 전면식각하여 평탄화하는 공정과; 상기 선택산화 공정에서 산화되지 않은 콘택트영역의 폴리실리콘을 통해 고농도이온을 주입하여 제1웰에는 제1고농도 소오스/드레인을 형성하고, 제2웰에는 제2고농도 소오스/드레인을 형성하는 공정과; 상기 결과물위에 금속막을 증착한 후 패터닝하여 금속배선패턴을 형성하는 공정을 구비하여 이루어지는 것을 특징으로 한다.
상기에서 선택산화를 위한 질화막패턴은 각각의 소오스/드레인과 콘택트를 형성하는 영역과 캐패시터의 상부전극 및 저항소자를 형성하는 영역을 제외한 모든영역을 산화하기 위한 패턴이다.
한편, 상기 제1, 2소오스/드레인을 형성한 후 금속막을 증착하고 이를 패터닝하여 금속배선패턴을 형성하는 공정은, 상기 제1, 2고농도 소오스/드레인을 형성한 후 그 결과물위에 제3절연막을 증착하는 단계와; 상기 제3절연막을 패터닝하여 콘택트홀을 형성하는 단계와; 상기 결과물위에 금속막을 증착한 후 패터닝하여 금속배선패턴을 형성하는 단계를 포함하여 이루어지도록 할 수도 있다.
상기와 같은 제조방법은 씨모스 아날로그 반도체장치에만 국한하지 않고 선택산화공정으로 도전영역과 절연영역을 동시에 형성하는 모든 공정에 적용된다.
이하, 본 발명에 따른 바람직한 실시예를 제4도 내지 제6도를 참조하여 상세히 설명한다.
먼저, 제4도는 본 발명에 따른 씨모스 아날로그 반도체장치의 단면도로서, 이에 도시한 바와 같이 씨모스 아날로그 반도체장치는 실리콘기판(201)에 불순물을 확산시켜 형성한 더블웰(202, 203)에 각각 n형 모스 전계효과트랜지스터와 p형 모스 전계효과 트랜지스터가 형성되어 이루어지는 씨모스소자와, 상기 씨모스소자의 일측에 있는 필드산화막(204)위에 형성된 캐패시터(Capacitor) 및 저항소자(Resister; 미도시)가 구비되어 형성한다.
상기 더블웰 구조의 씨모스소자는 p형 웰(제1웰; 202)에는 n형 MOS FET를 형성하고 n형 웰(제2웰; 203)에는 p형 MOS FET를 형성하여 이루어지는 것으로, 상기 p형 웰(제1웰; 202)에 형성되는 n형 MOS FET는 LDD구조를 갖는 n형의 제1소오스/드레인(251-254)과; 상기 제1웰(202)위에 형성된 게이트산화막(207)과; 상기 게이트산화막(207)위에 형성된 것으로 제1폴리실리콘(211)과 실리사이드(221)의 적층구조인 제1게이트(211, 221)와; 상기 결과물위에 제1산화막(230)을 증착한 후 패터닝하여 형성한 것으로, 제1게이트(211, 221)의 상단면 및 측면과 필드산화막(204)위에 형성된 제1절연층(231, 234)과; 상기 결과물위에 제2폴리실리콘(240)을 증착한 후 선택산회시켜 형성한 것으로, 상기 제1절연층(231, 234)위에 형성된 제2절연층(247)과; 상기 제1절연층(231, 234)과 제2절연층(247)을 관통하는 구조로 형성된 것으로, 상기 제1소오스/드레인(251-254)과 콘택트를 형성함과 아울러 도전층을 형성하는 제2폴리실리콘배선(241, 242)과; 상기 결과물위에 알루미늄막(280)을 증착한 후 패터닝하여 형성한 것으로, 제2폴리실리콘배선(241, 242)과 콘택트를 형성함과 아울러 도전층을 이루는 알루미늄배선(280)으로 이루어진다.
그리고 n형 웰(제2웰; 203)에 형성되는 p형 MOS FET는 상기 n형 MOS FET와 대응하여 구성된다. 즉, n형의 제1소오스/드레인(251-254)은 p형의 제2소오스/드레인(255-258)으로, 제1게이트(211, 221)는 제2게이트(212, 222)로, 기타 다른 소자는 이에 대응하도록 형성한다.
한편, 상기 씨모스소자의 일측에 있는 필드산화막(204)위에 형성되는 저항소자(Resister)와 캐패시터(Capaciter)는 상기 필드산화막(204)위에 제1폴리실리콘(213)과 실리사이드(223)의 적층구조로 형성된 하부전극과; 상기 결과물사이에 제1산화막(230)을 증착한 후 패터닝하여 형성한 것으로, 상기 하부전극(213, 223)위의 일부영역에 형성된 캐패시터유전체(233) 및 하부전극(213, 223)의 예지부와 측면에 형성된 제1절연층(234)과; 상기 캐패시터유전체(233)위에 증착된 제2폴리실리콘(240)으로 형성된 상부전극(246)과; 상기 상부전극(246)위에 형성된 저항(미도시)과; 상기 하부전극(213, 223)위의 일부영역(상부전극이 형성되지 않은 영역)에서 그 하부전극과 콘택트를 형성함과 아울러 도전층을 이루는 제2폴리실리콘배선(245)과; 제2폴리실리콘의 산화물로 형성된 것으로, 상기 제2폴리실리콘배선(245)과 제2폴리실리콘상부전극(246) 및 하부전극(213, 223) 등의 도전성소자를 전기적으로 절연하는 제2절연막(247)과; 상기 제2폴리실리콘배선(245)과 상부전극(246)위에서 콘택트를 형성함과 아울러 도전층을 이루는 알루미늄배선(280)으로 이루어진다. 이 때, 상기 하부전극(213, 223)위에 제2폴리실리콘상부전극(246)과 그 하부전극(213, 223)의 콘택트 및 배선(245, 280)이 형성되기 때문에 상부전극(246)의 치수가 하부전극(213, 223)보다 작게 형성된다.
또, 제5도는 제4도에 도시된 다수의 콘택트 및 배선중에서 임의의 하나 (캐패시터의 하부전극(213, 223)에 접속되는 콘택트영역)를 확대 도시한 단면도로서, 이에 도시된 바와 같이 하부전극(213, 223)위에서 이 하부전극상단의 실리사이드(223)와 콘택트를 형성함과 아울러 도전층을 이루는 제2폴리실리콘배선(245)과; 상기 제2폴리실리콘배선(245)위에서 이와 콘택트를 형성함과 아울러 도전층을 이루는 알루미늄배선(280)과; 상기 제2폴리실리콘배선(245)과 알루미늄배선(280)을 이웃하는 소정의 도전성소자와 전기적으로 절연하는 것으로, 제2폴리실리콘산화물로 형성된 제2절연막(247)을 구비하여 콘택트영역을 형성한다. 따라서, 상기 콘택트 및 배선은 하부전극의 실리사이드(223)와 제2폴리실리콘(245)이 접촉하여 형성된 제1콘택트와, 상기 제2폴리실리콘(245)과 알루미늄배선(280)이 접촉하여 형성된 제2콘텍트가 형성됨으로써, 알루미늄배선(280)이 하부전극의 실리사이드(223)와 직접 콘택트를 형성하지 않고 그 사이에 제2폴리실리콘이 놓이게 되어 하부전극/제2폴리실리콘/배선금속의 콘택트가 형성된다.
한편, 본 발명에 따른 바람직한 실시예를 공정수순도로 도시한 제6도의 (a) 내지 (e)를 참조하여 상세히 설명하면 다음과 같다.
먼저, 제6도의 (a)에 도시된 바와 같이 실리콘기판(201)에 제1웰(202)과 제2웰(203)을 형성하여 씨모스소자형성영역을 정의하고 필드산화막(204)을 형성하여 소자분리영역(캐패시터형성영역을 포함)을 정의한 후, 제1웰(202)과 제2웰(203)위에 각각 게이트산화막(207)을 형성하고, 이 후 제1폴리실리콘 및 실리사이드를 상기 결과물위에 순차적으로 증착한 후, 이에 포토리소그래피공정을 적용한 제1웰(202)위에는 제1게이트(211, 221)/제2웰(203)위에는 제2게이트(212, 222)/캐패시터형성영역의 필드산화막(204)위에는 캐패시터의 하부전극(213, 223)을 동시에 형성한다. 이어서, 상기 결과물에 이온주입공정을 적용함으로써, 제1웰(202)에는 제1저농도 소오스/드레인(251,252)/제2웰(203)에는 제2저농도 소오스/드레인영역(255, 256)을 형성한다.
이 후, 제5도의 (b)에 도시된 바와 같이 상기 결과물위에 제1산화막(230)을 증착한 후, 제5도의 (c)에 도시된 바와 같이 상기 제1산화막(230)에 콘택트패턴을 형성하고, 이어서 상기 결과물위에 제2폴리실리콘(240)과 질화막(290)을 순차적으로 증착한다. 이 때, 상기 콘택트패턴은 콘택트영역에 개구부를 형성함으로써, 캐패시터의 하부전극(223)위에는 캐패시터유전체(233)를 형성하고 제1게이트(211, 221)와 제2게이트(212, 222), 필드산화막(204), 캐패시터 하부전극(213, 223)의 에지부와 측면등에는 제1절연층(231, 232, 234)을 형성한다.
그리고, 제5도의 (d)에 도시된 바와 같이 상기 질화막(290)에 소정의 패턴을 형성하여 상기 제2폴리실리콘(240)을 선택적으로 산화하고, 상기 선택산화가 된 제2폴리실리콘(240)을 전면식각하여 평탄화한다. 이 때, 상기 패턴은 콘택트영역(241-245)과 캐패시터의 상부전극영역(246)은 산화되지 않아 도전층으로 남고, 기타 영역은 산화시켜 상기 도전층(241-246) 및 게이트(제1게이트, 제2게이트)와 기타 도전층 등을 서로간에 전기적으로 절연하는 제2절연층(247)이 형성된다.
이어서, 제5도의 (e)에 도시된 바와 같이 상기 선택산화 공정에서 산화되지 않은 제2폴리실리콘으로 형성된 씨모스소자의 콘택트영역(241-244)을 통하여 고농도 이온을 주입한 후 어닐(Anneal)함으로써, n형 MOS FET에는 n형의 제1고농도 소오스/드레인(253, 254)을 형성하고 p형 MOS FET에는 제2고농도 소오스/드레인(257, 258)을 형성한다. 이 후, 상기 결과물위에 알루미늄막(280)을 증착한 후 패터닝하여 전극배선패턴(280)을 형성한다.
따라서, 상기 제6도의 (a) 내지 (e)의 공정을 실시하여 형성한 씨모스 아날로그 반도체장치는 제4도에 도시된 바와 같다.
이상 설명한 바와 같이 본 발명에 따르면, 씨모스소자를 구성하는 게이트와 캐패시터를 구성하는 하부전극 및 캐패시터산화막 등을 형성한 후, 상기 결과물위에 제2폴리실리콘을 증착하고 이를 선택산화함으로써, 캐패시터의 상부전극과 저항 및 각각의 콘택트와 도전층 등의 도전영역은 산화되지 않은 폴리실리콘으로 형성하고, 절연 및 평탄화층은 폴리실리콘의 산화물로 형성하게 되어, 제조공정이 단순하면서도 콘택트홀영역의 메탈 스텝커버리지(Step Coverage)를 개선하고 원료잔류율을 향상시킨 씨모스 아날로그 반도체장치와 그 제조방법을 제공한다.

Claims (10)

  1. 실리콘기판에 불순물을 확산시켜 형성한 더블웰에 각각 n형 모스전계효과트랜지스터와 p형 모스 전계효과트랜지스터가 형성되어 이루어지는 씨모스소자와. 상기 씨모스소자의 일측에 있는 필드산화막위에 형성된 캐패시터(Capacitor) 및 저항소자(Resister)를 구비하여 형성되는 씨모스 아날로그 반도체장치에 있어서, 상기 n형 모스 전계효과트랜지스터는 소오스/드레인과; 게이트산화막과; 게이트와; 제1절연층과; 제2절연층과; 상기 소오스/드레인과 콘택트를 형성하는 제2폴리실리콘과; 상기 제2폴리실리콘과 콘택트를 형성함과 아울러 도전층을 형성하는 금속배선을 구비하여 이루어지는 것을 특징으로 하고, 상기 p형 모스 전계효과트랜지스터는 상기 n형 모스 전계효과 트랜지스터에 상응하도록 형성되는 것을 특징으로 하며, 상기 캐패시터 및 저항소자는 필드산화막위에 형성된 하부전극과; 상기 하부전극위의 일부분에 형성된 캐패시터유전체와; 캐패시터유전체위에 형성된 상부전극 및 저항과; 상기 하부전극과 콘택트를 형성함과 아울러 도전층을 이루는 제2폴리실리콘과; 상기 제2폴리실리콘과 콘택트를 형성함과 아울러 도전층을 이루는 하부전극금속배선과; 상기 상부전극위에 형성된 저항과 콘택트를 형성함과 아울러 도전층을 이루는 상부전극배선과; 상기 도전성소자를 절연하는 제1절연층 및 제2절연층을 구비하여 이루어지는 것을 특징으로 하는 씨모스 아날로그 반도체장치.
  2. 제1항에 있어서, 상기 씨모스 소자의 제1절연층과 캐패시터 소자의 유전체 및 제1절연층은 동일한 절연체로 구성하는 것을 특징으로 하는 씨모스 아날로그 반도체장치.
  3. 제1항 또는 제2항에 있어서, 제1절연층은 산화막(SiO2)으로 구성하는 것을 특징으로 하는 씨모스 아날로그 반도체장치.
  4. 제1항 또는 제2항에 있어서, 제2절연층은 폴리실리콘산화물로 구성하는 것을 특징으로 하는 씨모스 아날로그 반도체장치.
  5. 제1항 또는 제2항에 있어서, 소오스/드레인 및 캐패시터의 하부전극과 콘택트를 형성함과 아울러 도전층을 형성하는 제2폴리실리콘은 제1절연층과 제2절연층으로 포위되어 형성되는 콘택트홀의 하부에만 형성되는 것을 특징으로 하는 씨모스 아날로그 반도체장치.
  6. 제1항 또는 제2항에 있어서, 소오스/드레인 및 캐패시터의 하부전극과 콘택트를 형성함과 아울러 도전층을 형성하는 제2폴리실리콘은 제1절연층과 제2절연층으로 포위되어 형성되는 콘택트홀의 전체에 형성되는 것을 특징으로 하는 씨모스 아날로그 반도체장치.
  7. 실리콘기판에 더블웰 구조의 소자형성영역과 필드산화막이 형성된 소자분리영역이 정의되고, 상기 더블웰을 구성하는 제1웰과 제2웰 위에 게이트산화막을 형성한 후 제1폴리실리콘 및 실리사이드를 소자 전면에 순차적으로 적층하여 포토리소그래피 공정을 실행함으로써, 제1웰 및 제2웰에는 각각 제1게이트와 제2게이트를, 필드산화막위에는 캐패시터의 하부전극을 형성하는 공정과; 상기 제1웰 및 제2웰에 각각 제1저농도 소오스/드레인과 제2저농도 소오스/드레인을 형성하는 공정과; 상기 소자의 전면에 제1산화막을 증착한 후 상기 제1산화막을 패터닝하여 캐패시터유전체와 제1절연층을 형성하는 공정과; 상기 결과물위에 제2폴리실리콘과 질화막을 순차적으로 증착한 후 상기 질화막에 패턴을 형성하고, 이어 상기 질화막패턴을 이용하여 제2폴리실리콘을 선택적으로 산화한 후 이를 전면식각하여 평탄화하는 공정과; 상기 선택산화 공정에서 산화되지 않은 콘택트영역의 폴리실리콘을 통해 고농도이온을 주입하여 제1웰에는 제1고농도 소오스/드레인을 형성하고, 제2웰에는 제2고농도 소오스/드레인을 형성하는 공정과; 상기 결과물위에 금속막을 증착한 후 패터닝하여 금속배선패턴을 형성하는 공정을 구비하여 이루어지는 것을 특징으로 하는 씨모스 아날로그 반도체장치의 제조방법.
  8. 제7항에 있어서, 상기 선택산화된 제2폴리실리콘을 전면식각하여 평탄화하는 공정은 비산화부분과 산화부분이 같은 높이로 제거되어 평탄하게 되도록 전면식각하는 것을 특징으로 하는 씨모스 아날로그 반도체장치의 제조방법.
  9. 제7항에 있어서, 상기 선택산화된 제2폴리실리콘을 전면식각하여 평탄화하는 공정은 비산화부분이 산화부분보다 더 많이 제거되도록 전면 식각하는 것을 특징으로 하는 씨모스 아날로그 반도체장치의 제조방법.
  10. 제7항에 있어서, 상기 금속막을 증착한 후 패터닝하여 금속배선패턴을 형성하는 공정은, 상기 제1, 2고농도 소오스/드레인을 형성한 후 그 결과물위에 제3절연막을 증착하는 단계와; 상기 제3절연막을 패터닝하여 콘택트홀을 형성하는 단계와; 상기 결과물위에 금속막을 증착한 후 패터닝하여 금속배선패턴을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 씨모스 아날로그 반도체장치의 제조방법.
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