KR100423533B1 - 아날로그 반도체 소자의 폴리 실리콘 저항 제조 방법 - Google Patents

아날로그 반도체 소자의 폴리 실리콘 저항 제조 방법 Download PDF

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Abstract

본 발명은 아날로그 반도체 소자 제조 공정에서 폴리 실리콘의 적층을 최소화하여 공정 스텝을 줄이고 평탄화에 유리하도록한 아날로그 반도체 소자의 폴리 실리콘 저항 제조 방법에 관한 것으로, 반도체 기판에 소자 격리층을 형성하고 제 1 폴리 실리콘층,유전체층,제 2 폴리 실리콘층을 차례로 형성하는 단계;상기 제 2 폴리 실리콘층을 선택적으로 패터닝하여 커패시터 전극과 제 1 폴리 저항 패턴을 형성하는 단계;상기 제 1 폴리 실리콘층을 선택적으로 패터닝하여 커패시터의 다른 전극,게이트 전극,제 2 폴리 저항 패턴을 형성하는 단계;상기 게이트 전극의 양측 기판내에 소오스/드레인을 형성하고 전면에 보호막을 형성하는 단계;메탈 라인과 콘택될 부분의 보호막을 선택적으로 제거한후 실리사이드층을 형성하는 단계;평탄화된 층간 절연층을 형성하고 선택적으로 식각하여 실리사이드층을 노출시키고, 플러그층과 메탈 라인을 형성하는 단계를 포함한다.

Description

아날로그 반도체 소자의 폴리 실리콘 저항 제조 방법{Method for forming the resister polysilicon in semiconductor device}
본 발명은 아날로그 반도체 소자 제조 공정에 관한 것으로, 특히 폴리 실리콘의 적층을 최소화하여 공정 스텝을 줄이고 평탄화에 유리하도록한 아날로그 반도체 소자의 폴리 실리콘 저항 제조 방법에 관한 것이다.
일반적으로 반도체 장치의 종류에는 여러 가지가 있고 이러한 반도체 장치 내에 형성되는 트랜지스터 및 커패시터 등을 구성시키는 방법에는 다양한 제조기술이 사용되고 있다.
최근에는 반도체 기판 상에 산화막을 입혀 전계효과를 내도록 하는모스형 전계효과 트랜지스터(MOSFET; metal oxide semiconductor field effect transistor)를 점차적으로 많이 사용하고있는 실정에 있다.
상기한 모스형 전계효과 트랜지스터는 반도체 기판상에 형성된 게이트가 반도체층에서 얇은 산화 실리콘막에 의해 격리되어 있는 전계효과 트랜지스터로 접합형과 같이 임피던스가 저하되는 일이 없으며, 확산 공정이 1회로 간단하고, 소자간의분리가 필요 없는 장점을 지니고 있어서, 고밀도 집적화에 적합한 특성을 지니고 있는 반도체 장치이다.
이러한 반도체 장치에는 모스형 전계효과 트랜지스터에서 아날로그 신호를 디지털 신호로 변화시켜야 하는 옵션 프로세스가 적용되는 경우에 트랜지스터(Transistor) 영역을 형성하면서 동시에 아날로그(Analogue) 회로용으로사용되는 커패시터(Capacitor)또는 저항 영역이 형성된 아날로그형 반도체 소자를 제조하여 사용하고 있다.
이하, 첨부된 도면을 참고하여 종래 기술의 아날로그 반도체 소자의 제조 공정에 관하여 설명하면 다음과 같다.
도 1a내지 도 1g는 종래 기술의 아날로그 반도체 소자의 제조를 위한 공정 단면도이다.
폴리 실리콘을 커패시터로 사용하면서 동시에 폴리 실리콘을 저항으로 사용하는 아날로그 반도체의 문제는 디지털 반도체와는 달리 기본적으로 폴리 실리콘을 2층이상 사용하게 되어 주문형 반도체 제조에는 제조기간이 길고, 요철도 심하게 되어 집적화를 구현하는데 장애가 되고 있다는 점이다.
도 1에 도시한 종래 기술은 폴리 실리콘과 폴리실리콘 커패시터를 사용하며, 폴리 실리콘 저항을 사용하는 3층 폴리 기술을 이용한 아날로그 반도체 소자이다.
제조 공정은 먼저, 도 1a에서와 같이, 반도체 기판(1)에 트랜지스터들간의 절연을 위하여 소자 격리 영역에 필드 산화막(2)을 형성한다.
그리고 도 1b에서와 같이, CMOS의 게이트 전극으로 사용되는 제 1 폴리 실리콘층(3)과 유전체층(4),커패시터 상부 전극으로 사용되는 제 2 폴리 실리콘층(5)을 차례로 형성한다.
이어, 도 1c에서와 같이, 선택적인 패터닝 공정을 진행하여 제 2 폴리 실리콘 패턴층(6)을 패터닝하고, 도 1d에서와 같이, 트랜지스터의 게이트(8)와 폴리 실리콘 커패시터의 아래쪽 전극으로 사용하는 제 1 폴리 실리콘 패턴층(7)을 형성한다.
그리고 도 1e에서와 같이, 트랜지스터의 다른 전극들인 소오스와 드레인(9)을 형성하기 위한 이온 주입 공정을 진행하고 측벽(10) 및 실리사이드를 형성하기 위한 보호막(11)을 적층한 후 실리사이드가 형성될 부분에 패턴 작업을 실시하고 실리사이드층(12)을 형성한다.
그리고 도 1f에서와 같이, 폴리 실리콘 저항으로 사용할 제 3 폴리 실리콘층을 적층하고 이온 주입 방법이나 도핑방법을 이용하여 폴리 실리콘 저항의 목표값을 맞추고 폴리 실리콘 저항 패턴(13)을 형성한다.
이어, 도 1g에서와 같이, 다시 절연막(14)를 적층 형성하고 각 반도체 소자의 전극으로 이용될 부분에 각각의 콘택 공정으로 플러그층(15)을 형성하고 플러그층에 콘택되는 메탈 라인(16)을 형성한다.
이와 같은 종래 기술의 아날로그 반도체 소자는 다음과 같은 문제가 있다.
종래 기술의 아날로그 반도체 소자 제조 공정에서는 폴리 실리콘과 폴리 실리콘을 이용하는 커패시터 그리고 폴리실리콘 저항을 사용하는 경우 3층의 폴리실리콘을 사용하므로 공정기간이 길고 첫 번째 메탈 공정 이전의 선행 공정 동안 요철이 심해짐에 따라 후속 공정이 어려워진다.
본 발명은 이와 같은 종래 기술의 아날로그 반도체 소자의 문제를 해결하기위한 것으로, 폴리 실리콘의 적층을 최소화하여 공정 스텝을 줄이고 평탄화에 유리하도록한 아날로그 반도체 소자의 폴리 실리콘 저항 제조 방법을 제공하는데 그 목적이 있다.
도 1a내지 도 1g는 종래 기술의 아날로그 반도체 소자의 제조를 위한 공정 단면도
도 2a내지 도 2g는 본 발명에 따른 아날로그 반도체 소자의 제조를 위한 공정 단면도
-- 도면의 주요 부분에 대한 부호의 설명 --
21. 반도체 기판 22. 필드 산화막
23. 제 1 폴리 실리콘층 24. 유전체층
25. 제 2 폴리 실리콘층 26. 커패시터 전극
27. 제 1 폴리 저항 패턴 28. 게이트 전극
29. 제 2 폴리 저항 패턴 30. 소오스/드레인
31. 보호막 32. 실리사이드층
33. 층간 절연층 34. 플러그층
35. 메탈 라인
이와 같은 목적을 달성하기 위한 본 발명에 따른 아날로그 반도체 소자의 폴리 실리콘 저항 제조 방법은 반도체 기판에 소자 격리층을 형성하고 제 1 폴리 실리콘층,유전체층,제 2 폴리 실리콘층을 차례로 형성하는 단계; 상기 제 2 폴리 실리콘층을 형성한후에 저항으로 사용할 부분과 커패시터의 전극 영역에 선택적 이온 주입을 실시하는 단계와; 상기 제 2 폴리 실리콘층을 선택적으로 패터닝하여 커패시터 전극과 제 1 폴리 저항 패턴을 형성하는 단계;상기 제 1 폴리 실리콘층을 선택적으로 패터닝하여 커패시터의 다른 전극,게이트 전극,제 2 폴리 저항 패턴을 형성하는 단계;상기 게이트 전극의 양측 기판내에 소오스/드레인을 형성하고 전면에 보호막을 형성하는 단계;메탈 라인과 콘택될 부분의 보호막을 선택적으로 제거한후 실리사이드층을 형성하는 단계;평탄화된 층간 절연층을 형성하고 선택적으로 식각하여 실리사이드층을 노출시키고, 플러그층과 메탈 라인을 형성하는 단계를 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 따른 아날로그 반도체 소자의 제조 방법에 관하여 상세히 설명하면 다음과 같다.
도 2a내지 도 2g는 본 발명에 따른 아날로그 반도체 소자의 제조를 위한 공정 단면도이다.
본 발명의 아날로그 반도체 소자 제조 공정은 2층의 폴리 실리콘만을 가지고 커패시터와 저항을 모두 구현할 수 있을 뿐 아니라, 저항을 다른 폴리 실리콘을 선택적으로 이용하여 형성할 수 있어서 공정 단순화뿐 아니라 공정 기간을 줄이는 데도 유리하도록 한 것이다.
먼저, 도 2a에서와 같이, 반도체 기판(21)에 트랜지스터들간의 절연을 위하여 소자 격리 영역에 필드 산화막(22)을 형성한다.
그리고 도 2b에서와 같이, CMOS의 게이트 전극으로 사용되는 제 1 폴리 실리콘층(23)과 유전체층(24),커패시터 상부 전극으로 사용되는 제 2 폴리 실리콘층(25)을 차례로 형성한다.
여기서, 제 1 폴리 실리콘층(23)은 CMOS 소자의 게이트 전극으로 사용되느냐, 커패시터의 전극으로 사용되느냐에 따라서 마스크를 이용하여 이온 주입을 한후에 유전체층(24)을 형성한다.
유전체층(24)의 두께는 커패시터 용량에 따라 차이가 있다.
물론, 제 2 폴리 실리콘층(25) 역시 저항으로 사용할 부분과 커패시터의 영역을 나누어서 마스크를 이용한 선택적 이온 주입을 실시한다.
여기서, 저항으로 사용할 패턴의 값이 커패시터의 저항값과 같다면 폴리 실리콘 저항으로 사용될 영역의 패턴 작업과 이온 주입 작업을 진행하지 않아도 되므로 공정 스텝을 줄일 수 있다.
이어, 도 2c에서와 같이, 제 2 폴리 실리콘층(25)을 선택적으로 패터닝하여 커패시터 전극(26)과 제 1 폴리 저항 패턴(27)을 형성한다.
그리고 도 2d에서와 같이, 제 1 폴리 실리콘층(23)을 선택적으로 패터닝하여 커패시터의 다른 전극(26a),게이트 전극(28),제 2 폴리 저항 패턴(29)을 형성한다.
이어, 도 2e에서와 같이, CMOS 트랜지스터의 소오스(Soruce)/드레인(Drain)전극(30)으로 사용하기 위한 이온 주입을 진행한다.
그리고 측벽을 형성한후에 실리사이드 공정시의 장벽층으로 보호막(31)을 형성한후에 도 2f에서와 같이, 선택적으로 패터닝하여 게이트 전극(28),제 2 폴리 저항 패턴(29),커패시터 전극(26)과 제 1 폴리 저항 패턴(27)을 선택적으로 노출시킨다.
이어, 티타늄등과 같은 고융점 금속층을 증착하고 열처리 공정으로 노출된 부분에 실리사이드층(32)을 형성한다.
그리고 실리사이드 공정시에 반응하지 않은 티타늄층을 제거한다.
이어, 도 2g에서와 같이, 실리사이드 영역과 메탈과의 절연을 하기 위한 층간 절연층(33)을 충분히 두껍게 증착하고 평탄화 공정을 진행한다.
여기서, 평탄화 공정은 CMP(Chemical Mechanical Polishing) 공정으로 진행한다.
그리고 일반 CMOS 트랜지스터의 4개의 전극과 커패시터, 저항등 소자의 전극을 형성하기 위한 콘택 패턴을 마스크 작업을 통하여 형성하고 건식 식각을 행하여 필요로 하는 부분에 콘택 패턴 작업을 진행하여 텅스텐 플러그층(34)을 형성한후 알루미늄등과 같은 배선 물질층을 증착한다.
이어, 상기 배선 물질층을 선택적으로 패터닝하여 메탈 라인(35)을 형성한다.
이와 같은 본 발명의 아날로그 반도체 소자 제조 공정은 2층의 폴리 실리콘만을 가지고 커패시터와 저항을 모두 구현할 수 있다.
즉, 첫 번째 폴리 실리콘을 이용하여 CMOS 트랜지스터의 로직 게이트로 사용하고 폴리 실리콘 커패시터의 한 전극으로 사용하며 또 저항으로도 사용한다.
그리고 두 번째 폴리 실리콘을 이용하여 폴리 실리콘 커패시터의 한 전극을 가지며 또 저항으로 사용한다.
이와 같은 본 발명에 따른 아날로그 반도체 소자의 폴리 실리콘 저항 제조 방법은 다음과 같은 효과가 있다.
폴리 실리콘층의 적층수를 줄일 수 있으므로 공정수를 크게 줄일 수 있고, 고집적화에 따른 반도체의 다층 구조에 의한 불이익을 감소시킬 수 있다.
또한, 첫 번째 메탈 이전의 단차를 크게 줄일 수 있어서 첫 번째 메탈 공정 이후의 평탄화 작업에도 유리하며 그 이후의 다층 메탈을 진행하는데도 아주 유리하게 된다.

Claims (4)

  1. 반도체 기판에 소자 격리층을 형성하고 제 1 폴리 실리콘층,유전체층,제 2 폴리 실리콘층을 차례로 형성하는 단계;
    상기 제 2 폴리 실리콘층을 형성한후에 저항으로 사용할 부분과 커패시터의 전극 영역에 선택적 이온 주입을 실시하는 단계와;
    상기 제 2 폴리 실리콘층을 선택적으로 패터닝하여 커패시터 전극과 제 1 폴리 저항 패턴을 형성하는 단계;
    상기 제 1 폴리 실리콘층을 선택적으로 패터닝하여 커패시터의 다른 전극,게이트 전극,제 2 폴리 저항 패턴을 형성하는 단계;
    상기 게이트 전극의 양측 기판내에 소오스/드레인을 형성하고 전면에 보호막을 형성하는 단계;
    메탈 라인과 콘택될 부분의 보호막을 선택적으로 제거한후 실리사이드층을 형성하는 단계;
    평탄화된 층간 절연층을 형성하고 선택적으로 식각하여 실리사이드층을 노출시키고, 플러그층과 메탈 라인을 형성하는 단계를 포함하는 것을 특징으로 하는 아날로그 반도체 소자의 폴리 실리콘 저항 제조 방법.
  2. 제 1 항에 있어서, 제 1 폴리 실리콘층 증착후에 CMOS 소자의 게이트 전극 형성 영역, 커패시터의 전극 형성 영역을 구분하여 불순물 이온 주입 공정을 진행하는 것을 특징으로 하는 아날로그 반도체 소자의 폴리 실리콘 저항 제조 방법.
  3. 삭제
  4. 제 1 항에 있어서, 저항으로 사용할 패턴의 값이 커패시터의 저항값과 같다면 커패시터 전극 영역의 이온 주입과 저항 영역의 이온 주입을 동시에 진행하는 것을 특징으로 하는 아날로그 반도체 소자의 폴리 실리콘 저항 제조 방법.
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