KR19990071113A - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 듀얼 게이트(dual gate)를 갖는 반도체 소자의 제조 방법에 관한 것으로, 특히 반도체 소자의 제조공정에 있어서, 서로 다른 두께의 게이트 절연막을 갖는 듀얼게이트의 제조 방법에 관한 것이며, 제 1 영역(21a)과 제 2 영역(21b)을 가진 반도체 기판(21)을 제공하고, 상기 반도체 기판(21)의 제 1 영역(21a) 상에 제 1 절연막(23) 및 산화가능막(25)을 순차적으로 형성하고, 상기 반도체 기판(21)의 제 2 영역(21b) 상에 제 2 절연막(29)을 형성한다. 상기 제 2 절연막(29)의 형성시, 상기 산화가능막(25)은 산화막(25a)으로 되고, 이 산화막(25a)은 상기 제 1 절연막(23)과 합쳐져서 제 1 게이트 절연막(35)을 형성하기 때문에, 간단한 산화 공정에 의해 상기 제 1 게이트 절연막(35)의 두께가 제 2 게이트 절연막(29a)의 두께보다 두껍게 형성된다.
Description
본 발명은 듀얼 게이트(dual gate)를 갖는 반도체 소자의 제조 방법에 관한 것으로, 특히 반도체 소자의 제조공정에 있어서, 서로 다른 두께의 게이트 절연막을 갖는 듀얼게이트의 제조 방법에 관한 것이다.
도 1a ∼ 도 1d는 종래의 반도체 소자의 듀얼 게이트 제조 방법을 설명하기 위한 순차적인 종단면도이다.
먼저, 도 1a에 도시된 바와 같이, 반도체 기판(11)의 상면에 산화막으로된 제 1 절연막(12)과 제 1 폴리실리콘층(13)을 차례로 형성하고, 후속 공정에서 형성될 제 2 게이트 절연막(14a)에 대응하는 영역에 있는 상기 제 1 절연막(12) 부위와 제 1 폴리실리콘층(13) 부위를 차례로 제거한다.
도 1b에서, 상기 제 1 폴리실리콘층(13)과 상기 반도체 기판(11)의 상면에 산화막으로 된 제 2 절연막(14)과 제 2 폴리실리콘층(15)을 순차적으로 형성한다. 상기 제 2 절연막(14)은 상기 제 1 절연막(12) 보다 두껍거나 얇게 형성하여, 상기 제 1 절연막(12)과 제 2 절연막(14)의 두께를 서로 다르게 형성한다.
도 1c에서, 상기 제 1 폴리실리콘층(13)의 상부에 있는 상기 제 2 절연막(14)의 부위와 제 2 폴리실리콘(15)의 부위를 제거한 후, 도 1d에 도시된 바와 같이, 게이트 패터닝 공정을 수행하여 상기 제 1 절연막(12)으로 형성된 제 1 게이트 절연막(12a), 제 1 폴리실리콘층(13)으로 형성된 제 1 게이트 전극(13a), 상기 제 2 절연막(14)으로 형성된 제 2 게이트 절연막(14a) 및 상기 제 2 폴리실리콘층(15)으로 형성된 제 2 게이트 전극(15a)을 형성한다. 상기 제 1 게이트 절연막(12a)과 상기 제 2 게이트 절연막(14a)은 서로 다른 두께를 갖는다.
이와 같은 종래의 듀얼 게이트 제조 방법에 의하면, 상기 제 2 절연막(14)을 형성할 때, 상기 제 1 폴리실리콘층(13)의 상면은 상기 반도체 기판(11)의 상면 보다 산화 속도가 빠르기 때문에, 그 제 1 폴리실리콘층(13)의 상면에는 반도체 기판(11)의 상면보다 더 두껍게 산화된 제 2 절연막(14) 부위가 형성된다. 따라서, 상기 제 1 폴리실리콘층(13) 위에 있는 제 2 절연막(14) 부위를 제거하는 동안 상기 제 1 절연막(12)의 하면에 있는 기판(11)의 표면이 손상받을 가능성이 있다. 또한, 처음에 형성된 제 1 폴리실리콘층(13)이 제 2 절연막(13)의 형성시에 고온의 환경을 거치게 되므로, 상기 제 1 폴리실리콘층(13)의 그레인 사이즈(Grain size)가 매우커지는 등 특성이 매우 변화 되어 실리콘 이온의 주입 공정이 부가로 필요하게되는 단점이 있었다.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 안출한 것으로, 그 목적은 듀얼 게이트를 갖는 반도체 소자의 신뢰성을 향상시키고, 공정을 단순화 할 수 있도록 하는 것이다.
상기와 같은 목적을 달성하기 위하여 본 발명에 따른 반도체 소자의 제조 방법은, 제 1 영역과 제 2 영역을 가진 반도체 기판을 제공하는 공정과; 상기 반도체 기판의 제 1 영역 상에 제 1 절연막 및 산화가능막을 순차적으로 형성하는 공정과; 상기 반도체 기판의 제 2 영역 상에 제 2 절연막을 형성하는 공정과; 상기 제 2 절연막 및 산화가능막상에 도전층을 형성하는 공정과; 상기 제 1 절연막, 제 2 절연막, 산화가능막, 및 도전층을 패터닝하여 제 1 게이트 절연막, 제 1 게이트 전극, 제 2 게이트 절연막 및 제 2 게이트 전극을 형성하는 공정을 포함하며; 그리고, 상기 제 2 절연막을 형성할 때, 상기 산화가능막은 산화막으로 되고, 이 산화막은 상기 제 1 절연막과 합쳐져서 상기 제 1 게이트 절연막을 형성하는 것을 특징으로 한다.
상기 도전층은 다결정실리콘 또는 비정질실리콘 중의 하나로 형성한다.
상기 절연막은 산화막, 질화산화막, 및 산화막과 질화산화막의 조합막 중의 하나로 형성하고, 상기 절연막의 두께는 약 10 - 100Å으로 형성한다.
상기 산화가능막은 다결정실리콘 또는 비정질실리콘 중의 하나로 형성하고, 그것의 두께는 약 10 - 100Å으로 형성한다.
도 1a ∼ 도 1d는 종래의 반도체 소자의 듀얼 게이트 제조 방법을 설명하기 위한 순차적인 종단면도.
도 2a ∼ 도 2d는 본 발명에 따른 반도체 소자의 듀얼게이트 제조 방법을 설명하기 위한 순차적인 종단면도.
(도면의주요부분에대한부호의설명)
21 : 반도체 기판 23 : 제 1 절연막
25 : 산화가능막 27 : 포토레지스트 패턴층
29 : 제 2 절연막 31 : 도전층
25a : 산화막 29a : 제 2 게이트 절연막
31a : 제 1 게이트 전극 31b : 제 2 게이트 전극
35 : 제 1 게이트 절연막
이하, 첨부 도면을 참조하여 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조 방법에 대하여 설명하기로 한다.
도 2a ∼ 도 2d는 본 발명에 따른 반도체 소자의 듀얼게이트 제조 방법을 설명하기 위한 순차적인 종단면도이다.
먼저, 도 2a에 도시된 바와 같이, 제 1 영역(21a)과 제 2 영역(21b)을 가진 반도체 기판(21)을 제공한다. 상기 반도체 기판(21)의 제 1 영역(21a)과 제 2 영역(21b)은 서로 상대적으로 두께가 다른 절연막들이 형성될 영역들이다.
상기 반도체 기판(21)의 전체 상면에 산화막, 질화산화막 및 산화막과 질화산화막의 조합막 중의 하나로 된 제 1 절연막(23)을 약 10 - 100Å의 두께로 형성하고, 그 제 1 절연막(23)의 상면에 다결정실리콘 또는 비정질실리콘과 같은 산화가능막(25)을 형성한다. 상기 산화가능막(25)의 상면에 포토레지스트 패턴층(27)을 형성한다. 상기 포토레지스트 패턴층(27)은 상기 반도체 기판(21)의 제 1 영역(21a)에 대응하도록 형성한다.
도 2b에 도시된 바와같이, 상기 포토레지스트 패턴층(27)을 마스크로 이용하여 상기 산화가능막(25)과 제 1 절연막(23)을 제거함으로써 상기 반도체 기판(21)의 제 2 영역(21b)의 상면을 노출시킨 후, 상기 포토레지스트 패턴층(27)을 제거한다.
도 2(C)에 도시된 바와 같이, 상기 반도체 기판(21)의 제 2 영역(21b)의 상면에 제 2 절연막(29)을 산화에 의해 약 10 - 100Å이 두께로 형성한다. 이때, 상기 산화가능막(25)은 상기 제 2 절연막(29)과 같이 산화되어 산화막(25a)이 된다. 이어, 상기 제 2 절연막(29) 및 상기 산화막(25a) 상에 게이트 전극이 될 도전층(31)을 형성한다. 상기 도전층(31)은 다결정실리콘 또는 비정질실리콘으로 형성한다.
도 2 (D)에 도시된 바와 같이, 상기 도전층(31)의 상면에 포토레지스트 패턴(미도시)을 형성하고 그 포토레지스트 패턴을 마스크로 이용한 패터닝 공정을 수행함으로써, 제 1 게이트 절연막(35), 제 2 게이트 절연막(29a), 제 1 게이트 전극(31a), 제 2 게이트 전극(31b)을 형성한다. 상기 제 1 게이트 절연막(35)은 상기 제 1 절연막(23)과 산화막(25a)이 합쳐져서 형성된 것이고, 상기 제 2 게이트 절연막(29a)은 상기 제 2 절연막(29)이 패터닝되어 형성된 것이며, 상기 제 1 게이트 전극(31a) 및 제 2 게이트 전극(31b)은 상기 도전층(31)이 패터닝되어 형성된 것이다. 상기 제 1 게이트 절연막(35)은 상기 산화막(25a)의 두께(약 10 - 100Å) 만큼 상기 제 2 게이트 절연막(29a)의 두께 보다 두껍다. 따라서, 상기 제 1 게이트 절연막(35)이 형성된 반도체 소자의 제 1 영역(21a)은 높은 내압특성을 가지므로 외부 장치와의 연결을 위한 인터페이스(interface) 부분으로 사용하는데 적합하다.
이상, 상세히 설명한 바와 같이 본 발명에 따른 반도체 소자의 제조 방법에 의하면, 산화막과 산화가능막의 형성 공정에 의해, 반도체 기판의 제 1 영역과 제 2 영역상에 서로 다른 두께를 갖는 절연막들이 각각 형성되기 때문에, 공정을 단순화하고 기판 표면의 손상을 방지하는 효과가 있다. 또한, 본 발명에 의하면, 상기 서로 다른 두께를 갖는 절연막들이 완전히 형성된 후에 게이트 전극들이 될 도전층을 형성하기 때문에, 그 도전층은 산화막의 형성시에 필요로 하는 고온의 환경을 거치지 않게 된다. 따라서, 상기 도전층의 그레인 사이즈(Grain size)가 커지는 단점을 방지하여 반도체 소자의 신뢰성을 향상시키는 효과가 있다.
Claims (6)
- 제 1 영역(21a)과 제 2 영역(21b)을 가진 반도체 기판(21)을 제공하는 공정과; 상기 반도체 기판(21)의 제 1 영역(21a) 상에 제 1 절연막(23) 및 산화가능막(25)을 순차적으로 형성하는 공정과; 상기 반도체 기판(21)의 제 2 영역(21b) 상에 제 2 절연막(29)을 형성하는 공정과; 상기 제 2 절연막(29) 및 산화가능막(25)상에 도전층(31)을 형성하는 공정과; 상기 제 1 절연막(23), 산화가능막(25), 제 2 절연막(29), 및 도전층(31)을 패터닝하여 제 1 게이트 절연막(35), 제 1 게이트 전극(31a), 제 2 게이트 절연막(29a) 및 제 2 게이트 전극(31b)을 형성하는 공정을 포함하며; 그리고, 상기 제 2 절연막(29)의 형성시, 상기 산화가능막(25)은 산화막(25a)으로 되고, 이 산화막(25a)은 상기 제 1 절연막(23)과 합쳐져서 상기 제 1 게이트 절연막(35)을 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서, 상기 도전층(31)은 다결정실리콘 및 비정질실리콘 중의 하나로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서, 상기 절연막(23)(29)은 산화막, 질화산화막, 및 산화막과 질화산화막의 조합막 중의 하나로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 3 항에 있어서, 상기 절연막(23)(29)의 두께는 약 10 - 100Å으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서, 상기 산화가능막(25)은 다결정실리콘 또는 비정질실리콘 중의 하나로 형성하는 것을 특징으로 한는 반도체 소자의 제조 방법.
- 제 5 항에 잇어서, 상기 산화가능막(25)의 두께는 약 10 - 100Å으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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