KR100277898B1 - 반도체 소자의 듀얼 게이트 형성방법 - Google Patents
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Abstract
본 발명은 소자의 신뢰성을 향상시키고 공정 컨트롤이 용이한 반도체 소자의 듀얼 게이트 형성방법을 제공하기 위한 것으로서, 반도체 기판상의 일정영역에 제 1 게이트 절연층, 제 1 폴리실리콘층, 그리고 식각저지층으로 이루어진 제 1 패턴을 형성하는 공정과, 상기 제 1 패턴을 포함한 기판상에 상기 제 1 게이트 절연층보다 상대적으로 얇은 두께의 제 2 게이트 절연층을 형성하고, 상기 제 2 게이트 절연층상에 제 2 폴리실리콘층을 형성하는 공정과, 상기 제 2 폴리실리콘층, 제 2 게이트 절연층을 선택적으로 제거하여 상기 제 1 패턴과 이격된 제 2 패턴을 형성하는 공정과, 상기 제 1 패턴과 상기 제 2 패턴을 각각 패터닝하여 상기 제 1 게이트 절연층을 갖는 제 1, 제 2 게이트 전극과, 상기 제 1 게이트 절연층에 비해 상대적으로 얇은 제 2 게이트 절연층을 갖는 제 1, 제 2 전극을 형성하는 공정을 포함하여 이루어지는 것을 특징으로 한다.
Description
본 발명은 반도체 소자에 관한 것으로, 특히 반도체 소자의 듀얼 게이트 형성에 따른 게이트 절연막의 신뢰성을 향상시키는데 적당한 반도체 소자의 듀얼 게이트 형성방법에 관한 것이다.
일반적으로 로직(LOGIC)칩에 있어서 저전력 중심의 칩으로 진행되고 있는 추세에 비추어 볼 때, 동작 전압이 낮아야 되고, 이를 위해서는 게이트 절연막의 두께도 매우 얇아야 한다.
하지만, 실제 외부전원이 들어오는 입/출력 단자에서는 매우 얇은 게이트 절연막은 사용할 수가 없다.
따라서, 필요한 부분에 따라 선택적으로 게이트 절연막의 두께를 다르게하는 듀얼 게이트 절연막 형성 공정은 필연적이다.
이하, 종래 기술에 따른 반도체 소자의 듀얼 게이트 형성방법을 첨부된 도면을 참조하여 설명하기로 한다.
도 1a 내지 1d는 종래 반도체 소자의 듀얼 게이트 형성방법을 설명하기 위한 공정단면도이다.
도 1a에 도시한 바와 같이, 반도체 기판(11)상에 제 1 게이트 절연층(12)을 형성하고, 상기 제 1 게이트 절연층(12)상에 제 1 폴리실리콘층(13)을 형성한다.
제 1 폴리실리콘층(13)상에 제 1 포토레지스트(14)를 도포한 후, 제 1 폴리실리콘층(13)상의 일부분에만 남도록 패터닝한다.
패터닝된 제 1 포토레지스트(14)를 마스크로 이용한 식각 공정으로 제 1 폴리실리콘층(13), 제 1 게이트 절연층(12)을 차례로 식각하여 도 1b에 도시한 바와 같이, 제 1 게이트 절연층(12)과 제 1 폴리실리콘층(13)으로 이루어지는 제 1 패턴(15)을 형성한 후 제 1 포토레지스트(14)를 제거한다.
도 1c에 도시한 바와 같이, 제 1 패턴(15)을 포함한 기판(11) 전면에 상기 제 1 게이트 절연층(12)보다 상대적으로 얇은 두께의 제 2 게이트 절연층(16)을 형성한다.
이후, 제 2 게이트 절연층(16)상에 제 2 폴리실리콘층(17)을 형성한 후, 제 2 폴리실리콘층(17)상에 제 2 포토레지스트(18)를 도포한다.
노광 및 현상 공정으로 제 2 포토레지스트(18)를 패터닝한 후, 패터닝된 제 2 포토레지스트(18)를 마스크로 이용한 식각공정으로 도 1d에 도시한 바와 같이, 제 2 게이트 절연층(16)과 제 2 폴리실리콘층(17)으로 이루어지는 제 2 패턴(19)을 형성한다.
여기서, 상기 제 1 폴리실리콘층(13)은 상기 제 2 폴리실리콘층(17) 및 그 하부의 제 2 게이트 절연막(16)의 식각시 식각저지막 역할을 수행한다.
그리고 상기 제 1 폴리실리콘층(13)과 제 2 폴리실리콘층(17)은 후에 게이트 전극으로 사용되지만, 도 1d 공정까지 진행되는 동안 아직 게이트 전극은 형성되지 않은 상태이다.
실제로 게이트 전극은 도 1d에서와 같이, 제 1 패턴(15)과 제 2 패턴(19)을 형성한 후, 상기 제 1 패턴(15) 및 제 2 패턴(19)을 다시 패터닝하여 도 1e에 도시한 바와 같이, 두꺼운 게이트 절연층을 필요로 하는 제 1, 제 2 게이트 전극(15a,15b)과 얇은 게이트 절연층을 필요로 하는 제 1, 제 2 게이트 전극(19a,19b)을 형성한다.
여기서, 제 1, 제 2 게이트 전극(15a,15b,19a,19b)들을 형성하는 공정을 보다 상세하게 설명하면 다음과 같다.
도 1e에 도시한 바와 같이, 제 1 패턴(15)을 패터닝하여 제 1, 제 2 게이트 패턴(이후에 게이트 전극이 됨)을 형성하고, 동시에 제 2 패턴(19)을 패터닝하여 제 1, 제 2 게이트 패턴(이후에 게이트 전극이 됨)을 형성한다.
이와 같이, 제 1, 제 2 게이트 패턴들을 형성한 후, 각 게이트 패턴에 불순물을 도핑시킨다.
즉, 제 1 게이트 패턴들은 P도전성을 제 2 게이트 패턴들은 N도전성을 가져야 하므로 포토마스크 공정을 이용하여 각각 P도전형의 불순물과 N도전형의 불순물을 선택적으로 주입한다.
따라서, 두께가 얇은 게이트 절연층을 필요로 하는 영역에 P도전형의 제 1 게이트 전극(19a)과 N도전형의 제 2 게이트 전극(19b)이 형성되고, 두께가 두꺼운 게이트 절연층을 필요로 하는 영역에도 P도전형의 제 1 게이트 전극(15a)과 N도전형의 제 2 게이트 전극(15b)이 형성된다.
그러나 상기와 같은 종래 반도체 소자의 듀얼 게이트 형성방법은 다음과 같은 문제점이 있었다.
첫째, 게이트 절연층의 두께에 따라 기판을 두 영역으로 구분하여 패턴을 개별적으로 형성한 이후에 실질적인 게이트 전극을 형성하기 위한 공정이 수행되므로 제 1 게이트 절연층상의 제 1 폴리실리콘층은 제 2 게이트 절연층 형성을 위한 산화시에 반응하여 산화가 진행된다.
따라서, 제 1 폴리실리콘층의 두께가 변화하게 되므로 공정 컨트롤이 불량해진다.
둘째, 제 2 폴리실리콘층을 식각할 때, 식각저지막으로 사용되는 제 1 폴리실리콘층이 노출되게 되어 플라즈마 데미지(damage)를 입게되므로 소자의 신뢰성에 악영향을 미친다.
본 발명은 상기한 종래의 문제점을 해결하기 위해 안출한 것으로써, 소자의 신뢰성을 향상시키고 공정 컨트롤이 용이한 반도체 소자의 듀얼 게이트 형성방법을 제공하는데 그 목적이 있다.
도 1a 내지 1e는 종래 기술에 따른 반도체 소자의 듀얼 게이트 형성방법을 설명하기 위한 공정단면도
도 2a 내지 2e는 본 발명에 따른 반도체 소자의 듀얼 게이트 형성방법을 설명하기 위한 공정단면도
도 3은 본 발명의 반도체 소자의 듀얼 게이트 형성방법에 따른 제 2 폴리실리콘층까지 형성하였을 때의 레이아웃도
도면의 주요부분에 대한 부호의 설명
21 : 반도체 기판 22 : 제 1 게이트 절연층
23 : 제 1 폴리실리콘층 24 : 식각저지층
25 : 제 1 포토레지스트 26 : 제 1 패턴
27 : 제 2 게이트 절연층 28 : 제 2 폴리실리콘층
29 : 제 2 포토레지스트 30 : 제 2 패턴
26a,30a : 제 1 게이트 전극 26b,30b : 제 2 게이트 전극
상기의 목적을 달성하기 위한 본 발명의 반도체 소자의 듀얼 게이트 형성방법은 반도체 기판상의 일정영역에 제 1 게이트 절연층, 제 1 폴리실리콘층, 그리고 식각저지층으로 이루어진 제 1 패턴을 형성하는 공정과, 상기 제 1 패턴을 포함한 기판상에 상기 제 1 게이트 절연층보다 상대적으로 얇은 두께의 제 2 게이트 절연층을 형성하고, 상기 제 2 게이트 절연층상에 제 2 폴리실리콘층을 형성하는 공정과, 상기 제 2 폴리실리콘층, 제 2 게이트 절연층을 선택적으로 제거하여 상기 제 1 패턴과 이격된 제 2 패턴을 형성하는 공정과, 상기 제 1 패턴과 상기 제 2 패턴을 각각 패터닝하여 상기 제 1 게이트 절연층을 갖는 제 1, 제 2 게이트 전극과, 상기 제 1 게이트 절연층에 비해 상대적으로 얇은 제 2 게이트 절연층을 갖는 제 1, 제 2 전극을 형성하는 공정을 포함하여 이루어지는 것을 특징으로 한다.
이하, 본 발명에 따른 반도체 소자의 듀얼 게이트 형성방법을 첨부된 도면을 참조하여 설명하기로 한다.
도 2a 내지 2d는 본 발명에 따른 반도체 소자의 듀얼 게이트 형성방법을 설명하기 위한 공정단면도이다.
도 2a에 도시한 바와 같이, 반도체 기판(21)상에 제 1 게이트 절연층(22)을 형성한다. 제 1 게이트 절연층(22)상에 제 1 폴리실리콘층(23)을 형성하고, 제 1 폴리실리콘층(23)상에 식각저지층(24)을 형성한다.
여기서, 상기 식각저지층(24)은 실리콘 질화막을 적용하며, 이후에 진행되는 제 2 게이트 절연층을 형성하기 위한 산화시에 제 1 폴리실리콘층(23)이 산화되는 것을 방지하는 역할도 수행한다.
상기 식각저지층(24)상에 제 1 포토레지스트(25)를 도포한 후, 상기 식각저지층(24)상의 일부분에만 남도록 노광 및 현상공정으로 패터닝한다.
도 2b에 도시한 바와 같이, 패터닝된 제 1 포토레지스트(25)를 마스크로 이용한 식각공정으로 식각저지층(24), 제 1 폴리실리콘층(23), 그리고 제 1 게이트 절연층(22)을 차례로 제거한 후, 상기 제 1 포토레지스트(25)를 제거하면 제 1 게이트 절연층(22), 제 1 폴리실리콘층(23), 그리고 식각저지층(24)으로 이루어지는 제 1 패턴(26)이 형성된다.
도 2c에 도시한 바와 같이, 상기 제 1 패턴(26)을 포함한 기판(21)상에 상기 제 1 게이트 절연층(22)보다 상대적으로 두께가 얇은 제 2 게이트 절연층(27)을 형성한다.
그리고 제 2 게이트 절연층(27)상에 제 2 폴리실리콘층(28)을 형성한다.
참고적으로 도 3은 상기 제 2 폴리실리콘층(28)까지 형성하였을 경우의 레이아웃을 도시한 것이다.
이와 같이, 제 2 폴리실리콘층(28)을 형성한 후, 제 2 폴리실리콘층(28)상에 제 2 포토레지스트(29)를 도포한 후, 노광 및 현상공정으로 패터닝한다.
패터닝된 제 2 포토레지스트(29)를 마스크로 이용한 식각공정으로 상기 제 2 폴리실리콘층(28)과 제 2 게이트 절연층(27)을 선택적으로 제거하여 도 2d에 도시한 바와 같이, 제 2 폴리실리콘층(28)과 제 2 게이트 절연층(27)으로 이루어지는 제 2 패턴(30)을 형성한다.
이때, 상기 제 2 패턴(30)을 형성하기 위한 제 2 폴리실리콘층(28) 및 제 2 게이트 절연층(27)을 식각할 때, 제 1 패턴(26)의 상부가 노출된다.
하지만, 상기 제 1 패턴(26)의 최상층이 제 1 폴리실리콘층(23)이 아닌 식각저지막(24)이므로 상기 제 2 패턴(26)을 형성하기 위한 식각시 제 1 폴리실리콘층(23)이 식각되는 일은 없다.
여기서, 상기 제 1 폴리실리콘층(23)과 제 2 폴리실리콘층(28)은 후에 게이트 전극으로 사용되지만, 도 2d 공정까지 진행되는 동안 아직 게이트 전극은 형성되지 않은 상태이다.
실제로 게이트 전극은 도 2d에서와 같이, 제 1 패턴(26)과 제 2 패턴(30)을 형성한 후, 상기 제 1 패턴(26) 및 제 2 패턴(30)을 다시 패터닝하여 도 2e에 도시한 바와 같이, 두꺼운 게이트 절연층을 필요로 하는 제 1, 제 2 게이트 전극(26a,26b)과 얇은 게이트 절연층을 필요로 하는 제 1, 제 2 게이트 전극(30,30a)을 형성한다.
여기서, 제 1, 제 2 게이트 전극(26a,26b,30a,30b)들을 형성하는 공정을 보다 상세하게 설명하면 다음과 같다.
도 2e에 도시한 바와 같이, 제 1 패턴(26)을 패터닝하여 제 1, 제 2 게이트 패턴(이후에 게이트 전극이 됨)을 형성하고, 동시에 제 2 패턴(30)을 패터닝하여 제 1, 제 2 게이트 패턴(이후에 게이트 전극이 됨)을 형성한다.
이와 같이, 제 1, 제 2 게이트 패턴들을 형성한 후, 각 게이트에 불순물을 도핑시킨다.
즉, 제 1 게이트 패턴들은 P도전성을 제 2 게이트 패턴들은 N도전성을 가져야 하므로 포토마스크 공정을 이용하여 각각 P도전형의 불순물과 N도전형의 불순물을 선택적으로 주입한다.
따라서, 두께가 두꺼운 게이트 절연층을 필요로 하는 영역에 P도전형의 제 1 게이트 전극(26a)과 N도전형의 제 2 게이트 전극(26b)이 형성되고, 두께가 얇은 게이트 절연층을 필요로 하는 영역에도 P도전형의 제 1 게이트 전극(30a)과 N도전형의 제 2 게이트 전극(30b)이 형성된다.
여기서, 상기 게이트 전극들을 형성하기 이전에 상기 제 1 패턴(26)의 최상층인 식각저지막(24)은 도 2e에서와 같이, 제거하거나 또는 보드리스 콘택 (boadless contact)용으로 남겨둬도 무관하다.
한편, 본 발명의 실시예에서는 두꺼운 게이트 절연층을 먼저 형성한 다음에 얇은 게이트 절연층을 형성하는 공정으로 이루어지나, 얇은 게이트 절연층을 먼저 형성한 후, 두꺼운 게이트 절연층을 형성하는 공정을 적용할 수 있다.
이때, 식각저지막은 얇은 게이트 절연층상에 형성되는 폴리실리콘층상에 형성하여야 한다.
이상에서 상술한 바와 같이 본 발명의 반도체 소자의 듀얼 게이트 절연막 형성방법은 다음과 같은 효과가 있다.
첫째, 제 1 폴리실리콘층상에 식각저지막인 실리콘 질화막이 형성되어 있기 때문에 이후 제 2 게이트 절연층 형성을 위한 산화시, 제 1 폴리실리콘이 산화되는 일이 없으므로 공정의 컨트롤이 용이하다.
둘째, 제 2 폴리실리콘층과 얇은 게이트 절연막을 식각하는 과정에서 제 1 폴리실리콘층이 노출되지 않기 때문에 플라즈마 데미지를 방지할 수 있으므로 소자의 신뢰성을 향상시킨다.
Claims (6)
- 반도체 기판상의 일정영역에 제 1 게이트 절연층, 제 1 폴리실리콘층, 그리고 식각저지층으로 이루어진 제 1 패턴을 형성하는 공정과,상기 제 1 패턴을 포함한 기판상에 상기 제 1 게이트 절연층보다 상대적으로 얇은 두께의 제 2 게이트 절연층을 형성하고, 상기 제 2 게이트 절연층상에 제 2 폴리실리콘층을 형성하는 공정과,상기 제 2 폴리실리콘층, 제 2 게이트 절연층을 선택적으로 제거하여 상기 제 1 패턴과 이격된 제 2 패턴을 형성하는 공정과,상기 제 1 패턴과 상기 제 2 패턴을 각각 패터닝하여 상기 제 1 게이트 절연층을 갖는 제 1, 제 2 게이트 전극과, 상기 제 1 게이트 절연층에 비해 상대적으로 얇은 제 2 게이트 절연층을 갖는 제 1, 제 2 전극을 형성하는 공정을 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 듀얼 게이트 형성방법.
- 제 1 항에 있어서, 상기 식각저지층은 실리콘 질화막을 포함하는 것을 특징으로 하는 반도체 소자의 듀얼 게이트 형성방법.
- 제 2 항에 있어서, 상기 식각저지층은 상기 제 2 패턴을 형성하기 위한 제 2 폴리실리콘층과 제 2 게이트 절연층을 식각함에 있어서, 상기 제 1 폴리실리콘층의 표면이 식각가스에 노출되는 것을 방지하고 상기 제 2 게이트 절연층을 형성하기 위한 산화시 상기 제 1 폴리실리콘층이 산화되는 것을 방지하는 것을 특징으로 하는 반도체 소자의 듀얼 게이트 형성방법.
- 제 1 항에 있어서, 상기 제 1 게이트 절연층을 갖는 제 1, 제 2 게이트 전극을 형성하는 공정은,상기 제 1 패턴을 선택적으로 제거하여 제 1, 제 2 게이트 패턴을 형성하는 공정과,상기 제 1 게이트 패턴과 상기 제 2 패턴에 각각 다른 도전형의 불순물을 주입한 후, 확산시켜 제 1, 제 2 게이트 전극으로 형성하는 공정으로 이루어지는 것을 특징으로 하는 반도체 소자의 듀얼 게이트 형성방법.
- 제 1 항에 있어서, 상기 제 1 게이트 절연층에 비해 상대적으로 얇은 두께의 제 2 게이트 절연층을 갖는 제 1, 제 2 게이트 전극을 형성하는 공정은,상기 제 1 게이트 절연층을 갖는 제 1, 제 2 게이트 전극을 형성하는 공정과 동일하게 이루어지는 것을 특징으로 하는 반도체 소자의 듀얼 게이트 형성방법.
- 제 1 항에 있어서, 상기 식각저지층은 상기 제 1, 제 2 게이트 전극들을 형성하기 이전에 제거하거나 또는 제거하지 않고 보드리스 콘택(boardless contact)용으로 사용하는 것이 가능함을 특징으로 하는 반도체 소자의 듀얼 게이트 형성방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980044550A KR100277898B1 (ko) | 1998-10-23 | 1998-10-23 | 반도체 소자의 듀얼 게이트 형성방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980044550A KR100277898B1 (ko) | 1998-10-23 | 1998-10-23 | 반도체 소자의 듀얼 게이트 형성방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20000030957A KR20000030957A (ko) | 2000-06-05 |
| KR100277898B1 true KR100277898B1 (ko) | 2001-01-15 |
Family
ID=19555142
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980044550A KR100277898B1 (ko) | 1998-10-23 | 1998-10-23 | 반도체 소자의 듀얼 게이트 형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100277898B1 (ko) |
-
1998
- 1998-10-23 KR KR1019980044550A patent/KR100277898B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR20000030957A (ko) | 2000-06-05 |
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