KR100365748B1 - 반도체소자의콘택형성방법 - Google Patents

Abstract

본 발명은 반도체 기술에 관한 것으로, 특히 고집적 반도채 소자의 콘택 형성 방법에 관한 것이며, 공정의 단순화와 함께 최대의 콘텍 영역을 확보할 수 있는 고집적 반도체 소자의 콘택 형성 방법을 제공하는데 그 목적이 있다. 상기 목적을 달성하기 위한 본 발명은, 소정의 하부공정 및 게이트산화막 형성공정이 완료된 반도체 기판 상부에 게이트 전극용 폴리실리콘막 패턴을 형성하는 제1 단계; 노출된 상기 폴리실리콘단 표면에 Si₃N₄막을 선택적으로 형성하는 제2 단계; 상기 제2 단계를 마친 전체 구조 상부에 콘택 마스크를 사용한 감광막 패턴을 형성하는 제3 단계; 상기 감광막 패턴을 식각마스크로 하여 상기 반도체 기판 일부가 노출되도록 상기 게이트산화막을 선택식각하는 제4 단계; 상기 감광막 패턴을 제거하는 제5 단계; 및 상기 제5 단계를 마친 전체 구조 상부에 콘택 영역이 정의된 전도막 패턴을 형성하는 제6 단계를 포함하여 이루어진다.

Description

반도체 소자의 콘택 형성 방법{A method for forming contact of semiconductor device}

본 발명은 반도체 기술에 관한 것으로, 특히 고집적 반도체 소자의 콘택 형성 방법에 관한 것이다.

반도체 소자가 점차 고집적화 됨에 따라 소자를 구실하는 전극 선폭과 전극간의 공간 역시 더욱 좁아지고 있어, 좁은 공간에 콘택홀을 형성하는 공정에는 어려움이 따르게 된다.

특히, DRAM 제조 공정에서 게이트 전극간의 좁은 간격을 통과하는 비트라인 또는 캐패시터 콘택 홀을 형성하고자 할 때, 게이트 전극이 노출되지 않도록 하여야 하는데, 소자가 점차 고집적화되어 콘택 마스크의 사이즈가 게이트 전극간의 간격 보다 더 크기 때문에 게이트 전극이 노출될 수밖에 없다. 또한, 콘택 마스크의 사이트가 전극간의 간격과 유사하거나 약간 적다 하더라도 마스크 작업시 콘택 마스크의 오정렬이 발생할 경우 게이트 전극은 노출될 수밖에 없다.

따라서, 종래에는 자기정렬콘택(SAC: Self Align Contact) 방식으로 콘택 홀을 형성하여 콘택 시 인접한 전극과 단락(Short)이 이루어지지 않도록 하고 있다.

그러나, 종래의 자기정렬콘택 방법은 홀의 측벽에 콘택 스페이서 절연막을 형성하는 등 그 공정이 복잡하고, 스페이서 폭에 의해 콘택 지역이 결정되므로 콘 택 저항을 적게 하기 위해서는 스페이서 폭을 적게 형성하여야 하나 이를 공정상에서 조절하기 어려운 문제점이 있다.

본 발명은 공정의 단순화와 함께 최대의 콘택 영역을 확보할 수 있는 고집적 반도체 소자의 콘택 형성 방법을 제공하는데 그 목적이 있다.

제 1 도 내지 제 4 도는 본 발명의 일실시예에 따른 반도체 소자의 콘택홀 형성 공정을 도시한 공정도.

*도면의 주요 부분에 대한 부호의 간단한 설명

상기 목적을 달성하기 위한 본 발명은, 소정의 하부공정 및 게이트산화막 형성공정이 완료된 반도체 기판 상부에 게이트 전극용 폴리실리콘막 패턴을 형성하는 제1단계; 노출된 상기 폴리실리콘막 표면애 NH₃가스를 플로우 시키면서 어닐링을실시하여 Si₃N₄막을 선택적으로 형성하는 제2 단계; 상기 제2 단계를 마친 전체 구조 상부에 콘택 마스크를 사용한 감광막 패턴을 형성하는 제3 단계; 상기 감광막 패털물 식각마스크로 하여 상기 반도체 기판 일부가 노출되도록 상기 게이트산화학과 상기 Si₃N₄막간의 식각선택비를 이용하여 상기 게이트산화막을 선택식각하는 제4 단계; 상기 감광막 패턴을 제거하는 제5 단계; 및 상기 제5 단계를 마친 전체 구조 상부에 콘택 영역이 정의된 폴리실리콘막인 전도막 패턴을 형성하는 제6 단계를 포함하여 이루어진다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.

제 1 도 내지 제 4 도는 본 발명의 일실시예에 따른 반도체 소자의 콘택홀 형성 공정을 도시한 공정도이다.

본 발명은 먼저, 제 1 도에 도시된 바와 같이 소정의 하부 공정이 완료된 실리콘 기판(1)상부에 게이트 산화막(2) 및 게이트 전극용 폴리실리콘막(3)을 차례로 적층 형성한 후 폴리실리콘막(3)을 패터닝하여 게이트 전극 패턴을 형성한다.

다음으로, 제 2 도에 도시된 바와 같이 NH₃가스를 플로우(flow)시키면서 어닐링(annealing)을 실시하여 패터닝된 폴리 실리론막(3) 표면에만 선택적으로 Si₃N₄막(4)을 형성하여 게이트 전극이 절연되도록 한다.

다음으로, 제 3 도에 도시된 바와 같이 콘택 마스크를 사용하이 감광막(5)패턴을 형성한 후 게이트 산화막(2) 및 Si₃N₄막(4)의 식각선택비를 이용한 게이트 산화막(2) 선택식각을 실시하여 실리콘 기판(1)의 콘택 부위를 노출시킨다.

이어서, 제 4 도에 도시된 바와 같이 감광막 패턴(5)을 제거한후 전도막 패턴(6)을 형성한다. 이때, 전도막 패턴(6)은 폴리실리콘막을 사용하여 형성한다.

이렇듯 본 발명은, 절연막 역할을 하는 Si₃N₄막을 게이트 전극용 폴리실리콘막 표면에만 선택적으로 증착되게 함으로써, 비트라인 전극 또는 전하저장전극용 폴리실리콘막과 게이트 전극용 폴리실리콘막간의 단락(short)을 방지하고 콘택영역의 증가로 인하여 실리콘 기판과 비트라인 전극 또는 전하저장전극용 폴리실리콘막과의 접촉 면적을 증대시킬 수 있다.

또한, 본 발명은 Si₃N₄선택적 증착을 이용한 자기정렬방식으로 콘택을 이루 어, 상기 종래기술에 비해 훨씬 단순화된 공정 단계를 가질 수 있다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

본 발명은, 공정의 단순화 효과 및 소자간의 단락을 방지함과 동시에 보다 넓은 콘택영역을 확보할 수 있는 효과가 있으며, 이에 따라 소자의 수율 향상 효과가 있다.

Claims (1)

1. 소정의 하부공정 및 게이트산화막 형성공정이 완료된 반도체 기판 상부에 게이트 전극용 폴리실리콘막 패턴을 형성하는 제1 단계;

   노출된 상기 폴리실리콘막 표면에 NH₃가스를 플로우 시키면서 어닐링을 실시하여 Si₃N₄막을 선택적으로 형성하는 제2 단계;

   상기 제2 단계를 마친 전체 구조 상부에 콘택 마스크를 사용한 감광막 패턴을 형성하는 제3 단계;

   상기 감광막 패턴을 식각마스크로 하여 상기 반도체 기판 일부가 노출되도록 상기 게이트산화막과 상기 Si₃N₄막간의 식각선택비를 이용하여 상기 게이트산화막을 선택식각하는 제4 단계:

   상기 감광막 패턴을 제거하는 제5 단계; 및

   상기 제5 단계를 마친 전체 구조 상부에 콘택 영역이 정의된 폴리실리콘막인전도막 패턴을 형성하는 제6 단계

   를 포함하여 이루어지는 반도체 소자의 콘택 형성 방법.