JPH02216834A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH02216834A JPH02216834A JP3750889A JP3750889A JPH02216834A JP H02216834 A JPH02216834 A JP H02216834A JP 3750889 A JP3750889 A JP 3750889A JP 3750889 A JP3750889 A JP 3750889A JP H02216834 A JPH02216834 A JP H02216834A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特に多結晶シリ
コンをゲート電極とする絶縁ゲート電界効果トランジス
タの製造方法に関する。
コンをゲート電極とする絶縁ゲート電界効果トランジス
タの製造方法に関する。
従来、この種の絶縁ゲート電界効果トランジスタの製造
方法、特にソース・ドレインに対して電極を接続するた
めのコンタクトホールの形成方法では、ゲート電極と配
線用電極との分離のための層間絶縁膜をCVD法等によ
り形成し、フォトレジストをマスクとしたエツチングに
より開設する方法が用いられている。しかし、素子の微
細化の要求が高まるにつれてコンタクトホールのエツチ
ング精度や目ずれが問題となるため、近年では自己整合
されたコンタクトホールをシリコン熱窒化膜等の耐酸化
性膜を利用して実現する方法が提案されている。
方法、特にソース・ドレインに対して電極を接続するた
めのコンタクトホールの形成方法では、ゲート電極と配
線用電極との分離のための層間絶縁膜をCVD法等によ
り形成し、フォトレジストをマスクとしたエツチングに
より開設する方法が用いられている。しかし、素子の微
細化の要求が高まるにつれてコンタクトホールのエツチ
ング精度や目ずれが問題となるため、近年では自己整合
されたコンタクトホールをシリコン熱窒化膜等の耐酸化
性膜を利用して実現する方法が提案されている。
第3図(a)乃至(e)はその−例を工程順に示す図で
ある。
ある。
先ず、第3図(a)のように、p型シリコン基板1にシ
リコン窒化膜を用いたLOCO3法(L〇−cal 0
xidation of 5ilicon法)によって
選択的に厚いシリコン酸化1!2を形成し、その後シリ
コン窒化膜を除去する。その上で、シリコン酸化膜から
なるゲート酸化膜8を形成し、ポリシリコンをCVD法
で成長させ、かつパターニングしてゲート電極4を形成
する。更に、このゲート電極4を利用してシリコン基板
1に砒素をイオン注入する。
リコン窒化膜を用いたLOCO3法(L〇−cal 0
xidation of 5ilicon法)によって
選択的に厚いシリコン酸化1!2を形成し、その後シリ
コン窒化膜を除去する。その上で、シリコン酸化膜から
なるゲート酸化膜8を形成し、ポリシリコンをCVD法
で成長させ、かつパターニングしてゲート電極4を形成
する。更に、このゲート電極4を利用してシリコン基板
1に砒素をイオン注入する。
次いで、第3図(b)のように熱処理を行い、ソース5
S及びドレイン5dを形成するとともに、ゲート電極4
を酸化してその表面にソース及びドレインよりも厚いシ
リコン酸化膜6を形成する。
S及びドレイン5dを形成するとともに、ゲート電極4
を酸化してその表面にソース及びドレインよりも厚いシ
リコン酸化膜6を形成する。
そして、第3図(c)のように、シリコン酸化膜6をエ
ツチングしてソース5s、 ドレイン5dを露出する
コンタクトホールを開設する。このとき、ゲート電極4
上にはシリコン酸化膜6が残されるが、絶縁性が不充分
なため、そのまま層間絶縁膜として使用できない。
ツチングしてソース5s、 ドレイン5dを露出する
コンタクトホールを開設する。このとき、ゲート電極4
上にはシリコン酸化膜6が残されるが、絶縁性が不充分
なため、そのまま層間絶縁膜として使用できない。
そのため、第3図(d)のように、ソース5s。
ドレイン5dの上に夫々シリコン熱窒化膜9を形成し、
これをマスクにして酸化処理を行い、ゲート電極4上に
充分厚いシリコン酸化膜6Aを形成する。
これをマスクにして酸化処理を行い、ゲート電極4上に
充分厚いシリコン酸化膜6Aを形成する。
しかる後、第3図(e)のように、シリコン熱窒化膜9
を除去してソース、ドレインを再度露出させ、その後ア
ルミニウムをスパッタで付着してパターニングすれば、
ソース電極7s、 ドレイン電極7dが形成される。
を除去してソース、ドレインを再度露出させ、その後ア
ルミニウムをスパッタで付着してパターニングすれば、
ソース電極7s、 ドレイン電極7dが形成される。
上述した従来の半導体装置の製造方法では、ゲート電極
4上に形成するシリコン酸化膜6の絶縁性を高めるため
に、シリコン酸化膜をエツチングしてソース、ドレイン
のコンタクトホールを開設した後に、このホール部分に
シリコン熱窒化膜9を形成し、かつこのシリコン熱窒化
膜9をマスクにして再度ゲート電極4を酸化処理するた
めの工程が必要とされる。このため、製造工程が複雑に
なるという問題がある。
4上に形成するシリコン酸化膜6の絶縁性を高めるため
に、シリコン酸化膜をエツチングしてソース、ドレイン
のコンタクトホールを開設した後に、このホール部分に
シリコン熱窒化膜9を形成し、かつこのシリコン熱窒化
膜9をマスクにして再度ゲート電極4を酸化処理するた
めの工程が必要とされる。このため、製造工程が複雑に
なるという問題がある。
本発明は製造工程を複雑にすることな(、絶縁性の高い
酸化膜を形成することを可能にした半導体装置の製造方
法を提供することを目的とする。
酸化膜を形成することを可能にした半導体装置の製造方
法を提供することを目的とする。
本発明の半導体装置の製造方法は、半導体基板の表面に
耐酸化性膜を薄く形成する工程と、この上に多結晶シリ
コンによりゲート電極を形成する工程と、このゲート電
極を用いた自己整合法により半導体基板に不純物を導入
して拡散層を形成する工程と、前記ゲート電極を熱酸化
して層間絶縁膜を形成する工程と、前記拡散層上で前記
耐酸化性膜を除去し、ここに電極を形成する工程とを含
んでいる。
耐酸化性膜を薄く形成する工程と、この上に多結晶シリ
コンによりゲート電極を形成する工程と、このゲート電
極を用いた自己整合法により半導体基板に不純物を導入
して拡散層を形成する工程と、前記ゲート電極を熱酸化
して層間絶縁膜を形成する工程と、前記拡散層上で前記
耐酸化性膜を除去し、ここに電極を形成する工程とを含
んでいる。
上述した製造方法では、耐酸化性膜で半導体基板の表面
を覆った状態でゲート電極を熱酸化して層間絶縁膜を形
成しているため、半導体基板の表面に酸化膜を成長する
ことなく層間絶縁膜を充分厚く形成でき、絶縁性の高い
酸化膜を得ることが可能となる。
を覆った状態でゲート電極を熱酸化して層間絶縁膜を形
成しているため、半導体基板の表面に酸化膜を成長する
ことなく層間絶縁膜を充分厚く形成でき、絶縁性の高い
酸化膜を得ることが可能となる。
次に、本発明を図面を参照して説明する。
(第1実施例)
第1図(a)乃至(C)は本発明の第1実施例を製造工
程順に示す縦断面図である。
程順に示す縦断面図である。
先ず、第1図(a)のように、P型シリコン基板lにシ
リコン窒化膜を用いたLOCO3法により厚いシリコン
酸化膜2を選択的に形成し、素子分離領域を構成する。
リコン窒化膜を用いたLOCO3法により厚いシリコン
酸化膜2を選択的に形成し、素子分離領域を構成する。
そして、素子領域にはゲート絶縁膜として耐酸化膜であ
るシリコン熱窒化膜3を250人の厚さに形成する。更
に、この上にLPVCD法(Low Pressure
Chemical Vaper Depo−siti
on法)によりポリシリコン膜を640°Cで4000
人の厚さに形成し、かつこれをフォトレジストを利用し
てパターニングすることで、ゲート電極4を形成する。
るシリコン熱窒化膜3を250人の厚さに形成する。更
に、この上にLPVCD法(Low Pressure
Chemical Vaper Depo−siti
on法)によりポリシリコン膜を640°Cで4000
人の厚さに形成し、かつこれをフォトレジストを利用し
てパターニングすることで、ゲート電極4を形成する。
その後、ゲート電極4を利用して砒素をイオン注入する
。
。
次いで、第1図(b)のように、熱処理することでソー
ス5s、 ドレイン5dを形成し、かつゲート電極4
を熱酸化して層間絶縁膜6を500人の厚さに形成する
。なお、このとき熱酸化によりゲート電極4のポリシリ
コン形状が小さくされるため、ソース5s、 ドレイ
ン5dは予め0.3μm程度深く形成しておくことが必
要である。
ス5s、 ドレイン5dを形成し、かつゲート電極4
を熱酸化して層間絶縁膜6を500人の厚さに形成する
。なお、このとき熱酸化によりゲート電極4のポリシリ
コン形状が小さくされるため、ソース5s、 ドレイ
ン5dは予め0.3μm程度深く形成しておくことが必
要である。
次いで、第1図(C)のように、ゲート電極4を利用し
て熱リン酸でシリコン熱窒化膜3をエツチングすること
で、ソース5s、 ドレイン5dのコンタクトホール
が開設される。その後、アルミニウムを1.5μmの厚
さにスパッタ形成し、かつバターニングしてソース電極
7s、 ドレイン電極7dを形成する。
て熱リン酸でシリコン熱窒化膜3をエツチングすること
で、ソース5s、 ドレイン5dのコンタクトホール
が開設される。その後、アルミニウムを1.5μmの厚
さにスパッタ形成し、かつバターニングしてソース電極
7s、 ドレイン電極7dを形成する。
したがって、この製造方法では、ゲート絶縁膜として形
成したシリコン熱窒化膜3をゲート電極4を酸化する際
におけるソース5s、 ドレイン5dのマスクに利用
しているので、改めてシリコン熱窒化膜を形成する工程
が不要となり、製造の容易化を可能にする。
成したシリコン熱窒化膜3をゲート電極4を酸化する際
におけるソース5s、 ドレイン5dのマスクに利用
しているので、改めてシリコン熱窒化膜を形成する工程
が不要となり、製造の容易化を可能にする。
なお、LOCO3法により素子分離領域としての厚いシ
リコン酸化膜2を形成する際に用いたLPCVD法によ
るシリコン熱窒化膜をそのままゲート絶縁膜として用い
ることも可能であり、製造工程を更に簡略化することが
できる。
リコン酸化膜2を形成する際に用いたLPCVD法によ
るシリコン熱窒化膜をそのままゲート絶縁膜として用い
ることも可能であり、製造工程を更に簡略化することが
できる。
(第2実施例)
第2図(a)乃至(d)は本発明の第2実施例を製造工
程順に示す縦断面図であり、ここでは縦型電界効果トラ
ンジスタを製造する例を示している。
程順に示す縦断面図であり、ここでは縦型電界効果トラ
ンジスタを製造する例を示している。
先ず、第2図(a)のように、ドレインとじてのN型半
導体基板11の主面にシリコン熱窒化膜12を500人
形成し、かつこの上にLPCVD法でポリシリコンを6
000人成長した後、バターニングしてゲート電極13
を形成する。そして、チャンネル部となる部分にリンを
イオン注入する、続けてボロンをイオン注入する。
導体基板11の主面にシリコン熱窒化膜12を500人
形成し、かつこの上にLPCVD法でポリシリコンを6
000人成長した後、バターニングしてゲート電極13
を形成する。そして、チャンネル部となる部分にリンを
イオン注入する、続けてボロンをイオン注入する。
次いで、第2図(b)のように、熱処理することでイオ
ンの押込みを行い、P型ベース領域14とN型ソース領
域15を形成する。
ンの押込みを行い、P型ベース領域14とN型ソース領
域15を形成する。
次に、第2図(C)のように、ゲート電極13を熱酸化
して層間絶縁膜16を充分な厚さに形成する。
して層間絶縁膜16を充分な厚さに形成する。
しかる後、第2図(d)のように、熱リン酸でシリコン
熱窒化膜12をエツチングし、ソース領域15を露出さ
せる。そして、アルミニウムを3.5μmの厚さに蒸着
し、バターニングしてソース電極17を形成する。また
、半導体基板11の裏面にアルミニウムを蒸着してドレ
イン電極18を形成する。
熱窒化膜12をエツチングし、ソース領域15を露出さ
せる。そして、アルミニウムを3.5μmの厚さに蒸着
し、バターニングしてソース電極17を形成する。また
、半導体基板11の裏面にアルミニウムを蒸着してドレ
イン電極18を形成する。
この製造工程においても、ゲート絶縁膜をシリコン熱窒
化膜12で形成することにより、ゲート電極13を酸化
する際のマスクを別工程で形成する必要がなく、製造の
簡略化が達成できる。
化膜12で形成することにより、ゲート電極13を酸化
する際のマスクを別工程で形成する必要がなく、製造の
簡略化が達成できる。
なお、本発明における耐酸化性膜は、シリコン熱窒化膜
以外のものを利用することも可能である。
以外のものを利用することも可能である。
〔発明の効果]
以上説明したように本発明は、ゲート絶縁膜として耐酸
化性膜を形成し、この耐酸化性膜で半導体基板の表面酸
化を防止しながらゲート電極上に熱酸化膜を形成するこ
とができるので、層間絶縁膜のみを充分厚く形成でき、
少ない工程で絶縁性の高い酸化膜を形成できる効果があ
る。
化性膜を形成し、この耐酸化性膜で半導体基板の表面酸
化を防止しながらゲート電極上に熱酸化膜を形成するこ
とができるので、層間絶縁膜のみを充分厚く形成でき、
少ない工程で絶縁性の高い酸化膜を形成できる効果があ
る。
第1図(a)乃至(C)は本発明の第1実施例を製造工
程順に示す縦断面図、第2図(a)乃至(d)は本発明
の第2実施例を製造工程順に示す縦断面図、第3図(a
)乃至(e)は従来の製造方法の一例を製造工程順に示
す縦断面図である。 1・・・P型シリコン基板、2・・・シリコン酸化膜、
3・・・シリコン熱窒化膜、4・・・ゲート電極、5s
、5d・・・ソース・ドレイン、6,6A・・・層間絶
縁膜、7s・・・ソース電極、7d・・・ドレイン電極
、8・・・シリコン酸化膜、9・・・シリコン熱窒化膜
、11・・・N型シリコン基板、12・・・シリコン熱
窒化膜、13・・・ゲート電極、14・・・P型ベース
傾城、15・・・ソース領域、16・・・層間絶縁膜、
17・・・ソース電極、18・・・ドレイン電極。 第 図 第2 図
程順に示す縦断面図、第2図(a)乃至(d)は本発明
の第2実施例を製造工程順に示す縦断面図、第3図(a
)乃至(e)は従来の製造方法の一例を製造工程順に示
す縦断面図である。 1・・・P型シリコン基板、2・・・シリコン酸化膜、
3・・・シリコン熱窒化膜、4・・・ゲート電極、5s
、5d・・・ソース・ドレイン、6,6A・・・層間絶
縁膜、7s・・・ソース電極、7d・・・ドレイン電極
、8・・・シリコン酸化膜、9・・・シリコン熱窒化膜
、11・・・N型シリコン基板、12・・・シリコン熱
窒化膜、13・・・ゲート電極、14・・・P型ベース
傾城、15・・・ソース領域、16・・・層間絶縁膜、
17・・・ソース電極、18・・・ドレイン電極。 第 図 第2 図
Claims (1)
- 1、半導体基板の表面に耐酸化性膜を薄く形成する工程
と、この上に多結晶シリコンによりゲート電極を形成す
る工程と、このゲート電極を用いた自己整合法により前
記半導体基板に不純物を導入して拡散層を形成する工程
と、前記ゲート電極を熱酸化して層間絶縁膜を形成する
工程と、前記拡散層上で前記耐酸化性膜を除去し、この
上に電極を形成する工程とを含むことを特徴とする半導
体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3750889A JPH02216834A (ja) | 1989-02-17 | 1989-02-17 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3750889A JPH02216834A (ja) | 1989-02-17 | 1989-02-17 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02216834A true JPH02216834A (ja) | 1990-08-29 |
Family
ID=12499474
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3750889A Pending JPH02216834A (ja) | 1989-02-17 | 1989-02-17 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH02216834A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100365748B1 (ko) * | 1995-12-19 | 2003-03-15 | 주식회사 하이닉스반도체 | 반도체소자의콘택형성방법 |
-
1989
- 1989-02-17 JP JP3750889A patent/JPH02216834A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100365748B1 (ko) * | 1995-12-19 | 2003-03-15 | 주식회사 하이닉스반도체 | 반도체소자의콘택형성방법 |
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