JPH0415619B2 - - Google Patents
Info
- Publication number
- JPH0415619B2 JPH0415619B2 JP52029208A JP2920877A JPH0415619B2 JP H0415619 B2 JPH0415619 B2 JP H0415619B2 JP 52029208 A JP52029208 A JP 52029208A JP 2920877 A JP2920877 A JP 2920877A JP H0415619 B2 JPH0415619 B2 JP H0415619B2
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- forming
- etching
- contact hole
- source
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000005530 etching Methods 0.000 claims description 16
- 238000004519 manufacturing process Methods 0.000 claims description 11
- 238000000034 method Methods 0.000 claims description 10
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 4
- 239000004020 conductor Substances 0.000 claims description 4
- 239000004065 semiconductor Substances 0.000 claims description 3
- 238000002955 isolation Methods 0.000 description 9
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 5
- 238000001259 photo etching Methods 0.000 description 5
- 239000000758 substrate Substances 0.000 description 5
- 239000011521 glass Substances 0.000 description 4
- 239000011229 interlayer Substances 0.000 description 4
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 239000010410 layer Substances 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Landscapes
- Electrodes Of Semiconductors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
１ 発明の利用分野
本発明は、高い信頼性を有し、かつ高集積化に
適した半導体装置の製造方法に関するものであ
る。
適した半導体装置の製造方法に関するものであ
る。
２ 従来技術
従来のMOSトランジスタの製造工程の断面図
を第１図に示す。
を第１図に示す。
まず基板１上に素子分離用酸化膜２およびゲー
ト酸化膜３を形成後、多結晶シリコン４を堆積す
る（第１図ａ）。
ト酸化膜３を形成後、多結晶シリコン４を堆積す
る（第１図ａ）。
次にホト・エツチングによりゲート電極５を形
成する。この後、不純物拡散またはイオン打込み
によりソースおよびドレイン領域６を形成する
（第１図ｂ）。
成する。この後、不純物拡散またはイオン打込み
によりソースおよびドレイン領域６を形成する
（第１図ｂ）。
そして、りんガラスの如き層間絶縁膜７を堆積
した後、ホト・エツチングによりコンタクト孔８
を設ける（第１図ｃ）。
した後、ホト・エツチングによりコンタクト孔８
を設ける（第１図ｃ）。
最後に、Al電極９を形成する（第１図ｄ）。
このような方法で素子の製作を行うと下記のよ
うな問題が生ずる。即ち、 (1) 酸化膜エツチを何度か行うため（たとえば、
ソースおよびドレイン領域上の酸化膜のエツチ
など）、素子分離用酸化膜厚が減少する。
うな問題が生ずる。即ち、 (1) 酸化膜エツチを何度か行うため（たとえば、
ソースおよびドレイン領域上の酸化膜のエツチ
など）、素子分離用酸化膜厚が減少する。
(2) 第２図に示すように、コンタクト孔形成時に
マスク合わせズレがあると、りんガラス７をエ
ツチする際に素子分離用酸化膜２の端部２５が
エツチされ（第２図ａ）、Al電極９と基板１が
短絡する（第２図ｂ）。
マスク合わせズレがあると、りんガラス７をエ
ツチする際に素子分離用酸化膜２の端部２５が
エツチされ（第２図ａ）、Al電極９と基板１が
短絡する（第２図ｂ）。
(3) 第３図に示すように、コンタクト孔形成時に
マスク合わせズレがあると、りんガラス７のエ
ツチングにより（第３図ａ）、ゲート電極５と
Al電極９が短絡する（第３図ｂ）。特に酸化膜
２８を利用して自己整合によりコンタクト光を
形成するような場合には、りんガラス７のエツ
チング時に酸化膜２８の一部２７がエツチされ
るためゲート電極５とAl電極９が短絡し、自
己整合によるコンタクト光形成ができない。
マスク合わせズレがあると、りんガラス７のエ
ツチングにより（第３図ａ）、ゲート電極５と
Al電極９が短絡する（第３図ｂ）。特に酸化膜
２８を利用して自己整合によりコンタクト光を
形成するような場合には、りんガラス７のエツ
チング時に酸化膜２８の一部２７がエツチされ
るためゲート電極５とAl電極９が短絡し、自
己整合によるコンタクト光形成ができない。
３ 発明の目的
本発明は、上記のような欠点を取り除き、高い
信頼性を有し、かつ集積度の高い半導体装置を製
造する方法を提供することを目的としている。
信頼性を有し、かつ集積度の高い半導体装置を製
造する方法を提供することを目的としている。
４ 発明の構成
MOSトランジスタを製造する工程において、
ゲー電極を被覆する一方でソース又はドレイン領
域上に開口部を有する主にSiO2からなる第１の
絶縁膜を形成した後、主にSi3N4からなる第２の
絶縁膜を第１の絶縁膜上とソース又はドレイン領
域上に形成し、さらに第２絶縁膜上に主にSiO2
からなる第３の絶縁膜を形成する。
ゲー電極を被覆する一方でソース又はドレイン領
域上に開口部を有する主にSiO2からなる第１の
絶縁膜を形成した後、主にSi3N4からなる第２の
絶縁膜を第１の絶縁膜上とソース又はドレイン領
域上に形成し、さらに第２絶縁膜上に主にSiO2
からなる第３の絶縁膜を形成する。
そして、第３の絶縁膜をエツチングするが第２
の絶縁膜をほとんどエツチングしない方法を用い
て、ソース又はドレイン領域上の第３の絶縁膜に
コンタクト孔を設ける。
の絶縁膜をほとんどエツチングしない方法を用い
て、ソース又はドレイン領域上の第３の絶縁膜に
コンタクト孔を設ける。
次に、第２の絶縁膜をエツチングするが第１の
絶縁膜をほとんどエツチングしない方法を用い
て、第２の絶縁膜にコンタクト孔を設ける。
絶縁膜をほとんどエツチングしない方法を用い
て、第２の絶縁膜にコンタクト孔を設ける。
最後に、そのコンタクト孔に導電物質を設けて
ソース又はドレイン領域と接触させ、電界効果ト
ランジスタのソース又はドレイン電極配線とす
る。
ソース又はドレイン領域と接触させ、電界効果ト
ランジスタのソース又はドレイン電極配線とす
る。
５ 発明の作用
第２の絶縁膜をエツチングする際に第１の絶縁
膜をエツチングしてしまうことがないので、マス
ク合わせズレに関係なく第１の絶縁膜で規定され
る領域で自己整合的にソース又はドレイン領域の
電極接触面を形成できる。
膜をエツチングしてしまうことがないので、マス
ク合わせズレに関係なく第１の絶縁膜で規定され
る領域で自己整合的にソース又はドレイン領域の
電極接触面を形成できる。
６ 実施例
以下、本発明を実施例を参照して触細に説明す
る。
る。
第４図は本発明により自己整合で形成したコン
タクト孔を有するMOSトランジスタの製造工程
を示す断面図である。
タクト孔を有するMOSトランジスタの製造工程
を示す断面図である。
まず、比抵抗15Ω・cm、結晶軸方向＜100＞の
ｐ型シリコン基板１をH2Oを含む雰囲気中で
1000℃、８時間局所酸化することにより、1.3μｍ
の素子分離用酸化膜２を設ける。次に、1000℃、
100分のdry酸化により700Åのゲート酸化膜３を
設け、更に、CVD（Chemical Vapor
Deposition）法により、膜厚4000Å、層抵抗30
Ω／□の多結晶シリコン４を堆積する（第４図
ａ）。
ｐ型シリコン基板１をH2Oを含む雰囲気中で
1000℃、８時間局所酸化することにより、1.3μｍ
の素子分離用酸化膜２を設ける。次に、1000℃、
100分のdry酸化により700Åのゲート酸化膜３を
設け、更に、CVD（Chemical Vapor
Deposition）法により、膜厚4000Å、層抵抗30
Ω／□の多結晶シリコン４を堆積する（第４図
ａ）。
続いて、ホト・エツチングによりゲート電極５
を形成した後、ソースおよびドレインが形成され
る部分の酸化膜を除去する。次に、850℃、４時
間加湿酸化し、更に酸化膜エツチを行うことによ
り、ゲート電極５を5000Åの酸化膜２８で被覆
し、1000℃でのりん拡散により接合深さ1.0μｍ、
層抵抗15Ω／□のソースおよびドレイン領域６を
形成する（第４図ｂ）。ゲート電極のみを厚い酸
化膜で被覆する方法については例えば特願昭50−
70830号（特開昭52−2174号公報）の明細書に詳
しく示されている。
を形成した後、ソースおよびドレインが形成され
る部分の酸化膜を除去する。次に、850℃、４時
間加湿酸化し、更に酸化膜エツチを行うことによ
り、ゲート電極５を5000Åの酸化膜２８で被覆
し、1000℃でのりん拡散により接合深さ1.0μｍ、
層抵抗15Ω／□のソースおよびドレイン領域６を
形成する（第４図ｂ）。ゲート電極のみを厚い酸
化膜で被覆する方法については例えば特願昭50−
70830号（特開昭52−2174号公報）の明細書に詳
しく示されている。
そして、ソースおよびドレイン形成後、1000Å
のSi3N4膜１０を堆積する（第４図ｃ）。
のSi3N4膜１０を堆積する（第４図ｃ）。
更に、8000ÅのPSG膜（P2O5濃度5mole％）
７を堆積する。しかる後、ホト・エツチングによ
りコンタクト孔８及び８１をPSG膜７に設ける
（第４図ｄ）。この時のホト・エツチングでは
Si3N膜１０はほとんどエツチングされず、PSG
膜７だけがエツチングされる。なぜならば、
Si3N4膜とPSG膜７は性質が異なるため、同じエ
ツチング膜ではSi3N4膜はほとんどエツチングさ
れないからである。
７を堆積する。しかる後、ホト・エツチングによ
りコンタクト孔８及び８１をPSG膜７に設ける
（第４図ｄ）。この時のホト・エツチングでは
Si3N膜１０はほとんどエツチングされず、PSG
膜７だけがエツチングされる。なぜならば、
Si3N4膜とPSG膜７は性質が異なるため、同じエ
ツチング膜ではSi3N4膜はほとんどエツチングさ
れないからである。
次にエツチングされたPSG膜７を用いてSi3N4
膜１０だけをエツチングする。この時のエツチン
グは、PSG膜７、素子分離用酸化膜２及び酸化
膜２８をほとんどエツチングしないエツチング方
法で行う。すると、、素子分離用酸化膜２及び酸
化膜２８を自己整合的にソース又はドレイン領域
の電極接触面が露出形成される。そして最後に
1.2μｍのAl電極９を形成する（第４図ｅ）。
膜１０だけをエツチングする。この時のエツチン
グは、PSG膜７、素子分離用酸化膜２及び酸化
膜２８をほとんどエツチングしないエツチング方
法で行う。すると、、素子分離用酸化膜２及び酸
化膜２８を自己整合的にソース又はドレイン領域
の電極接触面が露出形成される。そして最後に
1.2μｍのAl電極９を形成する（第４図ｅ）。
これにより第２図や第３図に示されたような問
題点、すなわちコンタクト孔８１を形成する時、
PSG膜７をエツチングすると同時に素子分離用
酸化膜２又は酸化膜２８をエツチングしてしまう
という問題点を解決することができる。
題点、すなわちコンタクト孔８１を形成する時、
PSG膜７をエツチングすると同時に素子分離用
酸化膜２又は酸化膜２８をエツチングしてしまう
という問題点を解決することができる。
７ 効果
本発明によれば電界効果トランジスタのソース
又はドレインへのコンタクト孔を形成する際、層
間絶縁膜をエツチングするときのマスク合わせズ
レによつて素子分離用絶縁膜又はゲート電極まわ
りの絶縁膜を層間絶縁膜と同時にエツチングして
しまうことを防ぐことができる。それによつて
Al電極と基板との短絡又はAl電極とゲート電極
との短絡を防ぐことができるとともに、Al電極
とソース又はドレインとの接触面を良好に形成す
ることができる。
又はドレインへのコンタクト孔を形成する際、層
間絶縁膜をエツチングするときのマスク合わせズ
レによつて素子分離用絶縁膜又はゲート電極まわ
りの絶縁膜を層間絶縁膜と同時にエツチングして
しまうことを防ぐことができる。それによつて
Al電極と基板との短絡又はAl電極とゲート電極
との短絡を防ぐことができるとともに、Al電極
とソース又はドレインとの接触面を良好に形成す
ることができる。
第１図は従来のMOSトランジスタの製造方法
を示す断面図、第２図及び第３図は従来方法によ
つてMOSトランジスタを製造した場合に生ずる
問題を説明する断面図、第４図は本発明による
MOSトランジスタを製造方法を説明する断面図
である。 符号の説明、１……基板、２……素子分離用酸
化膜、３……ゲート酸化膜、４……多結晶シリコ
ン、５……ゲート電極、６……ソース及びドレイ
ン領域、７……層間絶縁膜又はPSG膜、８，８
１……コンタクト孔、９……Al電極、１０……
Si3N4、２８……酸化膜。
を示す断面図、第２図及び第３図は従来方法によ
つてMOSトランジスタを製造した場合に生ずる
問題を説明する断面図、第４図は本発明による
MOSトランジスタを製造方法を説明する断面図
である。 符号の説明、１……基板、２……素子分離用酸
化膜、３……ゲート酸化膜、４……多結晶シリコ
ン、５……ゲート電極、６……ソース及びドレイ
ン領域、７……層間絶縁膜又はPSG膜、８，８
１……コンタクト孔、９……Al電極、１０……
Si3N4、２８……酸化膜。
Claims (1)
- 【特許請求の範囲】 １ ゲート絶縁膜と、該ゲート絶縁膜上に直接設
けられたゲート電極とを有するMOSトランジス
タのコンタクト孔を自己整合的に形成する製造方
法において、 上記ゲート電極を被覆する一方、上記MOSト
ランジスタのソース又はドレイン領域上に開口部
を有する主にSiO2からなる第１の絶縁膜を形成
する第１の工程と、 該第１の工程に続いて、該第１の絶縁膜上と上
記ソース又はドレイン領域上に、該第１の絶縁膜
とは異なり、主にSi3N4からなる第２の絶縁膜を
形成する第２の工程と 該第２の工程に続いて、該第２の絶縁膜上に、
該第２の絶縁膜とは異なり、主にSiO2からなる
第３の絶縁膜を形成する第３の工程と、 該第３の工程に続いて、上記第３の絶縁膜をエ
ツチングし上記第２の絶縁膜はほとんどエツチン
グしない方法を用いて、上記ソース又はドレイン
領域上の上記第３の絶縁膜にコンタクト孔を設け
る第４の工程と、 該第４の工程に続いて、上記第２の絶縁膜をエ
ツチングし上記第１の絶縁膜はほとんどエツチン
グしない方法を用いて、上記ソース又はドレイン
領域上の上記第２の絶縁膜にコンタクト孔を設け
る第５の工程と、 該第５の工程に続いて、上記コンタクト孔に導
電物質を設ける第６の工程と、 該第６の工程に続いて、上記導電物質を所望形
状に形成する工程とを含み、かつ、上記コンタク
ト孔は上記第１の絶縁膜上にかかるように形成さ
れ、上記導電物質と上記ソース又はドレイン領域
は実質的に上記第１の絶縁膜で規定される領域で
自己整合的に接触せしめられてなることを特徴と
する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2920877A JPS53115173A (en) | 1977-03-18 | 1977-03-18 | Production of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2920877A JPS53115173A (en) | 1977-03-18 | 1977-03-18 | Production of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS53115173A JPS53115173A (en) | 1978-10-07 |
| JPH0415619B2 true JPH0415619B2 (ja) | 1992-03-18 |
Family
ID=12269769
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2920877A Granted JPS53115173A (en) | 1977-03-18 | 1977-03-18 | Production of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS53115173A (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57167653A (en) * | 1981-03-23 | 1982-10-15 | Fujitsu Ltd | Manufacture of semiconductor device |
| JPS5955054A (ja) * | 1982-09-24 | 1984-03-29 | Hitachi Ltd | 半導体装置の製造方法 |
| JPS59184523A (ja) * | 1983-04-05 | 1984-10-19 | Yokogawa Hokushin Electric Corp | バイポーラトランジスタの製造方法 |
| JPS6012754A (ja) * | 1983-07-01 | 1985-01-23 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| JP2509173B2 (ja) * | 1985-02-08 | 1996-06-19 | 株式会社日立製作所 | 相補型ｍｉｓｆｅｔを有する半導体集積回路装置の製造方法 |
| JPS62104170A (ja) * | 1985-10-31 | 1987-05-14 | Matsushita Electronics Corp | Ｍｏｓ型半導体装置 |
| JP2859332B2 (ja) * | 1989-12-13 | 1999-02-17 | 株式会社東芝 | 半導体装置の製造方法 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50142174A (ja) * | 1974-05-03 | 1975-11-15 | ||
| JPS5191676A (ja) * | 1975-02-10 | 1976-08-11 | ||
| JPS51147272A (en) * | 1975-06-13 | 1976-12-17 | Hitachi Ltd | Manufacturing process of mis-type field effect transistor |
| JPS5233490A (en) * | 1975-09-09 | 1977-03-14 | Nec Corp | Manufacturing process of semiconductor device |
| JPH0849382A (ja) * | 1994-08-05 | 1996-02-20 | Misawa Homes Co Ltd | 階段の手摺構造 |
-
1977
- 1977-03-18 JP JP2920877A patent/JPS53115173A/ja active Granted
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50142174A (ja) * | 1974-05-03 | 1975-11-15 | ||
| JPS5191676A (ja) * | 1975-02-10 | 1976-08-11 | ||
| JPS51147272A (en) * | 1975-06-13 | 1976-12-17 | Hitachi Ltd | Manufacturing process of mis-type field effect transistor |
| JPS5233490A (en) * | 1975-09-09 | 1977-03-14 | Nec Corp | Manufacturing process of semiconductor device |
| JPH0849382A (ja) * | 1994-08-05 | 1996-02-20 | Misawa Homes Co Ltd | 階段の手摺構造 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS53115173A (en) | 1978-10-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR930001559B1 (ko) | 전계효과 트랜지스터 제조방법 | |
| US4826781A (en) | Semiconductor device and method of preparation | |
| US3958323A (en) | Three mask self aligned IGFET fabrication process | |
| US4210993A (en) | Method for fabricating a field effect transistor | |
| JPH02211662A (ja) | 共通基板上にバイポーラ及びｃｍｏｓトランジスタを製造する方法 | |
| JPH04226033A (ja) | バイポーラ・トランジスタを作成する方法 | |
| JPH0415619B2 (ja) | ||
| JPS6252950B2 (ja) | ||
| JP2707536B2 (ja) | 半導体装置の製造方法 | |
| JPH0637323A (ja) | 縦型ｍｏｓｆｅｔ装置とその製造方法 | |
| JP2712889B2 (ja) | 半導体装置の製造方法 | |
| JP2890550B2 (ja) | 半導体装置の製造方法 | |
| JP3521921B2 (ja) | 半導体装置の製造方法 | |
| JPS6154661A (ja) | 半導体装置の製造方法 | |
| JPS6156448A (ja) | 相補型半導体装置の製造方法 | |
| JPH11307544A (ja) | バイポーラトランジスタ及び半導体集積回路装置 | |
| JPH11204738A (ja) | 半導体装置の製造方法 | |
| JPS6188543A (ja) | 半導体装置の製造方法 | |
| JPS58102559A (ja) | 半導体装置およびその製造方法 | |
| JPH0239093B2 (ja) | ||
| JPH02211633A (ja) | 半導体装置及びその製造方法 | |
| JPS5943832B2 (ja) | 半導体装置の製造方法 | |
| JPH1126756A (ja) | 半導体装置の製造方法 | |
| JPS609163A (ja) | 半導体装置の製造方法 | |
| JPH0290671A (ja) | 半導体集積回路の製造方法 |