JPH0637323A

JPH0637323A - 縦型ｍｏｓｆｅｔ装置とその製造方法

Info

Publication number: JPH0637323A
Application number: JP19220792A
Authority: JP
Inventors: Tsuyoshi Asao; 強朝生
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1992-07-20
Filing date: 1992-07-20
Publication date: 1994-02-10

Abstract

(57)【要約】【目的】本発明は、縦型ＭＯＳＦＥＴを有する半導体
装置に関するもので、エッチングによる結晶ダメージが
残らず、ゲート領域の酸化膜厚を厚くでき、製造工程で
のマスク数を減らし、ゲート、ソース領域をより縮小で
きる方法を提供することを目的とする。【構成】本発明は、ソース領域である拡散層１１１を
ゲート領域１７の上側部に接して斜めに形成し、その下
層と平坦部分にバックゲート領域１１０と１１３を形成
するようにして、その平坦部分のバックゲート領域１１
３表面と前記ソース領域１１１表面が配線金属１１４と
接するように形成したものである。他の実施例として
は、ソース領域も平坦にし、その一部を開口して、そこ
にバックゲート領域を埋め込むようにした。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、高耐圧トランジスタ
として知られる縦型ＭＯＳＦＥＴ（ＭＯＳ型電界効果ト
ランジスタ）装置とその製造方法に関するものである。

【０００２】

【従来の技術】従来この種の装置として（特開昭６２−
１２６６７４号公報、ＩＥＥＥＴＲＡＮＳＡＣＴＩＯ
ＮＳＯＮＥＬＥＣＴＲＯＮＤＥＶＩＣＥＳ，ＥＤ
−３２〔１〕（１９８５−１）Ｐ．２−６に開示される
ものがあり、図４（ａ）〜（ｈ）にこれらの文献に示さ
れた従来の装置のセル構造形成のための製造方法の工程
図を示し、図４（ｈ）にこの装置のセル１個分の完成断
面図を示す。

【０００３】以下、図４の工程順に説明する。

【０００４】図４（ａ）まず、比抵抗０．００４Ω−
ｃｍ程度のＮ型半導体基板４１上に、ＬＰＥ（液相エピ
タキシャル）法等の好適な結晶成長技術により、比抵抗
１〜３Ω−ｃｍ程度のＮ型エピタキシャル層４２を形成
する。

【０００５】次に、イオン注入法により、Ｎ型エピタキ
シャル層４２の所定領域に表面不純物濃度１０¹⁷ｉｏｎ
ｓ／ｃｍ³で拡散層深さ２μｍ程度のＰ型拡散層４３を
形成する。

【０００６】次に、イオン注入法により、Ｐ型拡散層４
３の内部に表面不純物濃度１０¹⁹ｉｏｎｓ／ｃｍ³で拡
散層深さ０．５μｍ程度のＮ⁺型拡散層４４を形成す
る。

【０００７】その後、熱酸化によりＮ型エピタキシャル
層に３５００ÅのＳｉＯ₂膜４５を形成する。

【０００８】図４（ｂ）次に、公知のホトリソグラフ
ィ法及びＲＩＥ（ＲｅａｃｔｉｖｅＩｏｎＥｔｃｈｉ
ｎｇ）法により、ＳｉＯ₂膜４５の一部を除去する。

【０００９】次に、ＳｉＯ₂膜４５の残存部をマスクと
してＲＩＥ法により、Ｎ⁺型拡散層４４，Ｐ型拡散層４
３を貫通する溝４６を形成する。

【００１０】図４（ｃ）次に、公知の硝弗酸系エッチ
ング液により、Ｎ型エピタキシャル層４２の一部をＳｉ
Ｏ₂膜４５をマスクにしてエッチングし、前工程のＲＩ
Ｅ法によるダメージ層を取り除く。

【００１１】図４（ｄ）次に、熱酸化により、溝４６
の内壁に７００Å程度のゲート酸化膜４７を形成する。
そして、主平面及び溝４６の内壁にＣＶＤ（化学的気相
成長）法により、ｐｏｌｙＳｉ（ポリシリコン）膜４
８を３０００Å形成し、Ｎ型不純物の拡散をおこなう。
その後公知のホトリソグラフィ法及びドライエッチング
法により溝４６の内壁にのみｐｏｌｙＳｉ膜４８を残
存させる。

【００１２】図４（ｅ）次に、ＰＳＧ（Ｐｈｏｓｐｈ
ｏ−ＳｉｌｉｃａｔｅＧｌａｓｓ）膜４９を主平面及
び溝４６の内壁にＣＶＤ法により１μｍ程度の厚さに堆
積する。

【００１３】図４（ｆ）次に、公知のホトリソグラフ
ィ法及びドライエッチング法により、前記ＰＳＧ膜４
９、ＳｉＯ₂膜４５の所定位置にコンタクト孔４１０を
形成する。

【００１４】図４（ｇ）次に、このコンタクト孔４１
０よりＲＩＥ法によりＮ⁺型拡散層４４を貫通し、Ｐ型
拡散層４３に達するコンタクト孔４１１を形成する。

【００１５】次に、このコンタクト孔４１１より、イオ
ン注入法で表面不純物濃度１０¹⁹ｉｏｎｓ／ｃｍ³で拡
散層深さ２μｍ程度のＰ⁺型拡散層４１２を形成する。

【００１６】この（ｇ）の工程により、Ｐ⁺型拡散層４
１２形成のマスクとコンタクト形成のマスクを同一のも
のとし、合せずれの影響をなくしている。

【００１７】図４（ｈ）最後に、このコンタクト孔４
１１を含む全面に配線金属４１３を２μｍの厚さに蒸着
することにより、この配線金属４１３は、Ｐ⁺型拡散層
４１２及びＮ⁺型拡散層４４に接続される。

【００１８】以上の工程により、縦型ＭＯＳＦＥＴ装置
が形成される。この装置においては、Ｎ型半導体基板４
１がドレイン領域、Ｎ⁺型が拡散層４４がソース領域、
Ｐ型拡散層４３及びＰ⁺型拡散層４１２がバックゲート
領域、ｐｏｌｙＳｉ膜４８がゲート領域になり、電流
は図４（ｈ）に矢印で示す経路をほぼ流れる。

【００１９】

【発明が解決しようとする課題】しかしながら、上記構
成の装置では以下に示す６つの問題点があった。

【００２０】（１）溝を形成する際に結晶にダメージが
残ってしまい、そのダメージ層を硝弗酸系のエッチング
液によりウェットエッチングにより取り除くと、Ｎ型エ
ピタキシャル層の残存部分が減少し、導通面積が減少す
るためオン抵抗の上昇をまねく。逆に、ウェットエッチ
ングをせずに、ダメージを残したまま後の工程をおこな
うと素子リークが発生し、満足のいく特性は得られなか
った。

【００２１】（２）空乏層は図５の点線で示すように広
がるためゲート領域底面近傍のＮ型エピタキシャル層中
で電界が集中し、図５のＸ印の部分（コンタクト孔底部
の角）でゲート酸化膜の絶縁破壊がおこりやすい。

【００２２】また、Ｎ型エピタキシャル層とゲートがゲ
ート酸化膜を介して接しているため、ゲート，ドレイン
間の容量が大きく、装置のスピードを低下させる。この
ため、ゲート酸化膜をある程度以上の厚みにする必要が
あり、縦型ＭＯＳＦＥＴのｇ_m（相互コンダクタンス）
を上げることが困難であった。

【００２３】（３）セル構造形成のために最低限ゲート
領域形成のためのマスクと、配線金属とソース領域及び
バックゲート領域を接続するためのマスクの２つのマス
クが必要であり、マスクの合わせずれを考慮してマージ
ンをとって素子の設計をしなければならず、素子面積の
増大をまねいていた。

【００２４】（４）コンタクト孔を形成しその中に配線
金属を導入して、ソース領域と配線金属とを接続すると
いうセルフアライン技術を使用し、通常Ｐ⁺拡散領域の
形成とコンタクト領域の形成のための２つのマスクが必
要なところを１つのマスクで形成しているので、この方
法では、ソース領域の接続面の大部分が濃度の薄い領域
になり、その結果コンタクト抵抗が大きく、オン抵抗を
高くする原因となっていた。従ってコンタクト抵抗を下
げるためには、上記のようなセルフラインは使用でき
ず、別マスクによってコンタクト領域を形成する必要が
あるが、この場合には合せずれを考慮してマージンをと
って素子の設計をしなければならず、素子面積の増大を
まねき、この場合でもオン抵抗を低くすることは困難で
あった。

【００２５】（５）図６（ａ）は従来の縦型ＭＯＳＦＥ
Ｔの１セルの断面図、図６（ｂ）は平面図を示している
が、このように、ソース領域は主平面上で大きな面積
（幅Ｗｌのほぼ正方形）を占めており、素子面積縮小の
ためには、このソース領域のエッジからエッジまでの寸
法Ｗｅを縮小することが必要である。しかし、Ｗｅの縮
小にはソースの内部抵抗の増大によるオン抵抗の増大と
いう限界があった。

【００２６】（６）同じく図６（ａ）（ｂ）において、
ゲート領域は大きな面積を占めており、素子面積縮小の
ためにはゲート領域の中心からエッジまでの寸法ＷＧを
縮小することが必要であるが、このＷＧの縮小にはゲー
ト抵抗の増大によるオン・オフスピードの低下という限
界があった。

【００２７】この発明は以上述べた問題点を除去するた
め、結晶にエッチングによるダメージが残らず、ゲート
領域底面の酸化膜厚を厚くすることが可能で、ゲート領
域形成とコンタクト領域形成を同一マスクでおこなえ、
マスクの増加を伴わずにソース領域が配線金属との接続
面で低濃度にならないようにし、ソース領域とゲート領
域の縮小が可能な、すぐれた装置とその製造方法を提供
することを目的とする。

【００２８】

【課題を解決するための手段】前記目的のためこの発明
は、縦型ＭＯＳＦＥＴ装置の形成において、以下のよう
にしたものである。

【００２９】（１）基板上に第１のＳｉＯ₂膜、ｐｏｌ
ｙＳｉ膜、第２のＳｉＯ₂膜を順に形成し、前記第２
のＳｉＯ₂膜、ｐｏｌｙＳｉ膜、第１のＳｉＯ₂膜の
１部を順に除去し、露出されたｐｏｌｙＳｉ膜の側面
に第３のＳｉＯ₂膜を形成し、選択エピタキシャル層を
前記第２のＳｉＯ₂膜、ｐｏｌｙＳｉ膜、第１のＳｉ
Ｏ₂膜の除去部に形成し、その後選択エピタキシャル層
中にバックゲート領域、ソース領域を形成するようにし
た。

【００３０】（２）ｇ_mに関係するゲート領域側面の前
記第３のＳｉＯ₂膜厚を薄くし、ゲート・ドレイン間の
容量に関係し、電界が集中しやすいゲート領域底面の前
記第１のＳｉＯ₂膜厚を厚くできるようにした。

【００３１】（３）ゲート領域と主平面をあらかじめ分
離し、その後ソース領域、バックゲート領域を形成し、
セルフアラインにより配線金属と接続するようにした。

【００３２】（４）ゲート領域形成の際にマスクとして
窒化膜を用い、その後前記窒化膜をマスクとした選択酸
化をおこない、その時に形成されたバーズビークの上面
または下面を利用してセルフアラインによりソース領域
及び、バックゲート領域を形成するようにした。

【００３３】（５）ソース領域の拡散面を主平面に対し
て角度を持つように形成した。

【００３４】（６）ゲート領域の一部をバックゲート領
域の下に埋め込むように形成するようにした。

【００３５】

【作用】本発明は、前述のような形成方法としたので以
下のような作用効果を生じる。

【００３６】前記（１）の方法としたことにより（以下
単に「（）により」と記す）、結晶中にドライエッチ
ングによるダメージが残らず、ダメージ層を取り除くこ
とによるオン抵抗の上昇も、ダメージによる素子リーク
も生じることがない。

【００３７】（２）により、絶縁破壊が起ることがな
く、しかも、ゲート・ドレイン間の容量を著しく低減で
きる。

【００３８】（３）により、ソース領域と、バックゲー
ト領域を形成後、配線金属を形成することによって新た
なマスクを追加することなく配線金属とゲート領域を絶
縁でき、しかも配線金属とソース領域及びバックゲート
領域との接続ができるようになる。

【００３９】（４）により、マスクの増加を伴わずに、
ソース領域が配線金属との接続面で低濃度にならないよ
うにしたので、コンタクト抵抗が上昇せずオン抵抗を低
減することができる。

【００４０】（５）により、マスクの増加を伴わずに、
ソース領域が配線金属との接続面で低濃度にならないよ
うにしたので、コンタクト抵抗が上昇せずオン抵抗を低
減することができる。

【００４１】（５）により、形成したため、ソースの内
部抵抗増大を伴わずに、図６（ａ）（ｂ）のＷｅの縮小
をすることが可能となり（図６（ｃ）（ｄ）でＷｅ’＜
Ｗｅとなる）、その結果、セル面積の縮小が可能となる
（図６（ｃ）（ｄ）でＷ２＜Ｗ１となる）。

【００４２】（６）により、ゲート抵抗を増加させるこ
となしに、ＷＧを縮小することが可能となる（図６
（ｅ）（ｆ）でＷＧ’＜ＷＧとなる）。その結果、セル
面積の縮小が可能になる（図６（ｅ）（ｆ）でＷ３＜Ｗ
２となる）。

【００４３】

【実施例】図１、図２、図３は本発明の第１、第２、第
３の実施例の製造工程中の主な工程における縦型ＭＯＳ
ＦＥＴ装置の１セル部分の様子を断面図により示した工
程図であり、図１（ｊ）、図２（ｉ）、図３（ｊ）はそ
の完成断面図を示している。まず、図１（ａ）〜（ｊ）
に従って第１の実施例について説明する。

【００４４】図１（ａ）まず、比抵抗０．００４Ω−
ｃｍ程度のＮ型半導体基板１１上に、比抵抗１〜３Ω−
ｃｍ程度で厚みが１０μｍ程度のＮ型エピタキシャル層
１２を形成する。

【００４５】次に５００Å程度のパッド酸化膜１３を熱
酸化により形成し、その上に、１５００Å程度の窒化膜
１４をＣＶＤ法により形成する。

【００４６】図１（ｂ）次に、前記窒化膜１４及び、
パッド酸化膜１３の１部を開口し、開口部よりＲＩＥ法
によりＮ型エピタキシャル層１２のエッチングをおこな
い、７μｍ程度の溝１５を形成する。

【００４７】図１（ｃ）次に、溝１５の側面及び底面
に熱酸化法により１０００Åのゲート酸化膜１６を形成
する。

【００４８】図１（ｄ）次に、溝１５の内部及び主平
面上に５０００Å程度のリンを１０¹⁹ｉｏｎｓ／ｃｍ³
程度ドープしたｐｏｌｙＳｉ層を形成し、エッチバッ
ク法により主平面上のｐｏｌｙＳｉ層を除去し、溝１
５の内部にのみｐｏｌｙＳｉ層１７を形成する。

【００４９】図１（ｅ）次に、該窒化膜１４の残存部
分をマスクにして、選択酸化をおこない、１μｍ程度の
選択酸化膜１８を形成する。このとき該窒化膜１４の下
側にバーズビークが形成されＮ型エピタキシャル層１２
の一部が酸化される。

【００５０】図１（ｆ）次に、前記選択酸化膜１８
を、公知のウェットエッチングにより除去し、Ｎ型エピ
タキシャル層１２の１部とｐｏｌｙＳｉ層１７を露出
させる。このとき、Ｎ型エピタキシャル層１２の露出面
は、前記バーズビークの下面と一致するため、主平面に
対して角度をもつようになる。

【００５１】図１（ｇ）次に、該窒化膜１４の残存部
分をマスクとして、酸素をイオン注入法によりｐｏｌｙ
Ｓｉ層１７中に３０００Å程度の深さに打込み、その
後９００℃１時間程度のアニーリングにより、２０００
Å程度の厚さのＳｉＯ₂膜１９を形成する。その後、ボ
ロンガラスの堆積とアニールによりＮ型エピタキシャル
層１２の露出面よりボロンを拡散し表面不純物濃度１０
¹⁷ｉｏｎｓ／ｃｍ³、拡散深さ５μｍ程度のＰ型拡散層
１１０を形成する。

【００５２】その後、リンガラスの堆積とアニールによ
り、同じくＮ型エピタキシャル層１２の露出面（前記に
よりＰ型拡散層１１０となっている）よりリンを拡散
し、表面不純物濃度１０¹⁹ｉｏｎｓ／ｃｍ³、拡散深さ
２μｍ程度のＮ⁺型拡散層１１１を形成する。

【００５３】図１（ｈ）次に、該窒化膜１４の残存部
分をマスクとして、選択酸化をおこないｐｏｌｙＳｉ
層１７の上面及びＮ型エピタキシャル層１２の露出面
（表面は前記によりＮ⁺型拡散層１１１となっている）
上に２５００Å程度のＳｉＯ₂膜１１２を形成する。

【００５４】図１（ｉ）次に、該窒化膜１４の残存部
分及び前記パッド酸化膜１３を公知のウェットエッチン
グにより除去し、Ｎ型エピタキシャル層１２を露出させ
る。その後、前記ＳｉＯ₂膜１１２をマスクにして、ボ
ロンをイオン注入法によりＮ型エピタキシャル層１２の
露出面より打ち込み、表面不純物濃度１０¹⁹ｉｏｎｓ／
ｃｍ³、拡散深さ０．５μｍ程度のＰ⁺型拡散層１１３
を形成する。

【００５５】図１（ｊ）次に、前記ＳｉＯ₂膜１１２
を公知のウェットエッチングにより除去する。この時Ｓ
ｉＯ₂膜１９は残存しているため、ゲート領域となるｐ
ｏｌｙＳｉ層１７は主平面上に露出されない。

【００５６】最後に、セル全面に公知の蒸着法により配
線金属１１４を３μｍの厚さに形成し、Ｎ⁺型拡散層１
１１及び、Ｐ⁺型拡散層１１３に接続する。この時、Ｎ
⁺型拡散層１１１と配線金属１１４の接続面は、Ｎ⁺型
拡散層１１１の拡散開始面であり、高濃度領域となるた
め良好なコンタクト抵抗が得られる。

【００５７】この装置においては、Ｎ型半導体基板１１
がドレイン領域、Ｎ⁺型拡散層１１１がソース領域、Ｐ
⁺型拡散層１１３及びＰ型拡散層１１０がバックゲート
領域、ｐｏｌｙＳｉ層１７がゲート領域になり、電流
は図１（ｊ）で示す経路をほぼ流れる。

【００５８】次に、図２（ａ）〜（ｉ）に従って第２の
実施例について説明する。

【００５９】図２（ａ）まず、比抵抗０．００４Ω−ｃ
ｍ程度のＮ型半導体基板２１上に比抵抗１〜３Ω−ｃｍ
程度で厚みが６μｍ程度のＮ型エピタキシャル層２２を
形成する。

【００６０】次に１μｍ程度のＳｉＯ₂膜２３を熱酸化
により形成し、次に、３μｍ程度でリンを１０¹⁹ｉｏｎ
ｓ／ｃｍ³程度ドープしたｐｏｌｙＳｉ層２４を形成
し、次いで１μｍ程度のＳｉＯ₂膜２５を熱酸化により
形成する。

【００６１】図２（ｂ）次に、ＳｉＯ₂膜２５、ｐｏ
ｌｙＳｉ層２４、ＳｉＯ₂膜２５の一部を順にＲＩＥ
法によりエッチングし、Ｎ型エピタキシャル層２２を露
出させる。この時、同時にｐｏｌｙＳｉ層２４の側面
も露出されている。つまり、ＳｉＯ₂膜２５、ｐｏｌｙ
Ｓｉ層２４、ＳｉＯ₂２３がいわば柱状に残る形とな
る。

【００６２】図２（ｃ）次に、露出されたＮ型エピタ
キシャル層２２及びｐｏｌｙＳｉ層２４の側面に熱酸
化によりＳｉＯ₂膜を形成し、ＲＩＥ法によりＮ型エピ
タキシャル層２２上のＳｉＯ₂膜を除去することによ
り、ｐｏｌｙＳｉ層２４の側面に７００Åのゲート酸
化膜２６を形成する。

【００６３】図２（ｄ）次に、ＳｉＨ₂Ｃｌ₂、ＨＣ
ｌ、Ｈ₂、ＰＨ₃の混合ガスによりＳｉの選択エピタキ
シャル成長をおこない、該ＳｉＯ₂膜２５、ｐｏｌｙ
Ｓｉ層２４、ＳｉＯ₂膜２３以外のエッチング部分を埋
め込み、Ｎ型エピタキシャル層２２と同じ比抵抗で、厚
みが４μｍ程度のＮ型選択エピタキシャル層２７を形成
する。

【００６４】図２（ｅ）次に、全面に５００Åのパッ
ド酸化膜２８を熱酸化により形成し、その上に１５００
Åの窒化膜２９をＣＶＤ法により形成する。

【００６５】図２（ｆ）次に、該Ｎ型選択エピタキシ
ャル層２７上の前記窒化膜２９及び、パッド酸化膜２８
の１部を公知のドライエッチングにより除去し、所定位
置の開口を行う。

【００６６】次に前記窒化膜１９の残存部をマスクにし
て、ＲＩＥ法により該Ｎ型選択エピタキシャル層２７の
１部を０．５μｍ程度エッチングする。

【００６７】図２（ｇ）次に、前記窒化膜２９の開口
部よりイオン注入法により表面不純物濃度１０¹⁹ｉｏｎ
ｓ／ｃｍ³拡散深さ０．５μｍ程度のＰ⁺型拡散層２１
０を形成する。

【００６８】その後、該窒化膜２９の残存部をマスクに
した選択酸化により開口部に３０００Å程度のＳｉＯ₂
膜２１１を形成する。

【００６９】図２（ｈ）次に該窒化膜２９及びパッド
酸化膜２８を公知のウェットエッチングにより除去する
とＮ型選択エピタキシャル層２７が露出される。露出さ
れたＮ型選択エピタキシャル層２７にイオン注入法によ
り表面不純物濃度１０¹⁷ｉｏｎｓ／ｃｍ³拡散深さ２μ
ｍ程度のＰ型拡散層２１２を形成する。次に同じく露出
されたＮ型選択エピタキシャル層２７（前記により表面
はＰ型拡散層２１２となっている）にイオン注入法によ
り表面不純物濃度１０¹⁹ｉｏｎｓ／ｃｍ³拡散深さ０．
５μｍ程度のＮ⁺型拡散層２１３を形成する。この時、
Ｐ⁺型拡散層２１０の拡散深さは２μｍ程度となる。

【００７０】図２（ｉ）次に、該ＳｉＯ₂膜２１１を
公知のウェットエッチングにより除去する。

【００７１】最後に、セル全面に公知の蒸着法により配
線金属２１４を２μｍの厚さで形成し、Ｎ⁺型拡散層２
１３及びＰ⁺型拡散層２１０に接続する。

【００７２】この装置においては、Ｎ⁺型拡散層２１３
がソース領域、Ｎ型半導体基板２１がドレイン領域、Ｐ
⁺型拡散層２１０及びＰ型拡散層２１２がバックゲート
領域、ｐｏｌｙＳｉ層２４がゲート領域になり、電流
は図２（ｉ）で示す経路をほぼ流れる。

【００７３】次に、図３（ａ）〜（ｊ）に従って第３の
実施例について説明する。

【００７４】図３（ａ）まず、図２（ａ）と同様にし
て比抵抗０．００４Ω−ｃｍ程度のＮ型半導体基板３
１、比抵抗１〜３Ω−ｃｍ程度で厚みが６μｍ程度のＮ
型エピタキシャル層３２、１μｍ程度のＳｉＯ₂膜３
３、リンを１０¹⁹ｉｏｎｓ／ｃｍ³程度ドープした３μ
ｍ程度のｐｏｌｙＳｉ層３４、１μｍ程度のＳｉＯ₂
膜３５を順に形成する。

【００７５】次に１５００Å程度の窒化膜３６を形成す
る。

【００７６】図３（ｂ）前記窒化膜３６の一部を、Ｒ
ＩＥ法により開口し、その後開口部のＳｉＯ₂膜３５を
同じくＲＩＥ法により開口する。

【００７７】図３（ｃ）次に、窒化膜３６をマスクに
した選択酸化により、ＳｉＯ₂膜３３に達する選択酸化
膜３７を形成する。このとき窒化膜３６下にはバーズビ
ークが形成されるため、窒化膜３６の一部が庇状にな
る。

【００７８】図３（ｄ）次に、公知のウェットエッチ
ングにより前記選択酸化膜３７及びＳｉＯ₂膜３３の一
部を除去し、Ｎ型エピタキシャル層３２を露出させる。
この時同時に、ｐｏｌｙＳｉ層３４の側面も露出して
いる。

【００７９】図３（ｅ）次に、熱酸化により７００Å
程度のＳｉＯ₂膜を形成し、Ｎ型エピタキシャル層３２
上に形成されたＳｉＯ₂膜を窒化膜３６をマスクにして
ＲＩＥ法により除去し、ｐｏｌｙＳｉ層３４の側面に
ゲート酸化膜３８を形成する。

【００８０】図３（ｆ）次に、ＳｉＨ₂Ｃｌ₂、ＨＣ
ｌ、Ｈ₂、ＰＨ₃の混合ガスによりＳｉの選択エピタキ
シャル成長をおこない、該ＳｉＯ₂３３及び該選択酸化
膜３７のエッチング部分を埋め込み、Ｎ型エピタキシャ
ル層３２と同じ比抵抗のＮ型選択エピタキシャル層３９
を形成する。

【００８１】この時、Ｎ型選択エピタキシャル層３９の
成長面の１部は該窒化膜３６の庇の下面に一致するた
め、この面は主平面に対して角度を持つようになる。ま
たＮ型選択エピタキシャル層３９はゲート酸化膜３８上
にせり出すように成長し、ｐｏｌｙＳｉ層３４の一部
がＮ型選択エピタキシャル層３９の下に埋め込まれるよ
うな形状になる。

【００８２】図３（ｇ）次に、窒化膜３６をマスクに
してイオン注入法により、Ｎ型選択エピタキシャル層３
９に表面不純物濃度１０¹⁹ｉｏｎｓ／ｃｍ³、拡散深さ
０．５μｍ程度のＰ⁺型拡散層３１０を形成する。

【００８３】次に窒化膜３６をマスクにした選択酸化に
より、３０００Å程度のＳｉＯ₂膜３１１を形成する。

【００８４】図３（ｈ）次に、窒化膜３６を公知のウ
ェットエッチングにより除去する。

【００８５】図３（ｉ）次に、ＳｉＯ₂膜３１１をマ
スクにして、Ｎ型選択エピタキシャル層３９にイオン注
入法により、表面不純物濃度１０¹⁷ｉｏｎｓ／ｃｍ³、
拡散深さ２μｍ程度のＰ型拡散層３１２及び表面不純物
濃度１０¹⁹ｉｏｎｓ／ｃｍ^３、拡散深さ０．５μｍ程度
のＮ^＋型拡散層３１３を順に形成する。

【００８６】この時、Ｐ⁺型拡散層３１０の拡散深さは
２μｍ程度となる。またこの時、Ｐ型拡散層３１２とＮ
⁺型拡散層３１３の拡散開始面はＮ型エピタキシャル層
３９の形状を反映して主平面に対して角度を持つように
形成されている。

【００８７】図３（ｊ）次に、該ＳｉＯ₂膜３１１を
公知のウェットエッチングにより除去する。

【００８８】最後に、セル全面に公知の蒸着法により配
線金属３１４を２μｍの厚さで形成し、Ｎ⁺型拡散層３
１３及びＰ⁺型拡散層３１０に接続する。この時、第１
の実施例同様Ｎ⁺拡散層３１３と配線金属３１４の接続
面は、Ｎ⁺型拡散層の拡散面であり良好なコンタクト抵
抗が得られる。

【００８９】この装置においては、Ｎ⁺型拡散層３１３
がソース領域、Ｎ型半導体基板３１がドレイン領域、Ｐ
⁺型拡散層３１０及びＰ型拡散層３１２がバックゲート
領域、ｐｏｌｙＳｉ層３４がゲート領域になり、電流
は図３（ｊ）の矢印で示す経路をほぼ流れる。

【００９０】

【発明の効果】以上、詳細に説明したように、この発明
によれば以下に述べる効果を得る。

【００９１】（１）第２，３の実施例に示したように、
基板上に第１のＳｉＯ₂膜、ｐｏｌｙＳｉ膜、第２の
ＳｉＯ₂膜を順に形成し、前記第２のＳｉＯ₂膜、ｐｏ
ｌｙＳｉ膜、第１のＳｉＯ₂膜の１部を除去し、露出さ
れたｐｏｌｙＳｉ膜の側面にゲート酸化膜を形成し、
選択エピタキシャル層を前記第２のＳｉＯ₂膜、ｐｏｌ
ｙＳｉ膜、第１のＳｉＯ₂膜の除去部に形成し、その
後選択エピタキシャル層中にバックゲート領域、ソース
領域を形成するようにしたため、結晶中にドライエッチ
ングによるダメージが残らず、ダメージ層を取り除くこ
とによるオン抵抗の上昇もダメージによる素子リークも
生じることがない。

【００９２】（２）また、第２，３の実施例は前記
（１）で述べた製造方法で形成するようにしたので、電
界の集中しやすい前記ゲート領域の底面に形成される第
２のＳｉＯ₂膜は、ゲート領域の側面に形成されるゲー
ト酸化膜と独立に形成できるので、第２のＳｉＯ₂膜を
必要なだけ厚く形成することができ、絶縁破壊が起るこ
とがなく、しかもゲート・ドレイン間の容量を著しく低
減できる。

【００９３】（３）第１の実施例に示したように、ゲー
ト領域を形成した後、セルフアラインによって、ゲート
領域の上面にＳｉＯ₂膜を形成し、または第２，３の実
施例に示したようにあらかじめゲート領域の上面のＳｉ
Ｏ₂を形成し、その後ゲート領域を形成し、ゲート領域
と主平面を分離するようにしたので、ソース領域と、バ
ックゲート領域を形成後、配線金属を形成することによ
って、新たなマスクを追加することなく配線金属とゲー
ト領域を絶縁でき、しかも配線金属とソース領域及びバ
ックゲート領域との接続ができるようになる。

【００９４】（４）第１の実施例に示したように、ゲー
ト領域形成の際、溝形成のためのマスクとして用いた窒
化膜を利用して、選択酸化膜を形成し、前記選択酸化膜
を除去した時にバーズビークの下面であった領域に形成
される、Ｎ型エピタキシャル層の第１の露出面よりＮ⁺
型拡散層、Ｐ型拡散層を拡散し、その後前記Ｎ型エピタ
キシャル層の第１の露出面上に酸化膜を形成し、その後
前記窒化膜を除去することによって形成されるＮ型エピ
タキシャル層の第２の露出面よりＰ⁺型拡散層を形成
し、その後前記Ｎ型エピタキシャル層の第１の露出面上
に形成された酸化膜を除去し、配線金属を全面に形成す
ることにより、マスクの増加を伴わずに、ソース領域が
配線金属との接続面で低濃度にならないようにしたの
で、コンタクト抵抗が上昇せずオン抵抗を低減すること
ができる。

【００９５】また、第３の実施例に示したように、ゲー
ト領域形成の際に、選択酸化のマスクとして用いた窒化
膜の、バーズビークの上面であった部分にその後の前記
選択酸化膜の除去部分に埋め込まれるＮ型選択エピタキ
シャル層の上面を一致させ、その後、前記窒化膜をマス
クにしてＮ型選択エピタキシャル層の第１の露出面より
Ｐ⁺型拡散層を拡散し、その後前記Ｎ型選択エピタキシ
ャル層の第１の露出面上に酸化膜を形成し、その後該窒
化膜を除去することによって形成されるＮ型選択エピタ
キシャル層の第２の露出面よりＮ⁺型拡散層、Ｐ型拡散
層を拡散し、その後前記Ｎ型選択エピタキシャル層の第
１の露出面上に形成された酸化膜を除去し、配線金属を
全面に形成するようにすることにより、マスクの増加を
伴わずに、ソース領域が配線金属との接続面で低濃度に
ならないようにしたので、コンタクト抵抗が上昇せずオ
ン抵抗を低減することができる。

【００９６】（５）実施例１，及び実施例３に示したよ
うに、また、図６（ｃ），（ｄ）の説明図に示すよう
に、ソース領域の拡散面を主平面に対して角度を持つよ
うに形成したため、ソースの内部抵抗増大を伴わずに、
Ｗｅの縮小をすることが可能となり（図６（ｃ），
（ｄ）でＷｅ’＜Ｗｅとなる）、その結果セル面積の縮
小が可能となる（図６（ｃ）（ｄ）でＷ２＜Ｗ１とな
る）。

【００９７】（６）実施例３に示したように、また図６
（ｅ）（ｆ）の説明図に示すようにゲート領域の一部を
バックゲート領域の下に埋め込むように形成するように
したため、ゲート抵抗を増加させらることなしに、ＷＧ
を縮小することが可能となり（図６（ｅ）（ｆ）でＷ
Ｇ’＜ＷＧとなる）、その結果、セル面積の縮小が可能
になる（図６（ｅ）（ｆ）でＷ３＜Ｗ２となる）。

【図面の簡単な説明】

【図１】本発明の第１の実施例

【図２】本発明の第２の実施例

【図３】本発明の第３の実施例

【図４】従来例

【図５】従来例での空乏層の広がり方

【図６】従来例と本実施例の構造の違いを示す模式図

【符号の説明】

１１Ｎ型半導体基板１２Ｎ型エピタキシャル層１３パッド酸化膜１４窒化膜１５溝１６ゲート酸化膜１７ｐｏｌｙＳｉ層１８選択酸化膜１９，１１２ＳｉＯ₂膜１１０Ｐ型拡散層１１１Ｎ⁺型拡散層１１３Ｐ⁺型拡散層１１４配線金属

Claims

【特許請求の範囲】

【請求項１】（ａ）第１導電型半導体基板上に、少なく
とも第１の導電層と第１の絶縁膜を順に形成し、該第１
の導電層と絶縁膜の所定位置に開口部を設ける工程、（ｂ）前記開口部の側面に露出された前記第１の導電膜
面に第２の絶縁膜を形成し、その開口部を第２の導電層
で埋める工程、（ｃ）前記開口部を埋めた第２導電層の上部を第３の絶
縁膜にしてバーズビークができるよう形成し、前記開口
部上側部の前記第１の絶縁膜を庇状にした後、前記第３
の絶縁膜を除去する工程、（ｄ）前記（ｃ）工程で露出した前記第２の導電層上部
に第４の絶縁膜を形成し、また同じく露出している前記
第１の導電層表面に第２導電型の拡散層を形成し、該拡
散層の表面にさらに第１導電型の拡散層を形成する工
程、（ｅ）残っている前記第１の絶縁膜を除去し、除去した
あとに露出した前記第１の導電層表面に第２導電型の拡
散層を形成する工程、（ｆ）全面に配線金属を形成する工程、以上の工程を含むことを特徴とする縦型ＭＯＳＦＥＴ装
置の製造方法。
【請求項２】（ａ）第１導電型半導体基板上に、第１の
導電層を形成し、その上に第１の絶縁膜、その上に第２
の導電層、さらにその上に第２の絶縁膜を順に形成し、
それら第１、第２の絶縁膜と第２の導電層の一部を除去
し、所定部分を柱状に残す工程、（ｂ）前記工程で露出した前記第２の導電層側面に第３
の絶縁膜を形成し、前記柱状の部分以外に第２の絶縁膜
表面と同じ面まで第３の導電層を形成する工程、（ｃ）全面に第４の絶縁膜、その上に第５の絶縁膜を形
成し、該第４、第５の絶縁膜の所定位置に前記第３の導
電層の上部まで開口されるよう開口部を形成する工程、（ｄ）前記開口部底部表面に第６の絶縁膜を形成し、前
記第４、第５の絶縁膜を除去し、露出した前記第３の導
電層表面第２導電型の拡散層を形成し、さらにその表面
に第１導電型の拡散層を形成する工程、（ｅ）前記開口部の第６の絶縁膜を除去し、全面に配線
金属を形成する工程、以上の工程を含むことを特徴とする縦型ＭＯＳＦＥＴ装
置の製造方法。
【請求項３】（ａ）第１導電型半導体基板上に、第１の
導電層を形成し、その上に第１の絶縁膜、第２の導電
層、第２の絶縁膜、第３の絶縁膜を順に形成し、前記第
２、第３の絶縁膜の所定位置に開口部を形成する工程、（ｂ）前記開口部の下層の前記第２の導電層を絶縁膜に
変質させるとともにその上部まで第４の絶縁膜をバーズ
ビークができるよう形成し、前記開口部上側部の前記第
３の絶縁膜を庇状にした後、前記第４の絶縁膜を除去す
る工程、（ｃ）前記工程により露出した前記第２の導電層側面に
第５の絶縁膜を形成し、前記第４の絶縁膜を除去した部
分に第２の導電層を成長させる工程、（ｄ）前記第２の導電層の表面に第２導電型の拡散層を
形成し、その上に第６の絶縁膜を形成する工程、（ｅ）残っている前記第３の絶縁膜を除去し、露出した
前記第２の導電層表面に第２導電型の拡散層を形成し、
さらにその表面に第１導電型の拡散層を形成する工程、（ｆ）前記第６の絶縁膜を除去して全面に配線金属を形
成する工程、以上の工程を含むことを特徴とする縦型ＭＯＳＦＥＴ装
置の製造方法。
【請求項４】第１導電型半導体基板をドレイン領域、
該半導体基板上に設けられた第１の導電層の所定位置に
設けられた埋め込み状の第２の導電層をゲート領域と
し、該ゲート領域の上側部に接するように、斜めに前記
第１の導電層上にソース領域である拡散層とその下層に
バックゲート領域である拡散層が設けられており、前記
斜めのソース領域の他端から平になる前記第１の導電層
上の部分には前記斜めのバックゲート領域に続くバック
ゲート領域のみ設けられていて、その表面および前記ソ
ース領域表面が配線金属と接していることを特徴とする
ＭＯＳＦＥＴ装置。
【請求項５】前記ゲート領域の側面が斜めになってい
ることを特徴とする請求項４記載の縦型ＭＯＳＦＥＴ装
置。
【請求項６】第１導電型半導体基板をドレイン領域、
該半導体基板上に設けられた第１の導電層の所定位置に
設けられた埋め込み状の第２の導電層をゲート領域と
し、該ゲート領域上側部に接するように、前記第１の導
電層上にソース領域である拡散層と該ソース領域の拡散
層の下層にバックゲート領域である拡散層が設けられて
おり、前記ソース領域の拡散層の一部が開口されていて
その部分での前記バックゲート領域表面および前記ソー
ス領域表面が配線金属と接していることを特徴とするＭ
ＯＳＦＥＴ装置。