JPH02312244A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH02312244A JPH02312244A JP13331289A JP13331289A JPH02312244A JP H02312244 A JPH02312244 A JP H02312244A JP 13331289 A JP13331289 A JP 13331289A JP 13331289 A JP13331289 A JP 13331289A JP H02312244 A JPH02312244 A JP H02312244A
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 16
- 238000004519 manufacturing process Methods 0.000 title claims description 13
- 239000012535 impurity Substances 0.000 claims abstract description 31
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 25
- 239000000758 substrate Substances 0.000 claims abstract description 9
- 238000010438 heat treatment Methods 0.000 claims abstract description 7
- 238000000034 method Methods 0.000 claims abstract description 7
- 150000004767 nitrides Chemical class 0.000 claims description 3
- 238000005468 ion implantation Methods 0.000 claims 1
- 239000010410 layer Substances 0.000 abstract description 11
- 229910052785 arsenic Inorganic materials 0.000 abstract description 3
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 abstract description 3
- 239000011229 interlayer Substances 0.000 abstract description 3
- 230000003647 oxidation Effects 0.000 abstract description 3
- 238000007254 oxidation reaction Methods 0.000 abstract description 3
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 abstract 2
- XQMTUIZTZJXUFM-UHFFFAOYSA-N tetraethoxy silicate Chemical compound CCOO[Si](OOCC)(OOCC)OOCC XQMTUIZTZJXUFM-UHFFFAOYSA-N 0.000 abstract 1
- 229920005591 polysilicon Polymers 0.000 description 11
- 230000008021 deposition Effects 0.000 description 4
- 238000000059 patterning Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野］
この発明は半導体装置の製造方法に関し、特にＬＤＤ接
合構造の形成に関するものである。
合構造の形成に関するものである。
ＬＳＩ開発においては、高集積化に伴い様々な困難な問
題が続出しており、そのために新構造のトランジスタ開
発も積極的に行われている。このような環境下において
提案されたトランジスタの１つとしてポリシリコンから
の不純物の拡散を利用してソース・ドレインを形成する
ＰＳＤトランジスタ（Ｐｏｌｙｓｉｌｉｃｏｎ ５ｏｕ
ｒｃｅ／Ｄｒａｉｎ Ｔｒ、）がある。
題が続出しており、そのために新構造のトランジスタ開
発も積極的に行われている。このような環境下において
提案されたトランジスタの１つとしてポリシリコンから
の不純物の拡散を利用してソース・ドレインを形成する
ＰＳＤトランジスタ（Ｐｏｌｙｓｉｌｉｃｏｎ ５ｏｕ
ｒｃｅ／Ｄｒａｉｎ Ｔｒ、）がある。
従来技術として、このＰＳＤＴｒ、の製作工程を第２図
に示す。
に示す。
まず、半導体基板１上に選択的にフィールド酸化膜２を
形成し、このフィールド酸化膜２上にポリシリコン４を
堆積させる。次に高温酸化膜１４を堆積させ、その一部
であるチャネル領域７をＲＩＥ等によりバターニングで
形成する（第２図（ａ））。
形成し、このフィールド酸化膜２上にポリシリコン４を
堆積させる。次に高温酸化膜１４を堆積させ、その一部
であるチャネル領域７をＲＩＥ等によりバターニングで
形成する（第２図（ａ））。
次にチャネル領域７にゲート酸化膜８を熱酸化により形
成し、そのゲート酸化膜８上にポリシリコン９を堆積さ
せる（第２図（ｂ））。
成し、そのゲート酸化膜８上にポリシリコン９を堆積さ
せる（第２図（ｂ））。
次にチャネル領域７上で、Ｔ字型になるようにポリシリ
コン９とゲート酸化膜８のバターニングをＲｒＥ等でエ
ツチングし、ゲート電極１０を形成する（第２図（Ｃ）
）。
コン９とゲート酸化膜８のバターニングをＲｒＥ等でエ
ツチングし、ゲート電極１０を形成する（第２図（Ｃ）
）。
次にＮチャネルの接合形成のために不純物として低濃度
の燐（Ｐ゛）を垂直にポリシリコン４中に注入し、熱処
理を加え、低濃度領域１２を形成する。更に高濃度のヒ
素（Ａｓ”）を垂直に注入し、熱処理を行い、高濃度領
域１３を形成する。
の燐（Ｐ゛）を垂直にポリシリコン４中に注入し、熱処
理を加え、低濃度領域１２を形成する。更に高濃度のヒ
素（Ａｓ”）を垂直に注入し、熱処理を行い、高濃度領
域１３を形成する。
この工程により、第２図（ｄ）に示す接合が形成され、
ＤＤＤ接合（Ｄｏｕｂｌｅ Ｄｉｆｆｕｓｉｏｎ Ｄｒ
ａｉｎ Ｊｕｎｃｔｉｏｎ）と呼ばれる構造が得られる
。このような構造にすることでドレイン領域における電
界を緩和し、このためホットキャリア耐性が向上し、信
頼性が向上する。
ＤＤＤ接合（Ｄｏｕｂｌｅ Ｄｉｆｆｕｓｉｏｎ Ｄｒ
ａｉｎ Ｊｕｎｃｔｉｏｎ）と呼ばれる構造が得られる
。このような構造にすることでドレイン領域における電
界を緩和し、このためホットキャリア耐性が向上し、信
頼性が向上する。
［発明が解決しようとする課題〕
しかしながら、ＤＤＤ接合より更に信頼性が向上する接
合構造にＬＤＤ接合（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄ
ｒａｉｎ Ｊｕｎｃｔｉｏｎ）がある。このＬＤＤ構造
にＰＳＤＴｒ、を構成することは、Ｐ Ｓ Ｄ Ｔ ｒ
、のゲート電極がＴ字型になりソース／ドレインのポ
リシリコン上を覆っているために困難であるので、この
形状のトランジスタでは高信頼性を達成することができ
ないという問題点があった。
合構造にＬＤＤ接合（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄ
ｒａｉｎ Ｊｕｎｃｔｉｏｎ）がある。このＬＤＤ構造
にＰＳＤＴｒ、を構成することは、Ｐ Ｓ Ｄ Ｔ ｒ
、のゲート電極がＴ字型になりソース／ドレインのポ
リシリコン上を覆っているために困難であるので、この
形状のトランジスタでは高信頼性を達成することができ
ないという問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、ＬＤＤ構造にできることにより、高信頼性が
得られる新構造ＰＳＤ ）ランジスタの製造方法を得る
ことを目的とする。
たもので、ＬＤＤ構造にできることにより、高信頼性が
得られる新構造ＰＳＤ ）ランジスタの製造方法を得る
ことを目的とする。
この発明に係る新構造ＰＳＤ トランジスタの製造方法
は、接合の形成において、低濃度の不純物を第一層の多
結晶シリコン膜中に注入し、その上に第一層の絶縁膜を
低温で形成し、その後Ｔ字型ゲート電極形成後に高濃度
不純物を第一層の多結晶シリコン膜中に注入し、熱処理
によりＬＤＤ構造を得られるようにしたものである。
は、接合の形成において、低濃度の不純物を第一層の多
結晶シリコン膜中に注入し、その上に第一層の絶縁膜を
低温で形成し、その後Ｔ字型ゲート電極形成後に高濃度
不純物を第一層の多結晶シリコン膜中に注入し、熱処理
によりＬＤＤ構造を得られるようにしたものである。
本発明におけるＰＳＤ ）ランジスタは、低濃度の不純
物を第一層の多結晶シリコン膜中に注入し、その上に第
一層の絶縁膜を低温で形成するようにしたので、高温に
おける多結晶シリコン膜からの拡散が生じてチャネル領
域に進入することがなくなる。そしてその後Ｔ字型ゲー
ト電極形成後に高濃度不純物を注入することにより、高
信幀性のＰＳＤＩ−ランジスタをＬＤＤ接合により達成
できる。
物を第一層の多結晶シリコン膜中に注入し、その上に第
一層の絶縁膜を低温で形成するようにしたので、高温に
おける多結晶シリコン膜からの拡散が生じてチャネル領
域に進入することがなくなる。そしてその後Ｔ字型ゲー
ト電極形成後に高濃度不純物を注入することにより、高
信幀性のＰＳＤＩ−ランジスタをＬＤＤ接合により達成
できる。
以下、この発明の一実施例を図について説明する。
第１図はこの発明の一実施例による半導体装置の製造方
法であるＬＤ、Ｄ構造を持つＰＳＤ Ｉ−ランジスタの
製作工程を示し、以下本製造方法について説明する。
法であるＬＤ、Ｄ構造を持つＰＳＤ Ｉ−ランジスタの
製作工程を示し、以下本製造方法について説明する。
まず、半導体基板ｌ上に選択的にフィールド酸化膜２を
形成し、このフィールド酸化膜２上に第１ポリシリコン
膜４を堆積させ、第１ポリシリコン膜４中に低濃度不純
物（Ｐ゛）を注入する（第１図（ａ））。
形成し、このフィールド酸化膜２上に第１ポリシリコン
膜４を堆積させ、第１ポリシリコン膜４中に低濃度不純
物（Ｐ゛）を注入する（第１図（ａ））。
次に眉間絶縁膜としてＴ Ｅ ＯＳ （Ｔｅｔｒａ Ｅ
ｔｈｏｘｙＯｒｔｈｏ ５ｉｌｉｃａｔｅ）酸化膜５を
堆積させる。ＴＥＯ８酸化膜５は堆積温度が約７２０″
Ｃであり、通常用いられる酸化膜の堆積温度が約８５０
°Ｃである事を考えると、このＴＥＯ３酸化膜５は大き
く低温化できている。この堆積温度約７２０°Ｃにおい
ては、ポリシリコン膜４中の不純物であるＰ゛はほとん
ど拡散されず、チャネル領域７に拡散することはない。
ｔｈｏｘｙＯｒｔｈｏ ５ｉｌｉｃａｔｅ）酸化膜５を
堆積させる。ＴＥＯ８酸化膜５は堆積温度が約７２０″
Ｃであり、通常用いられる酸化膜の堆積温度が約８５０
°Ｃである事を考えると、このＴＥＯ３酸化膜５は大き
く低温化できている。この堆積温度約７２０°Ｃにおい
ては、ポリシリコン膜４中の不純物であるＰ゛はほとん
ど拡散されず、チャネル領域７に拡散することはない。
ただＴＥＯ３酸化膜５は低温酸化膜であり、後の工程に
おけるＨＦ処理によるエツチングレートが速いため、不
必要に酸化膜がエツチングされるのを防ぐために窒化膜
６を堆積させる（第１図（ｂ））。
おけるＨＦ処理によるエツチングレートが速いため、不
必要に酸化膜がエツチングされるのを防ぐために窒化膜
６を堆積させる（第１図（ｂ））。
次にチャネル領域７のバターニングを行い、ゲート酸化
膜８を熱酸化により形成する（第１図（Ｃ））。
膜８を熱酸化により形成する（第１図（Ｃ））。
次にチャネル領域７を埋込むように全面に第２ポリシリ
コン膜９を堆積させる（第１図（ｄ））。
コン膜９を堆積させる（第１図（ｄ））。
次にゲート電極がＴ字型になるようにバターニングを行
い、高濃度不純物であるヒ素（Ａｓ”）を注入し、高濃
度不純物層１１を形成する（第１図（ｅ））。
い、高濃度不純物であるヒ素（Ａｓ”）を注入し、高濃
度不純物層１１を形成する（第１図（ｅ））。
その後熱処理を加えることにより、低濃度不純物接合１
２はチャネル領域７に形成され、高濃度不純物接合１３
は低濃度不純物接合１２の外側に形成される。
２はチャネル領域７に形成され、高濃度不純物接合１３
は低濃度不純物接合１２の外側に形成される。
このようにして形成される装置は接合構造がＬＤＤ構造
となるために、ホットキャリア耐性が向上し、高信顛性
のＰＳＤトランジスタが形成できる。
となるために、ホットキャリア耐性が向上し、高信顛性
のＰＳＤトランジスタが形成できる。
以上のように、この発明によれば新構造ＰＳＤトランジ
スタの作製において、第一層のポリシリコン堆積後不純
物を注入し、その上に層間絶縁膜として堆積温度が低温
のＴＥＯ３酸化膜を形成し、その後Ｔ字型ゲート電極形
成後に高濃度不純物を注入し、熱処理によりＬＤＤ構造
を得るようにしたため、チャネル領域に不純物が拡散す
ることがなく、接合構造をＬＤＤ構造とすることが可能
となり、高倍中Ｒ性のＰＳＤトランジスタを形成できる
という効果がある。
スタの作製において、第一層のポリシリコン堆積後不純
物を注入し、その上に層間絶縁膜として堆積温度が低温
のＴＥＯ３酸化膜を形成し、その後Ｔ字型ゲート電極形
成後に高濃度不純物を注入し、熱処理によりＬＤＤ構造
を得るようにしたため、チャネル領域に不純物が拡散す
ることがなく、接合構造をＬＤＤ構造とすることが可能
となり、高倍中Ｒ性のＰＳＤトランジスタを形成できる
という効果がある。
第１図はこの発明の一実施例による半導体装置の製造方
法の工程、及び装置の断面を示す図、第２図は従来の半
導体装置の製作方法の工程、及び装置の断面を示す図で
ある。 図において、１は半導体基板、２は分離酸化膜、３は低
濃度不純物層、４は第１多結晶シリコン膜、５は低温堆
積できるＴＥＯ３酸化膜、６は窒化膜、７はチャネル領
域、８はゲート酸化膜、９は第２多結晶シリコン膜、１
０はゲート電極、１１は高濃度不純物層、１２は低濃度
不純物接合、１３は高濃度不純物接合、１４は高温酸化
膜である。 なお図中同一符号は同−又は相当部分を示す。
法の工程、及び装置の断面を示す図、第２図は従来の半
導体装置の製作方法の工程、及び装置の断面を示す図で
ある。 図において、１は半導体基板、２は分離酸化膜、３は低
濃度不純物層、４は第１多結晶シリコン膜、５は低温堆
積できるＴＥＯ３酸化膜、６は窒化膜、７はチャネル領
域、８はゲート酸化膜、９は第２多結晶シリコン膜、１
０はゲート電極、１１は高濃度不純物層、１２は低濃度
不純物接合、１３は高濃度不純物接合、１４は高温酸化
膜である。 なお図中同一符号は同−又は相当部分を示す。
Claims (1)
- （１）低濃度の不純物層をゲート酸化膜の近傍の第一層
の多結晶シリコン膜下の半導体基板中に形成し、 高濃度の不純物層を上記低濃度の不純物層よりもゲート
酸化膜から離れた、上記第一層の多結晶シリコン膜直下
の半導体基板中に上記低濃度不純物層と連続して形成し
たＬＤＤ接合構造を持つ半導体装置を製造する方法にお
いて、 半導体基板上に第一層の多結晶シリコン膜を堆積し、 その膜中にイオン注入により低濃度の半導体基板と反対
導電型の不純物を注入し、 第一層の絶縁膜を低温の酸化膜により形成し、上記絶縁
膜上に窒化膜を堆積させてＴ字型ゲート電極を形成し、 高濃度の半導体基板と反対導電型の不純物を上記第一層
の多結晶シリコン膜中に注入し、 その後熱処理を行って浅いＬＤＤ型の接合構造を得るこ
とを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13331289A JPH02312244A (ja) | 1989-05-26 | 1989-05-26 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13331289A JPH02312244A (ja) | 1989-05-26 | 1989-05-26 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02312244A true JPH02312244A (ja) | 1990-12-27 |
Family
ID=15101737
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13331289A Pending JPH02312244A (ja) | 1989-05-26 | 1989-05-26 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02312244A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5686325A (en) * | 1994-11-30 | 1997-11-11 | Fujitsu Limited | Method for forming MESFET having T-shaped gate electrode |
| US6075262A (en) * | 1995-09-21 | 2000-06-13 | Fujitsu Limited | Semiconductor device having T-shaped gate electrode |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51118393A (en) * | 1975-04-10 | 1976-10-18 | Matsushita Electric Ind Co Ltd | Semicondector unit |
| JPS54139488A (en) * | 1978-04-21 | 1979-10-29 | Hitachi Ltd | Mos semiconductor element and its manufacture |
| JPS58118158A (ja) * | 1981-12-30 | 1983-07-14 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | 電界効果トランジスタの形成方法 |
| JPS6384162A (ja) * | 1986-09-29 | 1988-04-14 | Toshiba Corp | 半導体装置の製造方法 |
-
1989
- 1989-05-26 JP JP13331289A patent/JPH02312244A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51118393A (en) * | 1975-04-10 | 1976-10-18 | Matsushita Electric Ind Co Ltd | Semicondector unit |
| JPS54139488A (en) * | 1978-04-21 | 1979-10-29 | Hitachi Ltd | Mos semiconductor element and its manufacture |
| JPS58118158A (ja) * | 1981-12-30 | 1983-07-14 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | 電界効果トランジスタの形成方法 |
| JPS6384162A (ja) * | 1986-09-29 | 1988-04-14 | Toshiba Corp | 半導体装置の製造方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5686325A (en) * | 1994-11-30 | 1997-11-11 | Fujitsu Limited | Method for forming MESFET having T-shaped gate electrode |
| US6075262A (en) * | 1995-09-21 | 2000-06-13 | Fujitsu Limited | Semiconductor device having T-shaped gate electrode |
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