JPH0575041A - Ｃｍｏｓ半導体装置 - Google Patents
Ｃｍｏｓ半導体装置Info
- Publication number
- JPH0575041A JPH0575041A JP3258393A JP25839391A JPH0575041A JP H0575041 A JPH0575041 A JP H0575041A JP 3258393 A JP3258393 A JP 3258393A JP 25839391 A JP25839391 A JP 25839391A JP H0575041 A JPH0575041 A JP H0575041A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- pmos transistor
- active region
- transistor
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Thin Film Transistor (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】ＮＭＯＳトランジスタ及びＰＭＯＳトランジス
タの何れにおいてもパンチスルーを生じにくくして、短
チャネル化による高密度化を可能にする。 【構成】ＰＭＯＳトランジスタ２６の活性領域１８にな
っているＳｉ層１４が、ＮＭＯＳトランジスタ２４の活
性領域１７になっているＳｉ層１４よりも薄い。このた
め、ＰＭＯＳトランジスタ２６の閾値電圧を調整するた
めに、ＰＭＯＳトランジスタ２６の活性領域１８になっ
ているＳｉ層１４にｐ型不純物を導入して、Ｓｉ層１４
の不純物濃度が低くなっても、このＳｉ層１４が薄いの
で、チャネル領域におけるゲート電界の支配性が高く、
ＰＭＯＳトランジスタ２６でもパンチスルーが生じにく
い。
タの何れにおいてもパンチスルーを生じにくくして、短
チャネル化による高密度化を可能にする。 【構成】ＰＭＯＳトランジスタ２６の活性領域１８にな
っているＳｉ層１４が、ＮＭＯＳトランジスタ２４の活
性領域１７になっているＳｉ層１４よりも薄い。このた
め、ＰＭＯＳトランジスタ２６の閾値電圧を調整するた
めに、ＰＭＯＳトランジスタ２６の活性領域１８になっ
ているＳｉ層１４にｐ型不純物を導入して、Ｓｉ層１４
の不純物濃度が低くなっても、このＳｉ層１４が薄いの
で、チャネル領域におけるゲート電界の支配性が高く、
ＰＭＯＳトランジスタ２６でもパンチスルーが生じにく
い。
Description
【０００１】
【産業上の利用分野】本発明は、ＮＭＯＳトランジスタ
とＰＭＯＳトランジスタとを有するＣＭＯＳ半導体装置
に関するものである。
とＰＭＯＳトランジスタとを有するＣＭＯＳ半導体装置
に関するものである。
【０００２】
【従来の技術】ｐ型不純物であるボロンを導入した多結
晶Ｓｉ膜をＭＯＳトランジスタのゲート電極に用いる
と、ボロンは拡散係数が大きいので、このボロンがゲー
ト酸化膜を突き抜けてチャネル領域に逹し易い。このた
め、ＣＭＯＳ半導体装置では、ＮＭＯＳトランジスタ及
びＰＭＯＳトランジスタの何れのゲート電極にも、ｎ型
不純物を導入した多結晶Ｓｉ膜を用いるのが通常であ
る。
晶Ｓｉ膜をＭＯＳトランジスタのゲート電極に用いる
と、ボロンは拡散係数が大きいので、このボロンがゲー
ト酸化膜を突き抜けてチャネル領域に逹し易い。このた
め、ＣＭＯＳ半導体装置では、ＮＭＯＳトランジスタ及
びＰＭＯＳトランジスタの何れのゲート電極にも、ｎ型
不純物を導入した多結晶Ｓｉ膜を用いるのが通常であ
る。
【０００３】ところで、ｐ型の半導体層を活性領域とし
ゲート電極がｎ型であるＮＭＯＳトランジスタでは、半
導体層の表面がｎ型化され易く、閾値電圧が低くなり過
ぎる。そこで、閾値電圧を調整するために、半導体層に
ｐ型不純物を導入している。この結果、半導体層のｐ型
不純物の濃度が高くなるので、ＮＭＯＳトランジスタで
は、短チャネル化してもパンチスルーが生じにくい。
ゲート電極がｎ型であるＮＭＯＳトランジスタでは、半
導体層の表面がｎ型化され易く、閾値電圧が低くなり過
ぎる。そこで、閾値電圧を調整するために、半導体層に
ｐ型不純物を導入している。この結果、半導体層のｐ型
不純物の濃度が高くなるので、ＮＭＯＳトランジスタで
は、短チャネル化してもパンチスルーが生じにくい。
【０００４】一方、ｎ型の半導体層を活性領域としゲー
ト電極もｎ型であるＰＭＯＳトランジスタでは、半導体
層の表面におけるｎ型不純物の濃度が高くなり過ぎて、
閾値電圧が高くなり過ぎる。そこで、ＰＭＯＳトランジ
スタでも、閾値電圧を調整するために、半導体層にｐ型
不純物を導入している。
ト電極もｎ型であるＰＭＯＳトランジスタでは、半導体
層の表面におけるｎ型不純物の濃度が高くなり過ぎて、
閾値電圧が高くなり過ぎる。そこで、ＰＭＯＳトランジ
スタでも、閾値電圧を調整するために、半導体層にｐ型
不純物を導入している。
【０００５】
【発明が解決しようとする課題】ところが、上述の様に
ＰＭＯＳトランジスタの閾値電圧を調整するために半導
体層にｐ型不純物を導入すると、半導体層のｎ型不純物
の濃度が低くなる。このため、ＰＭＯＳトランジスタで
は、短チャネル化するとパンチスルーが生じ易い。従っ
て、従来のＣＭＯＳ半導体装置では、ＰＭＯＳトランジ
スタを短チャネル化して高密度化を図ることが難しかっ
た。
ＰＭＯＳトランジスタの閾値電圧を調整するために半導
体層にｐ型不純物を導入すると、半導体層のｎ型不純物
の濃度が低くなる。このため、ＰＭＯＳトランジスタで
は、短チャネル化するとパンチスルーが生じ易い。従っ
て、従来のＣＭＯＳ半導体装置では、ＰＭＯＳトランジ
スタを短チャネル化して高密度化を図ることが難しかっ
た。
【０００６】
【課題を解決するための手段】本発明によるＣＭＯＳ半
導体装置は、ＮＭＯＳトランジスタ２４の活性領域１７
になっている半導体層１４よりも薄い半導体層１４が活
性領域１８になっているＰＭＯＳトランジスタ２６を少
なくとも一部に有している。
導体装置は、ＮＭＯＳトランジスタ２４の活性領域１７
になっている半導体層１４よりも薄い半導体層１４が活
性領域１８になっているＰＭＯＳトランジスタ２６を少
なくとも一部に有している。
【０００７】
【作用】本発明によるＣＭＯＳ半導体装置では、ＮＭＯ
Ｓトランジスタ２４の閾値電圧を調整するために、ＮＭ
ＯＳトランジスタ２４の活性領域１７になっている半導
体層１４にｐ型不純物を導入すると、この半導体層１４
の不純物濃度が高くなる。このため、ＮＭＯＳトランジ
スタ２４でパンチスルーが生じにくい。
Ｓトランジスタ２４の閾値電圧を調整するために、ＮＭ
ＯＳトランジスタ２４の活性領域１７になっている半導
体層１４にｐ型不純物を導入すると、この半導体層１４
の不純物濃度が高くなる。このため、ＮＭＯＳトランジ
スタ２４でパンチスルーが生じにくい。
【０００８】一方、ＰＭＯＳトランジスタ２６の閾値電
圧を調整するために、ＰＭＯＳトランジスタ２６の活性
領域１８になっている半導体層１４にｐ型不純物を導入
して、半導体層１４の不純物濃度が低くなっても、この
半導体層１４が薄いので、チャネル領域におけるゲート
電界の支配性が高い。このため、ＰＭＯＳトランジスタ
２６でもパンチスルーが生じにくい。
圧を調整するために、ＰＭＯＳトランジスタ２６の活性
領域１８になっている半導体層１４にｐ型不純物を導入
して、半導体層１４の不純物濃度が低くなっても、この
半導体層１４が薄いので、チャネル領域におけるゲート
電界の支配性が高い。このため、ＰＭＯＳトランジスタ
２６でもパンチスルーが生じにくい。
【０００９】
【実施例】以下、ＳＯＩ構造のＣＭＯＳ半導体装置に適
用した本発明の一実施例を、図１を参照しながら説明す
る。
用した本発明の一実施例を、図１を参照しながら説明す
る。
【００１０】図１は、本実施例を製造するための工程を
示している。この製造工程では、図１（ａ）に示す様
に、不純物濃度が非常に低いｎ型のＳｉウェハ１１の素
子間分離領域に、ＬＯＣＯＳ法でＳｉＯ2 層１２をまず
形成する。
示している。この製造工程では、図１（ａ）に示す様
に、不純物濃度が非常に低いｎ型のＳｉウェハ１１の素
子間分離領域に、ＬＯＣＯＳ法でＳｉＯ2 層１２をまず
形成する。
【００１１】次に、図１（ｂ）に示す様に、酸素イオン
１３を、１５０ｋｅＶ程度のエネルギで２×１０18程度
のドーズ量に、Ｓｉウェハ１１の全面に注入した後、１
２００℃程度の温度の熱処理を加える。この結果、１５
００Å程度の厚さのＳｉ層１４がＳｉウェハ１１の表面
に残り、４０００Å程度の厚さのＳｉＯ2 層１５がＳｉ
ウェハ１１内に形成される。
１３を、１５０ｋｅＶ程度のエネルギで２×１０18程度
のドーズ量に、Ｓｉウェハ１１の全面に注入した後、１
２００℃程度の温度の熱処理を加える。この結果、１５
００Å程度の厚さのＳｉ層１４がＳｉウェハ１１の表面
に残り、４０００Å程度の厚さのＳｉＯ2 層１５がＳｉ
ウェハ１１内に形成される。
【００１２】次に、図１（ｃ）に示す様に、ＮＭＯＳト
ランジスタを形成すべき領域をレジスト１６で覆い、こ
のレジスト１６をマスクにしたＲＩＥによって、ＰＭＯ
Ｓトランジスタを形成すべき領域のＳｉ層１４のみを７
００Å程度の厚さだけエッチングする。
ランジスタを形成すべき領域をレジスト１６で覆い、こ
のレジスト１６をマスクにしたＲＩＥによって、ＰＭＯ
Ｓトランジスタを形成すべき領域のＳｉ層１４のみを７
００Å程度の厚さだけエッチングする。
【００１３】この様にして、１５００Å程度の厚さのＳ
ｉ層１４でＮＭＯＳトランジスタ用の活性領域１７を形
成し、８００Å程度の厚さのＳｉ層１４でＰＭＯＳトラ
ンジスタ用の活性領域１８を形成する。
ｉ層１４でＮＭＯＳトランジスタ用の活性領域１７を形
成し、８００Å程度の厚さのＳｉ層１４でＰＭＯＳトラ
ンジスタ用の活性領域１８を形成する。
【００１４】上記の１５００Å程度という値は、ＮＭＯ
Ｓトランジスタのドレイン領域における接合降伏耐圧や
ホットキャリアに対する信頼性等から最適化される。な
お、ＳＯＩ構造の従来のＣＭＯＳ半導体装置では、ＰＭ
ＯＳトランジスタのＳｉ層の厚さもこの値に合わせてい
た。
Ｓトランジスタのドレイン領域における接合降伏耐圧や
ホットキャリアに対する信頼性等から最適化される。な
お、ＳＯＩ構造の従来のＣＭＯＳ半導体装置では、ＰＭ
ＯＳトランジスタのＳｉ層の厚さもこの値に合わせてい
た。
【００１５】その後、ＰＭＯＳトランジスタの閾値電圧
を調整するために、レジスト１６をマスクにして、活性
領域１８になっているＳｉ層１４にｐ型不純物を導入す
る。但し、既述の様にＳｉウェハ１１は不純物濃度が非
常に低いｎ型であるので、このｐ型不純物を導入は、必
ずしも行う必要はなく、必要に応じて行えばよい。
を調整するために、レジスト１６をマスクにして、活性
領域１８になっているＳｉ層１４にｐ型不純物を導入す
る。但し、既述の様にＳｉウェハ１１は不純物濃度が非
常に低いｎ型であるので、このｐ型不純物を導入は、必
ずしも行う必要はなく、必要に応じて行えばよい。
【００１６】そして今度は、ＰＭＯＳトランジスタを形
成すべき領域をレジスト（図示せず）で覆い、このレジ
ストをマスクにして、活性領域１７になっているＳｉ層
１４にｐ型不純物を導入する。このｐ型不純物の導入
は、Ｓｉウェハ１１の導電型をｐ型にするために、高ド
ーズ量で行う。
成すべき領域をレジスト（図示せず）で覆い、このレジ
ストをマスクにして、活性領域１７になっているＳｉ層
１４にｐ型不純物を導入する。このｐ型不純物の導入
は、Ｓｉウェハ１１の導電型をｐ型にするために、高ド
ーズ量で行う。
【００１７】次に、図１（ｄ）に示す様に、ゲート酸化
膜であるＳｉＯ2 膜２１をＳｉ層１４の表面に形成し、
ｎ型の不純物をドープした多結晶Ｓｉ膜２２でゲート電
極を形成する。
膜であるＳｉＯ2 膜２１をＳｉ層１４の表面に形成し、
ｎ型の不純物をドープした多結晶Ｓｉ膜２２でゲート電
極を形成する。
【００１８】そして、多結晶Ｓｉ膜２２をマスクにして
活性領域１７にｎ型不純物を導入してｎ+ 層２３を形成
し、これらのｎ+ 層２３をソース・ドレイン領域とする
ＮＭＯＳトランジスタ２４を形成する。また、多結晶Ｓ
ｉ膜２２をマスクにして活性領域１８にｐ型不純物を導
入してｐ+ 層２５を形成し、これらのｐ+ 層２５をソー
ス・ドレイン領域とするＰＭＯＳトランジスタ２６を形
成して、本実施例を完成させる。
活性領域１７にｎ型不純物を導入してｎ+ 層２３を形成
し、これらのｎ+ 層２３をソース・ドレイン領域とする
ＮＭＯＳトランジスタ２４を形成する。また、多結晶Ｓ
ｉ膜２２をマスクにして活性領域１８にｐ型不純物を導
入してｐ+ 層２５を形成し、これらのｐ+ 層２５をソー
ス・ドレイン領域とするＰＭＯＳトランジスタ２６を形
成して、本実施例を完成させる。
【００１９】なお、ＰＭＯＳトランジスタ２６の駆動能
力を十分に生かすには、このＰＭＯＳトランジスタ２６
のチャネルをＳｉ層１４の表面から３００〜５００Å程
度の深さの埋込みチャネルにすることが望ましい。その
ためには、Ｓｉ層１４または多結晶Ｓｉ膜２２の不純物
濃度を調整すればよい。
力を十分に生かすには、このＰＭＯＳトランジスタ２６
のチャネルをＳｉ層１４の表面から３００〜５００Å程
度の深さの埋込みチャネルにすることが望ましい。その
ためには、Ｓｉ層１４または多結晶Ｓｉ膜２２の不純物
濃度を調整すればよい。
【００２０】また、本実施例は、上述の製造工程からも
明らかな様に、基板絶縁層であるＳｉＯ2 層１５がＳＩ
ＭＯＸ法によって形成されたＳＯＩ構造のＣＭＯＳ半導
体装置に本発明を適用したものである。しかし、本発明
は、ＳｉＯ2 層１５が基板同士の貼り合わせによって形
成されたＳＯＩ構造のＣＭＯＳ半導体装置等にも適用す
ることができる。
明らかな様に、基板絶縁層であるＳｉＯ2 層１５がＳＩ
ＭＯＸ法によって形成されたＳＯＩ構造のＣＭＯＳ半導
体装置に本発明を適用したものである。しかし、本発明
は、ＳｉＯ2 層１５が基板同士の貼り合わせによって形
成されたＳＯＩ構造のＣＭＯＳ半導体装置等にも適用す
ることができる。
【００２１】
【発明の効果】本発明によるＣＭＯＳ半導体装置では、
ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタの何れ
においてもパンチスルーが生じにくいので、短チャネル
化による高密度化が可能である。
ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタの何れ
においてもパンチスルーが生じにくいので、短チャネル
化による高密度化が可能である。
【図１】本発明の一実施例を製造するための工程を順次
に示す側断面図である。
に示す側断面図である。
１４ Ｓｉ層 １７ 活性領域 １８ 活性領域 ２４ ＮＭＯＳトランジスタ ２６ ＰＭＯＳトランジスタ
Claims (1)
- 【請求項１】ＮＭＯＳトランジスタの活性領域になって
いる半導体層よりも薄い半導体層が活性領域になってい
るＰＭＯＳトランジスタを少なくとも一部に有している
ＣＭＯＳ半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3258393A JPH0575041A (ja) | 1991-09-10 | 1991-09-10 | Ｃｍｏｓ半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3258393A JPH0575041A (ja) | 1991-09-10 | 1991-09-10 | Ｃｍｏｓ半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0575041A true JPH0575041A (ja) | 1993-03-26 |
Family
ID=17319619
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3258393A Pending JPH0575041A (ja) | 1991-09-10 | 1991-09-10 | Ｃｍｏｓ半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0575041A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6087210A (en) * | 1998-06-05 | 2000-07-11 | Hyundai Electronics Industries | Method of manufacturing a CMOS Transistor |
| US6150202A (en) * | 1997-06-05 | 2000-11-21 | Nec Corporation | Method for fabricating semiconductor device |
| US6469347B1 (en) * | 1999-10-20 | 2002-10-22 | Mitsubishi Denki Kabushiki Kaisha | Buried-channel semiconductor device, and manufacturing method thereof |
| US7087967B2 (en) | 2002-09-02 | 2006-08-08 | Oki Electric Industry Co., Ltd. | LSI device having core and interface regions with SOI layers of different thickness |
| KR101333281B1 (ko) * | 2011-03-11 | 2013-11-27 | 소이텍 | 반도체 장치들의 제조를 위한 다층 구조들 및 공정 |
-
1991
- 1991-09-10 JP JP3258393A patent/JPH0575041A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6150202A (en) * | 1997-06-05 | 2000-11-21 | Nec Corporation | Method for fabricating semiconductor device |
| US6087210A (en) * | 1998-06-05 | 2000-07-11 | Hyundai Electronics Industries | Method of manufacturing a CMOS Transistor |
| US6469347B1 (en) * | 1999-10-20 | 2002-10-22 | Mitsubishi Denki Kabushiki Kaisha | Buried-channel semiconductor device, and manufacturing method thereof |
| US7087967B2 (en) | 2002-09-02 | 2006-08-08 | Oki Electric Industry Co., Ltd. | LSI device having core and interface regions with SOI layers of different thickness |
| KR101333281B1 (ko) * | 2011-03-11 | 2013-11-27 | 소이텍 | 반도체 장치들의 제조를 위한 다층 구조들 및 공정 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4463492A (en) | Method of forming a semiconductor device on insulating substrate by selective amorphosization followed by simultaneous activation and reconversion to single crystal state | |
| CA1257710A (en) | Method for the manufacture of lsi complementary mos field effect transistor circuits | |
| KR920009745B1 (ko) | 반도체장치의 제조방법 | |
| JP2897004B2 (ja) | Ｃｍｏｓｆｅｔ製造方法 | |
| KR19980069833A (ko) | 반도체 장치 및 그 제조방법 | |
| JP2701762B2 (ja) | 半導体装置及びその製造方法 | |
| JPH04226064A (ja) | 半導体装置用の相互接続体及びその製造方法 | |
| JP3355083B2 (ja) | 半導体装置の製造方法 | |
| JPH0575041A (ja) | Ｃｍｏｓ半導体装置 | |
| JPH11121757A (ja) | 半導体装置およびその製造方法 | |
| JPH08316335A (ja) | 半導体装置およびその製造方法 | |
| JP3084523B2 (ja) | 半導体装置の製造方法 | |
| JP2700320B2 (ja) | 半導体装置の製造方法 | |
| JP3186298B2 (ja) | Ｍｏｓ型半導体素子の製造方法 | |
| JP2997123B2 (ja) | 半導体装置の製造方法 | |
| US6756279B2 (en) | Method for manufacturing a bipolar transistor in a CMOS integrated circuit | |
| JPH0637106A (ja) | 半導体製造装置の製造方法 | |
| JPH05267328A (ja) | 半導体装置の製造方法 | |
| JPH09199716A (ja) | 半導体装置およびその製造方法 | |
| JPH1126766A (ja) | Ｍｏｓ型電界効果トランジスタおよびその製造方法 | |
| JPS63117459A (ja) | 絶縁ゲート電界効果トランジスタの製造方法 | |
| JPH11204783A (ja) | 半導体装置およびその製造方法 | |
| JPH0441503B2 (ja) | ||
| JPH02189965A (ja) | 半導体装置の製造方法 | |
| JPS641068B2 (ja) |