JPS641068B2 - - Google Patents
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- JPS641068B2 JPS641068B2 JP55114228A JP11422880A JPS641068B2 JP S641068 B2 JPS641068 B2 JP S641068B2 JP 55114228 A JP55114228 A JP 55114228A JP 11422880 A JP11422880 A JP 11422880A JP S641068 B2 JPS641068 B2 JP S641068B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
-
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- H01—ELECTRIC ELEMENTS
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Description
【発明の詳細な説明】
本発明は絶縁基板上に島状の半導体層を設け、
該半導体層にMOS型トランジスタ（以下
MOSFETという）を形成した半導体装置に関す
る。
該半導体層にMOS型トランジスタ（以下
MOSFETという）を形成した半導体装置に関す
る。
この種の半導体装置としては、サフアイア基板
上にシリコン層を設けたSOS構造（Silicon on
Sapphire）の半導体装置が知られている。SOS
構造は素子間分離が完全にできること及び装置の
配線容量が無視できること等の特長から、半導体
装置の微細化および高速化に適した構造と考えら
れている。しかしながら、かかるSOS構造の半導
体装置にあつては以下に述べるような種々の問題
があつた。これを第１図〜第６図を参照して説明
する。第１図は理想的なｎチヤンネルMOSFET
を示す断面図である。同図において、１はサフア
イア基板であり、その上にｐ型シリコン層２が設
けられている。該ｐ型シリコン層２には燐、砒素
等のｎ型不純物を選択的にドーピングしてn+型
のソース領域３およびドレイン領域４が形成され
ている。また、上記ｐ型シリコン層のチヤンネル
領域上にはゲート酸化膜５を介して多細晶シリコ
ンからなるゲート電極６が形成されている。とこ
ろで、上記ｎ型不純物のドーピングはゲート電極
６をマスクとした熱拡散法によつて行なわれ、こ
のときドーピングされる不純物はｐ型シリコン層
２の厚さ方向だけでなく横方向にも拡散される。
従つて現実のソース領域３およびドレイン領域４
は第１図のようにゲート電極６と自己整合で形成
された理想的な端面をなさず、実際には第２図に
示すようにゲート酸化膜５の下部に侵入して形成
されることになる。その結果、トランジスタの実
際のチヤンネル長（Leff）がゲート電極６の長さ
Ｌよりも短くなる現象（以下チヤンネル長減少と
いう）が生じる。このチヤンネル長減少は半導体
装置の微細化および高度集積化に伴つて所謂シヨ
ートチヤンネル効果あるいはパンチスルー等によ
る信頼性低下の原因となるから、半導体装置を微
細化し、集積度を高めるためには、不純物の横方
向拡散によるソース領域３およびドレイン領域４
のチヤンネル領域への侵入を極力制限する必要が
ある。しかし、不純物の拡散は一般に等方的であ
るから、チヤンネル長減少を防止するために横方
向拡散を制限すれば必然的にシリコン層の厚さ方
向の拡散も制限され、第３図に示すようにソース
領域３およびドレイン領域４がサフアイア基板１
に到達しないという構造欠陥を生じることにな
る。その結果、n+型のソース領域３およびドレ
イン領域４とチヤンネル領域を形成するｐ型シリ
コン層基部２との接合容量が増大し、SOS構造の
利点である高速性が損なわれるという機能上の問
題が惹起される。ｎチヤンネルMOSFETについ
て上述した事情はｐチヤンネルMOSFETについ
ても全く同様である。
上にシリコン層を設けたSOS構造（Silicon on
Sapphire）の半導体装置が知られている。SOS
構造は素子間分離が完全にできること及び装置の
配線容量が無視できること等の特長から、半導体
装置の微細化および高速化に適した構造と考えら
れている。しかしながら、かかるSOS構造の半導
体装置にあつては以下に述べるような種々の問題
があつた。これを第１図〜第６図を参照して説明
する。第１図は理想的なｎチヤンネルMOSFET
を示す断面図である。同図において、１はサフア
イア基板であり、その上にｐ型シリコン層２が設
けられている。該ｐ型シリコン層２には燐、砒素
等のｎ型不純物を選択的にドーピングしてn+型
のソース領域３およびドレイン領域４が形成され
ている。また、上記ｐ型シリコン層のチヤンネル
領域上にはゲート酸化膜５を介して多細晶シリコ
ンからなるゲート電極６が形成されている。とこ
ろで、上記ｎ型不純物のドーピングはゲート電極
６をマスクとした熱拡散法によつて行なわれ、こ
のときドーピングされる不純物はｐ型シリコン層
２の厚さ方向だけでなく横方向にも拡散される。
従つて現実のソース領域３およびドレイン領域４
は第１図のようにゲート電極６と自己整合で形成
された理想的な端面をなさず、実際には第２図に
示すようにゲート酸化膜５の下部に侵入して形成
されることになる。その結果、トランジスタの実
際のチヤンネル長（Leff）がゲート電極６の長さ
Ｌよりも短くなる現象（以下チヤンネル長減少と
いう）が生じる。このチヤンネル長減少は半導体
装置の微細化および高度集積化に伴つて所謂シヨ
ートチヤンネル効果あるいはパンチスルー等によ
る信頼性低下の原因となるから、半導体装置を微
細化し、集積度を高めるためには、不純物の横方
向拡散によるソース領域３およびドレイン領域４
のチヤンネル領域への侵入を極力制限する必要が
ある。しかし、不純物の拡散は一般に等方的であ
るから、チヤンネル長減少を防止するために横方
向拡散を制限すれば必然的にシリコン層の厚さ方
向の拡散も制限され、第３図に示すようにソース
領域３およびドレイン領域４がサフアイア基板１
に到達しないという構造欠陥を生じることにな
る。その結果、n+型のソース領域３およびドレ
イン領域４とチヤンネル領域を形成するｐ型シリ
コン層基部２との接合容量が増大し、SOS構造の
利点である高速性が損なわれるという機能上の問
題が惹起される。ｎチヤンネルMOSFETについ
て上述した事情はｐチヤンネルMOSFETについ
ても全く同様である。
上記MOSFETについて述べた第３図図示の構
造欠陥は相補型MOS半導体装置（以下CMOSと
いう）においても同様に生じ、しかもこの場合に
は上述の問題の他に更に重大な機能上の問題が惹
起されることになる。以下これについて説明す
る。第４図はSOS構造の理想的なCMOSインバ
ーターを示す断面図である。同図に示すように、
CMOSインバーターはｎチヤンネルトランジス
タのn+型ドレイン領域１４とｐチヤンネルトラ
ンジスタのp+型ドレイン領域１４′とがダイオー
ドコンタクトした状態で形成される。この理想的
なCMOSインバータでは双方のトランジスタに
おけるソース領域１３，１３′およびドレイン領
域１４，１４′が総てサフアイア基板１１まで達
しており、かつチヤンネル長減少も生じていない
が、現実のCMOSインバータにおいてはチヤン
ネル長減少を防止しようとすればソース領域およ
びドレイン領域がサフアイア基板１１に達しない
という第３図のMOSFETと同様の構造欠陥が生
じることになる。第５図はｎチヤンネルトランジ
スタの部分に上記の構造欠陥が生じたCMOSイ
ンバータの例である。この場合、同図に示すよう
に、ｎチヤンネルトランジスタのｐ型基部２２と
ｐチヤンネルトランジスタのp+型ドレイン領域
２４′とがn+型ドレイン領域２４下のシリコン層
領域を介して接することになる。そのために、ｎ
チヤンネルトランジスタのソース電極２５をアー
ス電位とし、ｐチヤンネルトランジスタのソース
電極２５′に正電圧を印加してインバーター動作
を行なう際、例えばｐチヤンネルトランジスタが
on状態でｎチヤンネルトランジスタがoff状態で
ある場合にも、ｐチヤンネルトランジスタのp+
型ドレイン領域２４′とｎチヤンネルトランジス
タのｐ型基部２２を通してn+型ソース領域２３
に電流パスが形成される。その結果、CMOSの
利点である低消費電力性が損なわれるのみなら
ず、最悪の場合にはインバーターとしての正常な
出力信号レベル維持することができないという重
大な機能上の問題を生じる。CMOSインバータ
ーにおける上述の事情は前記構造欠陥がｐチヤン
ネルトランジスタ部分に生じた場合、およびｎチ
ヤンネルトランジスタとｐチヤンネルトランジス
タの双方に生じた場合にも全く同様である。
造欠陥は相補型MOS半導体装置（以下CMOSと
いう）においても同様に生じ、しかもこの場合に
は上述の問題の他に更に重大な機能上の問題が惹
起されることになる。以下これについて説明す
る。第４図はSOS構造の理想的なCMOSインバ
ーターを示す断面図である。同図に示すように、
CMOSインバーターはｎチヤンネルトランジス
タのn+型ドレイン領域１４とｐチヤンネルトラ
ンジスタのp+型ドレイン領域１４′とがダイオー
ドコンタクトした状態で形成される。この理想的
なCMOSインバータでは双方のトランジスタに
おけるソース領域１３，１３′およびドレイン領
域１４，１４′が総てサフアイア基板１１まで達
しており、かつチヤンネル長減少も生じていない
が、現実のCMOSインバータにおいてはチヤン
ネル長減少を防止しようとすればソース領域およ
びドレイン領域がサフアイア基板１１に達しない
という第３図のMOSFETと同様の構造欠陥が生
じることになる。第５図はｎチヤンネルトランジ
スタの部分に上記の構造欠陥が生じたCMOSイ
ンバータの例である。この場合、同図に示すよう
に、ｎチヤンネルトランジスタのｐ型基部２２と
ｐチヤンネルトランジスタのp+型ドレイン領域
２４′とがn+型ドレイン領域２４下のシリコン層
領域を介して接することになる。そのために、ｎ
チヤンネルトランジスタのソース電極２５をアー
ス電位とし、ｐチヤンネルトランジスタのソース
電極２５′に正電圧を印加してインバーター動作
を行なう際、例えばｐチヤンネルトランジスタが
on状態でｎチヤンネルトランジスタがoff状態で
ある場合にも、ｐチヤンネルトランジスタのp+
型ドレイン領域２４′とｎチヤンネルトランジス
タのｐ型基部２２を通してn+型ソース領域２３
に電流パスが形成される。その結果、CMOSの
利点である低消費電力性が損なわれるのみなら
ず、最悪の場合にはインバーターとしての正常な
出力信号レベル維持することができないという重
大な機能上の問題を生じる。CMOSインバータ
ーにおける上述の事情は前記構造欠陥がｐチヤン
ネルトランジスタ部分に生じた場合、およびｎチ
ヤンネルトランジスタとｐチヤンネルトランジス
タの双方に生じた場合にも全く同様である。
ところで、チヤンネル長減少を防止し、かつ上
述の構造欠陥とそれによる機能上の問題を回避す
る一つの方法としては、サフアイア基板上に成長
させたシリコン層の膜厚を減少させてソース領域
およびドレイン領域をシリコン−サフアイア界面
まで到達して形成することが考えられる。しか
し、絶縁基板上のシリコン層は膜厚が薄くなると
結晶性が悪化し、その結果、第４図に示すように
シリコン層のキヤリア移動度はその膜厚の減少に
伴つて急激に低下することが知られている（同図
においてＮはｎチヤンネルトランジスタの場合の
特性曲線、Ｐはｐチヤンネルトランジスタの特性
曲線である）。この結晶性の悪化によるキヤリア
移動度の低下は素子特性に顕著に影響するから、
シリコン層の膜厚を薄くする方法を採用すること
はできない。
述の構造欠陥とそれによる機能上の問題を回避す
る一つの方法としては、サフアイア基板上に成長
させたシリコン層の膜厚を減少させてソース領域
およびドレイン領域をシリコン−サフアイア界面
まで到達して形成することが考えられる。しか
し、絶縁基板上のシリコン層は膜厚が薄くなると
結晶性が悪化し、その結果、第４図に示すように
シリコン層のキヤリア移動度はその膜厚の減少に
伴つて急激に低下することが知られている（同図
においてＮはｎチヤンネルトランジスタの場合の
特性曲線、Ｐはｐチヤンネルトランジスタの特性
曲線である）。この結晶性の悪化によるキヤリア
移動度の低下は素子特性に顕著に影響するから、
シリコン層の膜厚を薄くする方法を採用すること
はできない。
本発明は上述の事情に鑑みてなされたものであ
り、絶縁基板上に設けたシリコン層の膜厚を充分
に厚く維持しつつチヤンネル長減少を防止し、か
つ前記構造欠陥による接合容量の増大および
CMOSインバーターにおける異常電流パスの発
生という機能上の問題を解決したMOS型半導体
装置並びにその製造方法を提供するものである。
り、絶縁基板上に設けたシリコン層の膜厚を充分
に厚く維持しつつチヤンネル長減少を防止し、か
つ前記構造欠陥による接合容量の増大および
CMOSインバーターにおける異常電流パスの発
生という機能上の問題を解決したMOS型半導体
装置並びにその製造方法を提供するものである。
即ち、本発明のMOS型半導体装置は、絶縁基
板上に設置され周囲が絶縁された島状の半導体層
に、互いに分離されたソース領域およびドレイン
領域が形成され、チヤンネル領域上にはゲート酸
化膜を介してゲート電極が設けられてなるMOS
型半導体装置において、前記ソース領域およびド
レイン領域の少なくとも直下に位置する半導体層
中に絶縁物層を埋設形成したことを特徴とする
MOS型半導体装置である。
板上に設置され周囲が絶縁された島状の半導体層
に、互いに分離されたソース領域およびドレイン
領域が形成され、チヤンネル領域上にはゲート酸
化膜を介してゲート電極が設けられてなるMOS
型半導体装置において、前記ソース領域およびド
レイン領域の少なくとも直下に位置する半導体層
中に絶縁物層を埋設形成したことを特徴とする
MOS型半導体装置である。
また、本発明の製造方法は、絶縁基板上に半導
体膜を形成し、この半導体膜を選択エツチング若
しくは選択酸化の何れかにより周囲が絶縁された
島状の半導体層を形成する工程と、この半導体層
のチヤンネル領域形成予定部上にゲート酸化膜を
介してゲート電極を形成する工程と、このゲート
電極をマスクとして絶縁物を形成する不純物をイ
オン注入した後熱処理を行なつて前記半導体層中
に絶縁物層を埋設形成する工程と、前記ゲート電
極をマスクとして導電性を与える不純物を選択的
にドーピングすることにより前記絶縁物層に達す
るソース領域およびドレイン領域を形成する工程
とを具備したことを特徴とするMOS型半導体装
置の製造方法である。
体膜を形成し、この半導体膜を選択エツチング若
しくは選択酸化の何れかにより周囲が絶縁された
島状の半導体層を形成する工程と、この半導体層
のチヤンネル領域形成予定部上にゲート酸化膜を
介してゲート電極を形成する工程と、このゲート
電極をマスクとして絶縁物を形成する不純物をイ
オン注入した後熱処理を行なつて前記半導体層中
に絶縁物層を埋設形成する工程と、前記ゲート電
極をマスクとして導電性を与える不純物を選択的
にドーピングすることにより前記絶縁物層に達す
るソース領域およびドレイン領域を形成する工程
とを具備したことを特徴とするMOS型半導体装
置の製造方法である。
上記本発明における絶縁基板としてはサフアイ
ア、スピネル、ガーネツト等の他、シリコン酸化
膜、シリコン窒化膜等を用いることができ、その
上に設置される半導体層としては、シリコン、ゲ
ルマニウム、GaAs等の半導体物質を用いること
ができる。またゲート電極としては多結晶シリコ
ン、またはMo、Ｗ、Al、Ir、Pd、Pt等の金属あ
るいはこれら金属のシリサイドを用いることがで
きる。
ア、スピネル、ガーネツト等の他、シリコン酸化
膜、シリコン窒化膜等を用いることができ、その
上に設置される半導体層としては、シリコン、ゲ
ルマニウム、GaAs等の半導体物質を用いること
ができる。またゲート電極としては多結晶シリコ
ン、またはMo、Ｗ、Al、Ir、Pd、Pt等の金属あ
るいはこれら金属のシリサイドを用いることがで
きる。
本発明のMOS型半導体装置において、半導体
層中に埋込形成された絶縁物層は必ずしも絶縁基
板に達して形成されなくてもよいが、絶縁物層上
に形成されるソース領域およびドレイン領域は絶
縁物層に到達して形成されなければならない。も
しソース領域およびドレイン領域が前記絶縁物層
に達していない場合は本発明の効果を得ることが
できない。
層中に埋込形成された絶縁物層は必ずしも絶縁基
板に達して形成されなくてもよいが、絶縁物層上
に形成されるソース領域およびドレイン領域は絶
縁物層に到達して形成されなければならない。も
しソース領域およびドレイン領域が前記絶縁物層
に達していない場合は本発明の効果を得ることが
できない。
本発明の製造方法において、前記絶縁物層を形
成するために行なうイオン注入には酸素または窒
素を使用することができる。この場合、その後の
熱処理を経て形成される絶縁物層は例えばSiO2、
Si3N4のような半導体物質の酸化物または窒化物
からなる。
成するために行なうイオン注入には酸素または窒
素を使用することができる。この場合、その後の
熱処理を経て形成される絶縁物層は例えばSiO2、
Si3N4のような半導体物質の酸化物または窒化物
からなる。
以下、図面を参照して、SOS構造のMOSFET
（第７図Ａ〜Ｄ）およびCMOSインバーター（第
８図Ａ〜Ｆ、第９図）に本発明を適用した実施例
につき、その製造方法を併記して説明する。
（第７図Ａ〜Ｄ）およびCMOSインバーター（第
８図Ａ〜Ｆ、第９図）に本発明を適用した実施例
につき、その製造方法を併記して説明する。
実施例 １
（MOSFET）
〔〕 まず、サフアイア基板１１１上に気相エピ
タキシヤル成長法により、膜厚0.7μｍのｐ型シ
リコン層を成長させた後、選択エツチングによ
りフイールド部分のシリコン膜を除去して島状
シリコン層１１２を形成し、続いて熱酸化によ
つて島状シリコン層１１２の表面に厚さ500Å
の熱酸化膜（SiO2膜）１１３を形成した（第
７図Ａ図示）。
タキシヤル成長法により、膜厚0.7μｍのｐ型シ
リコン層を成長させた後、選択エツチングによ
りフイールド部分のシリコン膜を除去して島状
シリコン層１１２を形成し、続いて熱酸化によ
つて島状シリコン層１１２の表面に厚さ500Å
の熱酸化膜（SiO2膜）１１３を形成した（第
７図Ａ図示）。
〔〕 次に、CVD法によりSiO2膜１１３上に厚
さ3500Åの多結晶シリコン層を堆積した後、こ
の多結晶シリコン層のゲート電極形成予定部上
に光蝕刻法によりフオトレジスト膜１１５を形
成し、これをマスクとして多結晶シリコン層を
選択エツチングしてゲート電極１１４を形成す
る。続いて、このフオトレジスト膜１１５をマ
スクにして酸素を加速電圧250KeV、ドーズ量
１×1018／cm2の条件でイオン注入する。これに
よつて注入された酸素はシリコン−サフアイア
界面にまで到達し、島状シリコン層１１２の底
部に酸素注入層１１６が形成される（第７図Ｂ
図示）。
さ3500Åの多結晶シリコン層を堆積した後、こ
の多結晶シリコン層のゲート電極形成予定部上
に光蝕刻法によりフオトレジスト膜１１５を形
成し、これをマスクとして多結晶シリコン層を
選択エツチングしてゲート電極１１４を形成す
る。続いて、このフオトレジスト膜１１５をマ
スクにして酸素を加速電圧250KeV、ドーズ量
１×1018／cm2の条件でイオン注入する。これに
よつて注入された酸素はシリコン−サフアイア
界面にまで到達し、島状シリコン層１１２の底
部に酸素注入層１１６が形成される（第７図Ｂ
図示）。
〔〕 次に、ゲート電極１１４上のフオトレジス
ト膜１１５を除去して熱処理を加え、注入され
た酸素と周囲のシリコンとを反応させてSiO2
とした。これによつてゲート電極１１４の下方
に位置する部分を除き、シリコン−サフアイア
界面に接した絶縁物層１１７を形成した（第７
図Ｃ図示）。
ト膜１１５を除去して熱処理を加え、注入され
た酸素と周囲のシリコンとを反応させてSiO2
とした。これによつてゲート電極１１４の下方
に位置する部分を除き、シリコン−サフアイア
界面に接した絶縁物層１１７を形成した（第７
図Ｃ図示）。
この結果、ソース領域およびドレイン領域形
成予定部のシリコン層の膜厚は3500Å程度に減
少した。
成予定部のシリコン層の膜厚は3500Å程度に減
少した。
〔〕 次に、ゲート電極１１４をマスクとして砒
素を加速電圧250KeV、ドーズ量１×1016／cm2
の条件で選択的にイオン注入した後、1000℃で
30分間熱処理してn+型のソース領域１１８お
よびドレイン領域１１９を形成した（第７図Ｄ
図示）。
素を加速電圧250KeV、ドーズ量１×1016／cm2
の条件で選択的にイオン注入した後、1000℃で
30分間熱処理してn+型のソース領域１１８お
よびドレイン領域１１９を形成した（第７図Ｄ
図示）。
このとき、ソース領域１１８およびドレイン
領域１１９は絶縁物層１１７に到達して形成さ
れ、一方、チヤンネル領域への砒素の拡散距離
は0.3μｍ以下に抑えることができた。
領域１１９は絶縁物層１１７に到達して形成さ
れ、一方、チヤンネル領域への砒素の拡散距離
は0.3μｍ以下に抑えることができた。
上記の如く製造されたSOS構造のMOSFETで
は、島状シリコン層１１２の膜厚を充分厚く形成
しているから良好な結晶状態を有しており、従つ
てソース・ドレイン領域１１８，１１９間のチヤ
ンネル領域でのキヤリア移動度も充分に高い。一
方、島状シリコン領域に埋込形成された絶縁物層
１１７によつてソース領域１１８およびドレイン
領域１１９の厚さは充分に薄くなつている。従つ
てソース領域１１８およびドレイン領域１１９を
絶縁物層１１７まで到達させて形成しても、不純
物の横方向拡散を小さく抑え、チヤンネル長減少
を有効に防止することができる。またソース領域
１１８およびドレイン領域１１９とチヤンネル領
域を形成するｐ型シリコン層基部１１２との接合
容量が増大するという問題も生じない。
は、島状シリコン層１１２の膜厚を充分厚く形成
しているから良好な結晶状態を有しており、従つ
てソース・ドレイン領域１１８，１１９間のチヤ
ンネル領域でのキヤリア移動度も充分に高い。一
方、島状シリコン領域に埋込形成された絶縁物層
１１７によつてソース領域１１８およびドレイン
領域１１９の厚さは充分に薄くなつている。従つ
てソース領域１１８およびドレイン領域１１９を
絶縁物層１１７まで到達させて形成しても、不純
物の横方向拡散を小さく抑え、チヤンネル長減少
を有効に防止することができる。またソース領域
１１８およびドレイン領域１１９とチヤンネル領
域を形成するｐ型シリコン層基部１１２との接合
容量が増大するという問題も生じない。
実施例 ２
（CMOSインバーター）
〔〕 まず、サフアイア基板２１１上にエピタキ
シヤル成長法により膜厚0.7μｍのシリコン膜を
成長させた後、選択エツチングによりフイール
ド部分のシリコン膜を除去して島状シリコン領
域２１２を形成し、続いて熱酸化により島状シ
リコン層２１２の表面に厚さ500Åの熱酸化膜
（SiO2膜）２１３を形成した（第８図Ａ図示）。
シヤル成長法により膜厚0.7μｍのシリコン膜を
成長させた後、選択エツチングによりフイール
ド部分のシリコン膜を除去して島状シリコン領
域２１２を形成し、続いて熱酸化により島状シ
リコン層２１２の表面に厚さ500Åの熱酸化膜
（SiO2膜）２１３を形成した（第８図Ａ図示）。
〔〕 次に、島状シリコン層２１１のｐチヤンネ
ルトランジスタ形成予定部をフオトレジスト膜
２１４で覆い、ｎチヤンネルトランジスタ形成
予定部にボロンを選択的に注入してチヤンネル
ドープを行ない、これにより将来形成されるｎ
チヤンネルトランジスタのしきい値を制御する
（第８図Ｂ図示）。
ルトランジスタ形成予定部をフオトレジスト膜
２１４で覆い、ｎチヤンネルトランジスタ形成
予定部にボロンを選択的に注入してチヤンネル
ドープを行ない、これにより将来形成されるｎ
チヤンネルトランジスタのしきい値を制御する
（第８図Ｂ図示）。
〔〕 次に、フオトレジスト膜２１４を除去し、
再度ｎチヤンネルトランジスタ形成予定部をフ
オトレジスト膜２１５で覆つた後、砒素を選択
注入してチヤンネルドープを行ない、これによ
つて将来形成されるｐチヤンネルトランジスタ
のしきい値を制御する（第８図Ｃ図示）。
再度ｎチヤンネルトランジスタ形成予定部をフ
オトレジスト膜２１５で覆つた後、砒素を選択
注入してチヤンネルドープを行ない、これによ
つて将来形成されるｐチヤンネルトランジスタ
のしきい値を制御する（第８図Ｃ図示）。
〔〕 次に、フオトレジスト膜２１５を除去して
からSiO2膜２１３上にCVD法によつて多結晶
シリコン層を堆積する。この多結晶シリコン層
におけるｎチヤンネルトランジスタのゲート電
極形成予定部およびｐチヤンネルトランジタの
ゲート電極形成予定部上に光蝕刻法により夫夫
フオトレジスト膜２１７，２１７′を形成し、
これをマスクとして多結晶シリコン層を選択エ
ツチングしてゲート電極２１６，２１６′を形
成する。続いて、フオトレジスト膜２１７，２
１７′をマスクとして酸素を加速電圧250KeV、
ドーズ量１×1018／cm2の条件でイオン注入す
る。注入された酸素はシリコン−サフアイア界
面にまで到達し、ゲート電極２１６，２１６′
でマスクされた部分を除くシリコン層２１２の
底部に酸素注入層２１８が形成される（第８図
Ｄ図示）。
からSiO2膜２１３上にCVD法によつて多結晶
シリコン層を堆積する。この多結晶シリコン層
におけるｎチヤンネルトランジスタのゲート電
極形成予定部およびｐチヤンネルトランジタの
ゲート電極形成予定部上に光蝕刻法により夫夫
フオトレジスト膜２１７，２１７′を形成し、
これをマスクとして多結晶シリコン層を選択エ
ツチングしてゲート電極２１６，２１６′を形
成する。続いて、フオトレジスト膜２１７，２
１７′をマスクとして酸素を加速電圧250KeV、
ドーズ量１×1018／cm2の条件でイオン注入す
る。注入された酸素はシリコン−サフアイア界
面にまで到達し、ゲート電極２１６，２１６′
でマスクされた部分を除くシリコン層２１２の
底部に酸素注入層２１８が形成される（第８図
Ｄ図示）。
〔〕 次に、フオトレジスト膜２１７，２１７′
を除去して熱処理を行ない、注入された酸素と
周囲のシリコンとを反応させてSiO2とした。
これによつてゲート電極２１６，２１６′の下
方に位置する部分を除いて、シリコン層２１２
の底部にシリコン−サフアイア界面に達する絶
縁物層２１９が埋込形成された（第８図Ｅ図
示）。
を除去して熱処理を行ない、注入された酸素と
周囲のシリコンとを反応させてSiO2とした。
これによつてゲート電極２１６，２１６′の下
方に位置する部分を除いて、シリコン層２１２
の底部にシリコン−サフアイア界面に達する絶
縁物層２１９が埋込形成された（第８図Ｅ図
示）。
この結果、絶縁物層２１９上のシリコン層の
膜厚は3500Å程度に減少した。
膜厚は3500Å程度に減少した。
〔〕 次に、ｎチヤンネルトランジスタ形成予定
部２１２1に加速電圧250KeV、ドーズ量１×
1016／cm2の条件で、ゲート電極２１６をマスク
として砒素を選択的にイオン注入し、またｐチ
ヤンネルトランジスタ形成予定部２１２2には
加速電圧50KeV、ドーズ量１×1016／cm2の条件
で、ゲート電極２１６′をマスクとしてボロン
を選択的にイオン注入した。続いて1000℃で30
分間の熱処理を行ない、ｎチヤンネルトランジ
スタにおけるn+型のソース領域２２０および
ドレイン領域２２１と、ｐチヤンネルトランジ
スタにおけるp+型のソース領域２２０′および
ドレイン領域２２１′を形成した（第８図Ｆ図
示）。
部２１２1に加速電圧250KeV、ドーズ量１×
1016／cm2の条件で、ゲート電極２１６をマスク
として砒素を選択的にイオン注入し、またｐチ
ヤンネルトランジスタ形成予定部２１２2には
加速電圧50KeV、ドーズ量１×1016／cm2の条件
で、ゲート電極２１６′をマスクとしてボロン
を選択的にイオン注入した。続いて1000℃で30
分間の熱処理を行ない、ｎチヤンネルトランジ
スタにおけるn+型のソース領域２２０および
ドレイン領域２２１と、ｐチヤンネルトランジ
スタにおけるp+型のソース領域２２０′および
ドレイン領域２２１′を形成した（第８図Ｆ図
示）。
上記熱処理によつて夫々のソース領域およびド
レイン領域は絶縁物層２１９に到達して形成さ
れ、また、このときのチヤンネル領域への不純物
拡散距離はｎチヤンネルトランジスタおよびｐチ
ヤンネルトランジスタ共に0.3μｍ以下に抑えるこ
とができた。
レイン領域は絶縁物層２１９に到達して形成さ
れ、また、このときのチヤンネル領域への不純物
拡散距離はｎチヤンネルトランジスタおよびｐチ
ヤンネルトランジスタ共に0.3μｍ以下に抑えるこ
とができた。
こうして製造されたCMOSインバータでは、
チヤンネル領域のキヤリア移動度を高く維持で
き、かつチヤンネル長減少を防止しながら接合容
量の増大という問題も生じない。更に、ｎチヤン
ネルトランジスタのｐ型基部２１２1とｐチヤン
ネルトランジスタのp+型ドレイン２２１′とは絶
縁物層２１９で絶縁されており、またｐチヤンネ
ルトランジスタのｎ型基部２１２2とｎチヤンネ
ルトランジスタのn+型ドレイン領域２２１との
間も同様に絶縁物層２１９で絶縁されている。従
つて、ｎチヤンネルトランジスタのソース側をア
ース電位とし、ｐチヤンネルトランジスタのソー
ス側に正電圧を印加してこのCMOSインバータ
ーを動作させる際、ｐチヤンネルトランジスタが
on状態でｎチヤンネルトランジスタがoff状態の
場合に、ｐチヤンネルトランジスタのp+ドレイ
ン領域２２１′からｎチヤンネルトランジスタの
ｐ型基部２１２1を通してn+型ソース領域２２０
へ電流パスが生じることはない。同様にｐチヤン
ネルトランジスタのp+型ソース領域２２０′から
ｎ型基部２１２2を通つてｎチヤンネルトランジ
スタのn+型ドレイン領域２２１への電流パスも
完全に防止し得る。その結果このCMOSインバ
ーターは低消費電力というCMOSの特長を発揮
しつつ正常なインバーター動作を行うことができ
る。
チヤンネル領域のキヤリア移動度を高く維持で
き、かつチヤンネル長減少を防止しながら接合容
量の増大という問題も生じない。更に、ｎチヤン
ネルトランジスタのｐ型基部２１２1とｐチヤン
ネルトランジスタのp+型ドレイン２２１′とは絶
縁物層２１９で絶縁されており、またｐチヤンネ
ルトランジスタのｎ型基部２１２2とｎチヤンネ
ルトランジスタのn+型ドレイン領域２２１との
間も同様に絶縁物層２１９で絶縁されている。従
つて、ｎチヤンネルトランジスタのソース側をア
ース電位とし、ｐチヤンネルトランジスタのソー
ス側に正電圧を印加してこのCMOSインバータ
ーを動作させる際、ｐチヤンネルトランジスタが
on状態でｎチヤンネルトランジスタがoff状態の
場合に、ｐチヤンネルトランジスタのp+ドレイ
ン領域２２１′からｎチヤンネルトランジスタの
ｐ型基部２１２1を通してn+型ソース領域２２０
へ電流パスが生じることはない。同様にｐチヤン
ネルトランジスタのp+型ソース領域２２０′から
ｎ型基部２１２2を通つてｎチヤンネルトランジ
スタのn+型ドレイン領域２２１への電流パスも
完全に防止し得る。その結果このCMOSインバ
ーターは低消費電力というCMOSの特長を発揮
しつつ正常なインバーター動作を行うことができ
る。
なお、上記の実施例では絶縁物層がシリコン−
サフアイア界面に到達して形成されているが、第
９図に示すようにソース領域３２０，３２０′お
よびドレイン領域３２１，３２１′が絶縁物層３
１９に到達して形成されていれば、絶縁物層３１
９はシリコン−サフアイア界面に達していなくて
も良い。この場合にも上記実施例で説明したのと
同様の理由から本発明の効果を奏するものであ
る。
サフアイア界面に到達して形成されているが、第
９図に示すようにソース領域３２０，３２０′お
よびドレイン領域３２１，３２１′が絶縁物層３
１９に到達して形成されていれば、絶縁物層３１
９はシリコン−サフアイア界面に達していなくて
も良い。この場合にも上記実施例で説明したのと
同様の理由から本発明の効果を奏するものであ
る。
以上詳述したように、本発明によれば絶縁基板
上に成長させた半導体層の厚さを充分厚くして高
いキヤリア移送度を維持しつつチヤンネル長減少
を防止し、かつ接合容量の増大および特に
CMOSインバーターにおける異常電流パスの形
成による機能上の問題を生じることのないMOS
型半導体装置、並びにかかるMOS型半導体装置
を容易に生産性よく製造し得る方法を提供するこ
とができる。
上に成長させた半導体層の厚さを充分厚くして高
いキヤリア移送度を維持しつつチヤンネル長減少
を防止し、かつ接合容量の増大および特に
CMOSインバーターにおける異常電流パスの形
成による機能上の問題を生じることのないMOS
型半導体装置、並びにかかるMOS型半導体装置
を容易に生産性よく製造し得る方法を提供するこ
とができる。
第１図はSOS構造の理想的なMOSFETの断面
図、第２図は現実のMOSFETにおけるチヤンネ
ル長減少を示す説明図、第３図はチヤンネル長減
少を防止したことによつて構造欠陥を生じた
MOSFETの断面図、第４図はSOS構造の理想的
なCMOSインバータの断面図、第５図はｎチヤ
ンネルトランジスタの部分にチヤンネル長減少の
防止に伴う構造欠陥を生じたCMOSインバータ
ーの断面図、第６図はサフアイア基板上に成長さ
せたシリコン層の膜厚とキヤリア移動度との関係
を示す特性図、第７図Ａ〜Ｄは本発明によるSOS
構造のMOSFETおよびその製造方法の１実施例
を示す工程図、第８図Ａ〜Ｆは本発明によるSOS
構造のCMOSインバーターおよびその製造方法
の１実施例を示す工程図、第９図は本発明による
CMOSインバーターの変型例を示す断面図であ
る。 １１１，２１１，３１１……サフアイア基板、
１１２，２１２，３１２……シリコン層、１１
４，２１６，２１６′，３１６，３１６′……ゲー
ト電極、１１８，３２０，３２０′……ソース領
域、１１９，３２１，３２１′……ドレイン領域、
１１７，２１９，３１９……絶縁物層。
図、第２図は現実のMOSFETにおけるチヤンネ
ル長減少を示す説明図、第３図はチヤンネル長減
少を防止したことによつて構造欠陥を生じた
MOSFETの断面図、第４図はSOS構造の理想的
なCMOSインバータの断面図、第５図はｎチヤ
ンネルトランジスタの部分にチヤンネル長減少の
防止に伴う構造欠陥を生じたCMOSインバータ
ーの断面図、第６図はサフアイア基板上に成長さ
せたシリコン層の膜厚とキヤリア移動度との関係
を示す特性図、第７図Ａ〜Ｄは本発明によるSOS
構造のMOSFETおよびその製造方法の１実施例
を示す工程図、第８図Ａ〜Ｆは本発明によるSOS
構造のCMOSインバーターおよびその製造方法
の１実施例を示す工程図、第９図は本発明による
CMOSインバーターの変型例を示す断面図であ
る。 １１１，２１１，３１１……サフアイア基板、
１１２，２１２，３１２……シリコン層、１１
４，２１６，２１６′，３１６，３１６′……ゲー
ト電極、１１８，３２０，３２０′……ソース領
域、１１９，３２１，３２１′……ドレイン領域、
１１７，２１９，３１９……絶縁物層。
Claims (1)
- 【特許請求の範囲】 １ 絶縁基板上に設置され周囲が絶縁された島状
の半導体層に、互いに分離されたソース領域およ
びドレイン領域が形成され、チヤンネル領域上に
はゲート酸化膜を介してゲート電極が設けられて
なるMOS型半導体装置において、前記ソース領
域およびドレイン領域の少なくともチヤンネル領
域に隣接する部分の下に、これら領域に接し且つ
前記絶縁基板の表面に達する絶縁物層が埋設形成
されており、且つこの絶縁物層は前記両MOSト
ランジスタのチヤンネル領域の下には形成されて
いないことを特徴とする半導体装置。 ２ 絶縁基板上に半導体膜を形成し、この半導体
膜を選択エツチング若しくは選択酸化の何れかに
より周囲が絶縁された島状の半導体層を形成する
工程と、この半導体層のチヤンネル領域形成予定
部上にゲート酸化膜を介してゲート電極を形成す
る工程と、このゲート電極をマスクとして絶縁物
を形成する不純物をイオン注入した後に熱処理を
行なつて前記半導体層中に絶縁物層を埋設形成す
る工程と、前記ゲート電極をマスクとして導電性
を与える不純物を選択的にドーピングすることに
より前記絶縁物層に達するソース領域およびドレ
イン領域を形成する工程とを具備したことを特徴
とするMOS型半導体装置の製造方法。 ３ 絶縁基板上に設置され周囲が絶縁された島状
の半導体層にｎチヤンネルMOSトランジスタ及
びｐチヤンネルMOSトランジスタが形成され、
これら各トランジスタは前記島状の半導体層に互
いに分離して形成されたソース領域およびドレイ
ン領域と、そのチヤンネル領域上にゲート酸化膜
を介して形成されたゲート電極とで構成され、ま
た前記ｎチヤンネルMOSトランジスタと前記ｐ
チヤンネルMOSトランジスタとが夫々のドレイ
ン領域によるpn接合で電気的に分離されている
相補型のMOS型半導体装置において、前記両
MOSトランジスタのソース領域およびドレイン
領域の少なくともチヤンネル領域に隣接する部分
の下に、これら領域に接し且つ前記絶縁基板の表
面に達する絶縁物層が埋設形成されており、且つ
この絶縁物層は前記両MOSトランジスタのチヤ
ンネル領域の下には形成されていないことを特徴
とする相補型のMOS型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55114228A JPS5739579A (en) | 1980-08-20 | 1980-08-20 | Mos semiconductor device and manufacture thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55114228A JPS5739579A (en) | 1980-08-20 | 1980-08-20 | Mos semiconductor device and manufacture thereof |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5739579A JPS5739579A (en) | 1982-03-04 |
| JPS641068B2 true JPS641068B2 (ja) | 1989-01-10 |
Family
ID=14632440
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55114228A Granted JPS5739579A (en) | 1980-08-20 | 1980-08-20 | Mos semiconductor device and manufacture thereof |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5739579A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2510710B2 (ja) * | 1988-12-13 | 1996-06-26 | 三菱電機株式会社 | 絶縁体基板上の半導体層に形成されたｍｏｓ型電界効果トランジスタ |
| US9012993B2 (en) | 2011-07-22 | 2015-04-21 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5236983A (en) * | 1975-09-18 | 1977-03-22 | Matsushita Electric Ind Co Ltd | Mos type semiconductor integrated circuit device and process for produ ction of same |
| JPS5293277A (en) * | 1976-01-30 | 1977-08-05 | Matsushita Electric Ind Co Ltd | Semiconductor device and its manufacture |
| JPS5938738B2 (ja) * | 1977-01-21 | 1984-09-19 | 日本電信電話株式会社 | Ｍｉｓトランジスタを含む集積化半導体装置及びその製法 |
| JPS5721856B2 (en) * | 1977-11-28 | 1982-05-10 | Nippon Telegraph & Telephone | Semiconductor and its manufacture |
-
1980
- 1980-08-20 JP JP55114228A patent/JPS5739579A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5739579A (en) | 1982-03-04 |
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