JP2510710B2 - 絶縁体基板上の半導体層に形成されたｍｏｓ型電界効果トランジスタ - Google Patents

絶縁体基板上の半導体層に形成されたｍｏｓ型電界効果トランジスタ

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JP2510710B2 JP63315807A JP31580788A JP2510710B2 JP 2510710 B2 JP2510710 B2 JP 2510710B2 JP 63315807 A JP63315807 A JP 63315807A JP 31580788 A JP31580788 A JP 31580788A JP 2510710 B2 JP2510710 B2 JP 2510710B2
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Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は絶縁体基板上の半導体層に形成されたMOS（M
etal Oxide Semiconductor）型電界効果トランジスタ
（以下、「SOI-MOSFET」と略称する）に関し、特に、ソ
ース・ドレイン間の耐圧の改善に関するものである。
［従来の技術］ 第８図を参照して、従来のSOI-MOSFETが断面図で示さ
れている。シリコン基板１上に絶縁体層２が形成されて
おり、絶縁体層２上にシリコン層３が形成されている。
シリコン層３内において、低いｐ型不純物濃度（たとえ
ば、1016‐1017atoms/cm3）を有するチャンネル領域６
が形成されており、高いｎ型不純物濃度（たとえば1019
‐1021atoms/cm3）を有するソース領域７とドレイン領
域８がそれぞれチャンネル領域６の一方側と他方側に接
して形成されている。
チャンネル領域６上にはゲート誘電体薄膜４が形成さ
れており、誘電体薄膜４上にゲート電極５が形成されて
いる。シリコン層３とゲート電極５は層間絶縁膜11によ
って覆われている。層間絶縁膜11にはコンタクトホール
12a,12bなどが開けられ、それぞれのコンタクトホール
に対応する導電体13a,13bなどが形成されている。
以上のように構成されたSOI-MOSFETにおいて、ゲート
電極５に正の電圧を印加するとき、ｐ型のチャンネル領
域６の上層部にｎ導電型のキャリア（電子）が誘引さ
れ、その上層部はソース領域７およびドレイン領域８と
同じｎ導電型に反転させられる。したがって、ソース領
域７とドレイン領域８との間で電流が流れることが可能
となる。また、チャンネル領域６の上層部に誘引される
ｎ型キャリアの濃度はゲート電圧によって変化するの
で、チャンネル領域６を流れる電流量をゲート電圧によ
って制御することができる。これがMOSFETの動作原理で
ある。
［発明が解決しようとする課題］ シリコン層が比較的厚い（たとえば、約5000Å厚さ）
場合、ゲート電圧を印加してSOI-MOSFETを動作状態にす
るとき、ドレイン領域８からチャンネル領域６内に延び
た空乏層がソース領域７にまで届くことがある。空乏層
がソース領域７にまで届けば、ソース領域７とチャンネ
ル領域６との間の電気的障壁が低下し、またゲート電極
で制御できない比較的深い領域のポテンシャルが上昇
し、それによってチャンネル電流が急激に増加する現象
（いわゆるパンチスルー現象）が生じる。このパンチス
ルー現象は、ソース・ドレイン間の耐圧を低下させるこ
とになる。
また、ソース・ドレイン間に印加される電圧が高いと
き、チャンネル領域６内でキャリアが高速に加速され
る。チャンネル領域６内で加速されたキャリアはドレイ
ン領域８の近傍で衝突電離によって電子と正孔のペアを
発生させる。この発生した電子はn+型のドレイン領域８
に流れ込む。しかし、正孔はチャンネル領域６内に蓄積
されて電位を上昇させるので、チャンネル電流を増加さ
せ、ドレイン電圧とドレイン電流の関係を表わす曲線上
に好ましくないキンク効果を生じさせる。このキンク効
果は、たとえばIEEE Electron Device Letter.Vol.9,N
o.2,pp.97-99,1988において述べられている。
一方、非常に薄い（たとえば、500Å−1500Åの厚
さ）シリコン層３を有する薄膜SOI-MOSFETは、厚いシリ
コン層３を有する通常のSOI-MOSFETに比べて優れた特性
を有している。たとえば、その薄いチャンネル領域６は
ゲート電極５に電圧を印加することによって全体が空乏
層化されまた電位もゲート電極により制御されるため、
前述のパンチスルー現象やキンク効果が消失する。ま
た、ゲート長さが短いときに、ゲートしきい値電圧が異
常に低くなるショートチャンネル効果も低減される。
しかし、チャンネル領域６全体が完全に空乏層化され
るとき、チャンネル領域６内のポテンシャルが通常のMO
SFETにおける場合より高くなる。したがって、ソース領
域７とチャンネル領域６の間の電気的障壁が低くなる
上、前述の衝突電離によって生じた正孔がチャンネル領
域６内に一時的に蓄積されれば、チャンネル領域６内の
ポテンシャルがさらに上昇し、ソース領域７からチャン
ネル領域６内に電子が急激に注入される。すなわち、薄
膜SOI-MOSFETにおいても、ソース・ドレイン間の耐圧が
低くなりやすいという課題がある。
以上のような先行技術の課題に鑑み、本発明の目的
は、ソース・ドレイン間の耐圧が改善されたSOI-MOSFET
を提供することである。
［課題を解決するための手段］ 本発明の１つの態様によれば、SOI-MOSFETは、絶縁体
基板と、絶縁体基板上に形成された1500Å以下の厚さの
半導体層と、半導体層内に形成された第１導電型のチャ
ンネル領域と、半導体層内でチャンネル領域の一方側に
接して形成された第２導電型のソース領域とを含み、ソ
ース領域は第１のソース領域と第２のソース領域を含
み、第２ソース領域は第１ソース領域とチャンネル領域
との間に配置されていて第１ソース領域より低い不純物
濃度を有し、SOI-MOSFETは、さらに、半導体層内でチャ
ンネル領域の他方側に接して形成された第２導電型のド
レイン領域とを含み、ドレイン領域は第１のドレイン領
域と第２のドレイン領域を含み、第２ドレイン領域は第
１ドレイン領域とチャンネル領域との間に配置されてい
て第１ドレイン領域より低い不純物濃度を有し、SOI-MO
SFETは、さらに、半導体層内でチャンネル領域の少なく
とも一部に接するように第２ソース領域下の少なくとも
一部の領域に形成されかつチャンネル領域より高い不純
物濃度を有する第１導電型の第１のキャリア蓄積領域
と、半導体層内でチャンネル領域の少なくとも一部に接
するように第２ドレイン領域下の少なくとも一部の領域
に形成されかつチャンネル領域よりも高い不純物濃度を
有する第１導電型の第２のキャリア蓄積領域と、チャン
ネル領域上に形成されたゲート誘電体膜と、誘電体膜上
に形成されたゲート電極とを含んでいる。
本発明のもう１つの態様によるSOI-MOSFETは、ソース
領域とその下のキャリア蓄積領域を含み、さらに、ソー
ス領域の表面層から局所的にキャリア蓄積領域に至る不
均一な厚さ分布を有する電気良導体層を含み、その電気
良導体層は金属シリサイドとアルミアロイから選択され
た少なくとも１つを含みことを特徴としている。
本発明のさらにもう１つの態様によるSOI-MOSFETは、
チャンネル領域の少なくとも一部とソース領域の少なく
とも一部との下層部においてドレイン領域と接すること
なく連続して形成された結晶欠陥領域を含んでいること
を特徴としている。
［作用］ 本発明の１つの態様によるSOI-MOSFETにおいては、第
２ソース領域が第１ソース領域より低い不純物濃度を有
しているので、厚さが1500Å以下の薄い半導体層内にお
いても、高い不純物濃度を有する通常のソース領域から
不純物が拡散して第１キャリア蓄積領域の機能を低下さ
せることを懸念する必要がなく、衝突電離によってチャ
ンネル領域内で発生した余剰の第１導電型のキャリアが
確実にチャンネル領域から除去されて第１キャリア蓄積
領域内に吸収蓄積され、SOI-MOSFETにおけるソース・ド
レイン間の耐圧が確実に改善され得る。また第２ソース
領域の下側と同様に、第２ドレイン領域の下側にも第２
キャリア蓄積領域が設けられる対称構造を有するSOI-MO
SFETであるので、第２ソース領域下にのみキャリア蓄積
領域を限定するためのマスクを必要とせず、さらにソー
スとドレインを入替えても同様に動作するので、LSIの
設計の自由度が飛躍的に増大するという効果をも生じ得
る。
本発明のもう１つの態様によるSOI-MOSFETにおいて
は、ソース領域の表面層から局所的にキャリア蓄積領域
に至る不均一な厚さ分布を有する電気良導体層を含み、
その電気良導体層は金属シリサイドとアルミアロイから
選択された少なくとも１つを含んでいる。したがって、
チャンネル領域からキャリア蓄積領域内に吸収除去され
た余剰のキャリアが電気良導体層を通して素早く外部に
除去されることが可能である。
本発明のさらにもう１つの態様によるSOI-MOSにおい
ては、チャンネル領域の少なくとも一部とソース領域の
少なくとも一部との下層部においてドレイン領域と接す
ることなく連続して形成された結晶欠陥領域を含んでい
る。したがって、衝突電離によってチャンネル領域内で
発生した余剰の第１導電型のキャリアがその結晶欠陥内
で第２導電型のキャリアと素早く再結合して消失するこ
とを可能にするのみならず、結晶欠陥領域がドレイン界
面におけるリーク電流の増大をもたらすこともない。
［実施例］ 第１図を参照して、本発明の一実施例による薄膜SOI-
MOSFETが断面図で示されている。シリコン基板１上には
絶縁体層２が形成されており、絶縁体層２上に厚さが約
500Å−1500Åのシリコン薄膜３の島が形成されてい
る。低いｐ型不純物濃度（たとえば、1016‐1017atoms/
cm3）を有するチャンネル領域６がシリコン層３内に形
成されており、高いｎ型不純物濃度（たとえば、1019‐
1021atoms/cm3）を有するソース領域７とドレイン領域
８がそれぞれチャンネル領域８の一方側と他方側に接す
るようにシリコン層３の上層部に形成されている。ソー
ス領域７とドレイン領域８の下の層には、高いｐ型不純
物濃度（たとえば、1017‐1019atoms/cm3のボロン）を
有するキャリア蓄積領域9aと10aがそれぞれ形成されて
おり、これらのキャリア蓄積領域9aと10aもチャンネル
層６に接している。
チャンネル領域６上にはゲート誘電体薄膜４が形成さ
れており、誘電体薄膜４上にゲート電極５が形成されて
いる。シリコン層３とゲート電極５は層間絶縁膜11によ
って覆われている。層間絶縁膜11にはコンタクトホール
12a,12bなどが開けられ、それぞれのコンタクトホール
に対応する導電体13a,13bなどが形成されている。
なお、シリコン層３の上層部のソース領域７とドレイ
ン領域８は、ゲート電極５をマスクとして用いながらｎ
型不純物を低エネルギで浅くイオン注入することによっ
て自己整合的に形成され得る。同様に、シリコン層３の
下層部のキャリア蓄積領域9aと10aは、ｐ型不純物を高
エネルギで深くイオン注入することによって容易に形成
され得る。
第１図の薄膜SOI-MOSFETにおいては、衝突電離によっ
て余剰の正孔がチャンネル領域６内に発生しても、ゲー
ト電圧によって全体が空乏層化してポテンシャルの上昇
している薄いチャンネル領域６からポテンシャルの低い
キャリア蓄積領域9a,10a内に余剰の正孔が流入して蓄積
される。したがって、衝突電離によって生じた余剰の正
孔がチャンネル領域６内に蓄積されることがなく、ソー
ス領域７からチャンネル領域６への電子の注入の急激な
増大を誘発しない。すなわち、薄膜SOI-MOSFETにおける
ソース・ドレイン間の耐圧が改善されることになる。
なお、特開昭62-193170および特開昭62-193171は、厚
さ約5000Åのシリコン層を有する通常のSOI-MOSFETにお
いて第１図のSOI-MOSFETと類似の構造を開示している。
しかし、特開昭62-193170と特開昭62-193171は、絶縁体
基板とチャンネル領域との界面近傍にバックチャンネル
が生じるのを防止することを目的としている。
第２図を参照して、本発明のもう１つの実施例による
薄膜SOI-MOSFETが断面図で示されている。第２の薄膜SO
I-MOSFETは第１図のものに類似しているが、第２図にお
いてはソース領域７下にのみキャリア蓄積領域9aが設け
られており、ドレイン領域８はシリコン層３の底部にま
で及んでいる。
ソース領域７とドレイン領域８の上層部とには、ゲー
ト電極５をマスクとして用いながら、ｎ型不純物が高濃
度（たとえば、1019‐1020atoms/cm3）に低エネルギで
イオン注入される。続いて、ドレイン領域８の下層部を
形成するために、ｎ型不純物が低濃度（たとえば、1017
atoms/cm3）に高エネルギでイオン注入される。その
後、ドレイン領域８をレジストマスクで覆い、ソース領
域７下の層にｐ型不純物が高濃度（たとえば、1017‐10
19atoms/cm3）に高エネルギでイオン注入される。こう
して、第２図に示す構造を有するシリコン層３が形成さ
れ得る。
第２図の薄膜SOI-MOSFETにおいては、高いｎ型不純物
濃度のドレイン領域８が高いｐ型不純物濃度のキャリア
蓄積領域と直接接触することがないので、ドレイン９の
接合耐圧の劣化に起因するソース・ドレイン間の耐圧低
下を生じるおそれがない。
第3A図ないし第3E図は本発明のさらにもう１つの実施
例によるSOI-MOSFETの構造と製造方法を説明するための
断面図である。
第3A図を参照して、シリコン基板１上に絶縁体層２が
形成され、絶縁体層２上には低い（たとえば、1016‐10
17atoms/cm3）ｐ型不純物濃度のシリコン薄膜３が島状
に形成される。このシリコン薄膜の島３は他の島（図示
せず）から電気的に分離されている。
第3B図を参照して、シリコン層３上に薄いゲート誘電
体膜４が形成され、ゲート誘電体薄膜４上にゲート電極
５が形成される。その後、ゲート電極５をマスクとして
用いながら、ｐ型不純物17a（たとえば、ボロン）をシ
リコン層３の下層部にイオン注入することによって、高
不純物濃度（たとえば、1017‐1019atoms/cm3）のキャ
リア蓄積領域9bと10bが形成される。
第3C図を参照して、同じくゲート電極５をマスクとし
て用いながら、ｎ型不純物18（たとえば、リン）をシリ
コン層３の上層部にイオン注入することによって、中程
度の不純物濃度（たとえば、1017‐1018atoms/cm3）の
付加的ソース領域7aと付加的ドレイン領域8aが形成され
る。
第3D図を参照して、シリコン層３とゲート電極５を覆
うようにシリコン酸化膜（図示せず）がCVD（化学気相
析出）法によって堆積される。その堆積された酸化膜に
反応性イオンエッチングを施すことによって、ゲート電
極５の側壁に絶縁体壁14が残される。その後、ゲート電
極５と絶縁体壁14をマスクとして用いながら、ｎ型の不
純物17b（たとえば、砒素）をシリコン層３の全厚さに
及んでイオン注入することによって、高不純物濃度（た
とえば、1019‐1021atoms/cm3）を有するソース領域７
とドレイン領域８が形成される。
第3E図を参照して、シリコン層３およびゲート電極５
を覆うように層間絶縁膜11が形成される。層間絶縁膜11
にはコンタクトホール12a,12bなどが開けられ、それら
のコンタクトホールに対応する導電体13a,13bなどが形
成された薄膜SOI-MOSFETが完成する。
第3E図の薄膜SOI-MOSFETは、キャリア蓄積領域9b,10b
を備えているのみならず、付加的なLDD（Lightly Doped
Drain）8aをも備えている。LDD9aは、ドレイン近傍の
電界を緩和するので、チャンネル領域６内に余剰の正孔
を発生させる衝突電離自体を減少させるように寄与す
る。また、LDD9aは、高いｐ型不純物濃度のキャリア蓄
積領域10bが存在することによるドレインの接合耐圧の
低下をも防止するように寄与する。すなわち、キャリア
蓄積領域9bおよび10bは、それぞれ付加的ソース領域7a
および付加的ドレイン領域8aとともに薄膜SOI-MOSFETへ
組込まれることによって、ソース・ドレイン間の耐圧を
一層改善することになる。
なお、キャリア蓄積領域9bおよび10bは、それぞれソ
ース領域７の下層部およびドレイン領域８の下層部に延
び込んでいてもよいことが当業者にとって容易に理解さ
れよう。
第４図を参照して、本発明のさらにもう１つの実施例
による薄膜SOI-MOSFETが断面図で示されている。第４図
の薄膜SOI-MOSFETは、第3E図のものと類似しているが、
第４図においては付加的ソース領域7a下にのみキャリア
蓄積領域9bが設けられており、付加的ドレイン領域8a下
にはキャリア蓄積領域が設けられていない。したがっ
て、第４図の薄膜SOI-MOSFETにおいては、ドレインの接
合耐圧が劣化するおそれがない。
第５図を参照して、本発明のさらにもう１つの実施例
による薄膜SOI-MOSFETが断面図で示されている。第５図
の薄膜SOI-MOSFETは第２図のものに類似しているが、第
５図においては絶縁体壁14が設けられており、ソース領
域７とドレイン領域８の上表面からそれぞれ厚さの不均
一なチタンシリサイド層20aと20bが自己整合的に形成さ
れている。チタンシリサイド層の厚さは熱処理によって
不均一にすることができる。
この不均一なチタンシリサイド層20aは局所的にキャ
リア蓄積領域9aの深さまで届いている。したがって、キ
ャリア蓄積領域9aに蓄積された余剰の正孔はチタンシリ
サイド層20と導電体13aを介して除去することが可能で
ある。その結果、衝突電離によって発生した余剰の正孔
をさらに効率良く迅速にチャンネル領域６から除去する
ことができ、ソース・ドレイン間の耐圧が一層改善され
る。また、チタンシリサイド層20aおよび20bは、それぞ
れソース領域７およびドレイン領域８の導電性をも改善
する。
なお、ゲート電極５がポリシリコンで形成されている
場合には、ゲート電極の導電性を改善するために、ゲー
ト電極５の上表面にもチタンシリサイド層を形成しても
よいことが当業者にとって明らかであろう。
第６図を参照して、本発明のさらにもう１つの実施例
による薄膜SOI-MOSFETが断面図で示されている。第６図
の薄膜SOI-MOSFETは第５図のものに類似しているが、第
６図においてはチタンシリサイド層20aおよび20bのそれ
ぞれの代わりにアロイスパイク21aおよび21bが形成され
ている。導電体13aおよび13bがアルミニウムで形成され
ているとき、シリコン層３と反応させることによって、
それらの導電体下にアロイスパイク21aおよび21bを形成
することができるのである。この場合も、キャリア蓄積
領域9aがアロイスパイク21aを介して導電体13aへ電気的
に接続されるので、キャリア蓄積領域9aに蓄積された余
剰の正孔を除去することができる。
ところで、第５図と第６図においてはドレイン領域８
下にキャリア蓄積領域が設けられていないので、不均一
厚さのチタンシリサイド層20bやアロイスパイク21bによ
ってドレインの接合破壊を生じることがない。
また、キャリア蓄積領域9aに蓄積された余剰の正孔を
除去するためには、コンタクトホール12aをオーバエッ
チングして導電体13aをキャリア蓄積領域9aとソース領
域７の双方に直接接続してもよい。
第７図を参照して、本発明のさらにもう１つの実施例
による薄膜SOI-MOSFETが断面図で示されている。第７図
の薄膜SOI-MOSFETは第２図のもの類似しているが、キャ
リア蓄積領域9aの代わりに、ソース領域７の下層部とチ
ャンネル領域６の下層部でソース領域７の近傍に結晶欠
陥が導入された結晶欠陥領域9cが設けられている。この
ような欠陥領域9cは、たとえばレジストパターンをマス
クとして用いながらのシリコンや酸素のイオン注入,FIB
（focused ion beam）法，レーザビーム照射などによっ
て形成することができる。
第７図の薄膜SOI-MOSFETにおいては、衝突電離によっ
て余剰の正孔がチャンネル層６内で生じても、欠陥領域
9c内で電子と再結合して消滅する。したがって、チャン
ネル領域６内に余剰の正孔が蓄積されず、ソース・ドレ
イン間の耐圧が改善される。
しかし欠陥領域9cは、チャンネル領域６とドレイン領
域８との境界近傍、すなわちチャンネル領域６とドレイ
ン領域８との界面に生じる空乏層に及びように形成され
てはならない。なぜならば、結晶欠陥を通して空乏層か
ら多量のリーク電流が生じ、トランジスタ特性を劣化さ
せるからである。しかし、ソース領域７とチャンネル領
域６との界面を横切って欠陥領域9cが形成されても、半
導体接合が順方向にバイアスされるので特に不都合を生
じることはない。もちろん、欠陥領域9cをソース領域７
内にまで延び込ませずに形成してもよい。但し、欠陥領
域9cはチャンネル領域６の上層部に及ばないのが望まし
い。なぜならば、キャリアが流れるチャンネル部に欠陥
領域が及べば、キャリアの移動度が低下してトランジス
タの電流駆動能力が低下するおそれがあるからである。
ところで、シリコン層３の下層部に形成された欠陥領
域9cは不純物金属原子などを吸収するゲッタリング効果
を生じるので、シリコン層３の上層部の結晶性が向上す
る。
また、欠陥領域9cは約5000Å厚さのシリコン層を有す
る通常のSOI-MOSFETにも有益であって、前述のキンク効
果の防止などに寄与する。
なお、以上の種々の実施例は、ｎチャンネル型のSOI-
MOSFETについて説明したが、本発明はｐチャンネル型の
SOI-MOSFETについても適用し得ることが当業者にとって
明らかであろう。また、シリコン層３は他の半導体層で
あっもてよいことが明らかであろう。
［発明の効果］ 以上のように、本発明によれば、キャリア蓄積領域ま
たは結晶欠陥領域を設けることによってチャンネル領域
と同一の導電型の余剰のキャリアをそのチャンネル領域
から除去することができるので、ソース・ドレイン間の
耐圧の改善された薄膜SOI-MOSFETを提供することができ
る。
【図面の簡単な説明】
第１図は本発明の一実施例による薄膜SOI-MOSFETを示す
断面図である。 第２図は、もう１つの実施例を示す断面図である。 第3A図ないし第3E図は、さらにもう１つの実施例による
薄膜SOI-MOSFETの構造と製造方法を説明するための断面
図である。 第４図ないし第７図は、他の実施例を示す断面図であ
る。 第８図は、従来のSOI-MOSFETを示す断面図である。 図において、１はシリコン基板、２は絶縁体層、３はシ
リコン層、４はゲート誘電体薄膜、５はゲート電極、６
はチャンネル領域、７はソース領域、7aは付加的ソース
領域、8aは付加的ドレイン領域、８はドレイン領域、9
a,9b,10aおよび10bはキャリア蓄積領域、9cは結晶欠陥
領域、11は層間絶縁膜、12aと12bはコンタクトホール、
そして13aと13bは導電体を示す。 なお、各図において、同一符号は同一内容または相当部
分を示す。

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項１】絶縁体基板と、 前記絶縁体基板上に形成された1500Å以下の厚さの半導
    体層と、 前記半導体層内に形成された第１導電型のチャンネル領
    域と、 前記半導体層内で前記チャンネル領域の一方側に接して
    形成された第２導電型のソース領域とを含み、前記ソー
    ス領域は第１のソース領域と第２のソース領域を含み、
    前記第２ソース領域は前記第１ソース領域と前記チャン
    ネル領域との間に配置されていて前記第１ソース領域よ
    り低い不純物濃度を有し、 前記トランジスタはさらに、前記半導体層内で前記チャ
    ンネル領域の他方側に接して形成された第２導電型のド
    レイン領域とを含み、前記ドレイン領域は第１のドレイ
    ン領域と第２のドレイン領域を含み、前記第２ドレイン
    領域は前記第１ドレイン領域と前記チャンネル領域との
    間に配置されていて前記第１ドレイン領域より低い不純
    物濃度を有し、 前記トランジスタはさらに、前記半導体層内で前記チャ
    ンネル領域の少なくとも一部に接するように前記第２ソ
    ース領域下の少なくとも一部の領域に形成されかつ前記
    チャンネル領域より高い不純物濃度を有する第１導電型
    の第１のキャリア蓄積領域と、 前記半導体層内で前記チャンネル領域の少なくとも一部
    に接するように前記第２ドレイン領域下の少なくとも一
    部の領域に形成されかつ前記チャンネル領域より高い不
    純物濃度を有する第１導電型の第２のキャリア蓄積領域
    と、 前記チャンネル領域上に形成されたゲート誘電体薄膜
    と、 前記誘電体薄膜上に形成されたゲート電極とを含むこと
    を特徴とする絶縁体基板上の半導体層に形成されたMOS
    型電界効果トランジスタ。
  2. 【請求項２】絶縁体基板と、 前記絶縁体基板上に形成された1500Å以下の厚さの半導
    体層と、 前記半導体層内に形成された第１導電型のチャンネル領
    域と、 前記半導体層内で前記チャンネル領域の一方側に接して
    形成された第２導電型のソース領域と、 前記半導体層内で前記チャンネル領域の他方側に接して
    形成された第２導電型のドレイン領域と、 前記半導体層内で前記チャンネル領域の少なくとも一部
    に接するように前記ソース領域下の少なくとも一部の領
    域に形成されかつ前記チャンネル領域より高い不純物濃
    度を有する第１導電型のキャリア蓄積領域と、 前記ソース領域の表面層から局所的に前記キャリア蓄積
    領域に至る不均一な厚さ分布を有する電気良導体層を含
    み、前記電気良導体層は金属シリサイドとアルミアロイ
    から選択された少なくとも１つを含み、 前記トランジスタはさらに、前記チャンネル領域上に形
    成されたゲート誘電体薄膜と、 前記誘電体薄膜上に形成されたゲート電極とを含むこと
    を特徴とする絶縁体基板上の半導体層に形成されたMOS
    型電界効果トランジスタ。
  3. 【請求項３】絶縁体基板と、 前記絶縁体基板上に形成された半導体層と、 前記半導体層内に形成された第１導電型のチャンネル領
    域と、 前記半導体層内で前記チャンネル領域の一方側に接して
    形成された第２導電型のソース領域と、 前記半導体層内で前記チャンネル領域の他方側に接して
    形成された第２導電型のドレイン領域と、 前記チャンネル領域の少なくとも一部と前記ソース領域
    の少なくとも一部との下層部において前記ドレイン領域
    と接することなく連続して形成された結晶欠陥領域と、 前記チャンネル領域上に形成されたゲート誘電体薄膜
    と、 前記誘電体薄膜上に形成されたゲート電極とを含むこと
    を特徴とする絶縁体基板上の半導体層に形成されたMOS
    型電界効果トランジスタ。
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