KR960001611B1 - 절연 게이트형 전계 효과 반도체 장치 및 그 제작방법 - Google Patents

절연 게이트형 전계 효과 반도체 장치 및 그 제작방법 Download PDF

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아끼라 마세
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가부시끼가이샤 한도다이 에네르기 겐뀨쇼
슌페이 야마자끼
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Abstract

내용 없음.

Description

절연 게이트형 전계 효과 반도체 장치 및 그 제작방법
제1도는 본 발명의 절연 게이트형 전계 효과 반도체 장치의 개략적인 단면도.
제2도는 종래의 절연 게이트형 전계 효과 반도체 장치의 개략적인 단면도.
제3a도 내지 제3g도는 본 발명의 절연 게이트형 전계 효과 반도체 장치의 제작 공정 도시도.
제4도는 본 발명의 절연 게이트형 전계 효과 반도체 장치를 응용한 액정 전기 광학 장치의 회로도.
제5도는 본 발명의 TFT의 소자 구조의 한예를 도시하는 도면.
제6도는 종래의 TFT의 소자 구조를 도시하는 도면.
제7a도 내지 제7g도는 본 발명의 TFT의 제조 공정의 개략적인 단면도.
제8a도 내지 제8d도는 본 발명의 TFT의 제조 공정의 상면도.
제9a도 및 제9b도는 본 발명의 TFT의 다른 예를 도시하는 도면.
제10도는 본 발명의 TFT를 상보형으로서 액정 전기 광학 장치에 응용한 경우의 회로의 개략도.
제11a도 내지 제11i도는 본 발명의 TFT를 상보형으로서 액정 전기 광학 장치에 응용한 경우의 제조 공정의 개략적인 단면도.
제12도는 본 발명의 TFT를 상보형으로서 액정 전기 광학 장치에 응용한 경우의 기판위의 설치 모양을 도시하는 개략도.
제13도는 본 발명의 TFT를 상보형으로하여 액정 전기 광학 장치에 응용한 경우의 회로의 개략도.
제14a도 내지 제14c도는 본 발명의 TFT를 상보형으로 하여 액정 전기 광학 장치에 응용한 경우의 기판위의 설치 모양을 도시하는 개략도.
* 도면의 주요부분에 대한 부호의 설명
1, 101 : 절연성 기판 2, 102 : 박막 반도체
3, 103 : 소스, 드레인 영역 7, 107 : 소스, 드레인 전극
11, 111 : 게이트 전극
[산업상 이용분야]
본 발명은 박막 트랜지스터에 관한 것이며, 특히 액정 전기 광학 장치나 완전 밀착형 이미지 센서 장치등에 적용이 가능한 것이다.
[종래 기술]
종래부터 알려진 절연 게이트형 전계 효과 반도체 장치는 여러 가지 분야에서 폭넓게 사용되고 있다. 이 반도체 장치는 실리콘 기판위에 형성된 것이며, 다수의 반도체 소자를 기능적으로 집적시켜서, IC 또는 LSI로서 이용되고 있다.
한편, 동일한 유형의 절연 게이트형 전계 효과 반도체 장치이면서, 실리콘 기판 이외에 절연 기판위에 박막을 적층하여 형성된 박막형의 절연 게이트 전계 효과 반도체 장치(이하 TFT라 함)가 액정 전기 광학 장치의 화소의 스위칭 소자 부분, 구동회로 부분 혹은 밀착형 이미지 센서의 판독 회로 부분 등에 적극적으로 사용되기 시작하고 있다.
이 TFT는 상술한 바와같이 절연성 기판위에 기상법에 의해 박막을 적층하여 형성하므로, 그 제작 분위기 온도가 최고에서 500℃정도의 저온에서 형성되고, 저가인 소더 유리, 붕규산 유리 등을 기판으로 하여 사용할 수가 있다.
이와같이, 저가인 기판위에 제작되고 그 제작하는 최대 치수는 박막을 기상법으로서 형성하는 장치의 치수에만 한정되는 것으로, 용이하게 큰 면적의 기판위에 트랜지스터를 형성시킬 수 있는 이점을 가지며, 이로인하여, 다량의 화소를 갖는 매트릭스 구조의 액정 전기 광학 장치나 1차원 또는 2차원의 이미지 센서로의 이용이 기대되고 일부가 실현되고 있다.
이 종래의 TFT의 대표적인 구조를 제2도 및 제6도에 개략적으로 도시한다.
제2도에 있어서, (1)은 유리로 된 절연성 기판이며, (2)는 비정질 반도체로 된 박막 반도체, (3)은 소스, 드레인 영역이며, (7)은 소스, 드레인 전극, (11)은 게이트 전극이다.
상술한 바와같이, 이와같이 TFT에 사용되는 반도체층은 기상법에 의해 형성되는 것이기 때문에, 종래의 IC나 LSI에 사용되고 있던 반도체층에 비해, 홀 및 전자의 이동도는 상당히 적고, 열처리를 행해 반도체층(2)을 결정화시키는 것이 일반적이다.
제2도에 도시한 종래예와 같이, 통상은 게이트 전극위에 비교적 두꺼운 질화규소막, 산화 규소막 등의 층간 절연막(4)을 설치하여 게이트 전극(11)을 덮고, 포토리소그래픽법에 의해 이 층간절연막에 콘택트 홀을 설치하고, 이 콘택트홀부분에서 소스, 드레인 전극(7)과 소스, 드레인 영역(3)을 전기적으로 접속한다. 이와같은 위치에 소스 또는 드레인으로의 급전점(feeding point)을 설치한 경우, 각 급전점과 채널 단부까지의 거리 L가 상당히 길어진다.
상술한 바와같이, 박막 저온 프로세스에 의해 만들어지는 TFT에서는 본래 캐리어의 이동도가 낮으므로 불순물을 도프하여도 역시 도전율이 낮기 때문에 저항이 그 거리 L의 부분에 생기다. 이로인하여 TFT의 주파수 특성의 저하나 ON저항의 증가를 초래한다.
또한, 그 거리 L가 길어지면 당연히 한 개의 TFT에 요하는 면적이 증가하여 한정된 기판 치수중에 소정의 수의 TFT를 설치하는 것이 어렵게 된다.
제6도에 있어서, (101)은 유리로 된 절연성 기판이며, (102)는 비정질 반도체로 된 박막 반도체, (103)은 소스, 드레인 영역이며, (107)은 소스, 드레인 전극, (111)은 게이트 전극이다.
이와같은 TFT는 일반적으로, 먼저 기판위에 반도체 피막을 형성하고, 제1의 마스크를 사용하여, 필요부분에 섬형상으로 이 반도체 영역(102)을 패터닝하여 형성한다. 다음에, 게이트 절연막(106)을 형성하고, 이 위에 게이트 전극 재료를 형성하며, 제2의 마스크를 사용하여, 게이트 전극(111)과 게이트 절연막(106)을 패터닝한다.
이후, 제3의 마스크에 의해 형성한 포토레지스터의 마스크와 게이트 전극(111)을 마스크로서 자기정렬로 반도체 영역(102)에 소스, 드레인 영역(103)을 형성한다. 그 다음 층간 절연막(104)을 형성한다. 이 층간 절연막에 소스, 드레인 영역(103)으로의 전극 접속을 위해 콘택트 홀을 제4의 마스크를 사용하여 형성한다. 이후 전극 재료 형성후 제5의 마스크에 의해 이 전극 재료를 패터닝하여 전극(107)을 형성하여, TFT를 완성한다.
이와같이, 일반적인 TFT는 5장의 마스크를 사용하여, 상보형의 TFT의 경우는 6장의 마스크가 필요하였다. 당연히, 복잡한 집적회로로 하는 경우에는 이 매수 이상의 마스크가 필요하다. 이와같이 다수의 마스크를 사용하는 것은 TFT 소자를 제작하는 프로세스에 있어서, 복잡한 공정을 필요로 하며, 또한 마스크 정렬의 회수도 당연히 증가한다. 이들은, TFT 소자 제조의 제품성, 생산성의 저하를 야기시킨다. 또한, TFT 소자를 사용한 전자 장치의 대형화나 TFT 소자 자신의 소형화, 패턴의 미세화가 이들을 또다시 저하시키는 요인으로 된다. 그 때문에 TFT 제작 프로세스에 있어서, 복잡한 공정을 필요로 하지 않는 프로세서, TFT 제작에 필요한 마스크의 수를 줄이는 새로운 TFT의 구조가 요망되고 있다.
[과제를 해결하기 위한 수단]
본 발명의 한 목적은 새로운 구조의 절연 게이트형 전계 효과 반도체 장치를 제공하는데 있다.
본 발명의 다른 목적은 채널 영역에 인접한 소스, 드레인 영역으로의 급전점에서 채널 단부까지의 거리가 짧은 절연 게이트형 전계 효과 반도체 장치를 제공하는데 있다.
본 발명의 또 다른 목적은 적은 마스크수로 절연게이트형 전계 효과 반도체 장치를 제작하는 방법을 제공하는데 있다.
본 발명은 적어도 TFT의 게이트 전극의 측면에 게이트 전극을 구성하는 재료의 양극 산화막이 설치되어 있는 것을 특징으로 하는 것이다. 또한, 게이트 전극측면의 양극 산화막의 단부와 거의 동일 위치에, 소스 또는 드레인 영역의 인출 전극용의 콘택트 홀이 설치되어 있는 것을 특징으로 하는 것이다.
또한, 반도체 층의 캐리어의 이동도를 증가하기 위해, 필요하다면, 기판위에 수소를 함유한 실리콘을 주성분으로 하는 반도체 피막을 형성한 후에 상기 실리콘을 주성분으로 하는 반도체 피막에 대해서, 열처리 하므로서 결정성을 갖는 구조로 변성시켜 이 이동도의 값을 개선한다. 또한, 급전점에서 채널 단부까지의 거리 L를 최소로 하기 위해 게이트 전극을 금속 예를들면, 알루미늄으로 형성하고 이 게이트 전극의 주위를 산화시켜서 적어도 측면에 금속 산화막 예를 들면 산화 알루미늄막을 형성하는 것을 특징으로 하는 것이다.
또한, 이 게이트 전극가 그 주위에 존재하는 산화알루미늄막을 이용하여, 게이트 전극 및 산화 알루미늄의 단부와 개략적으로 일치시켜서 소스 또는 드레인 영역의 전극용의 콘택트 홀을 자기 정렬적으로 형성하는 것을 특징으로 하는 것이다.
즉, 제1도에 도시하는 TFT의 개략적인 단면도에 있는 것과 같이, 최소한 게이트 전극(8)의 측면에는 산화 알루미늄(10)이 설치되어 있으며, 이 산화 알루미늄(10)이 설치되어 있으며, 이 산화 알루미늄의 단부에 거의 일치하여 소스, 드레인 용의 전극(7)이 소스, 드레인영역(3)과 접속되어 있다. 이와같은 구성에 의해, 상술한 전극의 급전점에서 채널 영역까지의 거리 L의 단축을 실현한다.
이 거리 L를 완전히 0으로 하는 것이, 저항을 감소하는데 관해서 이상적이나(도면에서는 거의 0으로 되어 있다), 프로세스 기술상의 문제로, 예를들면 소스, 드레인 영역이 약간 게이트 전극 아래에 회전하기 때문에, 완전히 0으로는 되지 아니하나, 짧게 하는 것 만으로 상당한 효과를 기대할 수 있다.
또한, 게이트 전극 주변의 산화 알루미늄막은 제1도에서는 측면과 상면 즉 외부에 노정하고 있는 부분에 형성되어 있으나, 본 발명에서는 특히 모든 주위에 산화알루미늄이 설치되어 있을 필요는 없고, 거리 L를 짧게 하기 위해 최소한 측면 부근을 피복하여 존재시키는 것만으로 좋다. 한편 이와같이 전부에 설치되어 있는 경우, 콘택트 홀을 제작하는 경우에 산화 알루미늄은 에칭되기 어려우므로, 이대로 마스크의 일부로서 이용할 수가 있다. 또다시, 이산화알루미늄막위를 다른 배선, 예를들면 소스 전극의 배선을 교차시켜서, 입체적인 배선을 용이하게 행할 수 있으므로 집적화의 경우의 레이 아웃이 간단해진다.
또한, 본 발명에서 말하는 게이트 전극 및 산화알루미늄의 단부와 소스 또는 드레인 영역의 인출 전극용의 콘택트홀을 개략 일치시키는 것은 게이트 전극 및 산화알루미늄의 단부를 이용하여 자기정렬로 콘택트홀을 형성한 결과 형성되는 구조는 당연히 포함하며, 또한 다른 방법에 의해 포토마스크를 사용하여 위치 맞춤이 가능한 마스크의 어긋남으로 형성되는 범위도 포함된다. 즉, 후자의 경우, 제1도에 도시하는 바와같이 절연막(5)에 콘택트 부분만을 형성하는 경우, 절연막(9)의 단부와 산화 알루미늄의 단부가 마스크 정렬시에 어긋날때가 있으나 그와 같은 경우도 포함한다. 또한 전자의 경우와 같이 산화 알루미늄을 마스크로서 적극적으로 이용하는, 즉 절연막을 에칭하는 범위를 게이트 전극위까지 포함하면 게이트 전극위에 절연막(9)은 잔존하지 않고, 소스 또는 드레인 영역의 끝은 확실하게 산화 알루미늄(10)으로 되어 거리 L를 짧게 할 수가 있다.
이 게이트 전극의 주위에 산화 알루미늄을 형성하는 방법으로서는, 이 게이트 전극을 양극 산화하여 형성하는 것이 고려된다. 이 양극 산화란 산용액 중에서 전류를 통하여, 알루미늄의 게이트 전극을 전기 화학 반응에 의해 산화시키는 것이나, 형성된 산화막이 치밀하고 산화속도의 빠른 것이며 다른 방법도 당연히 이용된다.
또한, 본 발명의 TFT의 게이트 전극의 주위에는 게이트 전극을 구성하는 재료의 양극 산화막이 설치되어, 소스, 드레인 영역에 접속하는 전극이 상기 소스, 드레인 영역의 상면과 측면에 접하고 있으며, 상기 소스, 드레인에 접속된 전극은 상기 게이트 전극의 주의에 설치된 상기 산화막의 상방에까지 걸쳐서 연장하고 있는 것을 특징으로 하는 절연게이트형 전계 효과 반도체 장치이다.
즉, 제5도에 도시하는 본 발명의 TFT의 개략적인 단면도에 있는 바와같이, 게이트 전극(108)의 최소한 주위에는 양극 산화막(110)이 설치되어 있으며, 양극 산화막의 단면으로부터 소스, 드레인 영역(103)의 상면과 측면이 조금 밀려나오고 있으며, 이 밀려나온 부분에서 전극(107)이 소스, 드레인 영역과 접속되어 있으며, 접속의 면적을 크게 하고 있다. 더욱이, 이 전극(107)은 양극 산화막(110) 상방에까지 연장하고 있으며, 이 부분에서 패터닝되어서, 개개의 전극에 분리되어 있다.
이 제5도와 같은 구조의 TFT를 제작하는 공정을 제7a 내지 7g도에 개략적으로 도시한다. 본 명세서에 기재된 도면에 있어서는 설명을 위해 개략적인 것을 도시한 것에 지나지 아니하므로 실제의 치수, 형상과는 약간 다르다. 이후, 제7a 내지 7g도에 의거해서, 본 발명의 TFT의 제조 공정의 한예를 설명한다.
먼저, 도면 제7a도와 같이, 유리 기판, 예를들자면 내열성을 갖는 결정화 유리(101) 위에 반도체 층(102)을 형성한다. 이 규소 반도체층으로서는 비정질 반도체, 다결정 반도체등 폭넓은 종류의 반도체를 사용할 수가 있다. 또한, 형성 방법으로서는 채용하는 반도체의 종류에 의해 플라즈마 CVD법, 스퍼터링법, 열 CVD법 등을 선택할 수 있다. 여기에서는, 다결정 실리콘 반도체를 예로하여 다음 공정을 설명한다.
다음에 게이트 절연막을 이루는 산화 규소막(106)을 그 반도체층(102)위에 형성한다. 또다시 그 위에 게이트 전극을 이루는 전극재료(여기에서는 알루미늄)을 형성한다. 이후, 제1의 마스크(21)를 사용하여, 이 게이트 전극(108)을 피터닝한다. 이후, 양극 산화용의 전해 용액 중에서, 이 게이트 전극(108)의 주위를 양극 산화하여 무공질성(pore-free)의 산화 알루미늄(110)을 적어도, 채널 영역부근의 게이트 전극의 주위에 제7b도와 같이 형성한다.
이 양극 산화에 사용하는 용액으로서는 대표적으로 황산, 질산, 인산 등의 강산용액이나 주석산, 구연산에 에틸렌 글리콜(ethylene glycol)이나 프로필렌 글리콜(proplene glycol) 등을 혼합한 혼합산 등이 사용된다. 또한, 필요에 따라, 이 용액의 pH를 조정하기 위해 염이나 알칼리 용액을 혼합하는 것도 가능하다.
먼저, 3%의 주석산 수용액 1에 대해서, 9의 비율로 프로필렌 글리콜을 첨가한 AGW 전해용액에 이 기판을 침전하여 알루미늄의 게이트 전극을 전원의 양극에 접속하고, 대응 음극으로서 백금을 사용하여 직류전력을 인가하였다.
양극 산화의 조건은 최초, 정전류 모드로 전류 밀도 3mA/㎠에서 20분 동안 전류를 통한후, 정전압 모드로 5분 처리하여, 두께 1500Å의 산화 알루미늄을 게이트 전RMR의 주위에 형성하였다. 이 산화처리와 같은 조건으로 제작한 시료를 사용해서 이산화 알루미늄의 절연성을 조사한 바, 비저항은 1015Ω으로, 절연 내압은 3×106v/cm의 특성을 갖는 산화알루미늄막이었다.
또한, 이 시료의 표면을 주사형 전자 현미경에서 관찰한 바, 약 10,000배로까지 확대하여 그 표면의 凹凸이 관찰되었으나, 미소한 구멍은 관찰되지 않고, 양호한 절연피막이었다.
다음에 그 상면에 플라즈마 CVD법에 의해 산화 규소막(112)을 형성한 후, 이 상태에서 기판에 대해서 거의 수직 방향으로 이방성 에칭처리를 행하여, 제7d도와 같이 게이트 전극 및 양극 산화막으로 구성되는 凸 형상부의 측벽 위치에 산화 규소(113)를 남긴다. 다음에 이 남은 산화 규소(113)와 凸 형상부의 게이트 전극(108) 및 양극 산화막(110)을 마스크로서, 그 아래의 반도체 층(102)을 자기정렬로 에칭 제거한다. 이때의 모양을 제7e도에 도시한다. 또한 이때의 상면의 모양을 제8a도에 도시한다. 제8a 내지 제8d도에서의 A-A'의 단면이 제7a 내지 7g도에 도시되어 있다.
다음에 이 상태에서 산화 규소막(113)과 게이트 절연막을 게이트 전극(108) 및 그 양극 산화막(110)을 마스크로하여 산화 규소만 선택 에칭 제거하여, 제7f도 및 제8d도와 같이 반도체 층(102)의 일부를 게이트 전극의 단부에서 노출한다.
다음에 이 노출된 부분에 대해서 소스, 드레인 영역으로 되도록 불순물의 도핑을 행한다. 제7f도에 있는 바와 같이, 게이트의 양극 산화막(110)을 마스크로서 기판의 상면에서 인 이온을 이온 주입 처리한다. 이와같이 하여 소스, 드레인 영역(103)을 형성한다. 이후, 영역의 활성화 처리를 위해 레이저를 이 부분에 조사하여 레이저 어닐 처리에 의해 소스, 드레인 영역의 활성화를 행한다. 이 활성화 처리로서는 이 밖에 열 어닐처리 등을 채용할 수 있다.
다음에 이 상면에 소스, 드레인의 전극으로 되는 알루미늄을 형성하여, 제2의 마스크(22)를 사용하여, 소정의 패턴에 소스, 드레인의 전극을 에칭하여 소스와 드레인의 전극을 분단한다. 이 상태를 제8c도에 도시한다. 마지막으로 이 소스와 드레인의 전극(107) 및 게이트 전극의 양극 산화막(110)을 마스크로서, 반도체 층(102)의 불필요한 주변을 에칭 제거하여, 제7g도 및 제8도로 도시하는 바와같은 TFT를 완성한다.
이와같이 본 발명에 의하면, 단지 2장의 마스크에 의해 TFT를 제작할 수가 있게 되었다.
또한, 이 TFT를 상보형 구성으로 할 때에는 다시 마스크를 1 내지 2장 추가하여 달성할 수 있다.
또한, 게이트 전극으로의 외부로부터의 접속은 양극 산화 처리 때에 게이트 전극의 일부를 양극 산화용 전해액에 접촉시키지 아니하도록 하여 양극 산화막을 형성하거나, 최후의 불필요한 반도체 층을 에칭한 후에 소스, 드레인의 전극과 양극 산화막과의 선택 에칭에서 외부에 노출하고 있는 양극 산화막을 제거하는 것으로 접속할 수가 있다. 물론, 제3의 마스크를 사용하여 특정한 양극 산화막에 콘택트용의 구멍을 뚫어서 접속할 수도 있다.
상기 설명에 있어서, 설명한 TFT의 제조 공정은 한 예이며, 이 설명에서 도시된 제조 공정만으로 제한되는 것은 아니며, 예를 들자면, 소스, 드레인 영역의 불순물의 도핑 공정은 상기 설명에 있어서는 제7f도에 도시하는 바와같이 반도체층(102)의 패터닝 후에 행하였으나, 제7b도의 상태에서 게이트의 양극 산화막(110)을 마스크로 하여 이온 주입 처리를 할 수도 있다.
또한, 반도체 층(102)을 형성후에 게이트 전극 형성전의 공정에 있어서, 새롭게 포토마스크를 사용하여, TFT 영역부근에서 반도체 층을 섬형상으로 패터닝하면, 제9a 및 9b도에 도시하는 바와같이, 게이트 전극의 리드 배선 부분의 아래에는 반도체 층(102)이 존재하지 않고 기판 또는 기판위의 절연막이 존재할 뿐이며, 이 부분에 있어서, 게이트 전극 배선과 콘덴서를 구성하지 아니하도록 한다. 이 구성에 의해, 보다 고속으로 응답이 가능한 TFT를 3장의 마스크에 의해 제작할 수 있다. 이 구조를 제9a도에 그 상면도와 제9e도에 상면도의 B-B' 단면도로 도시한다.
또한, 제5도에 도시하는 바와같은 본 발명의 절연게이트형 전계 효과 반도체 장치의 일반적인 구조에 있어서, 게이트 전극의 주위에 절연막이 설치되어 있기 때문에, 이 절연막의 두께 만큼 게이트 전극의 단부와, 소스 또는 드레인 영역의 단부와의 위치가 어긋난다. 이와같은 옵셋(off set)된 구조는 채널부에서의 캐리어 농도를 저하시키고 동시에 드레인 채널 접합부에서의 전계 강도를 약하게 할 수가 있기 때문에, 드레인 내압이 향상될 수 있다. 또한, 이 게이트 전극 주위의 절연막의 두께는 게이트 전극 재료를 산화하는 프로세스 조건을 변경하므로서, 예를 들자면 10 내지 500nm까지 가변되고, 임의의 희망하는 량으로 이 옵셋량을 정할 수가 있어 반도체 장치의 요구 특성에 맞출 수 있음이 용이해진다. 더욱이, 이 옵셋 영역의 불순물 농도를 소스 또는 드레인 영역의 불순물 농도보다 적게 하여, 실질적으로 LDD(light doped drain) 구조를 실현할 수 있다.
또한, 제5도에 있어서, 채널 길이(소스 영역과 드레인 영역 사이의 거리)는 게이트 전극의 채널 길이 방향의 길이보다도 길다.
채널 길이가 게이트 전극의 채널 길이 방향의 길이보다도 긴 절연 게이트 전계효과 반도체 장치에 있어서는, 채널 영역중의 소스 영역 또는 드레인 영역에 접하는 부분에 게이트 전극에 의한 전계가 걸리지 아니하거나 매우 약한 옵셋 영역을 형성할 수가 있다. 예를 들자면, 제5도에 있어서는, 반도체층(102)중에 있어서, 소스, 드레인 영역(103) 사이에 형성되는 채널 영역중의 옵셋 영역(게이트 전극 바로 아래의 채널 영역의 부분과 소스, 드레인 영역(103) 사이에 있는 영역)에는 게이트 전극 바로 아래의 채널 영역 부분보다도 매우 약한 전계 또는 0의 전계가 게이트 전압에 의해 인가된다. 제5도에 있어서는, 채널 길이는 예를 들면, 게이트 전극의 채널 길이 방향의 길이보다도 양극 산화막(110)의 두께의 거의 2배분 만큼 길다.
[실시예 1]
본 실시예에서는 제4도에 도시하는 바와 같은 회로를 갖는 액정 전기 광학 장치에 본 발명의 TFT를 적용한 예를 도시한다. 이 도면에 있어서, 액정 장치의 각 화소에는 N채널형 박막 트랜지스터(22)와 P채널형 박막 트랜지스터(21)가 상보형 구성으로 되어 설치되어 있으며, 각각의 TFT는 게이트 전극을 공통의 신호선(50)에 접속하고, NTFT(22)와 PTFT(21)와의 출력 단자는 공통의 화소 전극(43)에 접속되고, 각각의 다른 쪽의 출력 단자(28, 35)는 별도의 신호선(52, 53)에 접속되어 있어 인버터 구성으로 되어 있다. 또한, 이 PTFT와 NTFT와의 위치를 바꾸어 버퍼형의 구성으로 하여 상보형의 TFT를 각각의 화소 전극에 설치하여도 좋다.
이와 같은 구성의 액정 전기 광학 장치에 사용되는 본 발명의 C/TFT를 유리 기판위에 만들려고 한 경우의 제조 공정을 제3a도 내지 제3g도에 기초하여 기술한다.
제3a도에 있어서, AN유리, 네오세믹 유리등의 결정화 유리, Vycor 7913(코닝사 제조)등의 700℃ 이하, 예를 들면 약 600℃의 열처리에 견딜 수 있는 석영 유리등의 고가가 아닌 유리(1)위에 마그네트론 RF(고주파) 스퍼터법을 사용해서 브록킹 층(24)으로서의 산화 규소막을 1000 내지 3000Å의 두께로 제작하였다.
프로세스 조건은 산소 100% 분위기, 성막 온도 150℃, 출력 400 내지 800W, 압력 0.5Pa로 하였다. 타켓트 재료로서 석영 또는 다결정 실리콘을 사용하고 그때의 성막 속도는 30 내지 100Å/분이었다.
이 위에 비정질 상태의 규소막을 LPCVD(감압기상)법, 스퍼터법 또는 플라즈마 CVD법에 의해 형성하였다. 감압기상법으로 형성하는 경우, 결정화 온도보다도 100 내지 200℃ 낮은 450 내지 550℃ 예를 들자면 530℃에서 디실란(Si2H5) 또는 트리실란(Si3H8)을 CVD 장치에 공급하여 성막하였다. 반응로 내압력은 30 내지 300Pa로 하였다. 성막속도는 50 내지 250Å/분 이었다. NTFT와 PTFT와의 임계 전압(Vth)을 개략 동일하게 제어하기 위해, 붕소를 디브란(diborane)을 사용해서 1×1015내지 1×1018cm-3의 농도로서 성막중에 첨가하여도 좋다.
스퍼터법에서 행하는 경우, 스퍼터 전의 배압을 1×10-5Pa 이하로하여, 단결정 실리콘을 타겟트로서 아르곤에 수소를 20 내지 80% 혼입한 분위기로 행하였다. 예를 들면 아르곤 20%, 수소 80%로 하였다. 성막 온도는 150℃, 주파수는 13.56MHz, 스퍼터 출력은 400 내지 800W로 하였다. 압력은 0.5Pa였었다.
플라즈마 CVD법에 의해 규소막을 제작하는 경우, 온도는 예를 들자면 300℃로 하여, 모노 실란(SiH4) 또는 디실란(Si2H8)을 사용하였다. 이들을 PCVD 장치내에 도입하여, 13.56MHz의 고주파 전력을 가해서 성막하였다.
이들의 방법에 의해 형성된 피막은 산소가 5×1021cm-2이하일 것이 바람직하고, 7×1010cm-3이하일 것이 보다 바람직하다. 이 산소 농도가 높으면 반도체 층을 결정화시키기 어렵고, 그를 위해 열어닐 온도를 높게 하거나 또는 열어닐 시간을 길게 하지 아니하면 아니된다. 또한 지나치게 적으면, 액정 전기 광학 장치에 사용하는 백라이트에 의해 반도체층이 광조사되었을 때에 오프 상태의 리크 전류가 증가해 버린다. 그를 위해서는 4×1019내지 4×1021cm-3의 범위이면, 중온(600℃ 이하)의 열어닐로 용이하게 결정화가 가능하다. 한편, 막중의 수소량은 4×2020cm-3이며, 규소의 4×1022cm-3로서 비교하면 거의 1원자 %였었다.
또한, 소스, 드레인 영역에 대해서 보다 결정화를 증대시키기 위해 산소 농도를 7×1020cm-3이하, 바람직하기는 7×1029cm-3이하, 바람직하기는 1×1018cm-2이하로 하여, 픽셀 구성하는 TFT의 채널 형성 영역의 일부만에 산소, 탄소 또는 질소를 이온 주입법에 의해 5×1019내지 5×10-3, 바람직하기는 5×1020내지 5×1021cm-3로 되도록 첨가하여 광에 대한 민감성을 약하게 하는 것도 유효하다. 이와 같이 한 경우, 특히 주변 회로를 구성하는 TFT에는 이 산소의 혼입을 보다 적게 하고, 보다 큰 캐리어 이동도를 갖게 할 수가 있고, 고주파 동작을 용이하게 시킬 수가 있고, 화소 주변의 스위칭의 TFT는 오프 상태에서 리크 전류를 감소시킬 수가 있게 되었다.
이와 같이하여, 비정질 상태의 규소막을 500 내지 5000Å, 예를 들자면 1500Å의 두께로 제작후, 450 내지 700℃의 온도로서 12 내지 70시간 비산화물 분위기로서 중온의 가열 처리하였다. 예를 들자면 질소 또는 수소 분위기로서 600℃의 온도로 유지하였다.
규소막의 아래의 기판 표면에 비정질 구조의 산화규소막이 형성되어 있기 때문에 열처리에서 특정한 핵이 존재하지 않고, 전체가 균일하게 가열 어닐된다. 즉, 성막시는 비정질 구조를 갖고, 또한 수소는 단일 자유원자로서 있을 뿐이다.
어닐에 의해 규소막을 비정질 구조에서 높은 상태질서도로 천이하며 일부는 결정 상태로 발전한다. 특히 실리콘의 성막시에 비교적 질서도가 높은 영역은 특히 결정화하여 결정상태로 되려 한다. 그러나 이들의 영역 사이에 존재하는 규소에 의해 서로의 결합이 이루어지기 때문에, 규소끼리는 서로 당긴다. 레이저 라만 분광에 의해 측정하면 단결정의 규소의 피크 522cm-1보다 저주파측으로 시프트한 피크가 관찰된다. 명백한 입자 지름은 반값 폭에서 계산하면, 50 내지 500Å과 마이크로 크리스탈과 같이 되어 있으나, 실제는 이 결정성이 높은 영역은 다수 있어 클라스터 구조를 갖고, 각 클라스터 사이는 서로 규소끼리로 결합(anchoring)이 이루어진 세미아몰파스(semi-amorphous) 구조의 피막을 형성시킬 수가 있다.
이와 같은 피막에 있어서, 예를 들면 SIMS(2차 이온질량 분석)법에 의해 깊이 방향의 분포 측정을 행하였을 때, 첨가물(불순물)로서 최저 영역(표면 또는 표면에서 멀어진 위치(내부))에 있어서 산소가 3.4×1010cm-3, 질소 4×1017cm-3를 얻었다. 또한 수소는 4×1020cm-3이며, 규소 4×1022cm-3로 하여 비교하면 1원자%였었다.
이 결정화는 산소 농도가 예를 들면 3.5×1019cm-3에 있어서는 1000Å의 막 두께에서 600℃(48시간)의 열처리로 가능하다. 이것을 3×1020cm-3으로 하면 막두께를 0.3 내지 0.5㎛로 두껍게로 하면 600℃에서의 어닐에 의한 결정화가 가능했었으나, 0.1㎛의 두께에서는 650℃에서의 열처리가 결정화를 위해 필요했었다. 즉 보다 막두께를 두껍게 할수록, 산소 등의 불순물농도를 감소시킬수록 결정화가 하기 쉬웠다.
결과로서, 피막은 실질적으로 그레인 바운더리(GB라 함)가 없는 상태가 된다. 캐리어는 각 클라스터간을 언커링된 곳을 통해 서로 용이하게 이동할 수 있기 때문에, 말하자면 GB의 명확하게 존재하는 다결정 귀소보다 높은 캐리어 이동도로 된다. 즉 홀이동도(μh)=10 내지 200㎠/Vsec, 전자 이동도(μe)=15 내지 300㎠/Vsec가 얻어진다.
다른 한편, 상기한 바와 같은 중온에서의 어닐이 아니고, 900 내지 1200℃의 고온 어닐에 의해 피막을 다결정화하면, 핵으로부터 고상 성장에 의해 피막 중의 불순물의 편석이 일어나, CB에는 산소, 탄소, 질소등의 불순물이 많아져 결정중의 이동도는 크나, GB에서의 배리어(장벽)를 만들어 거기에서의 캐리어의 이동을 저해한다. 결과로서 10㎠/Vsec 이상의 이동도를 얻기 어렵다.
따라서, 본 발명의 실시예에서는 위와 같은 이유에 의해, 세미아몰파스 또는 캐리어의 이동도를 높게 할 수 있으면 다결정 구조를 갖는 실리콘 반도체를 사용할 수가 있다.
제3a도에 있어서, 규소막을 제1의 포토마스크 ①에서 포토에칭을 실시하여, PTFT용의 영역(21)(채널폭 20㎛)을 도면의 우측에, NTFT용의 영역(22)을 좌측에 제작하였다.
이 위에 산화 규소막을 게이트 절연막(27)으로서 500 내지 2000Å 예를 들면 1000Å의 두께로 형성하였다. 이것은 블록킹 층으로서의 산화 규소막의 제작과 동일 조건으로 하였다. 이 성막중에 불소등의 할로겐 원소를 소량 첨가하여, 나트륨이온을 고정화시켜도 좋다.
다시 이후, 이 상측에 알루미늄 막을 0.3㎛의 두께로 형성하였다. 이것을 제2의 포토마스크 ②로서 패터닝하였다. 그래서 PTFT 용의 게이트 전극(26), NTFT용의 게이트 전극(25)을 형성하였다. 예를 들자면, 채널 길이 10㎛로 하였다.
제3C도에 있어서의 포토레지스터(31)를 포토마스크 ③를 사용해서 형성하고, PTFT용의 소스(28), 드레인(30)에 대해, 붕소를 1×1015cm-2의 도즈량을 이온 주입법에 의해 첨가하였다.
다음에 제3d도와 같이, 포토레지스트(32)를 포토마스크 ④를 사용해서 형성하였다. NTFT용의 소스(34), 드레인(33)에 대해서 인을 1×1015cm-2의 도즈량으로 이온 주입법에 의해 첨가하였다.
이들은 게이트 절연막(27)을 통해서 행하였다. 그러나 제3b도에 있어서, 게이트 전극(26, 25)를 마스크로서 실리콘 위의 산화 규소를 제거하고, 그후, 붕소, 인을 직접 규소막중에 이온 주입하여도 좋다.
다음에, 이 포토레지스트(32)를 제거한 후, 650℃에서 10 내지 50시간 다시 가열 어닐을 행하였다. 그래서 PTFT의 소스(28), 드레인(30), NTFT의 소스(35), 드레인(33)영역의 불순물을 활성화하여 P+, N+로서 제작하였다.
또한 게이트 전극(25, 26)아래에는 채널 형성 영역(34, 29)이 세미아몰파스 또는 다결정 반도체로서 형성되어 있다.
이와 같이하면, 자기 정렬 방식이면서도, 모든 공정에 있어서 700℃ 이상으로 온도를 가하는 일이 없고, C/TFT을 만들수가 있다. 그를 위해, 기판 재료로서 석영등의 고가인 기판을 사용하지 아니해도 좋고, 본 발명의 대화소의 액정 표시 장치에 매우 적합한 프로세스이다.
열 어닐은 제3a도, 제3d도에서 2회 행하였다. 그러나 제3a도의 어닐은 구하는 특성에 따라 생략되고 쌍방을 제3d도의 열 어닐로 통합하여 제조 시간의 단축을 도모하여도 좋다.
본 실시예에 있어서는, 게이트 전극으로서 알루미늄을 사용하고 있으므로, 제3d도의 공정에서의 어닐에 의해, 게이트 절연막중에 다수 존재하는 수소분자를 알루미늄이 갖는 작용에 의해, 수소 원자로 변환하여, 게이트 절연막의 계면준위 밀도를 감소시키고, 불필요한 캐리어의 소멸을 줄이는 것도 동시에 달성할 수 있었다.
제3e도에 있어서, 게이트 전극(25, 26)을 양극 산화를 써서, 그 주위에 산화 알루미늄을 만들었다. 구체적으로는 13.7%의 황산 용액중에, 음극으로서 탄소를 사용하고, 이 기판에서 30cm쯤 분리한 상태에서 1mA/㎠의 전류 밀도로서 행하였다. 산화 알루미늄의 두께를 0.2 내지 1㎛ 예를 들면 0.5㎛로 하여, 본 실시예로 만들었다.
이 양극 산화에 사용하는 용액으로서는, 대표적으로는 황산, 질산, 인산등의 강산 용액이나 주석산, 구연산에 에틸렌 글리콜이나 플로필렌 글리콜 등을 혼입한 혼합산 등이 사용된다. 또한, 필요에 따라서, 이용액의 pH를 조정하기 위해, 염이나 알칼리 용액을 혼합할 수도 있다.
먼저, 3%의 주석산 수용액 1에 대해서, 9의 비율로 플로필렌 글리콜을 첨가한 AGW 전해용액에 이 기판을 침지하고 알루미늄의 게이트 전극을 전원의 양극에 접속하고, 대향 음극으로서 탄소를 사용하여 직류 전력을 인가하였다.
양극 산화의 조건은 최초, 정전류 모드로 전류 밀도 1mA/㎠으로 20분 전류를 통한후, 정전압 모드로 5분 처리하여, 두께 5000Å의 산화 알루미늄을 게이트 전극의 측면부근에 형성하였다. 이 산화처리와 동조건으로 제작한 시료를 사용해서, 이산화 알루미늄의 절연성을 조사한 바, 비정항은 10로, 절연 내압은 2×105V/cm의 특성을 갖는 산화알루미늄막이었다.
또는, 이 시료의 표면을 주사형 전자 현미경으로서 관찰한바, 약 8000 배로까지 확대하여 그 표면의 凹凸이 관찰되었으나, 미소한 구멍은 관찰되지 않고, 양호한 절연 피막이었다.
제3f도에 있어서, 층간 절연물(41)을 상기 스퍼터법에 의해 산화 규소막의 형성으로서 행하였다. 산화 규소막의 형성은 LPCVD법, 광 CVD법을 사용해도 좋다. 예를 들자면 0.2 내지 1.0㎛의 두께로 형성하였다. 그후, 제3f도에 도시하는 바와 같이, 포토마스크 ⑤를 사용해서 전극용의 창(42)을 형성하였다. 그때, RIE방법을 써서, 게이트 전극(25, 26) 및 그 주위의 산화 알루미늄(40)을 이용하여 자기정렬적으로 콘택트 홀(42)의 위치를 가능한 한 채널 근처에까지 접근시켜, 소스, 드레인으로의 급전점과 채널 영역과의 거리 L을 최소화하는 것에, 본 발명의 특징이 있다.
또한 이들 전체 위에는 알루미늄을 0.5 내지 1㎛의 두께로 스퍼터법에 의해 형성하고, 리드(52, 53)를 포토마스크 ⑥를 사용해서 형성하고, PTFT, NTFT이 소스 영역(28, 35)의 전극으로서 제3g도와 같이 제작하였다.
또한 표면을 편탄화용 유기수지(44), 예를 들면 투과성 폴리이미드 수지를 도포형성하고, 재차의 전극 구멍 뚫기를 포토마스크 ⑦로서 행하였다.
제3g 도에 도시하는 바와 같이 2개의 TFT를 상보형 구성으로 하고, 또한 그 출력 단을 액정 장치의 한편의 화소의 전극을 투명 전극으로서 그것에 연결하기 위해, 스퍼터법에 의해 ITO(인듐 주석 산화막)를 형성하였다. 그것을 포토마스크 ⑧에 의해 에칭하고, 전극(43)을 구성시켰다. 이 ITO는 실온 내지 150℃로 성막하고, 200 내지 400℃의 산소 또는 대기중의 어닐에 의해 성취하였다.
그와 같이 PTFT(21)과 NTFT(22)를 투명전도막의 전극(43)을 동일 유리 기판(1)위에 제작하였다.
이와 같은 TFT의 특성은 PTFT의 이동도는 20㎠/Vsec, Vth는 -5.9V로 NTFT의 이동도는 40㎠/Vsec, Vth는 ± 5.0V였다.
이와 같은 반도체를 사용하므로서, 일반적으로 TFT에 대해 여겨졌던 값보다 더 큰 이동도를 성취할 수 있었다. 그로 인하여, 비로소 액정 전기 광학 장치의 각 픽셀에 상보형 TFT를 구성시키는 액티브형 액정 표시 장치를 만들수가 있었다. 또한 주변 회로도 온 유리화(동일 기판위에 동일한 TFT의 제조 프로세서로 형성하는 방법)이 가능해졌다.
본 실시예에서는 액정 전기 광학 장치에 본 발명의 TFT를 적용하였고, 그 때문에 TFT의 주파수 특성이 좋으므로, 용이하게 동화상 표시를 행할 수가 있고, 프로젝션 TV, 비디오 무비의 뷰파인더, 벽걸이 TV등으로의 응용이 가능하다. 또한, 그 밖의 응용으로서, 주파수 특성이 좋은 것을 이용하여, 1차원 혹은 2차원의 이미지 센서의 구동 소자로서 이용되고, 그 판독 스피드는 G4의 규격에도 충분하게 대응되는 것이다.
상술한 바와 같이, 형성된 유리 기판과 다른쪽의 유리 기판위에 스트라이프상의 투명 전극에 의해 대향전 극이 형성된 기판을 사용하여, 공지의 방법으로서 액정 전기 광학 장치용 셀을 제작한다. 이 액정 전기 광학 장치용 셀 중에는 액정 재료가 충전되어 있으며, 액정 재료에 TN액정을 사용한다면, 그 간격을 약 10㎛ 정도로 하여, 투명 도전막 쌍방에 배향막을 러빙(rubbing) 처리하여 형성시킬 필요가 있다.
또한 액정 재료에 FLC(강유전성) 액정을 사용하는 경우는, 동작 전압을 ± 20V로하여, 셀의 간격을 1.5 내지 3.5㎛ 예를 들면 2.3㎛로하여, 대향 전극 위에 만 배향막을 설치하여 러빙처리를 하면 좋다.
분산형 액정 또는 폴리머 액정을 사용하는 경우에는 배향막은 생략되며, 스위칭 속도를 크게하기 때문에, 동작 전압은 ±10 내지 ±15로 하고, 셀간격은 1 내지 10㎛로 얇게 하였다.
특히 분산형 액정을 사용하는 경우에는, 편광판도 사용하지 않기 때문에, 반사형으로서도, 또한 투광형으로서도 광량을 크게 할 수가 있다. 그래서, 그 액정은 임계치가 없기 때문에, 본 발명의 명확한 임계 전압이 규정되는 C/TFT 형으로 하므로서 큰 콘트라스트와 크로스토크(이웃하는 화소와의 나쁜 간섭)를 제외할 수가 있었다.
[실시예 2]
본 실시예에서는 제10도에 도시하는 바와같은 회로 구성을 갖는 액티브 매트릭스 형의 액정 전기 광학 장치에 대해서 본 발명의 TFT를 응용한 예를 도시한다. 제10도에서 명백한 바와같이 본 실시예의 액티브 소자는 상보형 구성으로 되어 있으며, 한 개의 하소 전극에 대해서 PTFT와 NTFT가 설치되어 있다.
이 회로구성에 대응하는 실제의 전극등의 배치 구성을 제12도에 도시하고 있다. 이들은 설명을 간단하게 하기 위해 2×2에 해당하는 부분만을 기재하고 있다.
먼저, 본 실시예에서 사용하는 액정 전기 광학 장치용의 기판의 제작 방법을 제11도를 사용하여 설명한다.
제11a도에 있어서, 석영 유리등의 고가가 아니며 700℃ 이하, 예를 들면 약 600℃의 열처리에 견딜 수 있는 유리(150)위에 마그네트론 RF (고주파) 스퍼터법을 사용해서 블록킹층(151)으로서의 산화 규소막을 1000 내지 3000Å의 두께로 제작한다. 제작 프로세스 조건은 실시예 1과 같다. 이위에, 비정질 상태의 규소막을 예를 들자면 수소 분위기중 600℃에서 12 내지 70시간 어닐하였다.
어닐에 의해, 규소막은 비정질 구조에서 질서도가 높은 상태로 옮겨, 일부는 결정 상태가 되며, 얻어지는 캐리어의 이동도는 홀 이동도(μh)=10 내지 200㎠/Vsec, 전자 이동도(μe)= 15 내지 300㎠/Vsec이 얻어진다.
제11a도에 있어서, 규소막을 제1의 포토마스크 ⑪에서 포토에cld을 실시하고, PTFT 용의 영역(130)(채널폭 20㎛)을 도면의 좌측에, NTFT 용의 영역(140)을 우측에 제작하였다.
이위에 산화 규소막을 게이트 절연막(153)으로 하여 500 내지 2000Å 예를 들자면 700Å의 두께로 형성하였다. 이것은 블록킹 층으로서의 산화 규소막(151)의 제작과 동일조건으로 하였다. 이 성막중에 불소를 소량으로 참가하고, 나트륨 이온의 고정화를 시켜도 좋다. 또한, 본 실시예에서는 이 상면에 형성되는 게이트 전극과 게이트 절연막과의 반응을 억제하는 역할을 하는 블록킹 층으로 하여 산화 규소막위에 50 내지 200Å 예를 들자면 100Å의 질화 규소막(154)을 형성하였다.
이후, 이 상측에 게이트 전극용의 재료로서, 공지의 스퍼터링법으로서 알루미늄을 3000Å 내지 1.5㎛ 예를 들자면 1㎛의 두께로 형성하였다.
이 게이트 전극 재료로서는 알루미늄 외에 몰리브덴(Mo), 텅스텐(W), 티탄(Ti), 탄타루(Ta)나 이들의 재료에 실리콘을 혼합한 합금이나 실리콘과 금속 피막의 적층 배선등을 사용할 수가 있다.
본 실시예와 같이 게이트 전극으로서, 금속 재료를 사용하면 특히 알루미늄 등의 저저항 재료의 경우는 기판의 대면적, 고정밀화에 수반하여 발생하는 게이트 지연(게이트 배선을 전파하는 전압 펄스의 지연과 파형의 왜곡)의 증대를 억제할 수가 있고, 넓은 면적의 기판을 갖는 디바이스의 제작을 용이하게 할 수 있다.
이것을 제2의 포토마스크 ⑫로서 패터닝하여 제11b도를 얻었다. PTFT 용의 게이트 전극(115), NTFT 용의 게이트 전극(156)을 형성하였다. 이 게이트 전극은 어느 것이나 같은 게이트 배선(157)에 접속되어 있다.
다음에 이 기판을 3%의 주석산 수용액(1)에 대해서 9의 비율로 프로필렌 글리콜을 첨가한 AGW 전해용액에 침전하고, 알루미늄의 게이트 전극을 전원의 양극에 접속하고, 대응 음극으로서 백금을 사용하여 직류 전력을 인가하였다. 이때 게이트 전극은 각 게이트 배선에 접속되어 있으나, 기판의 단부 부근에서 모든 게이트 배선을 끼워서 접속하도록 접속단자를 설치하여 양극 산화를 하여 제11c도와 같이 게이트 전극의 주위에 양극 산화막(158, 159)을 형성하였다.
양극산화의 조건은 최초, 정전류 모드에서 전류밀도 4mA/㎠로 20분 전류를 통한후, 정전압 모드로 15분 처리하고, 두께 2500Å의 산화 알루미늄을 게이트 전극의 주위에 형성하였다. 이 양극산화막 가급적 두껍게 형성하는 편이 좋고, 프로세스 조건이 허용하는 한 두껍게 형성하였다.
다음에 제11d도와 같이 반도체 위의 질화막(154)과 산화 규소막(153)을 에칭 제거한 후에 기판 전체면에 대해서 PTFT 용의 불순물로서 붕소를 1 내지 5×1010cm-2의 도즈량으로 이온 주입법에 의해 첨가하였다. 이 도프 농도는 1×1019cm-3정도로 하여 PTFT의 소스(160), 드레인 (161)을 형성한다. 본 실시예에서는, 이온 도핑을 표면의 절연막을 제거한 후에 행하였으나, 이온 주입 조건을 바꾸면 이 반도체막 위의 절연막(153, 154)를 통해서도 도핑하는 것은 가능하다.
다음에 제11e도와 같이 포토레지스트(646)를 제3의 포토마스크⑬를 사용해서 형성하고, PTFT 영역을 피복한후 NTFT 용의 소스(162) 드레인(163)에 대해 인을 1 내지 5×1015cm-2의 도즈량으로 이온 주입법에 의해 첨가하고, 도프 농도가 1020cm-3정도로 되도록 하였다. 이상과 같은 이온의 도핑 공정에 있어서, 이온의 주입 방향을 기판에 대해서 비스듬하게 하여 게이트 전극 주위의 양극산화막 아래의 방향으로 불순물이 침입하도록 하여 소스, 드레인 영역의 단부를 게이트 전극의 단부와 개략 일치하도록 하였다. 이에 의해, 양극 산호막이 뒤의 공정에서 형성되는 전극 배선에 대해서, 충분한 절연작용을 가지므로서, 새로운 절연막의 형성을 행할 필요가 없어진다.
다음에, 600℃에서 10 내지 50시간 또 다시 가열 어닐을 행하여 불순물 영역의 활성화 처리를 하였다. PTFT의 소스(160), 드레인(161), NTFT의 소스(162), 드레인(163)을 불순물 활성화하여 P+, N+로 제작하였다. 또한 게이트 전극(155, 156) 아래에는 채널 형성 영역(164, 165)이 형성되어 있다. 본 실시예에서는 이 활성화 처리로서 열에 의한 어닐을 채용하였으나 이 방법 이외에 레이저광을 소스, 드레인 영역에 조사하여 활성화 처리하는 방법도 채용이 가능하다. 이 경우 순간적으로 활성화 처리를 행하므로, 게이트 전극에 사용하고 있는 금속 재료의 확산을 고려할 필요가 없고, 본 실시예에서 채용한 게이트 절연막 위의 블록킹의 역할을 위한 질화 규소막(154)을 생략할 수도 있게 된다.
다음에 이 상면에 절연성 피막을 상기 스퍼터법에 의해 산화 규소막으로서 형성하였다. 이 피막의 두께는 가급적 두껍게, 예를 들자면 0.5 내지 2.0㎛ 본 실시예에서는 1.2㎛의 두께로 형성하고 그후 이 상면으로부터 이방성 에칭 처리를 행하여 게이트 전극 및 양극 산화막으로 구성되는 형상부의 측벽 부근에 잔존 영역(166)을 형성한다. 그 모양을 제11f도에 도시한다.
다음에 이 凸형상부와 잔존 영역(166)을 마스크로 하여 반도체막(152)의 불필요부분을 에칭 제거하여, 凸형상부의 주위에 존재하는 잔존 영역(166)을 제거하고, 凸형상부의 외측에 각각의 TFT의 소스, 드레인 영역이 되는 반도체막(152)을 노정시켰다. 이 상태를 제11g도에 도시한다.
또다시, 이들 전체에 알루미늄을 스퍼터법에 의해 형성하고 리드(167, 168) 및, 콘택트부분(169, 170)을 제4의 마스크에 의해 패터닝한 후, 전극(167, 168, 169, 170) 및 게이트 전극(155, 156) 및 그 주위의 양극 산화막(158, 159)으로부터 밀려나와 있는 반도체막을 에칭 제거하여, 완전한 소자 분리를 행하여 TFT를 완성시킨다. 이와같은 제조 방법에 의해 상보형 구성의 TFT를 4장의 마스크로 제작할 수가 있었다. 이 모양을 제11h도로 도시한다.
이 TFT는 게이트 전극의 주변이 양극 산화막으로 덮혀 있으며, 소스, 드레인 영역은 게이트 전극부로부터 전극 접속부분만이 밀려나와 있으나 그 이외의 부분은 모두 게이트 전극 아래에 존재한다. 또한, 소스, 드레인 전극은 소스, 드레인 영역의 상면과 측면의 2곳에서 접촉하고 있으며, 충분한 움믹(ohmic) 접속이 보증된다.
이와같이 하면, 자기정렬 방식이면서도, 모든 공정에서 700℃ 이상으로 온도를 가하지 않고 C/TFT를 만들수가 있다. 그 때문에, 기판 재료로서, 석영 등의 고가인 기판을 사용하지 아니해도 좋고, 본 발명의 대화소의 액정 전기 광학 장치에 매우 적합한 프로세스이다.
본 실시예에서는 열어닐은 제11a도, 제11e도에서 2회 행하였다. 그러나 제11a도의 어닐은 구하는 특성에 따라 생략하고, 쌍방을 제11e도의 어닐에 의해 통합하여 제조 시간의 단축을 도모해도 좋다. 또한, 본 실시예에서는 게이트 전극으로서 알루미늄을 사용하고 있으나, 그 아래에 질화 규막(154)을 설치하고 있으므로, 알루미늄이 아래의 게이트 절연막과 반응하는 일이 없이 양호한 계면 특성을 실현할 수가 있었다.
다음에, 제11(i)도에 도시하는 바와같이 2개의 TFT를 상보형 구성으로 하고 또한 그 출력단을 액정 장치의 한편의 화소의 전극을 투명 전극으로 하여 그것에 연결하기 때문에, 스퍼터법에 의해 ITO(인듐·주석 산화막)을 형성하였다. 그것을 제5의 포토마스크 ⑮에 의해 에칭하고, 화소 전극(171)을 구성시켰다. 이 ITO는 실온 내지 150℃에서 성막하고, 200 내지 400℃의 산소 또는 대기중의 어닐에 의해 성취하였다. 이와같이 하여 PTFT(130)과 NTFT(140)와 투명 도전막의 전극(171)을 동일 유리 기판(150)위에 제작하였다. 얻어진 TFT의 전기적인 특성은 PTFT에서 이동도가 20(㎠/VS), Vth가 -5.9(V)로, NTFT에서 이동도가 40(㎠/VS), Vth가 5.0(V)였다.
이 액정 전기 광학 장치의 전극 등의 배치의 모양을 제12도에 도시하고 있다. 제12도의 C-C' 선단면이 제11도의 제조 공정의 단면에 대응한다. PTFT(130)을 제1의 신호선(172)과 제3의 신호선(157)과의 교차부에 설치해 제1의 신호선(172)과 오른쪽 옆의 제3의 신호선(176)과의 교차부에도 다른 화소용의 PTFT가 동일하게 설치되어 있다. 한편 NTFT는 제2의 신호선(137)과 제3의 신호선(157)과의 교차부에 설치되어 있다. 또한, 인접한 다른 제1의 신호선(174)과 제3의 신호선(157)과의 교차부에는, 다른 화소용의 PTFT가 설치되어 있다. 이와같은 C/TFT를 사용한 매트릭스 구성을 갖게 하였다. PTFT(130)는 드레인(161)의 전극으로 제1의 신호선(172)에 연결되고 게이트(155)는 신호선(157)에 연결되어 있다. 소스(160)의 출력단은 콘택트를 매개로 화소의 전극(171)에 연결하고 있다.
다른편, NTFT(140)은 소스(162)의 전극을 통해 제2의 신호선(173)에 연결되고, 게이트(156)는 신호선(157)에 드레인(163)의 출력단은 콘택트를 매개로 하여 PTFT와 같이 화소 전극(171)에 연결하고 있다. 또한, 같은 제3의 신호선에 접속되고 또한 이웃에 설치된 다른 C/TFT는 PTFT(131)에 제1의 신호선(174)에 접속되고 NTFT(141)이 제2의 신호선(175)에 접속되어 있다. 이와같이 하여 한쌍의 신호선(172, 173)에 끼워진 사이(내측)에, 투명 도전막으로 형성되는 화소 전극(171)과 C/TFT에 의해 한 개의 픽셀(180)을 구성시켰다. 이와같은 구조를 좌우, 상하에 반복하여 2×2의 매트릭스를 확대한 640×480, 1280×960이라는 대화소의 액정 전기 광학 장치로 할 수가 있다. 또한, 여기에서 TFT의 불순물 영역을 소스, 드레인이라 부른 것은 설명을 위해서이며 실제로 구동할 때에는 그 호칭의 기능과는 다른 경우가 있다.
본 실시예에 있어서는, 반도체막(152)을 제1도의 포토마스크를 사용하여 섬형상으로 에칭 제거하여, 각각의 TFT의 소자 분리를 행하고 있다. 이에 의해, TFT의 영역 이외의 게이트 배선의 하측에는 반도체막이 존재하지 않고, 이 게이트 배선 아래의 기판 또는 기판 위의 절연막이며, 이 부분에서 게이트 입력측의 캐패시턴스를 형성하는 일이 없기 때문에, 고속의 응답이 가능해진다.
이와같이 제작한 액티브 소자가 설치된 기판을 사용하여, 액정 전기 광학 장치로 한다. 먼저 이 기판위에 자외선 경화 특성을 갖는 에폭시 변성 아크릴 수지중에 50중량%의 네마틱(nematic) 액정을 분산시킨 수지를 스크린법을 사용하여 형성하였다.
사용한 스크린의 메시(mesh) 밀도는 1인치당 125 메시로 하여, 에멀션(emulsion) 두께는 15㎛로 하였다. 또한, 스퀴지(squeegee)압은 1.5㎏/㎠으로 하였다.
다음에 10분간의 레벨링(leveling)후 236㎜를 중심으로 한 발광 파장을 갖는 고압 수은 램프로서, 1000mJ의 에너지를 부여하고, 수지를 경화시켜, 12㎛ 두께의 조광층을 형성하였다.
그후, 직류 스퍼터법을 이용하여 Mo(몰리브덴)을 2500A 성막하여 제2의 전극으로 하였다.
그후, 흑색의 에폭시 수지를 스크린법을 사용해서 인쇄를 하고, 50℃로 30분간 가소성한 후 180℃로 30분 본 소성을 행하여 50㎛의 보호막을 형성하였다.
기판 위의 리드에 TAB 형상의 구동 IC를 접혹하고 단 한 개의 기판으로 구성되는 반사형의 액정 표시 장치를 완성시켰다.
본 실시예에서는 액티브 소자로서 상보형 구성의 TFT를 각 화소에 1조씩 설치하였으나, 특히 이 구성에 한정되지 않고, 복수조의 상보형 구성의 TFT를 설치해도 좋고, 또다시 복수조의 상보형 구성의 TFT를 복수로 분할된 화소 전극에 설치해도 좋다.
이와같이 하여, 분산형 액정에 액티브 소자를 설치한 액정 전기 광학 장치를 완성하였다. 본 실시예의 분산형 액정은 기파이 1장 밖에 필요로 하지 않기 때문에, 가볍고 얇은 액정 전기 광학 장치를 염가로 실현할 수가 있고, 편향판을 사용하지 않고, 배향막도 필요로 하지 않고, 한 장만의 기판으로 액정 전기 광학 효과를 실현할 수 있으므로, 매우 밝은 액정 전기 광학 장치를 실현할 수 있었다.
[실시예 3]
본 실시예에서는 제13도에 도시하는 바와같은, 한 개의 화소에 대해서, 상보형 구성의 변형 트랜스퍼 게이트(modified transfer-gate) TFT를 설치한 액정 전기 광학 장치에 본 발명을 채용하였다. 본 실시예에 있어서 TFT의 제작은 기본적으로 실시예 2와 같으며, 그 공정은 거의 제11a도 내지 11i도와 같이 진행한다. 단, 본 실시예에서는 변형 트랜스퍼 게이트의 C/TFT를 채용하고 있으므로, 제11a 내지 11i도와는 그 배치가 다르고 실제의 배치는 제14a 내지 14c도에 도시하는 바와같은 위치에 TFT가 배치 접속되어 있다.
제13도에 있는 바와같이, 공통의 게이트 배선(191)에 PTFT(195)와 NTFT(196)이 게이트를 접속하고 있다. 이들은 소스, 드레인 영역을 접속하여, 다른쪽의 신호선(193)에 접속하고 있으며, 다른쪽의 소스 드레인 영역도 공통으로 화소 전극에 접속되어 있다.
실시예 2와 같은 공정에서 제11g도 공정까지 진행한다. 다음에 이들의 상면에 질화 규소막(200)을 두께 500 내지 2000Å으로 형성한다. 다음에 이질화 규소막(200)을 기판에 수직 방향으로 이방성 에칭 처리하고, 게이트의 양극 산화막(201)의 측벽부분에 이 질화 규소막을 남긴다. 이때, 측벽에 균일하게 남길 필요는 없고, 게이트 전극(207)과 반도체에 접근하는 게이트 절연막 부분에 최소한 남아 있으면 되고 이 질화 규소막(200)에 의해 이후의 공정에서 소스, 드레인의 전극(202)을 형성한 때에 게이트 절연막(203)의 단부 부근에서 이 금속 배선(202)과, 소스, 드레인 영역(204, 205)이 단락되는 것을 방지하는 역할을 한다.
다음에 이 상면에 층간 절연막과 산화 규소막(206)을 1000Å 내지 2㎛이 경우에는 6000Å 형성하다. 이 상면에 포토레지스트를 형성 후, 기판으로부터 광을 노광하여 게이트 전극을 마스크로 하여 게이트 전극(207) 위에 마스크를 형성하고, 에칭 처리하여 게이트 전극 위에 층간 절연막(206)을 형성한다.
이후에, 제11(h), 제11(i)도의 공정을 진행하고, 제14(a)도, 제14(b)도, 제14(c)도에 도시하는 바와같은 배치와 구조를 갖는 변형 트랜스퍼 게이트의 TFT를 완성하였다. 층간 절연막(206)을 형성한다. 제14(b)도, 제14(c)도에서 명백한 바와같이, 게이트 전극(207) 위에는 반드시 층간 절연막(206)이 존재하고, 제14(a)도에서 도시되는 바와같은 게이트 배선(207)의 리드부분과 소스, 드레인 배선(202)의 리드 부분과의 교차 부분에서 충분한 층간 절연 기능을 발휘하여 이 교차부분에서의 배선 커패시턴스 즉, 용량의 발생을 억제할 수가 있었다.
이와같이, 본 실시예에 있어서는 실시예 2와 같은 매수의 마스크로 배선 부근의 용량이 보다 적고, 게이트 절연막 부근에서의 단락 가능성이 보다 적고, 소자 구조의 TFT를 갖는 액티브 소자 기판을 완성할 수 있었다.
이 기판을 제1기판으로 하여, 대향하는 기판에 대향 전극, 배향 처리층이 형성된 제2의 기판을 사용하여 부착하고, 공지의 기술에 의해, STN 형 액정을 이 기판 사이에 주입하여 액티브 매트릭스형의 STN 액정 전기 광학 장치를 완성하였다.
이상의 예에 있어서는 어느 것이나 액정 전기 광학 장치에 응용한 예를 도시하였으나, 이 예에 한정되는 일은 없고, 다른 장치나 3차원 집적 회로 소자등에 적용이 가능하다.
본 발명의 구성에 의해 종래에 비해 매우 적은 매수의 마스크를 사용하여 TFT 소자를 제조할 수 있게 되었다. 이 구조의 TFT를 용융하여 반도체 제품을 제작하면 마스크 수의 제조 공정의 간략화와 수율의 향상을 도모할 수가 있고 더욱이 제조 비용이 낮은 반도체 용융 장치를 제공할 수 있었다.
본 발명은 게이트 전극 재료에 금속 재료를 사용하는 것으로, 이 금속 재료의 양극 산화법에 의한 산화막을 그 표면에 설치하여, 그 위에 입체 교차를 갖는 3차원적인 배선을 설치하는 것을 특징으로 하고 있다. 또한, 이 게이트 전극 및 전극 주위의 산화막에 의해 소스·드레인의 콘택트 부분만을 게이트 전극으로부터 노출하여 설치하여 급전점을 채널에 근접시킴으로써, 장치의 주파수 특성의 저하, ON 저항의 증가를 방지할 수가 있었다.
더욱이, 본 발명에서는 게이트 전극에 알루미늄을 사용한 경우, 소자 형성 공정중의 어닐시에 알루미늄이 갖는 촉매 효과에 의해 H2→H로 분해하여 게이트 산화막중의 수소를 보다 감소시킬 수가 있다. 따라서, 실리콘 게이트를 사용한 경우와 비교하여 계면 준위 밀도(Qss)를 감소시킬 수가 있고, 소자 특성을 향상시킬 수가 있었다.
또한, TFT의 소스, 드레인 영역을 자기정렬 방식으로 또한 소스, 드레인 영역으로의 급전하는 전극의 콘택트 부분도 자기정렬적으로 위치를 결정하였기 때문에, TFT를 구성하기 위한 소자의 면적이 감소되며 집적도를 향상시킬 수 있다. 또한 액정 전기 광학 장치의 액티브 소자로서 사용한 경우에는 액정 채널의 개구율을 높일 수가 있었다.
또한, 게이트 전극 주위의 양극 산화막을 적극적으로 이용하고, 특징적 구조의 TFT가 제안되었다. 더욱이, 이 TFT는 최소 2매인 매우 작은 수의 마스크로 제조될 수 있다.
본 발명의 C/TFT에 있어서, 반도체로서 세미아몰파스 또는 세미크리스탈을 사용했다. 그러나 같은 목적을 위해 가능하다면 다른 결정 구조의 반도체를 사용하여도 좋다. 또한 자기정렬형의 C/TFT에 의해 고속 처리가 가능하였다. 그러나 이온 주입법을 사용하지 않고 비자기정렬 방식에 의해 TFT를 만들어도 좋다. 더욱이, 본 발명은 스태거(stagger)형에 한정되지 않고 스태거형의 TFT 또는 그밖의 방식의 TFT도 포괄한다는 점에 유의한다.

Claims (37)

  1. 기판의 절연 표면위의 다결정 반도체막내에 형성된 소스, 드레인 및 채널 영역과, 상기 채널 영역위에 형성되고 금속 또는 금속 실리사이드를 포함하는 게이트 전극과, 상기 채널 영역과 게이트 전극 사이에 있는 게이트 절연층과, 상기 게이트 전극을 덮고 상기 금속 또는 금속 실리사이드의 산화층을 포함하는 반도체 장치에 있어서. 상기 채널 영역은 상기 소스 및 드레인 영역을 따르는 방향으로 상기 게이트 전극의 측모서리를 넘어 연장되는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 소스와 채널 영역들 사이의 경계와 상기 드레인과 채널 영역들 사이의 경계가 상기 산화층의 외측 모서리를 정렬되는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서, 상기 게이트 전극은 알루미늄, 몰리브덴, 텅스텐, 탄탈륨 및 이들의 실리사이드로 구성된 군으로부터 선택한 물질을 포함하는 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서, 상기 산화층은 상기 게이트 전극의 일부를 양극산화하여 형성되는 것을 특징으로 하는 반도체 장치.
  5. 반도체막내에 형성된 소스, 드레인 및 채널 영역과, 상기 채널 영역위에 형성되고 금속 또는 금속 실리사이드를 포함하는 게이트 전극과, 상기 채널 영역과 게이트 전극 사이의 게이트 절연층과, 상기 소스 및 드레인 반도체 영역에 각각 접속된 소스 및 드레인 전극과, 상기 게이트 전극을 덮는 상기 금속 또는 금속 실리사이드의 산화층을 포함하는 반도체 장치에 있어서, 상기 산화층은 상기 소스 및 드레인 전극중의 적어도 한 전극과 상기 게이트 전극에 접촉하고 있는 것을 특징으로 하는 반도체 장치.
  6. 제5항에 있어서, 상기 소스 및 드레인 영역중의 적어도 대응하는 한 영역의 측면이 상기 산화층의 측면과 정렬되어 있는 것을 특징으로 하는 반도체 장치.
  7. 제5항에 있어서, 상기 게이트 전극은 상기 소스 영역으로부터 드레인 영역으로의 방향으로 상기 산화층의 두께만큼 상기 소스 및 드레인 영역중의 대응하는 한 영역으로부터 떨어져 있는 것을 특징으로 하는 반도체 장치.
  8. 제5항에 있어서, 상기 게이트 전극은 알루미늄, 몰리브덴, 텅스텐, 티타늄, 탄탈륨과 이들의 실리사이드로 구성된 군으로부터 선택한 물질을 포함하는 것을 특징으로 하는 반도체 장치.
  9. 제5항에 있어서, 상기 산화층은 상기 게이트 전극의 일부를 양극 산화하여 형성되는 것을 특징으로 하는 반도체 장치.
  10. 기판의 절연 표면위에 있는 다결정 반도체층내에 형성된 소스, 드레인 및 채널 영역과, 상기 채널 영역에 인접하여 위치하고 알루미늄을 포함하는 게이트 전극과, 상기 채널 영역과 게이트 전극 사이의 게이트 절연층을 포함하는 반도체 장치에 있어서, 상기 게이트 전극의 적어도 한 측표면은 상기 알루미늄 게이트 전극의 산화층이 제공되고, 상기 채널은 소스 및 드레인 영역을 따르는 방향으로 상기 게이트 전극의 측 모서리를 넘어 연장되는 것을 특징으로 하는 반도체 장치.
  11. 제10항에 있어서, 상기 산화층은 상기 게이트 전극 일부를 양극 산화하여 형성되는 것을 특징으로 하는 반도체 장치.
  12. 한 기판위에 형성된 복수의 박막 트랜지스터를 갖는 반도체 장치에 있어서, 상기 박막 트랜지스터 각각은 기판의 절연 표면위에 형성된 다결정 반도체막내에 형성된 소스, 드레인 및 채널 영역과, 상기 채널 영역위에 형성된 금속 또는 금속 실리사이드를 포함하는 게이트 전극과, 상기 채널 영역과 게이트 전극 사이의 게이트 절연층과, 상기 게이트 전극을 덮는 상기 금속 또는 금속 실리사이드의 산화층을 포함하며, 상기 채널 영역은 소스 및 드레인 영역을 따르는 방향으로 상기 게이트 전극의 측모서리를 넘어 연장되는 것을 특징으로 하는 반도체 장치.
  13. 제12항에 있어서, 상기 산화층은 상기 게이트 전극의 일부를 양극 산화하여 형성되는 것을 특징으로 하는 반도체 장치.
  14. 기판위에 형성된 복수의 박막 트랜지스터를 갖는 반도체 장치에 있어서, 상기 박막 트랜지스터 각각은 기판의 절연 표면위에 형성된 다결정 반도체막내에 형성된 소스, 드레인 및 채널 영역과, 상기 채널 영역에 인접 위치하고 알루미늄을 포함하는 게이트 전극과, 상기 채널 영역과 게이트 전극 사이의 게이트 절연층을 포함하며, 상기 게이트 전극의 적어도 한 측표면에는 상기 알루미늄 게이트 전극의 산화층이 제공되고, 상기 채널 영역은 소스 및 드레인 영역을 따르는 방향으로 상기 게이트 전극의 측모서리를 넘어 연장하는 것을 특징으로 하는 반도체 장치.
  15. 제14항에 있어서, 상기 산화층은 상기 게이트 전극 일부의 양극산화에 의해 형성되는 것을 특징으로 하는 반도체 장치.
  16. 기판의 절연 표면위에 형성되고 소스 영역과 드레인 영역 및 이 영역사이의 반도체 영역을 갖는 다결정 반도체막과, 상기 반도체 영역위에 형성되고 금속 또는 금속 실리사이드를 포함하는 게이트 전극과, 상기 반도체 영역과 게이트 전극 사이의 게이트 절연층과, 상기 게이트 전극을 덮는 상기 금속 또는 금속실리사이드의 산화층을 포함하는 반도체 장치에 있어서, 상기 반도체 영역은 소스 및 드레인을 따르는 방향으로 상기 게이트 전극의 측 모서리를 넘어 연장되는 것을 특징으로 하는 반도체 장치.
  17. 기판의 절연 표면위에 형성되고 소스 영역과 드레인 영역 및 그 사이의 반도체 영역을 포함하는 다결정 반도체층과, 상기 반도체 영역에 인접 위치하고 알루미늄을 포함하는 게이트 전극과, 상기 반도체 영역과 게이트 전극 사이의 게이트 절연층을 포함하는 반도체 장치에 있어서, 상기 게이트 전극의 적어도 한 측표면에는 상기 알루미늄 게이트 전극의 산화층이 제공되고, 상기 반도체 영역은 소스 및 드레인 영역을 따르는 방향으로 상기 게이트 전극의 측모서리를 넘어 연장되는 것을 특징으로 하는 반도체 장치.
  18. 절연 표면위에 형성되며 적어도 소스와 드레인 영역 및 이 영역사이에 채널 영역을 포함하는 반도체층과, 상기 반도체층위에 형성된 게이트 절연층과, 상기 채널 영역에 인접한 상기 게이트 절연층위에 형성된 게이트 전극과, 상기 게이트 전극의 상부 및 측 표면위에 형성된 양극 산화층을 포함하는 반도체 장치에 있어서, 상기 채널 영역은 상기 게이트 전극의 측 모서리들을 넘어 연장하는 옵셋 영역을 포함하고, 상기 옵셋 영역의 형성은 상기 양극 산화층의 두께로 제어되는 반도체 장치.
  19. 제18항에 있어서, 상기 두께는 10 내지 50nm인 것을 특징으로 하는 반도체 장치.
  20. 절연 표면위에 반도체막을 형성하는 단계와, 상기 반도체막위에 게이트 절연막을 형성하는 단계와, 상기 게이트 절연막위에 금속을 포함하는 게이트 전극을 형성하는 단계와, 상기 게이트 전극의 적어도 한 측표면에 외부 모서리들을 갖는 상기 금속의 산화물을 형성하기 위해 상기 게이트 전극의 주변 부분의 금속을 산화시키는 단계와, 상기 반도체막의 대향 내부 모서리들에 한쌍의 불순물 영역을 형성하기 위하여 상기 게이트 전극 및 상기 산화물을 마스크로 이용하여 상기 반도체막의 일부로 불순물 이온을 주입하는 단계를 포함하는 반도체 장치를 제작하는 방법으로서, 상기 반도체막의 내부 모서리들은 상기 외부 모서리들에 의해 결정되는 것을 특징으로 하는 반도체 장치 제작 방법.
  21. 제20항에 있어서, 상기 절연 표면위의 상기 게이트 전극위에 절연막을 형성하는 단계와, 상기 절연막내의 소스 및 드레인 반도체 영역중의 한 영역에 대응하는 적어도 하나의 콘택트 홀을 형성하는 단계로서, 상기 콘택트 홀의 한 측표면은 상기 게이트 전극의 한 측표면위에 형성된 상기 산화물에 인접하여 배치되는 적어도 하나의 콘택트홀을 형성하는 단계를 더 포함하는 반도체 장치 제작 방법.
  22. 제20항에 있어서, 상기 반도체막 형성 단계는 수소를 함유하는 실리콘 반도체막을 상기 절연 표면위에 형성시키고 이어서 열 처리로 상기 실리콘 반도체막을 결정화하여 수행되는 것을 특징으로 하는 반도체 장치 제작 방법.
  23. 제20항에 있어서, 상기 불순물 이온은 상기 절연 표면에 대해 수직 방향으로 상기 반도체로 주입되는 것을 특징으로 하는 반도체 장치 제작 방법.
  24. 제20항에 있어서, 상기 불순물 이온은 상기 절연 표면에 대해 비스듬한 방향으로 상기 반도체로 주입되는 것을 특징으로 하는 반도체 장치 제작 방법.
  25. 제21항에 있어서, 상기 콘택트 홀 형성 단계는 상기 게이트 전극과 상기 산화물을 마스크로 이용하여 수행되는 것을 특징으로 하는 반도체 장치 제작 방법.
  26. 제21항에 있어서, 상기 콘택트 홀 형성 단계는 포토마스크를 이용하여 상기 게이트 전극의 상부 표면위에 절연층을 잔존시키도록 수행되는 것을 특징으로 하는 반도체 장치 제작 방법.
  27. 제26항에 있어서, 상기 콘택트 홀 형성 단계에 의해 상기 산화물이 상기 절연막과 상기 게이트 전극 사이에 연장되고 상기 게이트 전극의 상기 상부 표면위에 절연막이 잔존하는 것을 특징으로 하는 반도체 장치 제작 방법.
  28. 절연 기판위에 반도체막을 형성하는 단계와, 상기 반도체막 위에 게이트 절연층을 형성하는 단계와, 상기 게이트 절연층 위에 금속을 포함하는 게이트 전극을 형성하는 단계와, 적어도 상기 반도체막 부근에 상기 금속의 산화물을 형성하기 위해 양극 산화법으로 상기 게이트 전극 주변 부분의 상기 금속을 산화하는 단계와, 상기 게이트 절연층위의 상기 게이트 전극위에 절연막을 형성하는 단계와, 상기 게이트 전극의 측부 주위의 게이트 절연층 및 절연막의 일부를 잔존시키도록 이방성 에칭을 이용하여 절연막과 게이트 절연층을 선택으로 제거하는 단계와, 마스크로서 상기 게이트 전극 및 상기 산화물과 절연막의 잔존 부분을 에칭하여 반도체막을 선택적으로 제거하는 단계와, 에칭에 의해 절연막의 잔존 부분 아래에 제공된 반도체막 부분과 절연막의 잔존 부분 아래에 제공된 게이트 절연층 부분을 노출시키는 단계와, 상기 기판위의 상기 산화물 및 반도체막의 노출된 부분위에 전도막을 형성하는 단계와, 상기 산화물위로 연장되고 반도체막의 노출된 부분의 상부 및 측 표면에 접촉하는 소스 및 드레인 전극을 형성하기 위하여 마스크로 상기 전도막을 패터닝하는 단계를 포함하는 반도체 장치 제작 방법.
  29. 제28항에 있어서, 상기 절연막 형성 단계 전에 상기 산화물을 마스크로서 반도체막내에 불순물을 주입하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치 제작 방법.
  30. 제28항에 있어서, 상기 절연막 형성 단계 전에 마스크로서 상기 산화물을 이용하여 반도체막내에 불순물을 주입하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치 제작 방법.
  31. 절연 표면위에 반도체 섬을 형성하는 단계와, 상기 반도체 섬위에 게이트 절연층을 형성하는 단계와, 상기 게이트 절연층위에 금속을 포함하는 게이트 전극을 형성하는 단계와, 적어도 상기 반도체 섬의 주변에서 외부 모서리들을 갖는 상기 금속의 산화물을 형성하기 위하여 양극 산화법을 이용하여 상기 게이트 전극의 주변 부분의 상기 금속을 산화시키는 단계와, 상기 반도체막내에 대향 내부 모서리들을 갖는 한쌍의 불순물 영역을 형성하기 위하여 상기 게이트 전극과 상기 산화물을 마스크로서 상기 반도체막의 부분내에 불순물 이온을 가하는 단계를 포함하며, 상기 반도체막의 상기 내부 모서리들은 상기 외부 모서리들에 의해 결정되는 반도체 장치 제작 방법.
  32. 제31항에 있어서, 상기 게이트 전극과 상기 산화물을 마스크로 하여 상기 게이트 절연층을 선택적으로 제거하는 단계와, 상기 절연 표면위의 상기 산화물 위에 절연막을 형성하는 단계와, 상기 게이트 전극의 측부 둘레에 절연막의 일부를 잔존시키도록 이방성 에칭을 이용하여 절연막을 선택적으로 제거하는 단계와, 마스크로서 상기 게이트 전극 및 상기 산화물과 절연막의 잔존 부분을 이용하여 에칭에 의해 반도체 섬을 선택적으로 제거하는 단계와, 절연막의 잔존 부분 아래에 제공된 반도체 섬의 부분을 노출시키기 위해 에칭을 이용하여 절연막의 잔존 부분을 제거하는 단계와, 상기 절연층위에 반도체 섬의 노출된 부분위에 전도막을 형성하는 단계와, 상기 산화물 위로 연장하고 반도체 섬의 노출된 부분에 접촉하는 소스 및 드레인 전극을 형성하기 위하여 마스크로 상기 전도막을 패터닝하는 단계를 더 포함하는 반도체 장치 제작 방법.
  33. 제31항에 있어서, 상기 불순물 이온은 상기 절연 표면에 대해 수직 방향으로 상기 반도체로 주입되는 것을 특징으로 하는 반도체 장치 제작 방법.
  34. 제31항에 있어서, 상기 불순물 이온은 상기 절연 표면에 대하여 비스듬한 방향으로 상기 반도체내로 주입되는 것을 특징으로 하는 반도체 장치 제작 방법.
  35. 절연 표면위에 반도체층을 형성하는 단계와, 상기 반도체층위에 게이트 절연층을 형성하는 단계와, 상기 게이트 절연층위에 게이트 전극을 형성하는 단계와, 상기 게이트 전극의 측부 및 상부 표면위에 양극 산화층을 형성하기 위해 상기 게이트 전극의 측부 및 상부 표면을 양극 산화하는 단계와, 상기 게이트 전극 및 상기 양극 산화층에 대해 자기정렬 방식으로 상기 반도체층의 부분에 도펀트 불순물을 도입하여 상기 반도체층내에 한쌍의 불순물 영역을 형성시키는 도펀트 불순물 도입 단계를 포함하는 반도체 장치의 제작 방법에 있어서, 상기 불순물 영역의 형성은 상기 양극 산화층의 두께를 변화시켜 제어되는 것을 특징으로 하는 반도체 장치 제작 방법.
  36. 제35항에 있어서, 상기 양극 산화층의 두께는 10 내지 50nm의 범위내에서 변화되는 것을 특징으로 하는 반도체 장치 제작 방법.
  37. 제35항에 있어서, 상기 채널 영역은 상기 한쌍의 불순물 영역 사이에 한정되고, 상기 채널 영역은 상기 양극 산화층의 두께만큼 상기 게이트 전극의 측 모서리들을 넘어 연장되는 것을 특징으로 하는 반도체 장치 제작 방법.
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