JPS58115864A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS58115864A JPS58115864A JP21503881A JP21503881A JPS58115864A JP S58115864 A JPS58115864 A JP S58115864A JP 21503881 A JP21503881 A JP 21503881A JP 21503881 A JP21503881 A JP 21503881A JP S58115864 A JPS58115864 A JP S58115864A
- Authority
- JP
- Japan
- Prior art keywords
- region
- thin film
- impurity diffusion
- source
- drain
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 19
- 239000012535 impurity Substances 0.000 claims abstract description 27
- 238000009792 diffusion process Methods 0.000 claims abstract description 19
- 238000000137 annealing Methods 0.000 claims abstract description 6
- 239000013078 crystal Substances 0.000 claims description 14
- 239000000758 substrate Substances 0.000 claims description 7
- 239000010408 film Substances 0.000 abstract description 30
- 239000010409 thin film Substances 0.000 abstract description 25
- 238000000034 method Methods 0.000 abstract description 7
- 238000005530 etching Methods 0.000 abstract description 3
- 238000010894 electron beam technology Methods 0.000 abstract description 2
- 239000010410 layer Substances 0.000 abstract 4
- 239000011229 interlayer Substances 0.000 abstract 1
- 238000000059 patterning Methods 0.000 abstract 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract 1
- 238000007740 vapor deposition Methods 0.000 abstract 1
- 230000015556 catabolic process Effects 0.000 description 10
- 238000004519 manufacturing process Methods 0.000 description 4
- 238000007254 oxidation reaction Methods 0.000 description 4
- 230000002457 bidirectional effect Effects 0.000 description 3
- 150000001875 compounds Chemical class 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- 230000004913 activation Effects 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 239000007943 implant Substances 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 238000005224 laser annealing Methods 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 235000015107 ale Nutrition 0.000 description 1
- VRAIHTAYLFXSJJ-UHFFFAOYSA-N alumane Chemical compound [AlH3].[AlH3] VRAIHTAYLFXSJJ-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000005401 electroluminescence Methods 0.000 description 1
- 238000005566 electron beam evaporation Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
- H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
- G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78651—Silicon transistors
- H01L29/7866—Non-monocrystalline silicon transistors
- H01L29/78672—Polycrystalline or microcrystalline silicon transistor
- H01L29/78675—Polycrystalline or microcrystalline silicon transistor with normal-type structure, e.g. with top gate
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2300/00—Aspects of the constitution of display devices
- G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
- G09G2300/0809—Several active elements per pixel in active matrix panels
- G09G2300/0842—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は高耐圧、高相互コンダクタンスを有する埋込み
チャンネル形薄膜トランジスタを構成した半導体装置に
関するものである。
チャンネル形薄膜トランジスタを構成した半導体装置に
関するものである。
従来、絶縁性基板上に形成される薄膜トランジスｐとし
ては、Ｇａｍｅ、 Ｏａｌ、 ’１？ｂｊ Ｘｍ＠ｋ。
ては、Ｇａｍｅ、 Ｏａｌ、 ’１？ｂｊ Ｘｍ＠ｋ。
ｒｂ！・などの二元化合物半導体、！・およびアモルフ
ァス８１（シリコン）、多結晶１１１などを構成材料と
したものが知られている（例えば日経エレクトロニクス
１９８１年１２−７）。
ァス８１（シリコン）、多結晶１１１などを構成材料と
したものが知られている（例えば日経エレクトロニクス
１９８１年１２−７）。
仁のうち、二元化合物半導体を用いた薄膜トランジスタ
は、中ヤリアの移動度が大きく、かつ高耐圧の特性が得
られるが、薄膜化することによシ組成ずれを起こして信
頼性および再現性に欠けるという欠点があった。また、
二元化合物半導体や！・は、酸化反応によって半導体層
の表面に直接絶縁膜を形成することができないため、ゲ
ート絶縁膜を作る場合は、他元素の酸化膜である８１０
ｓやムＺＳＯ＠などをスパッタ蒸着法などによって形成
している。このため、ゲート絶縁膜と半導体層との界面
の特性が劣化するとともに、再現性、均一性に欠け、素
子特性がばらつくという欠点があった。
は、中ヤリアの移動度が大きく、かつ高耐圧の特性が得
られるが、薄膜化することによシ組成ずれを起こして信
頼性および再現性に欠けるという欠点があった。また、
二元化合物半導体や！・は、酸化反応によって半導体層
の表面に直接絶縁膜を形成することができないため、ゲ
ート絶縁膜を作る場合は、他元素の酸化膜である８１０
ｓやムＺＳＯ＠などをスパッタ蒸着法などによって形成
している。このため、ゲート絶縁膜と半導体層との界面
の特性が劣化するとともに、再現性、均一性に欠け、素
子特性がばらつくという欠点があった。
また、ア篭ル７アスＳ１．多結晶畠１などを用いた薄膜
トランジスタは、原質のばらつきが小さく、かつ半導体
層の表面に酸化によって直接８１０３の絶縁膜を形成す
ることができるため、ゲート酸化膜と半導体層間の界面
特性が良好になるが、耐圧が低く（例えば４０７以下）
、罵Ｌ（エレクトロ・ルミネッセンス）などのように高
電圧で駆動する用途には適用できないという欠点があつ
九。
トランジスタは、原質のばらつきが小さく、かつ半導体
層の表面に酸化によって直接８１０３の絶縁膜を形成す
ることができるため、ゲート酸化膜と半導体層間の界面
特性が良好になるが、耐圧が低く（例えば４０７以下）
、罵Ｌ（エレクトロ・ルミネッセンス）などのように高
電圧で駆動する用途には適用できないという欠点があつ
九。
本発明はこのような欠点を除去するためになされたもの
であり、その目的は、高耐圧であシ、かつ＾相互コンダ
クタンスの薄膜トランジスタが得られる半導体装置を提
供することである。また、他の目的は、信頼性、再現性
、均一性があり良好な特性の薄膜トランジスタが得られ
る半導体装置を提供することである。
であり、その目的は、高耐圧であシ、かつ＾相互コンダ
クタンスの薄膜トランジスタが得られる半導体装置を提
供することである。また、他の目的は、信頼性、再現性
、均一性があり良好な特性の薄膜トランジスタが得られ
る半導体装置を提供することである。
このような目的を達成するために、本発明による半導体
装置は、半導体チャンネル領域に７エールによって粒径
を増大させた多結晶１１を用い、ソース・ゲート間およ
びゲート・ドレイン間に所定長のオフセット領域を設け
、双方向オフ竜ット構造の埋込みチャンネル形：薄膜ト
ランジスタを構成するようにしたものである。
装置は、半導体チャンネル領域に７エールによって粒径
を増大させた多結晶１１を用い、ソース・ゲート間およ
びゲート・ドレイン間に所定長のオフセット領域を設け
、双方向オフ竜ット構造の埋込みチャンネル形：薄膜ト
ランジスタを構成するようにしたものである。
以下、図面を用いて本発明を峰細に説明する。
第１図は本発明に係る半導体装置の一実施例を示す要部
断面図である。図において、１はガラスなどの絶縁性基
板、２はア毫ルファスＢ１あるいは多結晶Ｓ１をレーザ
光線でアニールして粒径を増大させて形成した多結晶８
１からな如適切な比抵抗値を有する翼形（第１導電形）
のチャンネル領域、３．４は仁のチャンネル領域２０両
側に設けられた輩形不純物を高濃度に拡散させた不純物
拡散層、５は粒径を増大させた多結晶ｓ１を酸化するこ
とによシチャンネル領域２０表面に形成された８１０ｓ
からなゐゲート酸化膜、６はゲート酸化膜５の中央部の
所定領域に形成されたア形（第２導電形）不純物を高濃
度に拡散させた多結晶８１からなるゲート電極、Ｔはゲ
ート電極６およびゲート酸化膜５上に形成され九８１０
３からなる絶縁膜、８゜９は不純物拡散層３，４上にそ
れぞれ形成されこれとオーミック接触する電極、１０は
絶縁膜Ｔの一部を除去してゲート電極６とオーミック接
触する電極である。電極８，９はそれぞれソース、ドレ
インｍ６＆（またはドレイン、ソース用電極）となる。
断面図である。図において、１はガラスなどの絶縁性基
板、２はア毫ルファスＢ１あるいは多結晶Ｓ１をレーザ
光線でアニールして粒径を増大させて形成した多結晶８
１からな如適切な比抵抗値を有する翼形（第１導電形）
のチャンネル領域、３．４は仁のチャンネル領域２０両
側に設けられた輩形不純物を高濃度に拡散させた不純物
拡散層、５は粒径を増大させた多結晶ｓ１を酸化するこ
とによシチャンネル領域２０表面に形成された８１０ｓ
からなゐゲート酸化膜、６はゲート酸化膜５の中央部の
所定領域に形成されたア形（第２導電形）不純物を高濃
度に拡散させた多結晶８１からなるゲート電極、Ｔはゲ
ート電極６およびゲート酸化膜５上に形成され九８１０
３からなる絶縁膜、８゜９は不純物拡散層３，４上にそ
れぞれ形成されこれとオーミック接触する電極、１０は
絶縁膜Ｔの一部を除去してゲート電極６とオーミック接
触する電極である。電極８，９はそれぞれソース、ドレ
インｍ６＆（またはドレイン、ソース用電極）となる。
また、１１はソース（またはドレイン）となる不純物拡
散層３とゲート電極６との間に設けられたオフセット領
域、１２はドレイン（ｔたはソース）となる不純物拡散
層４とゲート電極Ｂとの間に設けられたオフセット領域
であ如、これらは１０声１以上の長さに形成されている
。
散層３とゲート電極６との間に設けられたオフセット領
域、１２はドレイン（ｔたはソース）となる不純物拡散
層４とゲート電極Ｂとの間に設けられたオフセット領域
であ如、これらは１０声１以上の長さに形成されている
。
以上の構造によって、埋込みチャンネル形ＷａＳ薄膜ト
ランジスタが構成される。図には１つの薄膜トランジス
タが示されているが、絶縁性基板１の上には同様の薄膜
トランジスタが複数形成される。
ランジスタが構成される。図には１つの薄膜トランジス
タが示されているが、絶縁性基板１の上には同様の薄膜
トランジスタが複数形成される。
このような埋込みチャンネル形薄展トランジスタにおい
ては、輩形のチャンネル領域２に対してＰ形のゲート電
極６が形成されているため、ソース・ドレイン間はゲー
ト電極６に電圧無印加の状態でノーマルオフになってい
る。こζで、ゲート電極６に所定の電圧を印加すると、
チャンネル領域２内の空乏層幅が変化し、ソース・ドレ
イン間の電流を制御することができる。
ては、輩形のチャンネル領域２に対してＰ形のゲート電
極６が形成されているため、ソース・ドレイン間はゲー
ト電極６に電圧無印加の状態でノーマルオフになってい
る。こζで、ゲート電極６に所定の電圧を印加すると、
チャンネル領域２内の空乏層幅が変化し、ソース・ドレ
イン間の電流を制御することができる。
このような構成の薄膜トランジスタは、ソース・ゲート
間およびゲート・ノース間にそれぞれオフセット領域が
設けられているので、双方向（不純物拡散層３，４がソ
ース、ドレインである場合、またドレイン、ソースであ
る場合）に高耐圧を有する。例えばオフセット領域の長
さが１０Ｊ１１１以上であると１００マ以上の耐圧が得
られる。また、チャンネル領域を構成する多結晶８１は
レーザ光線等によってアニールして粒径を増大させであ
るため、チャンネル領域内でのキャリア移動度が増加し
、かつ多結晶Ｂ１を酸化させてゲート酸化膜を形成して
いるのでチャンネル領域とゲート酸化膜間の界面特性が
良好になる。この結果、双方向オフセット構造を有しな
がらも高い相互コンダクタンスが得られる。
間およびゲート・ノース間にそれぞれオフセット領域が
設けられているので、双方向（不純物拡散層３，４がソ
ース、ドレインである場合、またドレイン、ソースであ
る場合）に高耐圧を有する。例えばオフセット領域の長
さが１０Ｊ１１１以上であると１００マ以上の耐圧が得
られる。また、チャンネル領域を構成する多結晶８１は
レーザ光線等によってアニールして粒径を増大させであ
るため、チャンネル領域内でのキャリア移動度が増加し
、かつ多結晶Ｂ１を酸化させてゲート酸化膜を形成して
いるのでチャンネル領域とゲート酸化膜間の界面特性が
良好になる。この結果、双方向オフセット構造を有しな
がらも高い相互コンダクタンスが得られる。
次にこのような半導体装置の製造方法について第２図（
荀〜（・）によシ説明する。
荀〜（・）によシ説明する。
先づ、第２図（１）に示すように、減圧０マｐ法を用い
８１Ｎ４を５８０Ｃで熱分解して、絶縁性基板１上に厚
さ０．！＄Ｊ１１１の多結晶ｌｉの薄膜２ａを堆積する
。
８１Ｎ４を５８０Ｃで熱分解して、絶縁性基板１上に厚
さ０．！＄Ｊ１１１の多結晶ｌｉの薄膜２ａを堆積する
。
次に、この薄膜２＆にドーズ量３Ｘ１０”／ａｆ、
打ち込み電圧１５０１７で蓋形不純物としての？（リン
）をイオン注入し、９００℃、３０分の熱処理を行なっ
て不純物分布を均一にした後、！ムＱレーザを用いて波
長０．５３ａｍ、 ビーム径８５ｊ１１１のレーザ光
線の第２高調波によｆｉ、１．６ジエール／−のパワー
で薄膜２ａをアニールする。とのとき、レーず光−の照
射は、走査速度１００１１１ａ／ｓｅｅで先づＸ方向（
第２図（＆）で左右方向）に行ない、次いでこれと直角
方向のｙ方向（図で紙面の前後方向）に行なう。このよ
うな２方向のレーザ光照射を行なうと、最初のＸ方向の
照射で多結晶８１の結晶粒の成長が主に！方向に起こ）
、次のｙ方向の照射ではｙ方向への結晶粒の成長は殆ん
どない。例えば前記のレーザアニール条件でｆｌｙ方向
に成長した結晶粒の長さは約１０声鳳となり、ｙ方向に
成長した結晶粒の幅は約１μ鳳となる。このようなレー
ザ光照射１ ルは、結晶粒の成長と電気的−活
性化のために行なうものであ、？、１．６ジエール／−
以下のパワーでは活性化が不充分で所望の特性が得にく
い、なお、薄膜２＆に対するレーザ光照射は、チャンネ
ル領域になる部分だけでなくその両側のソース。
打ち込み電圧１５０１７で蓋形不純物としての？（リン
）をイオン注入し、９００℃、３０分の熱処理を行なっ
て不純物分布を均一にした後、！ムＱレーザを用いて波
長０．５３ａｍ、 ビーム径８５ｊ１１１のレーザ光
線の第２高調波によｆｉ、１．６ジエール／−のパワー
で薄膜２ａをアニールする。とのとき、レーず光−の照
射は、走査速度１００１１１ａ／ｓｅｅで先づＸ方向（
第２図（＆）で左右方向）に行ない、次いでこれと直角
方向のｙ方向（図で紙面の前後方向）に行なう。このよ
うな２方向のレーザ光照射を行なうと、最初のＸ方向の
照射で多結晶８１の結晶粒の成長が主に！方向に起こ）
、次のｙ方向の照射ではｙ方向への結晶粒の成長は殆ん
どない。例えば前記のレーザアニール条件でｆｌｙ方向
に成長した結晶粒の長さは約１０声鳳となり、ｙ方向に
成長した結晶粒の幅は約１μ鳳となる。このようなレー
ザ光照射１ ルは、結晶粒の成長と電気的−活
性化のために行なうものであ、？、１．６ジエール／−
以下のパワーでは活性化が不充分で所望の特性が得にく
い、なお、薄膜２＆に対するレーザ光照射は、チャンネ
ル領域になる部分だけでなくその両側のソース。
ドレイン領域となる部分にも行なわれる。
次にドライ酸素中で１１００℃、９０分加熱して熱酸化
させる仁とによシ、薄ｇｚａ上に厚さ１５００１０８１
０３のゲート酸化膜５を形成する。次いで、ホトリソグ
ラフィ技術とＯｒ４ガス系のプラズマエツチングによっ
て薄膜２＆とゲート酸化膜５を所定のバタンに加工する
。
させる仁とによシ、薄ｇｚａ上に厚さ１５００１０８１
０３のゲート酸化膜５を形成する。次いで、ホトリソグ
ラフィ技術とＯｒ４ガス系のプラズマエツチングによっ
て薄膜２＆とゲート酸化膜５を所定のバタンに加工する
。
その後、第２図Ｃｂ）に示すように、ゲート酸化膜５の
上に０．３＃ｍの厚さに多結晶８１を形成し、次いでこ
れにドーズ量３Ｘ１０”／ａ（、打ち込み電圧３０１マ
、でデ形不純物としてのＢ（ホウ素）をイオン注入し、
９００℃、１５分のアニールを行なってゲート電極６を
形成する。次いでその上にＯＶＤ法によってａｔｏ＝の
絶縁膜Ｔを堆積し、ホトリソグラフィとエツチングによ
シソース、ドレイン領域とト なる部分を開孔する。次に、薄膜２１にドーズ量２Ｘ１
０１・、４−２打ち込み電圧ｔｏｏ ｘｖで蓋形不純物
としての五ｓ（ヒ素）を高淡度にイオン注入し、９００
℃、３０分のアニールを行なってソース、ドレイン領域
となる不純物拡散層３，４を形成する。
上に０．３＃ｍの厚さに多結晶８１を形成し、次いでこ
れにドーズ量３Ｘ１０”／ａ（、打ち込み電圧３０１マ
、でデ形不純物としてのＢ（ホウ素）をイオン注入し、
９００℃、１５分のアニールを行なってゲート電極６を
形成する。次いでその上にＯＶＤ法によってａｔｏ＝の
絶縁膜Ｔを堆積し、ホトリソグラフィとエツチングによ
シソース、ドレイン領域とト なる部分を開孔する。次に、薄膜２１にドーズ量２Ｘ１
０１・、４−２打ち込み電圧ｔｏｏ ｘｖで蓋形不純物
としての五ｓ（ヒ素）を高淡度にイオン注入し、９００
℃、３０分のアニールを行なってソース、ドレイン領域
となる不純物拡散層３，４を形成する。
なお、薄膜２ａの不純物拡散層３と４の間はチャンネル
領域２となる。
領域２となる。
その後、第２図（０）に示すように、絶縁膜Ｔにホトリ
ングラフィとエツチングによシゲート電極６０部分に窓
あけを行なった後、ムｔ（アルミニウム）層を８０００
１の厚さに電子ビーム蒸着で形成する。
ングラフィとエツチングによシゲート電極６０部分に窓
あけを行なった後、ムｔ（アルミニウム）層を８０００
１の厚さに電子ビーム蒸着で形成する。
次いでムＬ層を所定のパタンに加工して電極８，９゜１
０を形成する。
０を形成する。
このようにして製造した埋込みチャンネル形薄膜トラン
ジスタは、ソース（またはドレイン）領域となる不純物
拡散層３とゲート電極６問およびゲート電＆６とドレイ
ン（またはソース）領域となる不純物拡散層４間に所定
長さのオフセット領域１１および１２がそれぞれ設けら
れるため、素子の耐圧が大幅に向上する。辷とで、オフ
セット領域の長さと耐圧との関係は、第３図の実線に示
すように１オフセツト長が１０Ｊ１１１程度から急激に
上昇した特性となる。なお、第３図に点線で示した特性
はチャンネル領域を通常の単結晶ａ１で構成したもので
ある。
ジスタは、ソース（またはドレイン）領域となる不純物
拡散層３とゲート電極６問およびゲート電＆６とドレイ
ン（またはソース）領域となる不純物拡散層４間に所定
長さのオフセット領域１１および１２がそれぞれ設けら
れるため、素子の耐圧が大幅に向上する。辷とで、オフ
セット領域の長さと耐圧との関係は、第３図の実線に示
すように１オフセツト長が１０Ｊ１１１程度から急激に
上昇した特性となる。なお、第３図に点線で示した特性
はチャンネル領域を通常の単結晶ａ１で構成したもので
ある。
また、チャンネル領域（薄Ｍ２＆）の製造工程で説明し
たように、多結晶ｓ１はＸ方向（ソースとドレインを結
ぶ方向）に細長い結晶粒の集合であシ、各結晶粒間には
粒界が存在する。そして、この粒界紘電界集中を防止す
る作用があるので、素子の耐圧をオフセット領域にもと
すく高耐圧に加えてさらに向上させ得る。また、結晶粒
内のキャリア移動度は単結晶８１の移動度と殆んど同じ
であシ、かつこの結晶粒が電流が流れる方向（Ｘ方■に
長いため、粒界による移動度の減少はある程度あるもの
の、単結晶ａ１に近いキャリア移動度を得ることができ
る。なお、前記実施例におけるチャンネル長（Ｘ方向の
長さ）は１０ｕｍ、チャ／ネル幅（ｙ方向の長さ）は１
００μ脇にそれぞれ形成されている。まえ、チャンネル
領域の多結晶８１とゲート酸化膜の８１０３の界面では
、レーザ光照射によシ結晶粒が成長するため、従来のよ
うに小さな結晶粒が多数存在することに起因するトラッ
プの数が減少し、これによって界面特性が大幅に向上す
る。
たように、多結晶ｓ１はＸ方向（ソースとドレインを結
ぶ方向）に細長い結晶粒の集合であシ、各結晶粒間には
粒界が存在する。そして、この粒界紘電界集中を防止す
る作用があるので、素子の耐圧をオフセット領域にもと
すく高耐圧に加えてさらに向上させ得る。また、結晶粒
内のキャリア移動度は単結晶８１の移動度と殆んど同じ
であシ、かつこの結晶粒が電流が流れる方向（Ｘ方■に
長いため、粒界による移動度の減少はある程度あるもの
の、単結晶ａ１に近いキャリア移動度を得ることができ
る。なお、前記実施例におけるチャンネル長（Ｘ方向の
長さ）は１０ｕｍ、チャ／ネル幅（ｙ方向の長さ）は１
００μ脇にそれぞれ形成されている。まえ、チャンネル
領域の多結晶８１とゲート酸化膜の８１０３の界面では
、レーザ光照射によシ結晶粒が成長するため、従来のよ
うに小さな結晶粒が多数存在することに起因するトラッ
プの数が減少し、これによって界面特性が大幅に向上す
る。
なお、実施例では、薄膜２＆は多結晶Ｓ１を堆積した後
レーザアニールしたが、アモルファス８１を堆積した後
レーザアニールをして粒径の増大した多結晶８１を作る
こともできる。また、アニールもレーザ光線によるほか
、電子ビーム照射、または電気炉による加熱により行な
うこともできる。
レーザアニールしたが、アモルファス８１を堆積した後
レーザアニールをして粒径の増大した多結晶８１を作る
こともできる。また、アニールもレーザ光線によるほか
、電子ビーム照射、または電気炉による加熱により行な
うこともできる。
次に、本発明による半導体装置の薄膜トランジスタをｘ
ｂ駆動回路に適用した実施例について、ｗＪ４図によシ
説明する。
ｂ駆動回路に適用した実施例について、ｗＪ４図によシ
説明する。
第４図において、第１図、第２図と同一部分は同一符号
を付しである。１３はＺｎｌＫＭｇなどを添加させた材
料を厚さ０．２〜０．３７ＩＩｌ、大きさ１００μ脇角
に形成した罵一層、１４は透明電極、１５は容量を形成
する８１０３からなる絶縁膜、１６は電極である。１一
層１３は電極８を延長した部分と透明電極１４の間に介
在され、また絶縁膜１５は電極９を延長した部分と電極
１６０間に介在される。ここで、１−発光を行なうため
に透明電極１４と電極１６の間に交流電圧が印加される
と、不純物拡散層３と４の間には１００マ以上の高電圧
が交流的に加えられる。しかるに、この埋込みチャンネ
ル形薄膜トランジスタは双方向オフセット構造を有する
ため、十分に高電圧に耐え特性の安定した！−駆動回路
が実現できる。
を付しである。１３はＺｎｌＫＭｇなどを添加させた材
料を厚さ０．２〜０．３７ＩＩｌ、大きさ１００μ脇角
に形成した罵一層、１４は透明電極、１５は容量を形成
する８１０３からなる絶縁膜、１６は電極である。１一
層１３は電極８を延長した部分と透明電極１４の間に介
在され、また絶縁膜１５は電極９を延長した部分と電極
１６０間に介在される。ここで、１−発光を行なうため
に透明電極１４と電極１６の間に交流電圧が印加される
と、不純物拡散層３と４の間には１００マ以上の高電圧
が交流的に加えられる。しかるに、この埋込みチャンネ
ル形薄膜トランジスタは双方向オフセット構造を有する
ため、十分に高電圧に耐え特性の安定した！−駆動回路
が実現できる。
本発明はこのよりなＸＸａ駆動回路のほか各種用途に適
用することが可能である。
用することが可能である。
以上述べたように、本発明によると、チャンネル領域の
両側の各不純物拡散層とゲート電極の間にそれぞれオフ
セット領域を設けたことによｐ高耐圧特性が得られ、ま
た、チャンネル領域にはアニールによシ粒径を増大させ
た多結晶８１を用いているためにキャリア移動度が大き
くなシ、かつチャンネル領埴土のゲート酸化膜は酸化に
よって容易に形成できその界面特性が良好になるために
相互コンダクタンスが高くなシ優れた素子特性が得られ
るなどの効果がある。
両側の各不純物拡散層とゲート電極の間にそれぞれオフ
セット領域を設けたことによｐ高耐圧特性が得られ、ま
た、チャンネル領域にはアニールによシ粒径を増大させ
た多結晶８１を用いているためにキャリア移動度が大き
くなシ、かつチャンネル領埴土のゲート酸化膜は酸化に
よって容易に形成できその界面特性が良好になるために
相互コンダクタンスが高くなシ優れた素子特性が得られ
るなどの効果がある。
さらに、製作工程において、通常の単結晶８１基板を用
いた素子形成技術が適用できるために、歩留シが高くな
シ、かつ再現性、均一性、信頼性も著しく向上する。
いた素子形成技術が適用できるために、歩留シが高くな
シ、かつ再現性、均一性、信頼性も著しく向上する。
第１図は本発明に係る半導体装置の一実施例を示す要部
断面図、第２図（＆）〜（０）はこの半導体装置を製造
する各工程における要部断面図、第３図はチャンネル畏
と耐圧の関係を示す図、第４図は本発明をｘＩＩ駆動回
路に適用した実施例の断面図である。 １・・・・絶縁性基板、２・・・・チャンネル領域、２
ａ−−・・薄膜、３，４・・・・不純物拡散層、５・・
・・ゲート酸化膜、Ｂ・・―・ゲート電極、Ｔ−ψ・・
絶縁膜、８，９，１０・・・ｔｋ、１１，１２・・・−
オフセット領域。 特許出願人 日本電信電話公社 代理人 山川政樹
断面図、第２図（＆）〜（０）はこの半導体装置を製造
する各工程における要部断面図、第３図はチャンネル畏
と耐圧の関係を示す図、第４図は本発明をｘＩＩ駆動回
路に適用した実施例の断面図である。 １・・・・絶縁性基板、２・・・・チャンネル領域、２
ａ−−・・薄膜、３，４・・・・不純物拡散層、５・・
・・ゲート酸化膜、Ｂ・・―・ゲート電極、Ｔ−ψ・・
絶縁膜、８，９，１０・・・ｔｋ、１１，１２・・・−
オフセット領域。 特許出願人 日本電信電話公社 代理人 山川政樹
Claims (1)
- 絶縁性基板上に設けられアニールによって粒径を増大さ
せ九多結晶ａｌｌからなる第１導電形のチャンネル領域
と、このチャンネル領域の両側にそれぞれ設けられた第
１導電形の第１．第２不純物拡散層と、前記チャンネル
領域上の所定部分にゲート酸化層を介して設けられ第２
導電形の不純物を拡散させた多結晶Ｂ１からなるゲート
電極とを備え、前記ゲート電極と前記第１．第２不純物
拡散層との間にそれぞれオフセット領域を設けた半導体
装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21503881A JPS58115864A (ja) | 1981-12-28 | 1981-12-28 | 半導体装置 |
| US06/454,008 US4528480A (en) | 1981-12-28 | 1982-12-28 | AC Drive type electroluminescent display device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21503881A JPS58115864A (ja) | 1981-12-28 | 1981-12-28 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58115864A true JPS58115864A (ja) | 1983-07-09 |
| JPH0334669B2 JPH0334669B2 (ja) | 1991-05-23 |
Family
ID=16665720
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21503881A Granted JPS58115864A (ja) | 1981-12-28 | 1981-12-28 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58115864A (ja) |
Cited By (28)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6066471A (ja) * | 1983-09-21 | 1985-04-16 | Seiko Epson Corp | 薄膜トランジスタの製造方法 |
| JPS60207384A (ja) * | 1984-03-12 | 1985-10-18 | ゼロツクス コーポレーシヨン | 高電圧トランジスタ |
| JPS60251667A (ja) * | 1984-05-28 | 1985-12-12 | Seiko Epson Corp | 薄膜トランジスタ− |
| JPS6461034A (en) * | 1987-09-01 | 1989-03-08 | Citizen Watch Co Ltd | Semiconductor integrated circuit device |
| JPH01102955A (ja) * | 1987-10-15 | 1989-04-20 | Nec Corp | Ｍｏｓ型半導体記憶回路装置 |
| JPH04154174A (ja) * | 1990-10-18 | 1992-05-27 | Fuji Xerox Co Ltd | 高耐圧薄膜トランジスタ |
| JPH04364074A (ja) * | 1991-06-11 | 1992-12-16 | Nec Corp | 絶縁ゲート電界効果トランジスタ |
| JPH0595116A (ja) * | 1991-10-01 | 1993-04-16 | Nec Corp | 半導体装置及びその製造方法 |
| US5208476A (en) * | 1990-06-08 | 1993-05-04 | Seiko Epson Corporation | Low leakage current offset-gate thin film transistor structure |
| US5289030A (en) * | 1991-03-06 | 1994-02-22 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device with oxide layer |
| US5561075A (en) * | 1991-05-08 | 1996-10-01 | Seiko Epson Corporation | Method of manufacturing an active matrix panel |
| US5568288A (en) * | 1991-03-26 | 1996-10-22 | Semiconductor Energy Laboratory Co., Ltd. | Method for forming thin film transistors with anodic oxide on sides of gate line |
| US5572047A (en) * | 1990-12-10 | 1996-11-05 | Semiconductor Energy Laboratory Co., Ltd. | Electro-Optic device having pairs of complementary transistors |
| US5736750A (en) * | 1993-01-18 | 1998-04-07 | Semiconductor Energy Laboratory Co., Ltd. | MIS semiconductor device and method of fabricating the same |
| US5913112A (en) * | 1991-03-06 | 1999-06-15 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing an insulated gate field effect semiconductor device having an offset region and/or lightly doped region |
| US5917225A (en) * | 1992-03-05 | 1999-06-29 | Semiconductor Energy Laboratory Co., Ltd. | Insulated gate field effect transistor having specific dielectric structures |
| US5956105A (en) * | 1991-06-14 | 1999-09-21 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device and method of driving the same |
| USRE36314E (en) * | 1991-03-06 | 1999-09-28 | Semiconductor Energy Laboratory Co., Ltd. | Insulated gate field effect semiconductor devices having a LDD region and an anodic oxide film of a gate electrode |
| US6013928A (en) * | 1991-08-23 | 2000-01-11 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having interlayer insulating film and method for forming the same |
| US6028333A (en) * | 1991-02-16 | 2000-02-22 | Semiconductor Energy Laboratory Co., Ltd. | Electric device, matrix device, electro-optical display device, and semiconductor memory having thin-film transistors |
| US6147375A (en) * | 1992-02-05 | 2000-11-14 | Semiconductor Energy Laboratory Co., Ltd. | Active matrix display device |
| US6236064B1 (en) * | 1991-03-15 | 2001-05-22 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device |
| US6624450B1 (en) * | 1992-03-27 | 2003-09-23 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for forming the same |
| US6713783B1 (en) | 1991-03-15 | 2004-03-30 | Semiconductor Energy Laboratory Co., Ltd. | Compensating electro-optical device including thin film transistors |
| US6778231B1 (en) | 1991-06-14 | 2004-08-17 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical display device |
| KR100484624B1 (ko) * | 2002-12-12 | 2005-04-22 | 주식회사 캄코 | 직부식 커넥터가 장착된 콘덴서용 쿨링팬 모터 |
| EP1533838A2 (en) * | 2003-11-24 | 2005-05-25 | Samsung SDI Co., Ltd. | Method for manufacturing transistor and image display device using the same |
| US6975296B1 (en) | 1991-06-14 | 2005-12-13 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device and method of driving the same |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4675785B2 (ja) * | 2006-01-17 | 2011-04-27 | 東芝モバイルディスプレイ株式会社 | カラーフィルタ基板、液晶表示パネルおよびカラーフィルタ基板の製造方法 |
-
1981
- 1981-12-28 JP JP21503881A patent/JPS58115864A/ja active Granted
Cited By (52)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6066471A (ja) * | 1983-09-21 | 1985-04-16 | Seiko Epson Corp | 薄膜トランジスタの製造方法 |
| JPH0558584B2 (ja) * | 1984-03-12 | 1993-08-26 | Xerox Corp | |
| JPS60207384A (ja) * | 1984-03-12 | 1985-10-18 | ゼロツクス コーポレーシヨン | 高電圧トランジスタ |
| JPS60251667A (ja) * | 1984-05-28 | 1985-12-12 | Seiko Epson Corp | 薄膜トランジスタ− |
| JPS6461034A (en) * | 1987-09-01 | 1989-03-08 | Citizen Watch Co Ltd | Semiconductor integrated circuit device |
| JPH01102955A (ja) * | 1987-10-15 | 1989-04-20 | Nec Corp | Ｍｏｓ型半導体記憶回路装置 |
| JPH0714009B2 (ja) * | 1987-10-15 | 1995-02-15 | 日本電気株式会社 | Ｍｏｓ型半導体記憶回路装置 |
| US5208476A (en) * | 1990-06-08 | 1993-05-04 | Seiko Epson Corporation | Low leakage current offset-gate thin film transistor structure |
| US5482870A (en) * | 1990-06-08 | 1996-01-09 | Seiko Epson Corporation | Methods for manufacturing low leakage current offset-gate thin film transistor |
| JPH04154174A (ja) * | 1990-10-18 | 1992-05-27 | Fuji Xerox Co Ltd | 高耐圧薄膜トランジスタ |
| US5572047A (en) * | 1990-12-10 | 1996-11-05 | Semiconductor Energy Laboratory Co., Ltd. | Electro-Optic device having pairs of complementary transistors |
| US6028333A (en) * | 1991-02-16 | 2000-02-22 | Semiconductor Energy Laboratory Co., Ltd. | Electric device, matrix device, electro-optical display device, and semiconductor memory having thin-film transistors |
| US5913112A (en) * | 1991-03-06 | 1999-06-15 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing an insulated gate field effect semiconductor device having an offset region and/or lightly doped region |
| US5289030A (en) * | 1991-03-06 | 1994-02-22 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device with oxide layer |
| US5474945A (en) * | 1991-03-06 | 1995-12-12 | Semiconductor Energy Laboratory Co., Ltd. | Method for forming semiconductor device comprising metal oxide |
| USRE36314E (en) * | 1991-03-06 | 1999-09-28 | Semiconductor Energy Laboratory Co., Ltd. | Insulated gate field effect semiconductor devices having a LDD region and an anodic oxide film of a gate electrode |
| US6236064B1 (en) * | 1991-03-15 | 2001-05-22 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device |
| US6713783B1 (en) | 1991-03-15 | 2004-03-30 | Semiconductor Energy Laboratory Co., Ltd. | Compensating electro-optical device including thin film transistors |
| US5963278A (en) * | 1991-03-26 | 1999-10-05 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device and method for driving the same |
| US5933205A (en) * | 1991-03-26 | 1999-08-03 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device and method for driving the same |
| US5568288A (en) * | 1991-03-26 | 1996-10-22 | Semiconductor Energy Laboratory Co., Ltd. | Method for forming thin film transistors with anodic oxide on sides of gate line |
| US6136625A (en) * | 1991-05-08 | 2000-10-24 | Seiko Epson Corporation | Method of manufacturing an active matrix panel |
| US5583366A (en) * | 1991-05-08 | 1996-12-10 | Seiko Epson Corporation | Active matrix panel |
| US5814539A (en) * | 1991-05-08 | 1998-09-29 | Seiko Epson Corporation | Method of manufacturing an active matrix panel |
| US5561075A (en) * | 1991-05-08 | 1996-10-01 | Seiko Epson Corporation | Method of manufacturing an active matrix panel |
| JPH04364074A (ja) * | 1991-06-11 | 1992-12-16 | Nec Corp | 絶縁ゲート電界効果トランジスタ |
| US7928946B2 (en) | 1991-06-14 | 2011-04-19 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device and method of driving the same |
| US6975296B1 (en) | 1991-06-14 | 2005-12-13 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device and method of driving the same |
| US6778231B1 (en) | 1991-06-14 | 2004-08-17 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical display device |
| US5956105A (en) * | 1991-06-14 | 1999-09-21 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device and method of driving the same |
| US6013928A (en) * | 1991-08-23 | 2000-01-11 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having interlayer insulating film and method for forming the same |
| US6331723B1 (en) | 1991-08-26 | 2001-12-18 | Semiconductor Energy Laboratory Co., Ltd. | Active matrix display device having at least two transistors having LDD region in one pixel |
| US7821011B2 (en) | 1991-08-26 | 2010-10-26 | Semiconductor Energy Laboratory Co., Ltd. | Insulated gate field effect semiconductor devices and method of manufacturing the same |
| US7456427B2 (en) | 1991-08-26 | 2008-11-25 | Semiconductor Energy Laboratory Co., Ltd. | Insulated gate field effect semiconductor devices and method of manufacturing the same |
| US6803600B2 (en) | 1991-08-26 | 2004-10-12 | Semiconductor Energy Laboratory Co., Ltd. | Insulated gate field effect semiconductor devices and method of manufacturing the same |
| JPH0595116A (ja) * | 1991-10-01 | 1993-04-16 | Nec Corp | 半導体装置及びその製造方法 |
| US6147375A (en) * | 1992-02-05 | 2000-11-14 | Semiconductor Energy Laboratory Co., Ltd. | Active matrix display device |
| US6476447B1 (en) | 1992-02-05 | 2002-11-05 | Semiconductor Energy Laboratory Co., Ltd. | Active matrix display device including a transistor |
| US5917225A (en) * | 1992-03-05 | 1999-06-29 | Semiconductor Energy Laboratory Co., Ltd. | Insulated gate field effect transistor having specific dielectric structures |
| US6624450B1 (en) * | 1992-03-27 | 2003-09-23 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for forming the same |
| US7351624B2 (en) | 1993-01-18 | 2008-04-01 | Semiconductor Energy Laboratory Co., Ltd. | MIS semiconductor device and method of fabricating the same |
| US5736750A (en) * | 1993-01-18 | 1998-04-07 | Semiconductor Energy Laboratory Co., Ltd. | MIS semiconductor device and method of fabricating the same |
| US6984551B2 (en) | 1993-01-18 | 2006-01-10 | Semiconductor Energy Laboratory Co., Ltd. | MIS semiconductor device and method of fabricating the same |
| US6114728A (en) * | 1993-01-18 | 2000-09-05 | Semiconductor Energy Laboratory Co., Ltd. | MIS semiconductor device having a tapered top gate and a capacitor with metal oxide dielectric material |
| US6417543B1 (en) | 1993-01-18 | 2002-07-09 | Semiconductor Energy Laboratory Co., Ltd. | MIS semiconductor device with sloped gate, source, and drain regions |
| US5891766A (en) * | 1993-01-18 | 1999-04-06 | Semiconductor Energy Laboratory Co., Ltd. | MIS semiconductor device and method of fabricating the same |
| KR100484624B1 (ko) * | 2002-12-12 | 2005-04-22 | 주식회사 캄코 | 직부식 커넥터가 장착된 콘덴서용 쿨링팬 모터 |
| EP1533838A2 (en) * | 2003-11-24 | 2005-05-25 | Samsung SDI Co., Ltd. | Method for manufacturing transistor and image display device using the same |
| EP1533838A3 (en) * | 2003-11-24 | 2005-08-03 | Samsung SDI Co., Ltd. | Method for manufacturing transistor and image display device using the same |
| US7199406B2 (en) | 2003-11-24 | 2007-04-03 | Samsung Sdi Co., Ltd. | Method for manufacturing transistor and image display device using the same |
| US7615803B2 (en) | 2003-11-24 | 2009-11-10 | Samsung Mobile Display Co., Ltd. | Method for manufacturing transistor and image display device using the same |
| US7951658B2 (en) | 2003-11-24 | 2011-05-31 | Samsung Mobile Display Co., Ltd. | Method for manufacturing diode-connected transistor and image display device using the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0334669B2 (ja) | 1991-05-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS58115864A (ja) | 半導体装置 | |
| JPS6246989B2 (ja) | ||
| JP3137797B2 (ja) | 薄膜トランジスタおよびその作製方法 | |
| JP2734587B2 (ja) | 薄膜トランジスタの製造方法 | |
| JPS6042626B2 (ja) | 半導体装置の製造方法 | |
| JPH113860A (ja) | 薄膜トランジスタの製造方法 | |
| JPS60154549A (ja) | 半導体装置の製造方法 | |
| JPS6133253B2 (ja) | ||
| JP2916524B2 (ja) | 薄膜半導体装置 | |
| JPS61187274A (ja) | 薄膜トランジスタの製造方法 | |
| JPS6360549B2 (ja) | ||
| JPS62104021A (ja) | シリコン半導体層の形成方法 | |
| JPS61105870A (ja) | 薄膜トランジスタの製造方法 | |
| JPH04120738A (ja) | 薄膜トランジスタ作製方法 | |
| JPS5856467A (ja) | 半導体装置の製造方法 | |
| JPH0467336B2 (ja) | ||
| JPH04250617A (ja) | 半導体における不純物のドーピング方法および半導体装置の製造方法 | |
| JPH0231468A (ja) | 浮遊ゲート型半導体記憶装置の製造方法 | |
| JP2645663B2 (ja) | 薄膜半導体装置とその製造方法 | |
| JPH04307741A (ja) | 半導体装置の製造方法 | |
| JPH01214110A (ja) | 半導体装置の製造方法 | |
| JPH0536911A (ja) | ３次元回路素子およびその製造方法 | |
| KR100243915B1 (ko) | 박막트랜지스터의 제조방법 | |
| JPH02208942A (ja) | 薄膜トランジスタの製造方法 | |
| JPS59198765A (ja) | 絶縁ゲ−ト型電界効果トランジスタ |