JPH04364074A - 絶縁ゲート電界効果トランジスタ - Google Patents
絶縁ゲート電界効果トランジスタInfo
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- JPH04364074A JPH04364074A JP13811191A JP13811191A JPH04364074A JP H04364074 A JPH04364074 A JP H04364074A JP 13811191 A JP13811191 A JP 13811191A JP 13811191 A JP13811191 A JP 13811191A JP H04364074 A JPH04364074 A JP H04364074A
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Landscapes
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は絶縁ゲート電界効果トラ
ンジスタに関し、特に薄膜ＭＯＳトランジスタに関する
。
ンジスタに関し、特に薄膜ＭＯＳトランジスタに関する
。
【０００２】
【従来の技術】従来の多結晶シリコンを使用した上部ゲ
ート型の薄膜ＭＯＳトランジスタの構造を図６に示す。 シリンコ基板６０１上に二酸化シリコン膜６０２を形成
し、更に多結晶シリコン薄膜６０３を堆積する。多結晶
シリコン薄膜６０３の結晶性、特に平均粒径は形成され
るトランジスタの特性に強い影響を与えることから、非
晶質シリコンをまず堆積し、６００℃程度の温度で長時
間熱処理を行い粒径増大を図ることが多い。その後、ホ
トリソグラフィオー技術とイオンエッチング技術を用い
、多結晶シリコン薄膜６０３をパターニングした後、表
面にゲート酸化膜６０４を形成する。ゲート酸化膜の形
成は、多結晶シリコン薄膜６０３の表面を熱酸化する場
合と化学堆積法でシリコン酸化膜を堆積する場合がある
。その後、多結晶シリコンを全面に堆積し、拡散法ある
いはイオン注入法でリンなどを高濃度に多結晶シリコン
中にドープした後、ホトリソグラフィー技術とイオンエ
ッチング技術を用いパターニングし、多結晶シリコンゲ
ート電極６０５を形成する。ヒ素やリン（Ｎ型トランジ
スタの場合）あるいはボロンやＢＦ２ （Ｐ型トランジ
スタの場合）のイオン注入によりドレイン領域６０６と
ソース領域６０７を形成すると多結晶シリコン薄膜ＭＯ
Ｓトランジスタの基本構造が形成される。図６の構造は
導電部である多結晶シリコン薄膜の上にゲート電極が有
ることから、上部ゲート型と呼ばれる。ドレイン端での
電界集中がトランジスタ特性の悪化、特に漏れ電流を増
加させる原因になる。それを避けるため、ゲート端付近
に不純物が注入されないオフセット領域６０８を設ける
方法が用いられている。その後、層間膜６０９を堆積し
、コンタクトホール６１０を形成し、配線金属を堆積し
ドレイン電極６１１ｄ、ソース電極６１１Ｓを形成する
。
ート型の薄膜ＭＯＳトランジスタの構造を図６に示す。 シリンコ基板６０１上に二酸化シリコン膜６０２を形成
し、更に多結晶シリコン薄膜６０３を堆積する。多結晶
シリコン薄膜６０３の結晶性、特に平均粒径は形成され
るトランジスタの特性に強い影響を与えることから、非
晶質シリコンをまず堆積し、６００℃程度の温度で長時
間熱処理を行い粒径増大を図ることが多い。その後、ホ
トリソグラフィオー技術とイオンエッチング技術を用い
、多結晶シリコン薄膜６０３をパターニングした後、表
面にゲート酸化膜６０４を形成する。ゲート酸化膜の形
成は、多結晶シリコン薄膜６０３の表面を熱酸化する場
合と化学堆積法でシリコン酸化膜を堆積する場合がある
。その後、多結晶シリコンを全面に堆積し、拡散法ある
いはイオン注入法でリンなどを高濃度に多結晶シリコン
中にドープした後、ホトリソグラフィー技術とイオンエ
ッチング技術を用いパターニングし、多結晶シリコンゲ
ート電極６０５を形成する。ヒ素やリン（Ｎ型トランジ
スタの場合）あるいはボロンやＢＦ２ （Ｐ型トランジ
スタの場合）のイオン注入によりドレイン領域６０６と
ソース領域６０７を形成すると多結晶シリコン薄膜ＭＯ
Ｓトランジスタの基本構造が形成される。図６の構造は
導電部である多結晶シリコン薄膜の上にゲート電極が有
ることから、上部ゲート型と呼ばれる。ドレイン端での
電界集中がトランジスタ特性の悪化、特に漏れ電流を増
加させる原因になる。それを避けるため、ゲート端付近
に不純物が注入されないオフセット領域６０８を設ける
方法が用いられている。その後、層間膜６０９を堆積し
、コンタクトホール６１０を形成し、配線金属を堆積し
ドレイン電極６１１ｄ、ソース電極６１１Ｓを形成する
。
【０００３】図７に下部ゲート型の薄膜ＭＯＳトラジス
タの構造を示す。
タの構造を示す。
【０００４】上部ゲート型の場合と同様に、シリコン基
板７０１上に二酸化シリコン膜７０２を形成したのち、
多結晶シリコンゲート電極７０５の形成を行い、ゲート
酸化膜７０４を形成し、その後でチャンネル部分に多結
晶シリコン薄膜７０３の形成を行うと図７のような構造
ができる。図６に対し、図７ではチャンネル部分である
多結晶シリコン薄膜の下にゲート電極が有ることから下
部ゲート型と呼ばれる。下部ゲート型の場合、ドレイン
領域７０６とソース領域７０７は、レジスト膜をマスク
にした高濃度イオン注入によって形成するが、その際ド
レイン側の不純物の注入領域をゲート端から離すことに
よって、上部ゲート型と同様、オフセット領域７０８を
設けることが行われている。
板７０１上に二酸化シリコン膜７０２を形成したのち、
多結晶シリコンゲート電極７０５の形成を行い、ゲート
酸化膜７０４を形成し、その後でチャンネル部分に多結
晶シリコン薄膜７０３の形成を行うと図７のような構造
ができる。図６に対し、図７ではチャンネル部分である
多結晶シリコン薄膜の下にゲート電極が有ることから下
部ゲート型と呼ばれる。下部ゲート型の場合、ドレイン
領域７０６とソース領域７０７は、レジスト膜をマスク
にした高濃度イオン注入によって形成するが、その際ド
レイン側の不純物の注入領域をゲート端から離すことに
よって、上部ゲート型と同様、オフセット領域７０８を
設けることが行われている。
【０００５】
【発明が解決しようとする課題】多結晶シリコン薄膜Ｍ
ＯＳトランジスタは、導電部が多結晶シリコンであるこ
とから単結晶と特性が較べると特性が劣る。特性が劣る
第１の原因は多結晶シリコン薄膜中の粒界であるといわ
れていて、大粒径化は粒界の密度を減らす点で有効であ
る。しかし、大粒径化を図ってもゲート端の電界集中部
に欠陥があると漏れ電流増加の原因になる。この漏れ電
流を避ける方法として従来例で述べたようなドレイン側
の不純物の注入領域をゲート端から離す（オフセット領
域を設ける）構造が有効であるが、オン電流が減ったり
、あるいはサブスレッシュホールド特性が悪化するなど
の欠点があった。
ＯＳトランジスタは、導電部が多結晶シリコンであるこ
とから単結晶と特性が較べると特性が劣る。特性が劣る
第１の原因は多結晶シリコン薄膜中の粒界であるといわ
れていて、大粒径化は粒界の密度を減らす点で有効であ
る。しかし、大粒径化を図ってもゲート端の電界集中部
に欠陥があると漏れ電流増加の原因になる。この漏れ電
流を避ける方法として従来例で述べたようなドレイン側
の不純物の注入領域をゲート端から離す（オフセット領
域を設ける）構造が有効であるが、オン電流が減ったり
、あるいはサブスレッシュホールド特性が悪化するなど
の欠点があった。
【０００６】
【課題を解決するための手段】本発明の絶縁ゲート電界
効果トランジスタは、ゲート端部のチャンネル領域が絶
縁膜を介して導電膜に接し、その導電膜がドレイン領域
と電気的に接続しているかあるいはドレイン領域とほぼ
同電位になっているというものである。
効果トランジスタは、ゲート端部のチャンネル領域が絶
縁膜を介して導電膜に接し、その導電膜がドレイン領域
と電気的に接続しているかあるいはドレイン領域とほぼ
同電位になっているというものである。
【０００７】
【作用】ゲート端部にオフセット領域を設けるか、ある
いは低不純物濃度の領域を設けた上で、その領域に絶縁
膜を介してドレインと同じ極性の電圧が加えられる構造
になっている。このような構造だと、ゲートに電圧（Ｎ
型トランジスタでは正、Ｐ型トランジスタでは負の電圧
）が加わるとオフセット領域がオンしやすい状態であり
、同じゲート電圧でのオン電流が増加する。一方、ゲー
トが０ボトルでは接合端での電界が緩和され、オフ電流
が減少するという効果が得られる。
いは低不純物濃度の領域を設けた上で、その領域に絶縁
膜を介してドレインと同じ極性の電圧が加えられる構造
になっている。このような構造だと、ゲートに電圧（Ｎ
型トランジスタでは正、Ｐ型トランジスタでは負の電圧
）が加わるとオフセット領域がオンしやすい状態であり
、同じゲート電圧でのオン電流が増加する。一方、ゲー
トが０ボトルでは接合端での電界が緩和され、オフ電流
が減少するという効果が得られる。
【０００８】
【実施例】図１は本発明の第１の実施例を示す断面図で
ある。
ある。
【０００９】次に、この実施例についてその製造工程に
沿って説明する。
沿って説明する。
【００１０】シリコン基板１０１上に形成された二酸化
シリコン膜１０２の上に約５０ｎｍの多結晶シリコン薄
膜１０３を形成する。すなわち、非晶質シリコン膜を堆
積した後、６００℃、１０時間の熱処理によって多結晶
化する。ホトリソグラフィー技術とイオンエッチング技
術を用い多結晶シリコン薄膜１０３をアイランド化した
後、例えば厚さ５０ｎｍのゲート酸化膜１０４を形成し
、その上に多結晶シリコンゲート電極１０５を形成する
。レジスト膜をマスクとしてＢＦ２ のイオン注入を行
い、ドレイン領域１０６とソース領域１０７を形成する
が、その際、多結晶シリコンゲート電極１０５とドレイ
ン領域１０６との間には、ＢＦ２ が注入されないオフ
セット領域１０８を設ける。もちろんオフセット領域１
０８には低濃度に不純物（この場合はＰ型不純物）を注
入する場合もある。約１００ｎｍの層間膜１０９を堆積
し、コンタクトホール１１０を形成した後配線金属を堆
積し、パターニングしてドレイン電極１１１ｄ，ソース
電極１１１ｓを形成する。その際、ドレイン領域１０６
と接続している配線金属（ドレイン電極１１１ｄ）がオ
フセット領域１０８を被覆するようにすることによりド
レイン電圧ＶＤ ＝−５ボルトの下で、ゲート電圧ＶＧ
＝−５ボルトでのオン電流が約５０％増加し、ゲート
電圧ＶＧ ＝０ボルトでのオフ電流は１／１０近くまで
低減された。
シリコン膜１０２の上に約５０ｎｍの多結晶シリコン薄
膜１０３を形成する。すなわち、非晶質シリコン膜を堆
積した後、６００℃、１０時間の熱処理によって多結晶
化する。ホトリソグラフィー技術とイオンエッチング技
術を用い多結晶シリコン薄膜１０３をアイランド化した
後、例えば厚さ５０ｎｍのゲート酸化膜１０４を形成し
、その上に多結晶シリコンゲート電極１０５を形成する
。レジスト膜をマスクとしてＢＦ２ のイオン注入を行
い、ドレイン領域１０６とソース領域１０７を形成する
が、その際、多結晶シリコンゲート電極１０５とドレイ
ン領域１０６との間には、ＢＦ２ が注入されないオフ
セット領域１０８を設ける。もちろんオフセット領域１
０８には低濃度に不純物（この場合はＰ型不純物）を注
入する場合もある。約１００ｎｍの層間膜１０９を堆積
し、コンタクトホール１１０を形成した後配線金属を堆
積し、パターニングしてドレイン電極１１１ｄ，ソース
電極１１１ｓを形成する。その際、ドレイン領域１０６
と接続している配線金属（ドレイン電極１１１ｄ）がオ
フセット領域１０８を被覆するようにすることによりド
レイン電圧ＶＤ ＝−５ボルトの下で、ゲート電圧ＶＧ
＝−５ボルトでのオン電流が約５０％増加し、ゲート
電圧ＶＧ ＝０ボルトでのオフ電流は１／１０近くまで
低減された。
【００１１】図２は本発明の第２の実施例を示す断面図
である。
である。
【００１２】これは下部ゲートの例であるが、第１の実
施例と同様、ドレイン領域２０６と多結晶シリコンゲー
ト電極２０５との間にＢＦ２ が注入されないオフセッ
ト領域１０８を設け、例えば厚さ１００ｎｍの層間膜２
０９を介して配線金属（ドレイン電極２１１ｄ）がオフ
セット領域２０８を被覆している。下部ゲートの場合、
配線金属が下部ゲートの上にかかっている領域が増える
と、ゲート端での電界集中が起きたり、ゲート長Ｌを大
きめにする必要があるなどの問題が生じやすくなるので
、多結晶シリコンゲート電極２０５と配線金属（２１１
ｄ）が重ならないように注意する必要がある。
施例と同様、ドレイン領域２０６と多結晶シリコンゲー
ト電極２０５との間にＢＦ２ が注入されないオフセッ
ト領域１０８を設け、例えば厚さ１００ｎｍの層間膜２
０９を介して配線金属（ドレイン電極２１１ｄ）がオフ
セット領域２０８を被覆している。下部ゲートの場合、
配線金属が下部ゲートの上にかかっている領域が増える
と、ゲート端での電界集中が起きたり、ゲート長Ｌを大
きめにする必要があるなどの問題が生じやすくなるので
、多結晶シリコンゲート電極２０５と配線金属（２１１
ｄ）が重ならないように注意する必要がある。
【００１３】図３は本発明の第３の実施例を示す断面図
である。
である。
【００１４】この実施例は下部ゲート型であるが、二酸
化シリコン膜３０２の上に導電膜３１２（たとえば不純
物をドープした多結晶シリコン膜）を形成し、更に、例
えば厚さ１００ｎｍの二酸化シリコン膜３１３を形成し
た後に従来例（図７）のトランジスタを形成するが、ゲ
ート酸化膜３０４形成後に、所定箇所にコンタクトホー
ル３１４を形成したのち非晶質シリコン膜を堆積し、熱
処理により多結晶シリコン薄膜３０３にっ変換する。ド
レイン領域３０６に接続された導電膜３１２による電界
がオフセット領域３０８に加わり、オン電流の増加とオ
フ電流の低減に有効となる。
化シリコン膜３０２の上に導電膜３１２（たとえば不純
物をドープした多結晶シリコン膜）を形成し、更に、例
えば厚さ１００ｎｍの二酸化シリコン膜３１３を形成し
た後に従来例（図７）のトランジスタを形成するが、ゲ
ート酸化膜３０４形成後に、所定箇所にコンタクトホー
ル３１４を形成したのち非晶質シリコン膜を堆積し、熱
処理により多結晶シリコン薄膜３０３にっ変換する。ド
レイン領域３０６に接続された導電膜３１２による電界
がオフセット領域３０８に加わり、オン電流の増加とオ
フ電流の低減に有効となる。
【００１５】図４は本発明の第４の実施例を示す断面図
である。
である。
【００１６】これも下部ゲート型であるが、ドレイン領
域４０６およびソース領域４０７の下には導電膜４１５
と４１６が形成されている。導電膜４１５，４１６を多
結晶シリコン膜で形成する場合、ドレイン領域と同じ導
電型にする必要があるが、トランジスタの型（Ｐ型かＮ
型か）やドープしておくべき不純物の型によっては、多
結晶シリコンゲート電極４０５と同時に形成することも
可能である。この実施例では、多結晶シリコン薄膜４０
３が導電膜４１５側面部にゲート酸化膜４０４を介して
接している部分にオフセット領域４０８が設けられてい
る。ドレイン領域４０６とほぼ同じ電位による電界がゲ
ート酸化膜４０４を介してオフセット領域４０８に加わ
る構造になっている。従来、チャンネルの膜厚が薄くな
ることによるソース／ドレイン領域の層抵抗増加やコン
タクト形成時でのシリコン層の打ち抜きを防止する目的
でソース／ドレイン領域下部に導電膜（多くは多結晶シ
リコン）を敷くことが試みられており、従って図４の構
造はそのような従来例とほとんどプロセス変更を必要と
しないと考えることができる。
域４０６およびソース領域４０７の下には導電膜４１５
と４１６が形成されている。導電膜４１５，４１６を多
結晶シリコン膜で形成する場合、ドレイン領域と同じ導
電型にする必要があるが、トランジスタの型（Ｐ型かＮ
型か）やドープしておくべき不純物の型によっては、多
結晶シリコンゲート電極４０５と同時に形成することも
可能である。この実施例では、多結晶シリコン薄膜４０
３が導電膜４１５側面部にゲート酸化膜４０４を介して
接している部分にオフセット領域４０８が設けられてい
る。ドレイン領域４０６とほぼ同じ電位による電界がゲ
ート酸化膜４０４を介してオフセット領域４０８に加わ
る構造になっている。従来、チャンネルの膜厚が薄くな
ることによるソース／ドレイン領域の層抵抗増加やコン
タクト形成時でのシリコン層の打ち抜きを防止する目的
でソース／ドレイン領域下部に導電膜（多くは多結晶シ
リコン）を敷くことが試みられており、従って図４の構
造はそのような従来例とほとんどプロセス変更を必要と
しないと考えることができる。
【００１７】図５は本発明の第５の実施例を示す断面図
である。
である。
【００１８】この実施例は、第４の実施例の上部ゲート
構造バージョンである。導電膜５１５による電界は絶縁
膜５１７を介してオフセット領域５０８に加わっている
。導電性膜５１５と５１６のパターンを形成したあと絶
縁膜５１７を堆積し、平坦化することで絶縁膜５１７の
表面が平坦な図５の構造を作ることができる。導電膜５
１５と５１６の形成時あるいは直後に不純物をドープし
ておく（多結晶シリコンなどの場合）のではなく、ゲー
ト電極５０５を形成したあと導電膜５１５と５１６にヒ
素やリン（Ｎ型の場合）あるいはボロンやＢＦ２ （Ｐ
型の場合）をイオン注入し、そこからの拡散によってソ
ース領域５０７，ドレイン領域５０６を形成することも
可能である。その場合、イオン注入深さにすることによ
って自己整合的に（ホトリソグラフィー工程無しに）オ
フセット領域５０８に低濃度に不純物をドープすること
も可能である。以上、導電膜がドレイン領域に接続され
ている例をあげたが、導電膜はドレイン領域とほぼ同電
位になっていればよい。
構造バージョンである。導電膜５１５による電界は絶縁
膜５１７を介してオフセット領域５０８に加わっている
。導電性膜５１５と５１６のパターンを形成したあと絶
縁膜５１７を堆積し、平坦化することで絶縁膜５１７の
表面が平坦な図５の構造を作ることができる。導電膜５
１５と５１６の形成時あるいは直後に不純物をドープし
ておく（多結晶シリコンなどの場合）のではなく、ゲー
ト電極５０５を形成したあと導電膜５１５と５１６にヒ
素やリン（Ｎ型の場合）あるいはボロンやＢＦ２ （Ｐ
型の場合）をイオン注入し、そこからの拡散によってソ
ース領域５０７，ドレイン領域５０６を形成することも
可能である。その場合、イオン注入深さにすることによ
って自己整合的に（ホトリソグラフィー工程無しに）オ
フセット領域５０８に低濃度に不純物をドープすること
も可能である。以上、導電膜がドレイン領域に接続され
ている例をあげたが、導電膜はドレイン領域とほぼ同電
位になっていればよい。
【００１９】
【発明の効果】以上述べたように本発明は、ゲート端部
のチャンネル領域が絶縁膜を介して導電膜に接し、その
導電膜がドレイン領域と電気的に接続しているかあるい
はドレイン領域とほぼ同電位になっている構造を有して
いるので、従来の構造に較ベオン電流が約５０％増加し
オフ電流は１／１０近くまで低減することができる。特
にオフ電流が１／１０に改善されたというのはオフセッ
ト構造を用いた場合との比較、すなわちゲート端での電
界集中による漏れ電流増加がない場合との比較であり、
オフセット構造でない場合との比較でいえば１／１００
近い改善になる。
のチャンネル領域が絶縁膜を介して導電膜に接し、その
導電膜がドレイン領域と電気的に接続しているかあるい
はドレイン領域とほぼ同電位になっている構造を有して
いるので、従来の構造に較ベオン電流が約５０％増加し
オフ電流は１／１０近くまで低減することができる。特
にオフ電流が１／１０に改善されたというのはオフセッ
ト構造を用いた場合との比較、すなわちゲート端での電
界集中による漏れ電流増加がない場合との比較であり、
オフセット構造でない場合との比較でいえば１／１００
近い改善になる。
【図１】本発明の第１の実施例を示す断面図である。
【図２】本発明の第２の実施例を示す断面図である。
【図３】本発明の第３の実施例を示す断面図である。
【図４】本発明の第４の実施例を示す断面図である。
【図５】本発明の第５の実施例を示す断面図である。
【図６】従来の上部ゲート型薄膜ＭＯＳトランジスタを
示す断面図である。
示す断面図である。
【図７】従来の下部ゲート型薄膜ＭＯＳトランジスタを
示す断面図である。
示す断面図である。
１０１〜７０１ シリコン基板
１０２〜７０２ 二酸化シリコン膜１０３〜７０
３ 多結晶シリコン薄膜１０４〜７０４
ゲート酸化膜 １０５〜７０５ 多結晶シリコンゲート電極１０
６〜７０６ ドレイン領域 ２０７〜７０７ ソース領域 １０８〜７０８ オフセット領域１０９〜７０９
層間膜 １１０〜７１０ コンタクトホール１１１ｄ〜７
１１ｄ ドレイン電極１１１ｓ〜７１１ｓ
ソース電極（導電膜）３１２ 導電膜 ３１３ 絶縁膜 ３１４ コンタクトホール ４１５ 導電膜 ４１６ 導電膜 ５１７ 絶縁膜
３ 多結晶シリコン薄膜１０４〜７０４
ゲート酸化膜 １０５〜７０５ 多結晶シリコンゲート電極１０
６〜７０６ ドレイン領域 ２０７〜７０７ ソース領域 １０８〜７０８ オフセット領域１０９〜７０９
層間膜 １１０〜７１０ コンタクトホール１１１ｄ〜７
１１ｄ ドレイン電極１１１ｓ〜７１１ｓ
ソース電極（導電膜）３１２ 導電膜 ３１３ 絶縁膜 ３１４ コンタクトホール ４１５ 導電膜 ４１６ 導電膜 ５１７ 絶縁膜
Claims (1)
- 【請求項１】 ゲート端部のチャンネル領域が絶縁膜
を介して導電膜に接していて、前記導電膜がドレイン領
域と電気的に接続しているかあるいはドレイン領域とほ
ぼ同電位になっていることを特徴とする絶縁ゲート電界
効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3138111A JP2776059B2 (ja) | 1991-06-11 | 1991-06-11 | 絶縁ゲート電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3138111A JP2776059B2 (ja) | 1991-06-11 | 1991-06-11 | 絶縁ゲート電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04364074A true JPH04364074A (ja) | 1992-12-16 |
| JP2776059B2 JP2776059B2 (ja) | 1998-07-16 |
Family
ID=15214214
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3138111A Expired - Fee Related JP2776059B2 (ja) | 1991-06-11 | 1991-06-11 | 絶縁ゲート電界効果トランジスタ |
Country Status (1)
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|---|---|
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Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6340830B1 (en) | 1992-06-09 | 2002-01-22 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for forming the same |
| US6835586B2 (en) | 1998-12-25 | 2004-12-28 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
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-
1991
- 1991-06-11 JP JP3138111A patent/JP2776059B2/ja not_active Expired - Fee Related
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| US8643015B2 (en) | 1998-12-28 | 2014-02-04 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having a pixel matrix circuit that includes a pixel TFT and a storage capacitor |
| US8158980B2 (en) | 2001-04-19 | 2012-04-17 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having a pixel matrix circuit that includes a pixel TFT and a storage capacitor |
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| Publication number | Publication date |
|---|---|
| JP2776059B2 (ja) | 1998-07-16 |
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