JPH07202217A - Ｌｄｄ型の多結晶シリコン薄膜トランジスタおよびその製造方法 - Google Patents
Ｌｄｄ型の多結晶シリコン薄膜トランジスタおよびその製造方法Info
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- JPH07202217A JPH07202217A JP6325406A JP32540694A JPH07202217A JP H07202217 A JPH07202217 A JP H07202217A JP 6325406 A JP6325406 A JP 6325406A JP 32540694 A JP32540694 A JP 32540694A JP H07202217 A JPH07202217 A JP H07202217A
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- 229910021420 polycrystalline silicon Inorganic materials 0.000 title claims abstract description 39
- 239000010409 thin film Substances 0.000 title claims abstract description 39
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 19
- 239000010408 film Substances 0.000 claims abstract description 75
- 150000002500 ions Chemical class 0.000 claims abstract description 21
- 238000005468 ion implantation Methods 0.000 claims abstract description 19
- 239000000758 substrate Substances 0.000 claims abstract description 16
- 239000010453 quartz Substances 0.000 claims abstract description 14
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 14
- 229910052581 Si3N4 Inorganic materials 0.000 claims abstract description 9
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims abstract description 9
- 239000010410 layer Substances 0.000 claims description 52
- 238000005530 etching Methods 0.000 claims description 17
- 239000011229 interlayer Substances 0.000 claims description 14
- 239000002019 doping agent Substances 0.000 claims description 8
- 238000010438 heat treatment Methods 0.000 claims description 4
- 238000009413 insulation Methods 0.000 claims description 4
- 230000003213 activating effect Effects 0.000 claims description 3
- 238000000151 deposition Methods 0.000 claims description 3
- 230000003647 oxidation Effects 0.000 claims description 3
- 238000007254 oxidation reaction Methods 0.000 claims description 3
- 230000001590 oxidative effect Effects 0.000 claims description 3
- 210000003323 beak Anatomy 0.000 claims description 2
- 229910052751 metal Inorganic materials 0.000 claims description 2
- 239000002184 metal Substances 0.000 claims description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims 2
- 229910052710 silicon Inorganic materials 0.000 claims 2
- 239000010703 silicon Substances 0.000 claims 2
- 230000015572 biosynthetic process Effects 0.000 claims 1
- 238000005121 nitriding Methods 0.000 claims 1
- 238000000034 method Methods 0.000 abstract description 21
- 229920005591 polysilicon Polymers 0.000 abstract 5
- 241000293849 Cordylanthus Species 0.000 abstract 1
- 229910052782 aluminium Inorganic materials 0.000 description 7
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 7
- 239000004973 liquid crystal related substance Substances 0.000 description 3
- 229910021417 amorphous silicon Inorganic materials 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 238000001259 photo etching Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- QLNWXBAGRTUKKI-UHFFFAOYSA-N metacetamol Chemical compound CC(=O)NC1=CC=CC(O)=C1 QLNWXBAGRTUKKI-UHFFFAOYSA-N 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 230000007935 neutral effect Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
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- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/6675—Amorphous silicon or polysilicon transistors
- H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
- H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
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Abstract
(57)【要約】
【目的】 構造および製造工程が簡単なＬＬＤ型の多結
晶シリコン薄膜トランジスタおよびその製造方法を提供
する。 【構成】 石英基板１０１上に多結晶シリコン膜および
この多結晶シリコン膜の一部を露出させる窒化シリコン
膜を形成し、前記多結晶シリコン膜の上部を熱酸化して
両端がくちばし状のゲート酸化膜１０５を形成する。前
記窒化シリコン膜を除去してイオンを注入すると、前記
多結晶シリコン膜のうち、ゲート酸化膜１０５が形成さ
れない両側の領域にはイオンが高濃度に注入されてソー
ス１０２およびドレイン１０４が形成され、ゲート酸化
膜１０５のくちばし状の端部の下方には少量のイオンが
注入されて低濃度領域１１３が形成され、ゲート酸化膜
１０５の中央部の下方にはイオンが注入されないチャネ
ル１０３が形成される。これにより、１回のイオン注入
工程で高濃度のソースおよびドレイン領域と低濃度領域
を同時に形成する。
晶シリコン薄膜トランジスタおよびその製造方法を提供
する。 【構成】 石英基板１０１上に多結晶シリコン膜および
この多結晶シリコン膜の一部を露出させる窒化シリコン
膜を形成し、前記多結晶シリコン膜の上部を熱酸化して
両端がくちばし状のゲート酸化膜１０５を形成する。前
記窒化シリコン膜を除去してイオンを注入すると、前記
多結晶シリコン膜のうち、ゲート酸化膜１０５が形成さ
れない両側の領域にはイオンが高濃度に注入されてソー
ス１０２およびドレイン１０４が形成され、ゲート酸化
膜１０５のくちばし状の端部の下方には少量のイオンが
注入されて低濃度領域１１３が形成され、ゲート酸化膜
１０５の中央部の下方にはイオンが注入されないチャネ
ル１０３が形成される。これにより、１回のイオン注入
工程で高濃度のソースおよびドレイン領域と低濃度領域
を同時に形成する。
Description
【０００１】
【産業上の利用分野】本発明は、ＬＤＤ型の多結晶シリ
コン薄膜トランジスタおよびその製造方法に関する。
コン薄膜トランジスタおよびその製造方法に関する。
【０００２】
【従来の技術】薄膜トランジスタには、非晶質シリコン
薄膜トランジスタ（ａ−Ｓｉ ＴＦＴ；amorphous-sili
con thin film transistor）と多結晶シリコン薄膜トラ
ンジスタ（ｐ−Ｓｉ ＴＦＴ；polysilicon thin film
transistor）がある。図１は、従来の多結晶薄膜トラン
ジスタの断面図である。ここで、２０１は石英基板、２
０２はソース、２０３はチャネル、２０４はドレイン、
２０５はゲート絶縁膜、２０６はゲート、２０７は層間
絶縁膜（酸化膜）、２０８はAl電極である。このような
多結晶薄膜トランジスタは、ＬＣＤのスイッチング素子
として応用される。該ＬＣＤは、ＴＶやコンピュータの
モニターの画像表示装置として応用され、これらが高解
像度と大面積化とを実現するためにはキャリアの移動度
が非常に大きい多結晶薄膜トランジスタを利用せねばな
らない。ここで、多結晶薄膜トランジスタは画素部のス
イッチング素子であり、画素部の液晶（ＬＣ；liquid c
rystal）で表示される画像を一定時間まで維持させるた
めにはターンオフ時の漏洩電流値がおよそ０．１ｐＡ程
度であることが要求される。
薄膜トランジスタ（ａ−Ｓｉ ＴＦＴ；amorphous-sili
con thin film transistor）と多結晶シリコン薄膜トラ
ンジスタ（ｐ−Ｓｉ ＴＦＴ；polysilicon thin film
transistor）がある。図１は、従来の多結晶薄膜トラン
ジスタの断面図である。ここで、２０１は石英基板、２
０２はソース、２０３はチャネル、２０４はドレイン、
２０５はゲート絶縁膜、２０６はゲート、２０７は層間
絶縁膜（酸化膜）、２０８はAl電極である。このような
多結晶薄膜トランジスタは、ＬＣＤのスイッチング素子
として応用される。該ＬＣＤは、ＴＶやコンピュータの
モニターの画像表示装置として応用され、これらが高解
像度と大面積化とを実現するためにはキャリアの移動度
が非常に大きい多結晶薄膜トランジスタを利用せねばな
らない。ここで、多結晶薄膜トランジスタは画素部のス
イッチング素子であり、画素部の液晶（ＬＣ；liquid c
rystal）で表示される画像を一定時間まで維持させるた
めにはターンオフ時の漏洩電流値がおよそ０．１ｐＡ程
度であることが要求される。
【０００３】
【発明が解決しようとする課題】ところが、多結晶薄膜
トランジスタは、単結晶シリコンＭＯＳＦＥＴとは異な
り活性層が抵抗性を持つ接合特性を有するために、特別
な構造または製造工程によらなくては漏洩電流値０．１
ｐＡ程度を達成することは困難である。このため、ＬＤ
Ｄ（lightly doped drain)またはオフセット構造など、
素子の構造を変更する研究と図１および図２のように活
性層の厚さを減らして漏洩電流を減少させる研究とが進
んでいる。
トランジスタは、単結晶シリコンＭＯＳＦＥＴとは異な
り活性層が抵抗性を持つ接合特性を有するために、特別
な構造または製造工程によらなくては漏洩電流値０．１
ｐＡ程度を達成することは困難である。このため、ＬＤ
Ｄ（lightly doped drain)またはオフセット構造など、
素子の構造を変更する研究と図１および図２のように活
性層の厚さを減らして漏洩電流を減少させる研究とが進
んでいる。
【０００４】しかし、図１に示したように、単に活性層
の厚さを減らすと、ソースおよびドレインの電極として
用いられるアルミニウムが活性層に浸透して素子を破壊
させたり特性を劣化させるおそれがある。このような理
由により、図２に示したような構造の多結晶薄膜トラン
ジスタが開発され、同時に各層間の寄生容量を減少させ
得る自己整合構造を採択してトランジスタの性能を向上
させた。
の厚さを減らすと、ソースおよびドレインの電極として
用いられるアルミニウムが活性層に浸透して素子を破壊
させたり特性を劣化させるおそれがある。このような理
由により、図２に示したような構造の多結晶薄膜トラン
ジスタが開発され、同時に各層間の寄生容量を減少させ
得る自己整合構造を採択してトランジスタの性能を向上
させた。
【０００５】ところが、液晶素子の仕様が次第に向上す
るにつれてより良い性能のトランジスタが要求され、漏
洩電流特性を改善するために多結晶薄膜トランジスタに
おいて図２に示すようなＬＤＤ構造が採択されるように
なった。図２に示した従来の多結晶シリコン薄膜トラン
ジスタの構造は、次の通りである。
るにつれてより良い性能のトランジスタが要求され、漏
洩電流特性を改善するために多結晶薄膜トランジスタに
おいて図２に示すようなＬＤＤ構造が採択されるように
なった。図２に示した従来の多結晶シリコン薄膜トラン
ジスタの構造は、次の通りである。
【０００６】石英基板３０１の上面に一定間隔をおいて
ソース３０２およびドレイン３０４が形成されており、
その間に通電チャネルとなる薄い活性層３０３が形成さ
れている。活性層３０３の両側には弱くドーピングされ
た領域３１３があって漏洩電流を減らすようになってい
る。また、その上面にはゲート絶縁膜３０５が形成さ
れ、その上部のゲート３０６と活性層３０３とを電気的
に絶縁する。
ソース３０２およびドレイン３０４が形成されており、
その間に通電チャネルとなる薄い活性層３０３が形成さ
れている。活性層３０３の両側には弱くドーピングされ
た領域３１３があって漏洩電流を減らすようになってい
る。また、その上面にはゲート絶縁膜３０５が形成さ
れ、その上部のゲート３０６と活性層３０３とを電気的
に絶縁する。
【０００７】ゲート３０６の上部およびゲート絶縁膜３
０５の上部には層間の絶縁のための層間絶縁層３０７が
形成されている。また、ソース３０２、ドレイン３０４
およびゲート３０６の上には、外部端子との電気的な接
続のために、ゲート絶縁膜３０５および層間絶縁層３０
７を貫通するアルミニウム電極３０８が形成されてい
る。ここで、３００は酸化層、３０８はアルミニウム電
極である。
０５の上部には層間の絶縁のための層間絶縁層３０７が
形成されている。また、ソース３０２、ドレイン３０４
およびゲート３０６の上には、外部端子との電気的な接
続のために、ゲート絶縁膜３０５および層間絶縁層３０
７を貫通するアルミニウム電極３０８が形成されてい
る。ここで、３００は酸化層、３０８はアルミニウム電
極である。
【０００８】以上のような構造のＬＤＤ型の多結晶シリ
コン薄膜トランジスタの製造方法は、図３に示したよう
に、まずゲート４０６に感光膜（フォトレジスト）４１
４を選択的に塗布した後、高濃度のイオンソース４１５
（ＰＨ3 またはＢ）で１次イオン注入工程を施す。ここ
で、４００は酸化層、４０１は基板、４０２はソース、
４０３はチャネル、４０４はドレイン、４０５はゲート
絶縁膜である。
コン薄膜トランジスタの製造方法は、図３に示したよう
に、まずゲート４０６に感光膜（フォトレジスト）４１
４を選択的に塗布した後、高濃度のイオンソース４１５
（ＰＨ3 またはＢ）で１次イオン注入工程を施す。ここ
で、４００は酸化層、４０１は基板、４０２はソース、
４０３はチャネル、４０４はドレイン、４０５はゲート
絶縁膜である。
【０００９】次に、感光膜４１４を除去して、図４に示
したように、低濃度のイオンソース４１６で２次イオン
注入工程を施して、ＬＤＤ型の多結晶シリコン薄膜トラ
ンジスタを完成する。以上説明したように、従来のＬＤ
Ｄ型の多結晶シリコン薄膜トランジスタは、２回のイオ
ン注入工程が必要であるだけでなく、活性層となるチャ
ネルとソースおよびドレインを分離して形成しているた
めに多くの製造工程を必要とするという問題がある。１
回のイオン注入工程を施すためには、写真蝕刻工程およ
び感光膜除去工程など少なくとも２つ以上の追加工程を
必要とする。また、漏洩電流、すなわちオフカレントの
改善策として形成した低濃度のイオン注入領域、すなわ
ちＬＤＤ構造は、ターンオン電流も同時に減少させると
いう問題がある。
したように、低濃度のイオンソース４１６で２次イオン
注入工程を施して、ＬＤＤ型の多結晶シリコン薄膜トラ
ンジスタを完成する。以上説明したように、従来のＬＤ
Ｄ型の多結晶シリコン薄膜トランジスタは、２回のイオ
ン注入工程が必要であるだけでなく、活性層となるチャ
ネルとソースおよびドレインを分離して形成しているた
めに多くの製造工程を必要とするという問題がある。１
回のイオン注入工程を施すためには、写真蝕刻工程およ
び感光膜除去工程など少なくとも２つ以上の追加工程を
必要とする。また、漏洩電流、すなわちオフカレントの
改善策として形成した低濃度のイオン注入領域、すなわ
ちＬＤＤ構造は、ターンオン電流も同時に減少させると
いう問題がある。
【００１０】本発明は、上記のような問題点を改善する
ためになされたものであり、その目的は、活性層の構造
が簡単で製造工程の簡単なＬＤＤ型の多結晶シリコン薄
膜トランジスタおよびその製造方法を提供することにあ
る。
ためになされたものであり、その目的は、活性層の構造
が簡単で製造工程の簡単なＬＤＤ型の多結晶シリコン薄
膜トランジスタおよびその製造方法を提供することにあ
る。
【００１１】
【課題を解決するための手段】前記のような目的を達成
するために、本発明によるＬＤＤ型の多結晶シリコン薄
膜トランジスタは、石英基板と、イオンが高濃度で注入
されソースおよびドレインとなった両側の領域と、前記
ソースおよび前記ドレインに隣接してイオンが低濃度で
注入された２つの低濃度イオン注入領域と、前記低濃度
イオン注入領域の間のイオンの注入されていないチャネ
ル領域とからなり前記石英基板の上面に形成される活性
層と、前記活性層の前記低濃度イオン注入領域と前記チ
ャネル領域の上面に形成されたゲート絶縁膜と、前記ゲ
ート絶縁膜の上面に形成されたゲートと、層間および各
素子間を絶縁するように形成された層間絶縁膜と、前記
ソース、前記ゲートおよび前記ドレインと外部との通電
のために前記層間絶縁膜を貫通して形成された電極と、
を具備することを特徴とする。
するために、本発明によるＬＤＤ型の多結晶シリコン薄
膜トランジスタは、石英基板と、イオンが高濃度で注入
されソースおよびドレインとなった両側の領域と、前記
ソースおよび前記ドレインに隣接してイオンが低濃度で
注入された２つの低濃度イオン注入領域と、前記低濃度
イオン注入領域の間のイオンの注入されていないチャネ
ル領域とからなり前記石英基板の上面に形成される活性
層と、前記活性層の前記低濃度イオン注入領域と前記チ
ャネル領域の上面に形成されたゲート絶縁膜と、前記ゲ
ート絶縁膜の上面に形成されたゲートと、層間および各
素子間を絶縁するように形成された層間絶縁膜と、前記
ソース、前記ゲートおよび前記ドレインと外部との通電
のために前記層間絶縁膜を貫通して形成された電極と、
を具備することを特徴とする。
【００１２】また、前記のような構造を有するＬＤＤ型
の多結晶シリコン薄膜トランジスタの製造方法は、石英
基板上面に酸化膜を形成し、多結晶シリコン膜を全面に
塗布した後トランジスタが形成され得るように蝕刻して
活性層を形成する段階と、前記活性層の上面に窒化シリ
コン膜を塗布しゲートが形成できるように選択蝕刻する
蝕刻段階と、前記蝕刻段階で蝕刻され露出された前記活
性層の所定の部位を熱酸化させてゲート絶縁用の酸化膜
を形成する酸化段階と、前記酸化段階で形成された前記
窒化シリコン膜を除去し、前記石英基板の全体に多結晶
シリコン膜を形成した後に蝕刻してゲートを形成するゲ
ート形成段階と、前記活性層と前記ゲート形成段階で形
成された前記ゲートとにドーパントを注入して、前記ゲ
ートは高濃度に、前記活性層は高濃度領域と低濃度領域
とを同時に形成するイオン注入段階と、前記イオン注入
段階で注入されたドーパントを活性化させるための熱工
程段階と、前記熱工程段階を終えたトランジスタに層間
絶縁膜用の酸化膜を形成し、電極接触用の窓を蝕刻した
後、金属を蒸着し蝕刻して電極を形成する電極形成段階
と、を具備することを特徴とする。
の多結晶シリコン薄膜トランジスタの製造方法は、石英
基板上面に酸化膜を形成し、多結晶シリコン膜を全面に
塗布した後トランジスタが形成され得るように蝕刻して
活性層を形成する段階と、前記活性層の上面に窒化シリ
コン膜を塗布しゲートが形成できるように選択蝕刻する
蝕刻段階と、前記蝕刻段階で蝕刻され露出された前記活
性層の所定の部位を熱酸化させてゲート絶縁用の酸化膜
を形成する酸化段階と、前記酸化段階で形成された前記
窒化シリコン膜を除去し、前記石英基板の全体に多結晶
シリコン膜を形成した後に蝕刻してゲートを形成するゲ
ート形成段階と、前記活性層と前記ゲート形成段階で形
成された前記ゲートとにドーパントを注入して、前記ゲ
ートは高濃度に、前記活性層は高濃度領域と低濃度領域
とを同時に形成するイオン注入段階と、前記イオン注入
段階で注入されたドーパントを活性化させるための熱工
程段階と、前記熱工程段階を終えたトランジスタに層間
絶縁膜用の酸化膜を形成し、電極接触用の窓を蝕刻した
後、金属を蒸着し蝕刻して電極を形成する電極形成段階
と、を具備することを特徴とする。
【００１３】
【作用】活性層を一体形で形成し、その上面を酸化させ
てくちばし状の端部をもつゲート絶縁層を形成し、１回
のイオン注入工程でソース領域およびドレイン領域に高
濃度の領域および低濃度の領域を同時に形成することに
より、複雑な工程が単純化され、活性層の質が向上し、
高濃度のソースおよびドレインからチャネル側へイオン
濃度を徐々に減少させ、Ｖgs−Ｉds特性効果を改善す
る。
てくちばし状の端部をもつゲート絶縁層を形成し、１回
のイオン注入工程でソース領域およびドレイン領域に高
濃度の領域および低濃度の領域を同時に形成することに
より、複雑な工程が単純化され、活性層の質が向上し、
高濃度のソースおよびドレインからチャネル側へイオン
濃度を徐々に減少させ、Ｖgs−Ｉds特性効果を改善す
る。
【００１４】
【実施例】以下、添付した図面に基づき本発明の実施例
を詳細に説明する。本発明によるＬＤＤ型の多結晶薄膜
トランジスタの構造を図５に示す。石英基板１０１の上
面に、素子が形成され得るように酸化膜１００が形成さ
れている。酸化膜１００の上面には、一定の間隔をおい
て高濃度のイオン（ドーパント）が注入されてソース１
０２およびドレイン１０４になった領域と、低濃度のイ
オンの注入された低濃度領域１１３と、低濃度領域１１
３の間のイオン注入されていない通電用のチャネル１０
３とからなる活性層が形成されている。この活性層の両
側の弱くドーピングされた低濃度領域１１３は、漏洩電
流を減らす役割を果たす。また、前記活性層の上面に
は、イオン注入工程時に低濃度領域１１３が容易に生成
され得るように両端をくちばし状に形成したゲート絶縁
膜１０５が形成されていて、その上部のゲート１０６と
前記活性層とを電気的に絶縁する。
を詳細に説明する。本発明によるＬＤＤ型の多結晶薄膜
トランジスタの構造を図５に示す。石英基板１０１の上
面に、素子が形成され得るように酸化膜１００が形成さ
れている。酸化膜１００の上面には、一定の間隔をおい
て高濃度のイオン（ドーパント）が注入されてソース１
０２およびドレイン１０４になった領域と、低濃度のイ
オンの注入された低濃度領域１１３と、低濃度領域１１
３の間のイオン注入されていない通電用のチャネル１０
３とからなる活性層が形成されている。この活性層の両
側の弱くドーピングされた低濃度領域１１３は、漏洩電
流を減らす役割を果たす。また、前記活性層の上面に
は、イオン注入工程時に低濃度領域１１３が容易に生成
され得るように両端をくちばし状に形成したゲート絶縁
膜１０５が形成されていて、その上部のゲート１０６と
前記活性層とを電気的に絶縁する。
【００１５】そして、ゲート１０６、ゲート絶縁膜１０
５、ソース１０２およびドレイン１０４の上部には層間
の絶縁のための層間絶縁膜１０７が形成されており、ソ
ース１０２、ドレイン１０４、そしてゲート１０６の上
には層間絶縁膜１０７の窓を通じてアルミニウム電極１
０８が形成されている。以上のような構造のＬＤＤ型の
多結晶シリコン薄膜トランジスタを製造する方法は、次
の通りである。
５、ソース１０２およびドレイン１０４の上部には層間
の絶縁のための層間絶縁膜１０７が形成されており、ソ
ース１０２、ドレイン１０４、そしてゲート１０６の上
には層間絶縁膜１０７の窓を通じてアルミニウム電極１
０８が形成されている。以上のような構造のＬＤＤ型の
多結晶シリコン薄膜トランジスタを製造する方法は、次
の通りである。
【００１６】図６に示したように、石英基板１０１の上
面に５０００Åの厚さの酸化膜１００を形成し、その上
部におよそ８００Åの厚さの多結晶シリコン膜を形成し
た後、蝕刻して活性層５０９を形成する。次に、基板全
体にわたって１０００Åの厚さの窒化シリコン膜５１０
を形成した後、選択的蝕刻でゲート絶縁膜５０５を形成
するための空間を作る蝕刻工程を行う。
面に５０００Åの厚さの酸化膜１００を形成し、その上
部におよそ８００Åの厚さの多結晶シリコン膜を形成し
た後、蝕刻して活性層５０９を形成する。次に、基板全
体にわたって１０００Åの厚さの窒化シリコン膜５１０
を形成した後、選択的蝕刻でゲート絶縁膜５０５を形成
するための空間を作る蝕刻工程を行う。
【００１７】続いて、図７に示したように、摂氏１００
０℃に温度を上げて前記蝕刻工程で蝕刻され露出された
活性層６０９の上部を熱酸化させて、ゲート絶縁用のゲ
ート酸化膜５０５を形成する酸化工程を行う。ここで、
窒化シリコン５１０が形成されている部分は選択的に熱
酸化されず、熱酸化膜は活性層６０９の多結晶シリコン
と反応して成長するために活性層６０９の厚さを減少さ
せる。こうして、活性層６０９のチャネル部分の厚さが
およそ２５０Å程度となるように熱酸化膜を形成する。
このように形成された熱酸化膜であるゲート酸化膜５０
５は、チャネル領域の上面とその両側のＬＤＤ領域の上
面のみを覆い、ゲート酸化膜５０５の両端部は窒化シリ
コン膜の影響によりくちばし状に形成される。
０℃に温度を上げて前記蝕刻工程で蝕刻され露出された
活性層６０９の上部を熱酸化させて、ゲート絶縁用のゲ
ート酸化膜５０５を形成する酸化工程を行う。ここで、
窒化シリコン５１０が形成されている部分は選択的に熱
酸化されず、熱酸化膜は活性層６０９の多結晶シリコン
と反応して成長するために活性層６０９の厚さを減少さ
せる。こうして、活性層６０９のチャネル部分の厚さが
およそ２５０Å程度となるように熱酸化膜を形成する。
このように形成された熱酸化膜であるゲート酸化膜５０
５は、チャネル領域の上面とその両側のＬＤＤ領域の上
面のみを覆い、ゲート酸化膜５０５の両端部は窒化シリ
コン膜の影響によりくちばし状に形成される。
【００１８】図８に示したように、窒化シリコン膜５１
０を除去して、ゲートを形成するために３０００Åの厚
さの多結晶シリコン膜を形成したのち蝕刻して図９に示
したようなゲート６０６を形成する。こうして、単一化
された活性層からなるトランジスタの基本構造が完成す
る。図９に示したように、活性層６０９とゲート６０６
とにドーパントを注入させるためのイオン６１５の注入
工程を施す。ここで、チャネル領域は、多結晶シリコン
のゲート６０６によってイオン６１５が注入されず中性
状態を保つ。ＬＤＤ領域には、くちばし状に成長した酸
化膜５０５によって少量のイオン６１５が注入される。
これにより、活性層６０９に低濃度領域が形成され、Ｌ
ＤＤ型のトランジスタが形成される。電極物質のアルミ
ニウムと活性層の多結晶シリコンとの接合特性を良好に
するために高濃度のイオンが注入されなければならない
ソースおよびドレイン領域の形成される部分には、酸化
膜５０５が形成されていないため高濃度のイオン６１５
がそのまま注入される。
０を除去して、ゲートを形成するために３０００Åの厚
さの多結晶シリコン膜を形成したのち蝕刻して図９に示
したようなゲート６０６を形成する。こうして、単一化
された活性層からなるトランジスタの基本構造が完成す
る。図９に示したように、活性層６０９とゲート６０６
とにドーパントを注入させるためのイオン６１５の注入
工程を施す。ここで、チャネル領域は、多結晶シリコン
のゲート６０６によってイオン６１５が注入されず中性
状態を保つ。ＬＤＤ領域には、くちばし状に成長した酸
化膜５０５によって少量のイオン６１５が注入される。
これにより、活性層６０９に低濃度領域が形成され、Ｌ
ＤＤ型のトランジスタが形成される。電極物質のアルミ
ニウムと活性層の多結晶シリコンとの接合特性を良好に
するために高濃度のイオンが注入されなければならない
ソースおよびドレイン領域の形成される部分には、酸化
膜５０５が形成されていないため高濃度のイオン６１５
がそのまま注入される。
【００１９】従来技術によると、図３および図４に示す
ように、写真蝕刻工程後に１次イオン注入工程により高
濃度のイオンが注入され、感光膜を除去した後に低濃度
のイオンソースで２次イオン注入工程を施してＬＤＤ型
の多結晶シリコン薄膜トランジスタを完成する。これに
対して本発明では、上記のように高濃度のイオンソース
（ＰＨ3 またはＢ）で１回のイオン注入工程のみを施す
ことにより高濃度領域と低濃度領域とが同時に形成され
る。
ように、写真蝕刻工程後に１次イオン注入工程により高
濃度のイオンが注入され、感光膜を除去した後に低濃度
のイオンソースで２次イオン注入工程を施してＬＤＤ型
の多結晶シリコン薄膜トランジスタを完成する。これに
対して本発明では、上記のように高濃度のイオンソース
（ＰＨ3 またはＢ）で１回のイオン注入工程のみを施す
ことにより高濃度領域と低濃度領域とが同時に形成され
る。
【００２０】次に、注入されたドーパントを活性化させ
るための熱工程を行った後、層間絶縁膜として６０００
Åの厚さの酸化膜を全面に塗布したのちに、電極形成の
ための窓を形成する。そして、最後にアルミニウムを８
０００Åの厚さに蒸着した後、蝕刻して配線のためのパ
ターンを形成し、本発明の素子を完成する。以上のよう
に完成された素子にゲートとソース間のバイアス電圧
（Ｖgs）、ドレインとソース間のバイアス電圧（Ｖds）
をそれぞれ印加すれと、Ｖgsによって活性層にチャネル
が形成され、Ｖdsによって電流が流れる。Ｖgsが順方向
へ印加される時に素子は正常にターンオンされ、逆方向
へ印加される時に理想的な素子ならターンオフされて素
子に電流は流れない。しかし、実際に素子は完全にはタ
ーンオフされず多少の漏洩電流、すなわちオフカレント
が流れる。本発明のＬＤＤ構造のトランジスタは、ゲー
ト絶縁層の端部がくちばし状になっていることにより、
図１０に示したように、チャネル側へ行くにつれて不純
物（ドーパント）濃度が徐々に減少するようになり、タ
ーンオン電流が減少する程度を減らしながらオフカレン
トを著しく減少させ素子の性能を向上させている。
るための熱工程を行った後、層間絶縁膜として６０００
Åの厚さの酸化膜を全面に塗布したのちに、電極形成の
ための窓を形成する。そして、最後にアルミニウムを８
０００Åの厚さに蒸着した後、蝕刻して配線のためのパ
ターンを形成し、本発明の素子を完成する。以上のよう
に完成された素子にゲートとソース間のバイアス電圧
（Ｖgs）、ドレインとソース間のバイアス電圧（Ｖds）
をそれぞれ印加すれと、Ｖgsによって活性層にチャネル
が形成され、Ｖdsによって電流が流れる。Ｖgsが順方向
へ印加される時に素子は正常にターンオンされ、逆方向
へ印加される時に理想的な素子ならターンオフされて素
子に電流は流れない。しかし、実際に素子は完全にはタ
ーンオフされず多少の漏洩電流、すなわちオフカレント
が流れる。本発明のＬＤＤ構造のトランジスタは、ゲー
ト絶縁層の端部がくちばし状になっていることにより、
図１０に示したように、チャネル側へ行くにつれて不純
物（ドーパント）濃度が徐々に減少するようになり、タ
ーンオン電流が減少する程度を減らしながらオフカレン
トを著しく減少させ素子の性能を向上させている。
【００２１】図１１は、各種のトランジスタのゲート電
圧に対するドレイン電流の特性を示す。このＶgs−Ｉds
特性曲線において、ａは図１に示した素子Ｖgs−Ｉds特
性曲線、ｄは理想的な素子のＶgs−Ｉds特性曲線、ｂは
図２に示した素子のＶgs−Ｉ ds特性曲線、ｃは本発明に
よる素子のＶgs−Ｉds特性曲線である。従来の素子にお
いても、ＬＤＤ構造を形成する場合、図２に示したよう
な従来の製造工程によるＬＤＤ構造を持つ素子のＶgs−
Ｉds特性曲線はｃとなる。
圧に対するドレイン電流の特性を示す。このＶgs−Ｉds
特性曲線において、ａは図１に示した素子Ｖgs−Ｉds特
性曲線、ｄは理想的な素子のＶgs−Ｉds特性曲線、ｂは
図２に示した素子のＶgs−Ｉ ds特性曲線、ｃは本発明に
よる素子のＶgs−Ｉds特性曲線である。従来の素子にお
いても、ＬＤＤ構造を形成する場合、図２に示したよう
な従来の製造工程によるＬＤＤ構造を持つ素子のＶgs−
Ｉds特性曲線はｃとなる。
【００２２】
【発明の効果】以上説明したように、本発明によるＬＤ
Ｄ型の多結晶薄膜トランジスタは、活性層を一体形で形
成し、その上面を酸化させてくちばし状の端部を持つゲ
ート絶縁層を形成し、１回のイオン注入工程でソースお
よびドレイン領域にそれぞれ高濃度の領域および低濃度
の領域を同時に形成することにより、複雑な工程が単純
化され、活性層の質が向上し、高濃度のソースおよびド
レインからチャネル側へイオン濃度を徐々に減少させ、
Ｖgs−Ｉds特性を改善する効果がある。
Ｄ型の多結晶薄膜トランジスタは、活性層を一体形で形
成し、その上面を酸化させてくちばし状の端部を持つゲ
ート絶縁層を形成し、１回のイオン注入工程でソースお
よびドレイン領域にそれぞれ高濃度の領域および低濃度
の領域を同時に形成することにより、複雑な工程が単純
化され、活性層の質が向上し、高濃度のソースおよびド
レインからチャネル側へイオン濃度を徐々に減少させ、
Ｖgs−Ｉds特性を改善する効果がある。
【図１】従来の多結晶シリコン薄膜トランジスタを示す
断面図である。
断面図である。
【図２】従来の多結晶シリコン薄膜トランジスタを示す
断面図である。
断面図である。
【図３】図２に示す従来の多結晶シリコン薄膜トランジ
スタの製造工程を示す断面図である。
スタの製造工程を示す断面図である。
【図４】図２に示す従来の多結晶シリコン薄膜トランジ
スタの製造工程を示す断面図である。
スタの製造工程を示す断面図である。
【図５】本発明による多結晶シリコン薄膜トランジスタ
を示す断面図である。
を示す断面図である。
【図６】本発明による多結晶シリコン薄膜トランジスタ
の製造方法を示す断面図である。
の製造方法を示す断面図である。
【図７】本発明による多結晶シリコン薄膜トランジスタ
の製造方法を示す断面図である。
の製造方法を示す断面図である。
【図８】本発明による多結晶シリコン薄膜トランジスタ
の製造方法を示す断面図である。
の製造方法を示す断面図である。
【図９】本発明による多結晶シリコン薄膜トランジスタ
の製造方法を示す断面図である。
の製造方法を示す断面図である。
【図１０】本発明による多結晶シリコン薄膜トランジス
タの不純物分布を示す特性図である。
タの不純物分布を示す特性図である。
【図１１】多結晶シリコン薄膜トランジスタのＶgs−Ｉ
ds特性曲線を示す特性図である。
ds特性曲線を示す特性図である。
１００ 酸化膜 １０１ 石英基板 １０２ ソース １０３ チャネル １０４ ドレイン １０５ ゲート絶縁膜 １０６ ゲート １０７ 層間絶縁膜 １０８ アルミニウム電極 １１３ 低濃度領域 ５０５ ゲート酸化膜 ５０９ 活性層 ５１０ 窒化シリコン膜 ６０６ ゲート ６０９ 活性層
Claims (3)
- 【請求項１】 石英基板と、 イオンが高濃度で注入されソースおよびドレインとなっ
た両側の領域と、前記ソースおよび前記ドレインに隣接
してイオンが低濃度で注入された２つの低濃度イオン注
入領域と、前記低濃度イオン注入領域の間のイオンの注
入されていないチャネル領域とからなり前記石英基板の
上面に形成される活性層と、 前記活性層の前記低濃度イオン注入領域と前記チャネル
領域の上面に形成されたゲート絶縁膜と、 前記ゲート絶縁膜の上面に形成されたゲートと、 層間および各素子間を絶縁するように形成された層間絶
縁膜と、 前記ソース、前記ゲートおよび前記ドレインと外部との
通電のために前記層間絶縁膜を貫通して形成された電極
と、 を具備することを特徴とするＬＤＤ型の多結晶シリコン
薄膜トランジスタ。 - 【請求項２】 前記ゲート絶縁膜の両端はくちばし状に
尖って形成されたことを特徴とする請求項１記載のＬＤ
Ｄ型の多結晶シリコン薄膜トランジスタ。 - 【請求項３】 石英基板上面に酸化膜を形成し、多結晶
シリコン膜を全面に塗布した後トランジスタが形成され
得るように蝕刻して活性層を形成する段階と、 前記活性層の上面に窒化シリコン膜を塗布しゲートが形
成できるように選択蝕刻する蝕刻段階と、 前記蝕刻段階で蝕刻され露出された前記活性層の所定の
部位を熱酸化させてゲート絶縁用の酸化膜を形成する酸
化段階と、 前記酸化段階で形成された前記窒化シリコン膜を除去
し、前記石英基板の全体に多結晶シリコン膜を形成した
後に蝕刻してゲートを形成するゲート形成段階と、 前記活性層と前記ゲート形成段階で形成された前記ゲー
トとにドーパントを注入して、前記ゲートは高濃度に、
前記活性層は高濃度領域と低濃度領域とを同時に形成す
るイオン注入段階と、 前記イオン注入段階で注入されたドーパントを活性化さ
せるための熱工程段階と、 前記熱工程段階を終えたトランジスタに層間絶縁膜用の
酸化膜を形成し、電極接触用の窓を蝕刻した後、金属を
蒸着し蝕刻して電極を形成する電極形成段階と、 を具備することを特徴とするＬＤＤ型の多結晶シリコン
薄膜トランジスタの製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019930030230A KR950021242A (ko) | 1993-12-28 | 1993-12-28 | 다결정 실리콘 박막 트랜지스터 및 그 제조 방법 |
| KR1993P30230 | 1993-12-28 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07202217A true JPH07202217A (ja) | 1995-08-04 |
Family
ID=19373240
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6325406A Pending JPH07202217A (ja) | 1993-12-28 | 1994-12-27 | Ｌｄｄ型の多結晶シリコン薄膜トランジスタおよびその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US5698882A (ja) |
| JP (1) | JPH07202217A (ja) |
| KR (1) | KR950021242A (ja) |
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| JP2005223027A (ja) * | 2004-02-04 | 2005-08-18 | Sony Corp | 表示装置およびその製造方法 |
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| KR950021242A (ko) * | 1993-12-28 | 1995-07-26 | 김광호 | 다결정 실리콘 박막 트랜지스터 및 그 제조 방법 |
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| JP4030758B2 (ja) | 2001-12-28 | 2008-01-09 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
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Also Published As
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|---|---|
| US5789283A (en) | 1998-08-04 |
| KR950021242A (ko) | 1995-07-26 |
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