JP4271413B2 - 半導体装置の作製方法 - Google Patents

半導体装置の作製方法 Download PDF

Info

Publication number
JP4271413B2
JP4271413B2 JP2002191493A JP2002191493A JP4271413B2 JP 4271413 B2 JP4271413 B2 JP 4271413B2 JP 2002191493 A JP2002191493 A JP 2002191493A JP 2002191493 A JP2002191493 A JP 2002191493A JP 4271413 B2 JP4271413 B2 JP 4271413B2
Authority
JP
Japan
Prior art keywords
semiconductor layer
conductivity type
crystalline semiconductor
type impurity
concentration
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2002191493A
Other languages
English (en)
Other versions
JP2004039701A (ja
JP2004039701A5 (ja
Inventor
明久 下村
理 中村
達也 荒尾
秀和 宮入
敦生 磯部
圭恵 高野
弘毅 井上
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Priority to JP2002191493A priority Critical patent/JP4271413B2/ja
Priority to US10/607,542 priority patent/US7329594B2/en
Publication of JP2004039701A publication Critical patent/JP2004039701A/ja
Publication of JP2004039701A5 publication Critical patent/JP2004039701A5/ja
Priority to US11/978,585 priority patent/US7534705B2/en
Application granted granted Critical
Publication of JP4271413B2 publication Critical patent/JP4271413B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • H01L21/02675—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth using laser beams
    • H01L21/02686—Pulsed laser beam
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02422—Non-crystalline insulating materials, e.g. glass, polymers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02488—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H01L21/02496—Layer structure
    • H01L21/02505—Layer structure consisting of more than two layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • H01L21/02672—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth using crystallisation enhancing elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • H01L21/02675—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth using laser beams
    • H01L21/02683—Continuous wave laser beam
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/268—Bombardment with radiation with high-energy radiation using electromagnetic radiation, e.g. laser radiation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/127—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement
    • H01L27/1274—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement using crystallisation of amorphous semiconductor or recrystallisation of crystalline semiconductor
    • H01L27/1285—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement using crystallisation of amorphous semiconductor or recrystallisation of crystalline semiconductor using control of the annealing or irradiation parameters, e.g. using different scanning direction or intensity for different transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/7866—Non-monocrystalline silicon transistors
    • H01L29/78672—Polycrystalline or microcrystalline silicon transistor
    • H01L29/78675—Polycrystalline or microcrystalline silicon transistor with normal-type structure, e.g. with top gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Optics & Photonics (AREA)
  • Ceramic Engineering (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Materials Engineering (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Electromagnetism (AREA)
  • Thin Film Transistor (AREA)
  • Recrystallisation Techniques (AREA)
  • Liquid Crystal (AREA)

Description

【０００１】
【発明の属する技術分野】
本発明は絶縁表面に形成された結晶性半導体層を有する半導体装置に関し、特にレーザー光照射により結晶化した結晶性半導体層で絶縁ゲート型電界効果型トランジスタを構成した半導体装置に関する。
【０００２】
【従来の技術】
絶縁表面を有する基板上に非晶質シリコン膜を形成し、レーザー光照射により結晶化して絶縁ゲート型電界効果型トランジスタを作製する技術は、アクティブマトリクス型の液晶表示装置に代表される平面型表示装置（フラットパネルディスプレイ）に応用されている。
【０００３】
レーザー光の照射による非晶質半導体層の結晶化技術として、特開２００１−１４４０２７号公報に開示されているようにＮｄ：ＹＶＯ4レーザーなど固体レーザー発振装置を用いて、その第２高調波であるレーザー光を非晶質半導体層に照射して、従来に比べ結晶粒径の大きい結晶性半導体層を形成し、薄膜トランジスタ（ＴＦＴ）を作製する技術が開示されている。
【０００４】
また、関連する技術として「N. Sasaki et al, 2002 SID International Symposium Digest of Technical Papers, pp.154-157」では連続発振レーザーによるラテラル結晶成長技術について報告されており、その技術を用いて作製されたＴＦＴにより、２７０MHzで動作するシフトレジスタが開示されている。
【０００５】
上記文献で開示されている連続発振レーザー発振装置を用いるレーザーアニールは、エキシマレーザーに代表されるパルスレーザー発振装置を光源とする場合と比較して、半導体層がレーザー光により加熱される時間が長いという特徴がある。また、溶融した領域と固相領域との界面が基板表面と概略平行な方向に結晶成長が進むという特徴がある。
【０００６】
【発明が解決しようとする課題】
レーザーアニールで結晶化した半導体層の厚さに依存して結晶粒径の大きさが変化することが知られている。ＴＦＴの特性は、結晶粒径の大形化に伴って高い電界効果移動度を得ることができる。図２はその半導体層の厚さに対する電界効果移動度の変化を示すグラフであり、ｎチャネル型ＴＦＴの特性を示している。当該ＴＦＴはチャネルドープ（しきい値電圧の制御を主な目的とした一導電型不純物のドーピング）有り（白抜きの△）と無し（白抜きの□）の特性を示しているが、チャネルドープ無しの方が膜厚７０〜１５０nmの範囲において高い電界効果移動度が得られている。これに対し、チャネルドープ有りの特性は膜厚依存性が低くなっている。この差異はチャネルドープによってイオンが結晶に打ち込まれることにより、その結晶性が低下したことが原因と考えられる。
【０００７】
しかしながら、オフリーク電流はチャネルドープをしない場合、半導体層の膜厚の増加に従って増加する傾向があり、オン・オフ比を十分とれないことが問題となっている。これはチャネルドープによりしきい値電圧を制御する他に、オフリーク電流を下げる効果があることを意味している。つまり、チャネルドープをしない場合、ゲート電圧が高くなっても空乏層が十分広がらず、半導体層の深底部において非空乏化領域が存在し、そこがソースとドレイン間の電圧にのみ依存して電流が流れる所謂バックチャネルが形成されていることを意味する。このバックチャネルの形成は、絶縁表面を有する基板上に堆積した非晶質半導体層を結晶化させると、程度の差はあるもののｎ型の伝導性を示すことに起因している。
【０００８】
図３〜図６はこの現象を考察するために半導体層の厚さと電荷密度の関係についてシミュレーションした結果であり、半導体層の厚さが６０nm（図３）、８０nm（図４）、１００nm（図５）、１５０nm（図６）の場合を仮定して計算した結果を示している。対象とする素子はシングルゲート構造のｎチャネル型ＴＦＴを想定している。
【０００９】
計算パラメータとして、ゲートに−１０V、ドレインに＋１Vを印加した場合を仮定すると、弱いｎ型の伝導性を示す半導体層中の多数キャリアである電子は反発してゲート絶縁膜の界面から遠ざかる。空乏層には正の電荷を有するドナーイオンが残存する。また、ゲート絶縁膜の界面には正孔が蓄積され反転層が形成される。図３で示すように半導体層の厚さが６０nm程度であれば、ほぼ全体が空乏化するのに対し、半導体層の膜厚が６０nm以上に厚くなると、ゲート絶縁膜界面から遠ざかる深い領域でゲート電圧の影響が及ばなくなり、負電荷が蓄積する領域が出現する。そして図４〜図６を比較参照すると、半導体層の厚さが８０nmから１５０nmに増加するに従い、その蓄積領域の厚さが増加することが示されている。
【００１０】
バックチャネルはソース及びドレイン領域と同じ導電型の領域が形成され、ゲート電圧に依存しないでドレイン電流が流れる経路となり、ＴＦＴのオフ時にもドレイン電流（オフリーク電流）が発生する原因となっている。
【００１１】
勿論、空乏層を広げるために反対の導電型であるアクセプタ不純物をドーピングすれば電気的に中性化することができるが、半導体層の膜厚増加に従いそれは困難となる。特に深い領域にアクセプタイオンを注入するには高加速電圧で注入する必要があり、それに伴って結晶を壊して結晶性を低下させてしまう。また、半導体層を貫通して、下地の絶縁層にアクセプタイオンが注入されると固定電荷となって、ＴＦＴのしきい値電圧を変動させる原因となり、キャリアトラップとなって特性変動の要因となるなど種々の不具合が発生する。さらに、イオン化した不純物を電界で加速して注入するイオン注入若しくはイオンシャワードーピングでは半導体層の深さ方向の全域に渡って均一に分布させることはできない。
【００１２】
本発明は、このような問題点に鑑み成されたものであり、結晶性に優れ、高い電界効果移動度を実現すると共に、オフリーク電流を低減した絶縁ゲート型電界効果トランジスタ並びにそれを用いた半導体装置を提供することを目的とする。
【００１３】
【課題を解決するための手段】
上記問題点を解決するために、本発明は、絶縁表面を有する基板上に形成した非晶質半導体層を結晶化させて結晶性半導体層を形成し、一導電型不純物のイオン化物を３０ｋＶ以下の電界で加速して結晶性半導体層に注入してその表面側に一導電型不純物が含まれる不純物領域を形成し、連続発振レーザー光を結晶性半導体層に照射して、溶融し再結晶化させると共に当該高濃度領域の一導電型不純物を再分布させる処理を行い、その結果、結晶性半導体層の表面側に一導電型不純物が偏析した高濃度不純物領域を除去して、一導電型不純物の濃度が１×１０15〜５×１０18／ｃｍ3であり、且つ、その濃度が平均値に対して±１０％以内である結晶性半導体層を残存させるものである。そして、この残存した結晶性半導体層を用いて絶縁ゲート型電界効果トランジスタのチャネル部を形成するように加工するものである。
【００１４】
上記発明の構成において、非晶質半導体層の結晶化には加熱処理による結晶化、レーザーアニールによる結晶化、非晶質半導体層の結晶化を促進する作用のある金属元素を用いた結晶化法などを適用することができる。いずれにしても、加熱温度は非晶質半導体層が結晶化するのに十分な温度であれば良いが、基板の歪み点以下の温度とすることが必要である。また、結晶化を加熱処理ではなくレーザー光にて行う場合には、大出力が得られるエキシマレーザー発振装置を用いてレーザーアニールしても良い。
【００１５】
一導電型不純物はｎ型化した結晶性半導体層の導電型を真性化するために注入するものであり、通常はアクセプタを注入する。注入法は質量分離を行って規定されたイオンのみを注入するイオン注入法や、イオン化した不純物を質量分離を必須要件とせずシャワー状に注入するイオンシャワードーピング法でも良い。これらの場合、アクセプタを提供するソースガスにはＢ2Ｈ6やＢＦ3など公知の不純物ガスを用いることができる。加速電圧は結晶性半導体層の結晶性が著しく損なわれないエネルギーとし、好適には３０kV以下とする。この程度の加速電圧であれば、イオン種は膜表面から１００nm程度までしか到達せず、しかもガウス状の分布で深さ方向において急激に濃度が低下するので、結晶性の低下は膜表面近傍に止めることができる。
【００１６】
一導電型不純物は非晶質半導体層に対して、またはそれを結晶化した結晶性半導体層に対して行えば良く、いずれの場合にも同等な結果を得ることができる。一導電型不純物の添加量が多い場合には、その後の結晶化のし易さを勘案して結晶性半導体層、または一導電型不純物が注入されても結晶領域が残存する程度の半導体層に対して行う方が望ましいと考えられる。
【００１７】
連続発振レーザー発振装置としては、固体レーザー発振装置を適用するのが好ましく、Ｃｒ、Ｎｄ、Ｅｒ、Ｈｏ、Ｃｅ、Ｃｏ、Ｔｉ又はＴｍがドーピングされたＹＡＧ、ＹＶＯ4、ＹＬＦ、ＹＡｌＯ3などの結晶を使ったレーザー発振装置を適用する。当該レーザー発振装置における基本波はドーピングする材料によって異なり、１μｍ前後の基本波を有するレーザー光が得られる。基本波に対する高調波は、非線形光学素子を用いることで得ることが可能であり、前記レーザー発振装置を用いた場合には概略第２高調波で可視光域の波長が、第３高調波で紫外域の波長が得られる。代表的には、Ｎｄ:ＹＶＯ4レーザー（基本波１０６４nm）で、その第２高調波（５３２nm）や第３高調波（３５５nm）を適用する。
【００１８】
そして、光学系により照射面にて矩形状または楕円形状のレーザー光に成形して、被処理体に照射する。このときのエネルギー密度は０．０１〜１００MW/cm2程度（好ましくは０．１〜１０MW/cm2）が必要である。そして、０．５〜２０００cm/sec程度の速度でレーザー光に対して相対的に半導体層を移動させて照射する。これにより厚さ６０nm以上で形成された半導体層は溶融し固化する過程で結晶化もしくは再結晶化すると共に、注入した一導電型不純物を再分布させることができる。勿論、溶融−固化の過程で偏析により膜表面に一導電型不純物の高濃度領域が形成されるが、その高濃度領域は概略１０〜５０nm程度であり、その厚さ分だけエッチング除去または化学的機械研磨により研削除去すれば良い。すなわち、結晶性を低下させることなく厚さ６０nm以上に半導体層に対して１×１０15〜５×１０18/cm3であり、且つ、その濃度が平均値に対して±１０％以内の濃度分布で一導電型の不純物を添加することができる。
【００１９】
上記本発明の構成により、結晶性を低下させることなく結晶質半導体層の全体に渡って、チャネル部に添加する一導電型不純物を膜の厚さ方向に渡って一定濃度で分布させることが可能となり、高い電界効果移動度を実現可能な電界効果トランジスタを作製することができる。
【００２０】
なお、本発明でいう非晶質半導体層とは、狭義の意味で完全な非晶質構造を有するものだけではなく、微細な結晶粒子が含まれた状態、又はいわゆる微結晶半導体層、局所的に結晶構造を含む半導体層を含む。代表的には非晶質シリコン膜が適用され、その他に非晶質シリコンゲルマニウム膜、非晶質シリコンカーバイト膜などを適用することもできる。
【００２１】
【発明の実施の形態】
本発明の典型的な一態様は、一導電型不純物をイオン化し電界で加速して注入し、その表面近傍に高濃度不純物領域領域を形成した後、連続発振レーザー光を照射して溶融させ、結晶化または再結晶化する過程で当該不純物の濃度が半導体層中において一定となる領域を形成する方法である。連続発振レーザー光の照射に伴い、半導体層は非晶質相から結晶質相に変化しても良く、いずれにしても不純物元素の再分布という反応を伴うことが必要である。勿論、この過程では不純物が膜表面に偏析して高濃度領域が新たに形成されるが、その領域は化学的なエッチングまたは化学的機械研磨などにより除去すれば良い。
【００２２】
図１は、厚さ１５０nmの結晶性シリコン膜に一導電型不純物としてＨ2で１％に希釈されたＢ2Ｈ6をイオン化して得られたボロンのイオン化物を、質量分離せずに加速電圧１５kV、ドーズ量２×１０14/cm2で注入し、連続発振レーザー光の照射前後での膜中濃度分布を二次イオン質量分析法で測定した結果を示している。連続発振レーザー光は、ＹＶＯ4レーザー発振装置を光源とし、その第２高調波（５３２nm）を用い、出力６Wのレーザー光を約５００μm×２０μmに集光したビームを２５cm/secの速度で走査している。
【００２３】
イオンの注入後におけるボロンは表面から１００nmの領域に渡ってガウス分布しており、表面近傍で高く深部になるに従い減少している。その結果、膜中の全体に渡ってボロンを分散させることが不可能となっている。
【００２４】
これに対し、連続発振レーザー光の照射によりボロンは再分布して膜表面に偏析してピーク値が７×１０18/cm3に達する高濃度不純物領域を形成すると共に、３．５×１０17/cm3の濃度で一様に分布する領域が形成されていることが示されている。これは溶融−再結晶化に伴う現象であり、熱は基板側に放散するので、固化は下地絶縁膜の界面から起こり、その結果ボロンは最後に固化する表面側に偏析して高濃度不純物領域が形成される。
【００２５】
結晶性シリコン膜の表面に形成された高濃度不純物領域はフッ素系のガスを用いたドライエッチングや、ヒドラジンなどアルカリ性溶液を用いたウエットエッチングまたは化学的機械研磨により、表面から１０〜５０nmの厚さを除去することができる。以上の工程は、ガラス基板に歪み点以下、具体的には７００℃以下の処理温度にて行うことができる。
【００２６】
上記本発明の主要な態様に基づく実施の形態を以下に示す。但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は本実施の形態の記載内容に限定して解釈されるものではない。また、以下に示す実施形態の全体を通して同じ要素には同じ符号を付するものとする。
【００２７】
（第１の実施形態）
図７は本発明の第１の実施形態による半導体装置の作製方法を説明する図である。図７（Ａ）に示すように基板１０１上には窒化シリコン膜、酸化シリコン膜、窒酸化シリコン膜の単層又は積層体から成る下地絶縁膜１０２がされている。基板１０１となる部材はアルミノシリケートガラスなど市販品で無アルカリガラスと称されるガラス材料が適用可能である。その他に単結晶シリコンなど半導体基板を適用することも可能である。
【００２８】
非晶質半導体層１０３はシリコン又はシリコンにゲルマニウムを添加した非晶質材料を用いる。非晶質半導体層１０３の厚さは６０〜２００nm、代表的には１５０nmの厚さで形成する。金属含有層１０４はこの非晶質半導体層の結晶化を６００℃以下の温度で可能とし、結晶化を促進する触媒作用のある金属元素を用いる。そのような金属元素は特開２００２−１２４６８５号公報などに開示されている。
【００２９】
非晶質半導体層の結晶化方法は、加熱手段としてファーネスアニール炉、輻射熱又はガス加熱方式の瞬間熱アニール（ＲＴＡ）炉を用いて行う。加熱温度は５００〜７５０℃であり、基板１０１が歪まないことを前提に加熱時間は６０〜１８０００秒の範囲で行い、結晶質半導体層１０５を形成する（図７（Ｂ））。
【００３０】
次いで図７（Ｃ）で示すように、チャネルドーピングを目的としたイオンの注入を行う。一導電型不純物をイオン化し、電界で加速して半導体層中にイオンを注入する場合、加速電圧に応じて注入される不純物元素は分布をもって存在する。本発明のように３０kV以下でイオンを注入する場合、図７（Ｃ）の挿入図で示すように不純物注入領域１０６は表面近傍に濃度のピークを有し、表面から深くなるに従いその濃度が減少するガウス型に近い分布をとる。注入する不純物濃度はそのピーク濃度で１×１０15〜５×１０18/cm3である。
【００３１】
本実施形態において、チャネルドーピングをこの段階で行う理由は、金属元素を用いた加熱処理による結晶化は当該金属元素のシリサイド化を利用する反応であることに由来している。すなわち、半導体層中に異種元素が分布を持って含まれていると結晶化が一様に成されないので、本実施形態ではこの段階でチャネルドーピングを行うことが望ましい。
【００３２】
その後、図７（Ｄ）で示すように連続発振レーザー光を照射して、不純物が注入された結晶質半導体層１０５を溶融−再結晶化する。この処理により注入された不純物は再分布して、膜表面に偏析して一導電型不純物の高濃度層１０８が形成される。この高濃度層１０８の下層側には、深さ方向分布において１×１０15〜５×１０18／ｃｍ3であり、その濃度のばらつきは±１０％以内で一導電型不純物を含む結晶性半導体層１０７が形成される（図７（Ｄ）挿入図参照）。これは溶融−再結晶化に伴う現象であり、熱は基板側１０１に放散するので固化は下地絶縁膜１０２の界面から起こり、その結果注入した不純物は最後に固化する表面側に偏析するためである。
【００３３】
表面に形成された一導電型不純物の高濃度層１０８はエッチング処理により除去する。その厚さは１０〜６０nmが適当である。残存する結晶質半導体層１０９は当初の膜厚よりもその分薄くなるが、上記の濃度で一定濃度で一導電型不純物を含ませることができる（図７（Ｅ））。
【００３４】
なお、図７（Ｄ）〜（Ｅ）までの過程で結晶化の際に用いた金属元素も、一導電型不純物と同様に表面に偏析するので、この処理により金属元素の濃度も同時に低減させることができる。
【００３５】
こうして作製された結晶質半導体層を用いて電界効果型トランジスタのチャネル形成領域やソース及びドレインなど主要な構成部材を形成することができる。例えば、特開２００２−０８３８０５号公報に記載の技術に従ってゲートオーバーラップＬＤＤ構造のＴＦＴを作製することができる。
【００３６】
（第２の実施形態）
図８は本発明の第２の実施形態による半導体装置の作製方法を説明する図である。図８（Ａ）に示すように基板１０１上に下地絶縁膜１０２、非晶質半導体層１０３を形成する。
【００３７】
まず、非晶質半導体層１０３に対してチャネルドーピングを目的としたイオンの注入を行う。一導電型不純物のイオンを電界で加速して半導体層中に注入する場合、加速電圧に応じて注入不純物元素は分布をもって存在する。３０kV以下でイオンを注入する場合、図８（Ｂ）の挿入図で示すように、不純物注入領域１１０は表面近傍にピークを持ち表面から深くなるに従いその濃度が減少するガウス型に近い分布をとる。注入する不純物濃度は半導体層中におけるピーク濃度で１×１０15〜５×１０18/cm3である。
【００３８】
その後、図８（Ｃ）で示すように連続発振レーザー光を照射して、不純物が注入された非晶質半導体層１０３を溶融−結晶化して結晶性半導体層１１１を形成する。この処理により注入された不純物は再分布して、膜表面に偏析して一導電型不純物の高濃度層１１２が形成される。その下層側では第１の実施形態と同様に一導電型不純物が一様に分布する（図８（Ｃ）挿入図参照）。
【００３９】
表面に形成された一導電型不純物の高濃度層１１２はエッチング処理により除去する。その厚さは１０〜６０ｎｍが適当である。残存する結晶質半導体層１１３は当初の膜厚よりもその分薄くなるが、１×１０15〜５×１０18／ｃｍ3であり、その濃度のばらつきは±１０％以内で一導電型不純物を含ませることができる（図８（Ｄ））。
【００４０】
こうして作製された結晶質半導体層を用いて電界効果型トランジスタのチャネル形成領域やソース及びドレインなど主要な構成部材を形成することができる。例えば、特開２００２−０８３８０５号公報に記載の技術に従ってゲートオーバーラップＬＤＤ構造のＴＦＴを作製することができる。
【００４１】
（第３の実施形態）
図９は本発明の第３の実施形態による半導体装置の作製方法を説明する図である。図９（Ａ）に示すように基板１０１上に下地絶縁膜１０２、非晶質半導体層１０３を形成する。
【００４２】
まず、非晶質半導体層１０３に対しパルスレーザー光を照射して結晶化させる。パルスレーザー光の光源としてはパルス発振する気体レーザー、固体レーザーのいずれを適用しても構わない。具体的にはエキシマレーザー発振装置、ＹＡＧレーザー発振装置、ＹＶＯ4レーザー発振装置、ＹＬＦレーザー発振装置などが適用可能である。発振周波数は１０〜３００Hz、発振パルス幅は２０〜１００nsec程度とすれば良い。非晶質半導体層はパルスレーザー光照射領域の全部が、又は部分的に溶融して結晶化する。結晶性半導体膜１１４の表面に形成される凹凸は最大で膜厚と同程度となり、表面の平坦性は喪失するが、これはパルスレーザー光を用いる場合に良く見られる現象である（図９（Ｂ））。
【００４３】
その後、チャネルドーピングを目的としたイオンの注入を行う（図９（Ｃ））。一導電型不純物のイオン化物を電界で加速して半導体層中に注入する場合、加速電圧に応じて注入不純物元素は分布をもって存在する。本発明のように３０kV以下でイオンを注入する場合、図９（Ｃ）の挿入図で示すように、不純物注入領域１１５は表面近傍にピークを持ち表面から深くなるに従いその濃度が減少するガウス型に近い分布をとる。注入する不純物濃度は半導体層中におけるピーク濃度で１×１０15〜５×１０18/cm3である。
【００４４】
さらに図９（Ｄ）で示すように、連続発振レーザー光を照射して不純物が注入された結晶質半導体層１１５を溶融−再結晶化する。この処理により注入された不純物は再分布して、膜表面に偏析して一導電型不純物の高濃度層１１７が形成される。この高濃度層１１７の下層側には、深さ方向分布において１×１０15〜５×１０18／ｃｍ3であり、その濃度のばらつきは±１０％以内で一導電型不純物を含む結晶性半導体層１１６が形成される。また、この溶融−再結晶化の過程で結晶性半導体膜の表面は平坦化させることができる（図９（Ｄ）挿入図参照）。
【００４５】
表面に形成された一導電型不純物の高濃度層１１７はエッチング処理により除去する。その厚さは１０〜６０nmが適当である。残存する結晶質半導体層１１８は当初の膜厚よりもその分薄くなるが、上記の濃度で一定濃度で一導電型不純物を含ませることができる（図９（Ｅ））。
【００４６】
本実施の形態において作製された結晶質半導体層を用いても、同様にＴＦＴを作製することが可能であり、それを絶縁表面を有する基板上に作り込んでアクティブマトリクス型液晶表示装置をはじめとする各種半導体装置を作製することができる。
【００４７】
（第４の実施形態）
本発明に係る第４の実施形態は、上記第１の実施形態〜第３の実施形態において作製された結晶性半導体層を用いてＴＦＴを作製する一例について示す。
【００４８】
まず、図１０（Ａ）に示すように、第１の実施形態〜第３の実施形態のいずれかの方法により基板１０１の下地絶縁膜１０２上に作製された結晶性シリコン膜から、所望の形状にエッチング処理し島状に孤立分離した半導体層２０１〜２０３を形成する。これらの半導体層２０１〜２０３は、チャネル形成領域、ソース及びドレイン領域、低濃度不純物領域などを作り込みＴＦＴの主要な構成要素となる。結晶性シリコン膜をエッチングするには、ドライエッチング法を用いてＣＦ4とＯ2の混合ガスをエッチングガスとして用い、ゲート絶縁膜の被覆性を良くするために、半導体層２０１〜２０３の端部に３０〜６０度のテーパー角が付くように加工する。
【００４９】
次いで、図１０（Ｂ）で示すように、半導体層２０１〜２０３上にゲート絶縁膜を形成する酸化シリコン膜２０４、窒化シリコン膜２０５を高周波マグネトロンスパッタリング法で形成し、ゲート電極を形成する第１導電膜２０６、第２導電膜２０７の４層を大気に触れさせることなく減圧下にて連続的に形成する。
【００５０】
まず、半導体層２０１〜２０３の表面の清浄化と平滑化処理を、オゾン水含有水溶液による酸化処理及びフッ酸含有水溶液による酸化膜除去処理で行い、半導体層の表面をエッチングして表層部を除去する。この処理により半導体層２０１〜２０３の最表面がエッチングされて水素で終端された清浄で不活性な表面を形成することができる。ゲート絶縁膜の成膜段階では、基板及び基板表面に付着している水分を離脱させ清浄化させるために１００〜２００℃の加熱処理を減圧下で行う。
【００５１】
本実施形態におけるゲート絶縁膜は、高周波マグネトロンスパッタリング法によりシリコンをターゲットとして形成される酸化シリコン膜２０４と、窒化シリコン膜２０５の二層積層構造である。酸化シリコン膜の主な膜形成条件は、スパッタガスにＯ2とＡｒを用い、基板加熱温度１００〜２００℃として１０〜６０nmの厚さで形成する。この条件により半導体層と界面準位密度が低く、緻密な酸化シリコン膜２０４を形成することができる。窒化シリコン膜２０５は、スパッタガスにＮ2とＡｒを用い、同様に１００〜２００℃に加熱して１０〜３０nmの厚さに形成する。酸化シリコンの比誘電率３．８に対し窒化シリコンの比誘電率は約７．５であるので、酸化シリコン膜で形成するゲート絶縁膜に窒化シリコン膜を含ませることで、実質的にはゲート絶縁膜の薄膜化を図るのと同等の効果を得ることができる。ゲート絶縁膜において酸化シリコン膜と窒化シリコン膜の２層構造とすることで、当該ゲート絶縁膜の全厚さを３０〜８０nmとしてもゲートリーク電流を低減させ、２．５〜１０V、代表的には３．０〜５．５VでＴＦＴを駆動させることができる。
【００５２】
この様に本実施形態では二層構造のゲート絶縁膜を採用するが、勿論、プラズマＣＶＤ法によりＴＥＯＳを用いて形成する酸化シリコン膜や、ＳｉＨ4と窒酸化物ガスを反応させて形成する窒酸化シリコン膜を用いても良い。
【００５３】
さらに、ゲート絶縁膜とゲート電極界面の汚染物も、しきい値電圧などを変動させる原因となるのでゲート絶縁膜を形成した後、続けて膜厚１０〜５０nmの窒化タンタル（ＴａＮ）から成る第１導電膜２０６と、膜厚１００〜４００nmのタングステン（Ｗ）から成る第２導電膜２０７とを積層形成する。
【００５４】
ゲート電極はこの積層膜を加工して形成するが、その他に適用可能な導電性材料としてはＴａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕから選ばれた元素、または当該元素を主成分とする合金材料もしくは化合物材料で形成する。また、リン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体層を用いてもよい。また、第１導電膜をタンタル（Ｔａ）膜で形成し、第２導電膜をＷ膜とする組み合わせ、第１導電膜を窒化タンタル（ＴａＮ）膜で形成し、第２導電膜をＡｌ膜とする組み合わせ、第１導電膜を窒化タンタル（ＴａＮ）膜で形成し、第２導電膜をＣｕ膜とする組み合わせとしてもよい。
【００５５】
次に、図１０（Ｃ）に示すように、写真蝕刻をしてゲート電極のパターンを形成するレジストマスク２０８を形成する。その後、ドライエッチング法により第１エッチング処理を行う。エッチング用ガスに限定はないが、ＷやＴａＮのエッチングにはＣＦ4とＣｌ2とＯ2とを用いると良い。第１エッチング処理では、基板側には所定のバイアス電圧を印加して、形成される第１形状のゲート電極パターン２０９の側面に１５〜５０度の傾斜角を持たせる。エッチング条件にもよるが、第１エッチング処理によりゲート絶縁膜として形成された窒化シリコン膜２０５は、第１形状のゲート電極パターン２０９の下部において残存し、その他の領域では酸化シリコン膜２０４が露出する。
【００５６】
この後、第２エッチング条件に変え、エッチング用ガスにＳＦ6とＣｌ2とＯ2とを用い、基板側に印加するバイアス電圧を所定の値として、Ｗ膜の異方性エッチングを行う。こうして、ゲート電極２１０を形成する。その後、レジストマスク２０８は除去する（図１０（Ｄ））。
【００５７】
ゲート電極は第１導電膜２０６と第２導電膜２０７との積層構造体であり、第１導電膜２０６が庇のように突出した帽子型（ハットシェイプ）の構造となっている。その後、図１０（Ｅ）で示すようにドーピング処理を行い、各半導体層に不純物領域を形成する。ドーピング条件は適宜設定すれば良い。半導体層２０１に形成される第１ｎ型不純物領域２１２は低濃度ドレインを形成し、第２ｎ型不純物領域２１３はソース又はドレイン領域を形成する。半導体層２０２に形成される第１ｐ型不純物領域２１５はゲート電極とオーバーラップするソース又はドレインを形成し、第２ｐ型不純物領域２１６はソース又はドレイン領域を形成する。それぞれの半導体層におけるチャネル形成領域２１１、２１４はゲート電極２１０の第２導電膜とほぼ重なる位置に形成されろことになる。また、半導体層２０３は容量部を形成する部材として適用し、第２ｎ型不純物領域又は第２ｐ型不純物領域と同じ濃度で不純物が添加される。
【００５８】
そして、図１１（Ａ）に示すように水素を含有する酸化窒化シリコン膜２１７をプラズマＣＶＤ法により５０nmの厚さで形成し、さらに３５０〜５５０℃の加熱処理により半導体層の水素化を行う。
【００５９】
層間絶縁膜２１８はアクリル又はポリイミドなどを主成分とする感光性の有機樹脂材料で所定のパターンに形成している。そして、ドライエッチングによりコンタクトホール２７７を形成する（図１１（Ｂ））。
【００６０】
その後、図１１（Ｃ）で示すように、Ａｌ、Ｔｉ、Ｍｏ、Ｗなどを用いて配線２１９〜２２１を形成する。配線構造の一例は、膜厚５０〜２５０nmのＴｉ膜と、膜厚３００〜５００nmの合金膜（ＡｌとＴｉとの合金膜）との積層膜を用いる。
【００６１】
こうして、ｎチャネル型ＴＦＴ３０１、ｐチャネル型ＴＦＴ３０２、容量部３０３を形成することができる。各ＴＦＴにおいてはゲート絶縁膜に少なくとも１層の窒化シリコン膜が含まれている。また、容量部３０３において、誘電体膜として少なくとも一層の窒化シリコン膜が含まれている。
【００６２】
（第５の実施形態）
本実施形態は、第４の実施形態により得られたＴＦＴを用いてアクティブマトリクス型の液晶表示装置やアクティブマトリクス型のＥＬ表示装置を作製する一例について示す。
【００６３】
図１２は本発明の結晶性半導体層を用いたＴＦＴにより液晶表示装置の画素を構成した一例を示す上面図であり、図１３は図１２に示すＡ−Ａ'線に対応する縦断面図である。
【００６４】
図１２は画素を構成する主な要素としてＴＦＴ３０４とそれに接続する画素電極２２８の他に、走査信号線２２５、データ信号線２２７、保持容量部３０５が配設されている形態を示している。図１３の縦断面図においてＴＦＴ３０４はＬＤＤ構造を有している。このＴＦＴの作製工程は第４の実施形態と同様であるが、半導体層２２１にはソース又はドレイン領域２２３と低濃度ドレイン領域２２２が形成されたＬＤＤ構造となっている（この製造工程に関しては特願２００１−０１１０８５号出願に記載されている）。保持容量部３０５は半導体層２２２と、ゲート絶縁膜と同層である酸化シリコン膜２２４と走査信号線２２６の重畳部によって形成している。層間絶縁膜は窒化シリコン膜２１７と有機樹脂膜２１８で形成され、その上層にデータ信号線２２７、画素電極２２８が形成されている。図１３（Ｂ）は液晶２３３を封入した状態であり、対向基板２３０には共通電極２３１が形成され、配向膜２２９、２３１を介して液晶２３３が狭持される。
【００６５】
図１４は本発明の結晶性半導体層を用いたＴＦＴによりＥＬ表示装置の画素を構成した一例を示す上面図であり、図１５は図１４に示すＢ−Ｂ'線に対応する縦断面図である。
【００６６】
図１４で示す画素はＴＦＴ３０６〜３０８の３つのＴＦＴが備えられ、ＴＦＴ３０６には画素電極２３５と電源線２３６が接続し、ＴＦＴ３０７にはデータ線号線２３７が接続し、ＴＦＴ３０８には電源線２３６と接続している。この画素構成において、ＴＦＴ３０６はＥＬ素子に接続する駆動用のＴＦＴであり、ＴＦＴ３０７、３０８は信号を制御するスイッチング用のＴＦＴである。特に主要な構成要素であるＴＦＴ３０６は、Ｂ−Ｂ'線に対応する図１５（Ａ）の縦断面図においてその詳細な構造が示されている。ＴＦＴ３０６はｐチャネル型ＴＦＴであり、その作製工程は第４の実施形態と同様である。層間絶縁膜は窒化シリコン膜２１７と有機樹脂膜２１８で形成され、その上層に電源線２３６、画素電極２３５が形成されている。
【００６７】
ＥＬ素子３０９は、画素電極２３５上に仕事関数が４eV以上で非透光性の金属層２３９（例えば窒化チタンなど）を形成し、有機化合物又は有機化合物と無機化合物の積層体若しくは混合体でなるＥＬ層２４０、仕事関数が４eV以下で透光性の金属層２４１で形成されている。さらに、窒化シリコン膜、酸化アルミニウム膜、または酸窒化アルミニウム膜による保護膜２４２が形成されている。この保護膜の形態において、高周波スパッタリングで形成される窒化シリコン膜を適用すると良い。図１５（Ｂ）は封止板２４３を固着した場合の構成であり、封止板２４３と保護膜２４２との間には透光性の樹脂層２４４が形成されている。前述の窒化シリコン膜は保護膜２４２はこの樹脂層２１８から放出される有機物系ガス、酸素、水分が侵入するのを防ぐことができる。
【００６８】
図１６はこのような画素を有する表示装置６００の構成を示す図であり、液層の電気光学的作用またはＥＬ層の発光により画像を表示する画素部６０１、走査線信号駆動回路６０２、データ線信号駆動回路６０３が備えられている。その他に、Ｉ／Ｏポート６０４、ＣＰＵ６０５、シリアルインターフェース６０６、電源回路６０７、ＲＡＭ６０８、映像信号制御回路６０９、ビデオＲＡＭ６１０、ＤＡＣ／ＡＤＣ６１１、タイマカウンタ回路６１２などを本発明による結晶性半導体膜を用いたＴＦＴで同一ガラス基板上に一体形成することも可能である。
【００６９】
（第６の実施形態）
本発明により作製される代表的な半導体装置としてマイクロコンピュータの一実施形態を図１７と図１８を用いて説明する。図１７に示すように、０．１〜１．１mmの厚さのガラス基板上に各種の機能回路部を集積してマイクロコンピュータを実現することができる。各種の機能回路部は実施の形態１〜４により作製されるＴＦＴや容量部を主体として形成することが可能である。
【００７０】
図１７で示すマイクロコンピュータ７００の要素としては、ＣＰＵ７０１、ＲＯＭ７０２、割り込みコントローラ７０３、キャッシュメモリー７０４、ＲＡＭ７０５、ＤＭＡＣ７０６、クロック発生回路７０７、シリアルインターフェース７０８、電源発生回路７０９、ＡＤＣ／ＤＡＣ７１０、タイマカウンタ７１１、ＷＤＴ７１２、Ｉ／Ｏポート７０２などである。
【００７１】
ガラス基板上に形成されたマイクロコンピュータ７００は、図１８で示すように、セラミックやＦＲＰ（繊維強化プラスチック）のベース８０１にフェースダウンボンディングで固着される。マイクロコンピュータ７００のガラス基板の裏面には、
酸化アルミニウム、窒酸化アルミニウム、窒化硼素、ダイヤモンドカーボンなど熱伝導層８０３が被覆されて熱放散効果を高めている。さらにこれに接してアルミニウムで形成される放熱フィン８０４が設けられ、マイクロコンピュータ７００の動作に伴う発熱対策としている。全体は封止樹脂８０５で覆われ、外部回路との接続はピン８０２により行う。
【００７２】
本実施の形態ではマイクロコンピュータの形態を一例として示したが、各種機能回路の構成やあ組み合わせを換えれば、メディアプロセッサ、グラフィクス用ＬＳＩ、暗号ＬＳＩ、メモリー、グラフィクス用ＬＳＩ、携帯電話用ＬＳＩなど様々な機能の半導体装置を完成させることができる。
【００７３】
【発明の効果】
上記本発明の構成により、ＴＦＴを形成する結晶質半導体層において、チャネル形成領域に添加する一導電型不純物を当該半導体層の厚さ方向に渡って一定濃度で分布することが可能となり、オフリーク電流を低減し、高い電界効果移動度を実現可能な電界効果トランジスタを得ることができる。
【図面の簡単な説明】
【図１】 連続発振レーザー光の照射前後における半導体層に注入したボロンの濃度分布を示すグラフ。
【図２】 ＴＦＴの電界効果移動度に対する半導体層膜厚依存性を示すグラフ（チャネルドープ有り無し）。
【図３】 シリコン膜厚６０nmの場合の電荷密度分布をシミュレーションした結果を示すグラフ。
【図４】 シリコン膜厚８０nmの場合の電荷密度分布をシミュレーションした結果を示すグラフ。
【図５】 シリコン膜厚１００nmの場合の電荷密度分布をシミュレーションした結果を示すグラフ。
【図６】 シリコン膜厚１５０nmの場合の電荷密度分布をシミュレーションした結果を示すグラフ。
【図７】 本発明の結晶性半導体膜の作製工程を説明する縦断面図。
【図８】 本発明の結晶性半導体膜の作製工程を説明する縦断面図。
【図９】 本発明の結晶性半導体膜の作製工程を説明する縦断面図。
【図１０】 本発明におけるＴＦＴの作製工程を示す縦断面図。
【図１１】 本発明におけるＴＦＴの作製工程を示す縦断面図。
【図１２】 本発明により作製される液晶表示装置の画素の構成を示す上面図。
【図１３】 本発明により作製される液晶表示装置の画素の構成を示す縦断面図。
【図１４】 本発明により作製されるＥＬ表示装置の画素の構成を示す上面図。
【図１５】 本発明により作製されるＥＬ表示装置の画素の構成を示す縦断面図。
【図１６】 本発明により作製される表示装置の構成を示すブロック図。
【図１７】 本発明により作製されるマイクロコンピュータの形態を示すブロック図。
【図１８】 本発明により作製されるマイクロコンピュータの形態を示す断面図。

Claims (6)

  1. 絶縁表面を有する基板上に形成した非晶質半導体層を加熱して結晶性半導体層を形成し、
    前記結晶性半導体層に一導電型不純物のイオン化物を３０ｋＶ以下の加速電圧で注入して、当該結晶性半導体層の表面側に一導電型不純物が含まれる不純物領域を形成し、
    レーザー光を前記結晶性半導体層に照射して、溶融し再結晶化させると共に前記一導電型不純物を再分布させ、
    前記結晶性半導体層の表面側の前記一導電型不純物が偏析した高濃度不純物領域を除去し、前記一導電型不純物の濃度が、１×１０１５〜５×１０１８／ｃｍ３であり、且つ、その濃度が平均値に対して±１０％以内である結晶性半導体層を残存させ、
    当該結晶性半導体層で電界効果トランジスタのチャネル部を形成することを特徴とする半導体装置の作製方法。
  2. 絶縁表面を有する基板上に形成した非晶質半導体層に一導電型不純物のイオン化物を３０ｋＶ以下の加速電圧で注入して、当該非晶質半導体層の表面側に一導電型不純物が含まれる不純物領域を形成し、
    レーザー光を前記非晶質半導体層に照射して、溶融し結晶化させ、結晶性半導体層を形成すると共に前記一導電型不純物を再分布させ、
    前記結晶性半導体層の表面側の前記一導電型不純物が偏析した高濃度不純物領域を除去し、前記一導電型不純物の濃度が、１×１０１５〜５×１０１８／ｃｍ３であり、且つ、その濃度が平均値に対して±１０％以内である結晶性半導体層を残存させ、
    当該結晶性半導体層で電界効果トランジスタのチャネル部を形成することを特徴とする半導体装置の作製方法。
  3. 絶縁表面を有する基板上に形成した非晶質半導体層をその結晶化を促進する金属元素を添加した後加熱して結晶性半導体層を形成し、
    前記結晶性半導体層に一導電型不純物のイオン化物を３０ｋＶ以下の加速電圧で注入して、当該結晶性半導体層の表面側に一導電型不純物が含まれる不純物領域を形成し、
    レーザー光を前記結晶性半導体層に照射して、溶融し再結晶化させると共に前記一導電型不純物を再分布させ、
    前記結晶性半導体層の表面側の前記一導電型不純物が偏析した高濃度不純物領域を除去し、前記一導電型不純物の濃度が、１×１０１５〜５×１０１８／ｃｍ３であり、且つ、その濃度が平均値に対して±１０％以内である結晶性半導体層を残存させ、
    当該結晶性半導体層で電界効果トランジスタのチャネル部を形成することを特徴とする半導体装置の作製方法。
  4. 絶縁表面を有する基板上に形成した非晶質半導体層にパルスレーザー光を照射してその一部または全部を結晶化して結晶性半導体層を形成し、
    前記結晶性半導体層に一導電型不純物のイオン化物を３０ｋＶ以下の加速電圧で注入して、当該結晶性半導体層の表面側に一導電型不純物が含まれる不純物領域を形成し、
    レーザー光を前記結晶性半導体層に照射して、溶融し再結晶化させると共に前記一導電型不純物を再分布させ、
    前記結晶性半導体層の表面側に前記一導電型不純物の偏析した高濃度不純物領域を除去し、前記一導電型不純物の濃度が、１×１０１５〜５×１０１８／ｃｍ３であり、且つ、その濃度が平均値に対して±１０％以内である結晶性半導体層を残存させ、
    当該結晶性半導体層で電界効果トランジスタのチャネル部を形成することを特徴とする半導体装置の作製方法。
  5. 請求項１乃至４のいずれか一項において、前記レーザー光の光源に、連続発振レーザーであるＹＡＧレーザー、ＹＶＯ４レーザー、ＹＬＦレーザー、ＹＡｌＯ３レーザーから選ばれた一種を用いることを特徴とする半導体装置の作製方法。
  6. 請求項１乃至５のいずれか一項において、前記非晶質半導体層は６０〜２００ｎｍの厚さで形成し、前記結晶性半導体層の表面側の前記一導電型不純物が偏析した高濃度不純物領域を、１０〜６０ｎｍの厚さ除去することを特徴とする半導体装置の作製方法。
JP2002191493A 2002-06-28 2002-06-28 半導体装置の作製方法 Expired - Fee Related JP4271413B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2002191493A JP4271413B2 (ja) 2002-06-28 2002-06-28 半導体装置の作製方法
US10/607,542 US7329594B2 (en) 2002-06-28 2003-06-27 Method of manufacturing a semiconductor device
US11/978,585 US7534705B2 (en) 2002-06-28 2007-10-30 Method of manufacturing a semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2002191493A JP4271413B2 (ja) 2002-06-28 2002-06-28 半導体装置の作製方法

Publications (3)

Publication Number Publication Date
JP2004039701A JP2004039701A (ja) 2004-02-05
JP2004039701A5 JP2004039701A5 (ja) 2005-10-20
JP4271413B2 true JP4271413B2 (ja) 2009-06-03

Family

ID=31701052

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2002191493A Expired - Fee Related JP4271413B2 (ja) 2002-06-28 2002-06-28 半導体装置の作製方法

Country Status (2)

Country Link
US (2) US7329594B2 (ja)
JP (1) JP4271413B2 (ja)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030178682A1 (en) * 2001-12-28 2003-09-25 Takeshi Noda Semiconductor device and method of manufacturing the semiconductor device
JP4531343B2 (ja) * 2003-03-26 2010-08-25 株式会社半導体エネルギー研究所 駆動回路
JP2005228819A (ja) * 2004-02-10 2005-08-25 Mitsubishi Electric Corp 半導体装置
KR101299604B1 (ko) * 2005-10-18 2013-08-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
JP2006191125A (ja) * 2006-01-27 2006-07-20 Ftl:Kk Ｓｏｉウェーハの製造方法
JP2006203250A (ja) * 2006-04-05 2006-08-03 Ftl:Kk ３次元半導体デバイスの製造方法
US7972943B2 (en) * 2007-03-02 2011-07-05 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
KR20120059509A (ko) * 2009-08-25 2012-06-08 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
CN103193195B (zh) * 2013-03-08 2015-04-01 厦门大学 一种重掺杂硼硅片的再分布方法
US9843014B2 (en) * 2015-02-20 2017-12-12 Apple Inc. Electronic devices with sapphire-coated substrates
US11255606B2 (en) * 2015-12-30 2022-02-22 Mattson Technology, Inc. Gas flow control for millisecond anneal system

Family Cites Families (55)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4168990A (en) 1977-04-04 1979-09-25 International Rectifier Corporation Hot implantation at 1100°-1300° C. for forming non-gaussian impurity profile
DE2756861C2 (de) 1977-12-20 1983-11-24 Max Planck Gesellschaft zur Förderung der Wissenschaften e.V., 3400 Göttingen Verfahren zum Ändern de Lage des Fermi-Niveaus von amorphem Silicium durch Dotieren mittels Ionenimplantation
US4199773A (en) 1978-08-29 1980-04-22 Rca Corporation Insulated gate field effect silicon-on-sapphire transistor and method of making same
JPS5856409A (ja) 1981-09-30 1983-04-04 Toshiba Corp 半導体装置の製造方法
JPS62262431A (ja) 1986-05-08 1987-11-14 Fujitsu Ltd 半導体装置の製造方法
US4775641A (en) 1986-09-25 1988-10-04 General Electric Company Method of making silicon-on-sapphire semiconductor devices
US5244820A (en) 1990-03-09 1993-09-14 Tadashi Kamata Semiconductor integrated circuit device, method for producing the same, and ion implanter for use in the method
US5064775A (en) 1990-09-04 1991-11-12 Industrial Technology Research Institute Method of fabricating an improved polycrystalline silicon thin film transistor
US6964890B1 (en) 1992-03-17 2005-11-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for forming the same
WO1994000882A1 (en) 1992-06-24 1994-01-06 Seiko Epson Corporation Thin film transistor, solid-state device, display device, and method for manufacturing thin film transistor
US5403762A (en) 1993-06-30 1995-04-04 Semiconductor Energy Laboratory Co., Ltd. Method of fabricating a TFT
US5501989A (en) 1993-03-22 1996-03-26 Semiconductor Energy Laboratory Co., Ltd. Method of making semiconductor device/circuit having at least partially crystallized semiconductor layer
KR950021242A (ko) 1993-12-28 1995-07-26 김광호 다결정 실리콘 박막 트랜지스터 및 그 제조 방법
JP3464287B2 (ja) 1994-09-05 2003-11-05 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6165876A (en) 1995-01-30 2000-12-26 Yamazaki; Shunpei Method of doping crystalline silicon film
JPH08204208A (ja) 1995-01-30 1996-08-09 Semiconductor Energy Lab Co Ltd 結晶性シリコン半導体装置の製造方法
US5565690A (en) 1995-02-02 1996-10-15 Motorola, Inc. Method for doping strained heterojunction semiconductor devices and structure
JP3471966B2 (ja) 1995-03-16 2003-12-02 株式会社半導体エネルギー研究所 薄膜半導体装置の作製方法
US5532175A (en) 1995-04-17 1996-07-02 Motorola, Inc. Method of adjusting a threshold voltage for a semiconductor device fabricated on a semiconductor on insulator substrate
TW548686B (en) 1996-07-11 2003-08-21 Semiconductor Energy Lab CMOS semiconductor device and apparatus using the same
JP3923141B2 (ja) 1996-07-11 2007-05-30 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
JPH10200120A (ja) 1997-01-10 1998-07-31 Sharp Corp 半導体装置の製造方法
JPH11298003A (ja) 1998-04-07 1999-10-29 Toshiba Corp 液晶表示装置用アクティブマトリクス基板の製造方法および液晶表示装置の製造方法
JP2000357798A (ja) 1998-06-30 2000-12-26 Matsushita Electric Ind Co Ltd 薄膜トランジスタ及びその製造方法
TW454260B (en) 1998-06-30 2001-09-11 Matsushita Electric Ind Co Ltd Thin film transistor and manufacturing method thereof
US7084016B1 (en) 1998-07-17 2006-08-01 Semiconductor Energy Laboratory Co., Ltd. Crystalline semiconductor thin film, method of fabricating the same, semiconductor device, and method of fabricating the same
US7282398B2 (en) 1998-07-17 2007-10-16 Semiconductor Energy Laboratory Co., Ltd. Crystalline semiconductor thin film, method of fabricating the same, semiconductor device and method of fabricating the same
US6559036B1 (en) 1998-08-07 2003-05-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the same
GB2354882B (en) 1999-03-10 2004-06-02 Matsushita Electric Ind Co Ltd Thin film transistor panel and their manufacturing method
KR100333276B1 (ko) * 1999-05-20 2002-04-24 구본준, 론 위라하디락사 액정표시장치의 ｔｆｔ 및 그 제조방법
JP3458766B2 (ja) 1999-06-08 2003-10-20 日本電気株式会社 電界効果トランジスタの製造方法
US7411211B1 (en) 1999-07-22 2008-08-12 Semiconductor Energy Laboratory Co., Ltd. Contact structure and semiconductor device
TW473783B (en) 1999-08-13 2002-01-21 Semiconductor Energy Lab Laser apparatus, laser annealing method, and manufacturing method of a semiconductor device
JP3897965B2 (ja) 1999-08-13 2007-03-28 株式会社半導体エネルギー研究所 レーザー装置及びレーザーアニール方法
JP4101409B2 (ja) 1999-08-19 2008-06-18 シャープ株式会社 半導体装置の製造方法
US6825488B2 (en) 2000-01-26 2004-11-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
TW495854B (en) 2000-03-06 2002-07-21 Semiconductor Energy Lab Semiconductor device and manufacturing method thereof
JP4057215B2 (ja) 2000-03-07 2008-03-05 三菱電機株式会社 半導体装置の製造方法および液晶表示装置の製造方法
TW513753B (en) 2000-03-27 2002-12-11 Semiconductor Energy Lab Semiconductor display device and manufacturing method thereof
JP4011304B2 (ja) 2000-05-12 2007-11-21 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
TWI286338B (en) 2000-05-12 2007-09-01 Semiconductor Energy Lab Semiconductor device and manufacturing method thereof
TW480576B (en) 2000-05-12 2002-03-21 Semiconductor Energy Lab Semiconductor device and method for manufacturing same
TW501282B (en) 2000-06-07 2002-09-01 Semiconductor Energy Lab Method of manufacturing semiconductor device
US6613620B2 (en) 2000-07-31 2003-09-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the same
JP4646460B2 (ja) 2000-08-02 2011-03-09 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6703265B2 (en) 2000-08-02 2004-03-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the same
KR100660956B1 (ko) * 2000-10-30 2006-12-26 가부시키가이샤 네오맥스 마이크로파용 유전체 세라믹 조성물
TWI221645B (en) 2001-01-19 2004-10-01 Semiconductor Energy Lab Method of manufacturing a semiconductor device
JP2002324808A (ja) 2001-01-19 2002-11-08 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
US6376336B1 (en) * 2001-02-01 2002-04-23 Advanced Micro Devices, Inc. Frontside SOI gettering with phosphorus doping
US7052943B2 (en) 2001-03-16 2006-05-30 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device
US6855584B2 (en) 2001-03-29 2005-02-15 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device
TW544938B (en) 2001-06-01 2003-08-01 Semiconductor Energy Lab Method of manufacturing a semiconductor device
JP4256087B2 (ja) 2001-09-27 2009-04-22 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP3873811B2 (ja) * 2002-05-15 2007-01-31 日本電気株式会社 半導体装置の製造方法

Also Published As

Publication number Publication date
JP2004039701A (ja) 2004-02-05
US20040038465A1 (en) 2004-02-26
US20080070352A1 (en) 2008-03-20
US7329594B2 (en) 2008-02-12
US7534705B2 (en) 2009-05-19

Similar Documents

Publication Publication Date Title
JP6726731B2 (ja) 薄膜トランジスタの作製方法
JP5997802B2 (ja) 半導体装置
US7534705B2 (en) Method of manufacturing a semiconductor device
JP4137460B2 (ja) 半導体装置の作製方法
JP4987198B2 (ja) 多結晶シリコン薄膜トランジスタの製造方法
US20050037550A1 (en) Thin film transistor using polysilicon and a method for manufacturing the same
JP4137461B2 (ja) 半導体装置の作製方法
JP3845566B2 (ja) 薄膜半導体装置及びその製造方法並びに当該装置を備える電子デバイス
JP2005183869A (ja) 半導体薄膜の製造方法
JP2008270637A (ja) 薄膜トランジスタの製造方法及び薄膜トランジスタ
JP2005259818A (ja) 半導体膜の結晶化方法、薄膜トランジスタの製造方法、電気光学装置及び電子機器
JP2004006642A (ja) 半導体装置及びその作製方法
JP2004235655A (ja) 半導体装置の作製方法
JP2001203363A (ja) 半導体装置
JP2001068413A (ja) 半導体素子の製造方法
JPH07153960A (ja) 薄膜半導体装置およびその製造方法
JP2004006644A (ja) 半導体装置及びその作製方法

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20050616

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20050616

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20080128

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080212

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080317

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20090224

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20090225

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120306

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120306

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120306

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120306

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130306

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130306

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140306

Year of fee payment: 5

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees