JP2006203250A - ３次元半導体デバイスの製造方法 - Google Patents

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Abstract

【課題】 半導体素子の回路が形成されているSi層上に絶縁膜を形成し、該絶縁膜上に多結晶もしくは非晶質Si層を積層し、これをレーザー照射及び走査により（再）結晶化して、ここに別の半導体素子の回路を形成し、これらの回路を接続する３次元半導体デバイスの製造方法に関する。レーザー（再）結晶化Ｓｉ層の結晶性を改良することにより、現在のICに適した性能を与える。
【解決手段】絶縁膜17,26をCMPにより平坦化する；多結晶又は非晶質Ｓｉ層22,32を積層し、エネルギーが照射面積当たり10J/cm2以上の固体連続波レーザーにより照射・走査行う；Ｓｉ層22,32に1014/cm2以上のドーズ量で水素イオンを添加する；その後Si層22,32が溶融しない条件加熱処理する。
【選択図】 図７

Description

本発明は、３次元半導体デバイス、特に,DRAM,SRAM、フラッシュメモリなどの記憶装置及びマイクロプロセッサなどのIC用として３次元に多層化する半導体デバイスの製造方法に関するものである。
非特許文献１（ECS,Vol1, No. 2, March-April, 1990, pp 137- 142, “Feasibility of 3D Integration”, Nobuo Sasaki）は下地Si基板に形成されたデバイスを破壊しないで、レーザー（種類は記載されていない）再結晶技術を使用してSiO2層上にて、種無し(seed less)成長条件でSiを再結晶させ、この再結晶層にトランジスタを形成することにより、Si基板に形成されたトランジスタと接合して３次元半導体デバイスを製作することを解説している。３次元半導体デバイスの例としては、三層SRAMの例が示されている。
非特許文献１においては、結晶粒界がないSi層を形成するためには、レーザー照射に起因する熱流の制御が肝要であり、具体的手段としてはヒートシンク構造、間接レーザーアニール、反射防止キャップなどがあると説明されている。実際に生成した再結晶組織は結晶粒界が楔型に多数配列した組織となっているが、MOSFETの特性は結晶粒界がないSOIのものと同じであると述べられている。しかしながら、得られたSi層は、一見して、現在のＩＣデバイスに要求される結晶性を満たしているとはいえない。
非特許文献１にあっては、3DCMOSを製造するマスクとして、（イ）第一層活性領域形成、（ロ）第１層多結晶Siゲートパターニング、（ハ）第２層活性領域形成、（ニ）第２層多結晶Siゲートパターンニング、（ホ）コンタクトの窓明け、（ヘ）電極用Alパターニングエッチング、（ニ）ボンドパッドの窓開けが挙げられている。上記マスク工程（イ）と（ロ）の間及び（ハ）と（ニ）の間ではそれぞれゲート絶縁膜の形成が行なわれている。
これらのマスクと関連して製造工程を説明すると、（イ）の第１層活性領域はSi基板について行われ、一方（ハ）の第２層活性領域の形成は、CVDSiO2により第１層構造を被覆した後多結晶Si層などを一旦形成し、これをレーザー再結晶化し、その後マスクを使用してパターニングすることによりSOIデバイスが作られている。
また、アルゴンレーザーにより種あり横方向成長を行い、３次元半導体デバイスを形成することは非特許文献2（Mat. Res. Symp. Proc. Vol. 33(1984) “3-DIMENSIONAL INTEGRATION FABRICATED BY USING SEEDED LATERAL EPITAXIAL FILM ON SiO2” N. SASAKI et al）で発表されている。下地の単結晶Siから、CWレーザー照射結晶化により再結晶したSiがSiO2膜上に20μm横方向に延びている。したがって、下地単結晶を種として利用して、種の方位を受け継いだ単結晶に近い結晶を成長させようとしているが、横方向への単結晶成長距離は高々20μｍである。
非特許文献３(Appl. Phys. Lett 44(10), 15 May, 1984m pp 994-996, Single crystalline Si islands on an amorphous insulating layer recrystallized by an indirect laser heating technique for three-dimensional integrated circuits. R. Mukai et al)によるとMOSFETが形成されたSi基板上のSi層をレーザー照射により再結晶化して２層目のMOSFETを形成している。この文献ではSiキャップ層を介してアルゴンイオンレーザー照射を行うことにより,Siキャップ層の下側のSi層を間接加熱して、再結晶化を図っている。
非特許文献４(Journal of Electronic Materials, Vol. 15, No. 6, 1986, Laser-Recrystallized Film with a Control of Grain Boundary Location Using Surrounding Antiflection Cap Method)によると、Si基板表面の絶縁膜構造をもつSOI上にMOSFETを形成し、また、このチャネル領域の結晶から結晶粒界をなくするためにAｒレーザー再結晶化法を利用している。具体的には、絶縁膜は１μmのSiO2,0.1μmのSi-N膜であり、この上に<１１０>方位をもつ0.4μmのポリSi層を形成し、Si層を一部表出するようにキャップ層を形成し、レーザー照射を行うと、キャップ層のない窓部において中心が低く、周囲が高い温度勾配が発生するために、核発生は窓中心から窓の周辺に進むために、窓の下に位置するSi層では結晶粒界がなくなり、<１００>方位のSi層が生成すると説明している。確かに、窓部の下のSi層は結晶粒界がない単結晶領域になっているが、その周辺では断面でも平面でも筋状の結晶粒界が多数観察されており、レーザーで再結晶化していない多結晶構造である。
非特許文献５（2000-IEDM, Selective Single-Crystalline-Silicon Growth at the Predefined Active Region of TFT’s on a Glass by Scanning CW Laser Irradiation. A. Hara et al）によると、10Wの固体連続波レーザーによる再結晶化法により、幅が1.5μm、長さが20μmの単結晶Siをガラス基板上に作ったことが報告されている。この方法ではトランジスタのチャネル領域上方にSiキャップ層を形成し、これにより結晶成長を単結晶化条件としている。
非特許文献６（2002-IEEE; High-Performance Single-Crystalline-Silicon TFT’s on a Non-Alkali Glass Substrate. Y. Sano et al）では Nd:YVO４固体連続波レーザーによる再結晶化法により、幅が8μm、長さが20μmの単結晶Siをガラス基板上に作ったことが報告されている。この方法ではトランジスタのチャネル領域上方にSiキャップ層を形成し、これにより結晶成長を単結晶化条件としている。キャップ層の断面図を示す非特許文献６の図1(a) を図１として、平面図を示す図３(b)を図２として、ソース・ドレーン領域を示す図５を、図３としてそれぞれ引用する。レーザー走査が開始する領域Aの端では多数の結晶核が存在し、この結晶核から結晶粒界がV字形に伸び、次に合体して平行な結晶粒界が形成されている。図2のNucleusと記されている領域は基板の微細凹凸が粒界発生源となっている。キャッピングSiの間隙を偶々結晶粒界が通過する場合は、これは領域Cまで延びる。またParallel grainsと記されている粒界は走査ラインの途中で消えており、それを故粒界は非常に不安定であるといえる。トランジスタは結晶粒界がない単結晶領域に形成されている。
上述のように、レーザー再結晶化が提案されているが、その後の３次元半導体デバイス開発の主流は、単結晶Si基板を転写又は剥離する方法に向かっている。この分野の従来技術の幾つかを以下に挙げる。
特許文献１：特開２００５−８６０８９号公報では、薄膜デバイス層のうち少なくとも一つを他の基板から剥離及び転写する工程を有している。
特許文献２：特開２００１−１８９４１９号公報では、レーザーSOIは結晶性の確保が難しいために、レーザー再結晶化法によらない方法を開発したと述べられている。この特許文献では、IC回路が形成された２枚の半導体基板を、IC回路同士が対向するようにかつ電気的に接続するように接着している。
非特許文献７：2005IEEE New Three-Dimensional Integration Technology Using Self-Assembly Technique, Fukushima et al では、例えば、DRAM,SRAM,フラッシュメモリ、論理LSI,パワーIC, アナロクLSI,MMIC,センサーチップなどを多層に積み上げることができるスーパースマットカット技術と称される技術が発表されている。この技術の骨子は、ウェーハ上に形成され、性能が良好であることが確認されたウェーハ例えば上記例ではDRAM,SRAM、フラッシュメモリなどのそれぞれが形成されたウェーハからチップを分離し、３次元的に積み上げるところにある。
ところで、ディスプレーデバイスでは、一般に、耐熱温度が750℃以下の無アルカリガラスが使用されており、コーニング社からイーグル２０００との商品名で販売されている。基板上に塗布された絶縁膜上にポリシリコン薄膜トランジスタを形成したSOIウェーハが使用されている。このSOIウェーハでは、非晶質Siをエキシマレーザー照射により結晶化(ELC)することにより、非晶質Siトランジスタよりも100倍以上の電子移動度が達成している。
最近ディスプレーデバイス用SOIウェーハではさらに大きな進歩が達成されている（非特許文献８：月刊ディスプレー，2003年2月号、別刷、「ＣＷラテラル結晶化（CLC）技術とガラス基板上高移動度低温ポリSi−TFT」佐々木伸夫、第43から50頁）。この文献では、ガラス基板を使用したSOIデバイスにおいて、TFTの移動度をバルク単結晶MOSFETに匹敵するように高めている。 非特許文献８の記載を以下に引用する。
引用1：．．．従来の低温ポリSiの結晶化技術であるELC法と対比させて、ＣＬＣ技術を説明する。ガラス基板上にバッファSiO2を堆積させ、その上にPCVDで堆積させたアモルファスSiをレーザー照射により結晶化する点は共通である。ELCではパルスレーザー照射を溶融領域を少しずつずらして繰返し行う。前の照射と次の照射の間の溶融領域の重ねは90―99%に及び、そのため各場所は10回から100回のパルス照射を受けることになる。この多数回のパルス照射によって結晶粒をそろえることができ、TFT特性のバラツキが抑制される。各回のパルスに対しては．．．下地SiO2との界面から上方に向かう結晶成長と側面からの結晶成長が起こるが、溶融幅0.4mmのうち、側面からの成長は高々数μmの長さをもつのみであり、大部分は下地界面から上方に成長した結晶粒領域である。パルス照射でも得られる側面からの狭い横方向成長領域のみからなる結晶をこの狭い領域幅である数μmのステップでレーザースポットをずらしつつ繰返し照射を行えばパルスレーザーでも造り出すことができる。
引用２：CLCでは、連続発振（CW）の固体レーザーを走査しつつ照射する。レーザースポットを当てたSi部分は溶融し、スポットが基板に対してラテラルに移動していくの伴って結晶成長が起こる。即ち、ラテラル方向へのレーザースポットの連続走査により機械的にラテラルに成長させるのが特徴である。
引用３：CLCは常に溶融領域が存在し、その結果として1つの固液界面体が維持され、その固液界面のラテラルへの移動により結晶成長が行われるので、連続的かつ定常的な結晶成長プロセスである。
引用４：結晶粒界を顕在化するためにSeccoエッチした後の結晶表面のSEM写真である。CLCで得られた結晶は、ほぼ平行に結晶粒界のようなものが並んだ構造をもち、単結晶領域の大きさも現在広く用いられているエキシマレーザー結晶化（ELC）の0.3μm程度の結晶粒に比べ、圧倒的に大きく通常のTFTのチャネル領域の大きさを超えている。
引用５：ELCのポリSi-TFTでは結晶粒界にあるポテンシャルバリアをキャリアが超えなければならないため移動度低下が起こっていると考えられるが、CLCの平行な結晶粒界の走る向きにソース／ドレーン方向を形成すると、ランダムに発生する結晶粒界がTFTチャネル領域にたまたま存在したとしてもキャリアは粒界のポテンシャルバリアを超える必要がなくなり、チャネル領域に粒界が全くない場合と同等の大きなTFT移動度が得られる。
引用６：結晶化のスループットは、メルト幅と走査速度の積であるエリア走査速度で決まる。ELCではパルス周波数の制限から走査速度は非常に小さいがCLCでは大きな走査速度を得ることができる。但し、同一のレーザースポット形状で同一の照射パワーを保ったまま、単純に走査速度を大きくすると、．．．TFT移動度が低下してELCの値に近づく。このとき、結晶粒界は1方向にそろったフロー上の粒界からエキシマ−的な粒状（polygonal）の粒界へと変化しており、そのため粒界散乱が増加して移動度低下が起こったと理解できる。
引用７：走査速度による粒界形状の変化は、．．．固液界面の基板面に対する角度が垂直から斜めへと傾き、その結果、ラテラル成長からELCの垂直成長へと近づくためである。．．．CLCレーザー照射エネルギー密度を計算すると、スキャン速度20cm/sでは12.5J/cm2、200cm/sでは1.25J/cm2である。一方、ELCでは1回のパルス当たりのエネルギー密度は0.3J/cm2程度であるが、ELCでは90〜99%の重ね照射をするため、照射エネルギー密度は3〜30J/cm2となる。
引用８：トランジスタの移動度はレーザーの走査速度が遅い方が高くなっており、10J/cm2以上の照射エネルギーで500cm /V-sec以上の移動度が得られている。
引用９：レーザーの波長は532nm, 出力変動は１％未満である。
引用１０
CLC法で得られたSi結晶層の方位はほぼ(100)である（非特許文献９、IEDM01-747” High Performance Poly-Si TFT on a Glass by a Stable Scanning CW Laser Lateral Crystallization” (Akito Hara et al)。使用されたＣＷレーザーはダイオードポンプ固体連続波レーザー（10W, 532nm, Nd:YVO4）であり、スポット寸法は400×20μmである。厚さが250nmの非晶質Siをレーザー照射により結晶化している。
非特許文献１０（SID 02 DIGEST, 12.3: High Throughput CW-Laser Lateral Crystallization for Low-Temperature Poly-Si TFTS and Fabrication of 16 bit SRAMs and 270MHz Shift Regisiters, N. Sasaki et al, pp 154-156、は、非特許文献８とほぼ同じ内容であり、また、それぞれ150μmの幅及び６−７ワットの出力をもつ固体連続波レーザーを4本同時にかつ選択的に照射することにより、幅が150μmの単結晶領域を多数（図面では4列×５個＝２０個）形成している。各列の間は非晶質Siである。1列に各5個の単結晶Si間のSiは(100)に優先配向した多結晶であり、ここには移動度が遅くともよいピクセルデバイスが作られる。上記の20個の単結晶領域にSRAMなどのデバイスが製作される。
非特許文献１１（ECS, May 2005, Process Integration of Glass Substrate by CW-Laser Lateral Crystallization (CLC) Nobuo Sasaki）によると、CLC処理される非晶質Si層の厚さは40-250nmである。
非特許文献１２（Appl. Phys, Lett. 45(10), pp 1098-1100, 15 November 1984, “Melt-width enhancement in the recrystallization of polycrystalline silicon-on-insulator by twin-laser-beam-induced substrate inter heating” Nobuo Sasaki et al）では、非晶質絶縁層上の多結晶SiをツインＣＷアルゴンレーザー照射・走査により再結晶化することにより、結晶粒界も亜粒界もない幅20μｍ、長さ1.8mmの再結晶化領域が形成されている。
通常、結晶粒界とは核から成長した結晶粒の境界である。一方、CLC法では引用２，３からは核発生がどこで起こっているか明らかではなく、引用４では「結晶粒界のようなもの」と記載されている。非特許文献６では結晶粒界との用語が使用されている。これらの文献からは、レーザー走査方向で線状に見える欠陥が果たして通常の結晶粒界であるかどうか明確ではないが、本明細書ではCLC処理されたＳｉ層の構造に関しては引用文献８に記載されている「結晶粒界」との用語をそのまま引用する。何れにせよ、結晶粒界が少なくなる方がトランジスタの特性は良好になることは明らかである。
ところで、レーザー技術は日新月歩であり、最近の情報によると412W固体グリーンレーザーが開発された（非特許文献１３：2005年7月5日三菱電機株式会社の発表、インターネットで検索）。このレーザーは発振波長が532nmのパルス発振である。一般に連続(cw)発振にすると出力は1/10弱に低下すると考えられているが、この出力は上記した従来技術文献で使用されている連続発振レーザーの出力を大きく凌駕する。
特許文献３：特表２００４−５３５０６２号公報は、MOS-FETのSiO2層はアモルファス的性質のためにSiの近傍の層は欠陥に充たされ、その結果スィッチング速度が低下していると述べている。この特許文献では、Si基板にSiを蒸着中にSi及びO（酸素）の単一原子層を形成するために、SiOx(0<x<2)となるように酸素を導入することにより絶縁膜の性質を改良している。
特開２００５−８６０８９号公報 特表２００1−１８９４１９号公報 特表２００４−５３５０６２号公報 ECS,Vol1, No. 2, March-April, 1990, pp 137- 142, "Feasibility of 3D Integration", Nobuo Sasaki Mat. Res. Symp. Proc. Vol. 33(1984) "3-DIMENSIONAL INTEGRATION FABRICATED BY USING SEEDED LATERAL EPITAXIAL FILM ON SiO2" N. SASAKI et al. Appl. Phys. Lett 44(10), 15 May, 1984m pp 994-996, Single crystalline Si islands on an amorphous insulating layer recrystallized by an indirect laser heating technique for three-dimensional integrated circuits. R. Mukai et al. Journal of Electronic Materials, Vol. 15, No. 6, 1986, Laser-Recrystallized Film with a Control of Grain Boundary Location Using Surrounding Antiflection Cap Method 2000-IEDM, Selective Single-Crystalline-Silicon Growth at the Predefined Active Region of TFT’s on a Glass by Scanning CW Laser Irradiation. A. Hara et al. 2002-IEEE; High-Performance Single-Crystalline-Silicon TFT’s on a Non-Alkali Glass Substrate. Y. Sano et al. 2005IEEE New Three-Dimensional Integration Technology Using Self-Assembly Technique, Fukushima et al 月刊ディスプレー，2003年2月号、別刷、「ＣＷラテラル結晶化（CLC）技術とガラス基板上高移動度低温ポリSi−TFT」佐々木伸夫、第43から50頁 IEDM01-747" High Performance Poly-Si TFT on a Glass by a Stable Scanning CW Laser Lateral Crystallization" (Akito Hara et al). SID 02 DIGEST, 12.3: High Throughput CW-Laser Lateral Crystallization for Low-Temperature Poly-Si TFTS and Fabrication of 16 bit SRAMs and 270MHz Shift Regsiters, N. Sasaki et al, pp 154-156、 ECS, May 2005, Process Integration of Glass Substrate by CW-Laser Lateral Crystallization (CLC) Nobuo Sasaki） Appl. Phys, Lett. 45(10), pp 1098-1100, 15 November 1984, "Melt-width enhancement in the recrystallization of polycrystalline silicon-on-insulator by twin-laser-beam-induced substrate inter heating" Nobuo Sasaki et al） 従来と同等の大きさで約2倍の高出力を実現、世界最高出力412Wの「固体グリーンレーザー」を開発、2005年7月5日三菱電機株式会社、インターネット検索文献 「電子材料」2004年12月号別冊、超LSI製造・試験装置ガイドブック、CMP装置、第137〜14５頁 株式会社サイエンスフォーラム発行、超LSIプロセスデータハンドブック、第252頁 「はじめての半導体ナノプロセス」前田和夫著、工業調査会2004年2月20日発行、初版第1刷、第116〜119頁）
特許文献２で述べられているように,レーザー再結晶化によるSOIは性能に問題があるとの見解が一般的であり、また非特許文献７で提案されているようにレーザーによらない３次元半導体デバイスの製造方法の開発が現在の主流である。確かに、非特許文献１で提案されているレーザー再結晶化技術により形成されたSi層の結晶性は劣っている。現在IC用半導体デバイスはますます微細化され、この結果として、高速化、小電力化、高信頼性が一層進展している。勿論、高密度化は非特許文献１の方法でも３次元構造により追求しているが、非特許文献1発表時の1990年代はパターンルールが500ｎｍ程度であり、現在は90nmである。近い将来は70nmになると予測されているという背景から、70〜90nmのパターンルールに適合するためにはＳｉ層の結晶性を良好にする必要がある。
本発明者は非特許文献８で提案された、基板がガラスであるディスプレー用SOIウェーハの製造方法、即ち固体連続波レーザー結晶化法を非特許文献１で発表されている３次元半導体デバイスの製造に適用することに着眼した。後者のデバイスは演算装置、記憶装置などであり、クロックパルスが前者より高く、またパターンルールが前者より厳しいので、CLC結晶化のみでは結晶の特性が不充分である。特に、CLC結晶化で得られたSiはセコエッチで検出される粒界に見える転位、結晶欠陥などが多い。さらに、３次元半導体デバイスの一般的素材である単結晶Si基板にはIC回路素子が形成されているから、高温処理することはこれら素子の特性を劣化するおそがある。
本発明は、先行する二つの段落で述べたような状況を考慮して、固体連続波レーザーを用いるCLC法により再結晶化されたSi（シリコン）層の結晶性を、現在ICに要求されている微細化及び高速化に対応できるように、改良するとともに、既存の半導体装置製造装置ラインを大幅に改造することなく3次元半導体デバイスを製造することを目的とする。
CLC法によりELCよりも優れた移動度(cm/Vs)が得られるレーザー走査速度は20〜100cm/sの範囲である（非特許文献８、図７）。この速度は固液界面移動速度(VL)と等しく、また、Si単結晶の引き上げ法における引き上げ速度(Vc)は1〜2mm/min程度であり、やはり固液界面移動速度(Vc)は引き上げ速度と等しい。これらの比を計算するとVL= 100〜1000 Vc であり、10２〜103倍の相違がある。前掲図７ではレーザー走査が速くなると、移動度(cm/Vs)はELCのものと差がなくなっていることは、非常に速いレーザー走査速度に固液界面移動速度(VL)が追従できず、SiO2/Si界面などで核発生が起こることが原因である。
固液界面移動速度VＬ が速い条件（即ちVL ≫Vc）で薄膜SiがＣＬＣ法で再結晶化されると、固液界面を境にして固体側に位置するSi結晶は熱源、即ちレーザーによる溶融スポット、から急速に離れ、急速冷却になるため、結晶欠陥には至らないまでも結晶歪などが多くなると考えられる。
本発明者は、上述のようにCLC法のレーザー走査速度を適正範囲に維持したとしても再結晶化されたSiの結晶特性は、演算装置、記憶装置などのIC用デバイスに使用するには、不充分であるとの認識に達した。
本願発明は、半導体素子の回路が形成されているSi層上に絶縁膜を形成し、該絶縁膜上に多結晶Si層又は非晶質Si層を積層し、前記多結晶Si層又は水素含有量が１原子％以下の非晶質Si層にレーザーを照射しかつ走査することにより再結晶化又は結晶化したSi層中に別の半導体素子の回路を形成し、これらの回路を接続する３次元半導体デバイスの製造方法において、前記絶縁膜を、少なくともその上に回路素子が形成される部分について、CMPにより平坦化した後、前記多結晶Ｓｉ層又は非晶質Ｓｉ層を積層し、このSi層を再結晶化もしくは結晶化するレーザー照射及び走査を、エネルギーが照射面積当たり10J/cm2以上の固体連続波レーザーにより行い、レーザー照射され、再結晶化もしくは結晶化したＳｉ層に1014/cm2以上のドーズ量で水素イオンを添加することを共通の特徴とし、第１の方法は、水素イオン添加後前記Si層が溶融しない条件でレーザー加熱処理し、第２の方法は、水素イオン添加後900℃以下でRTA処理することを特徴とする。
続いて、先ず本願発明の共通の特徴について説明する。
３次元半導体デバイス製造方法の出発材料は、半導体素子の回路が形成されているSi層であり、例えばトランジスタ、抵抗、コンデンサー、ダイオード、コンダクタンスなどの素子を電気的に接続した回路が形成されている単結晶(100)方位Si基板である。このSi基板は公知のSOI（Silicon on Insulator）基板であってもよい。また、単結晶Si基板に形成される回路は電気的特性が優れているが、高い電気的特性が要求されない、スイッチ回路、ロード（負荷）回路などの場合は、非晶質Si層もしくは多結晶Si層などを出発材料としてもよい。さらには、本出願人が平成１８年１月２７日に出願（特願２００６−１８６５８号）した固体連続波レーザーにより（再）結晶化されたSi層を利用してもよい。この方法の要点は次の三つの段落００４１〜００４３で引用するとおりである。
第1方法：少なくも表面がSiO2からなる基板に、多結晶Si層又は水素濃度が１質量％以下の非晶質Si層（以下「Si層」とはこれらの両方を指す）を厚さ400nm以下に形成し、前記Si層に、レーザー光のスポットが照射される面積当たり10J/cm2以上のエネルギーで固体連続波レーザーを走査することにより、前記多結晶Si層を再結晶化しもしくは前記非晶質Si層を結晶化し、次に、前記固体連続波レーザーを走査したSi層の表面を、少なくとその上に回路素子が形成される部分について、ＣＭＰ(chemical mechanical polishing)処理した後,水素雰囲気で800〜1200℃の温度範囲で熱処理することを特徴とするSOIウェーハの製造方法。
第2方法：少なくとも表面がSiO2からなる基板に、水素濃度が１質量％以下でありかつ厚さが１〜10μmの非晶質Si層を形成し、前記非晶質Si層に、該層の表面積当たり10J/cm2以上のエネルギーで固体連続波レーザーを照射しかつ走査することにより、前記非晶質Si層の表面を結晶化し、その後、前記SiO2膜と結晶化していない前記非晶質層との界面における水素濃度が0.1質量％以上である状態で、800〜1200℃で熱処理をすることにより、結晶化したSiを前記非晶質Si層の内部に成長させることを特徴とするSOIウェーハの製造方法。
第1及び第2方法におけるSOIウェーハの出発材料は、トランジスタなどのデバイスが形成されていない単結晶Siウェーハに熱酸化などの周知の方法でSiO2膜を形成したものである。この単結晶Siウェーハの代わりに、Si引き上げ法でインゴットの上部又は下部で発生する方位が乱れたSi基板を用いてもよい。このような基板はダミーウェーハなどとして使用されており、製品となることはないが、本発明においては出発材料として使用することができる。また、多結晶Si基板なども使用することができる。SiO2膜の厚さは絶縁機能を十分に果たすことが必要である。一方、SiO2層が厚くなると、CLC処理中あるいは、デバイス製造工程での上下の層との熱膨張差が問題になるので4000nm以下が好ましい。
さらに，石英（SiO2）基板を使用することができる。石英基板は最近シリカサンドを原料として溶融法で製造する技術開発がなされており、ICの基板として使用できる高純度のものも市販されている。また、黒鉛、SiCなども表面にSiO2膜をCVDで被着させて、使用することができる。
続いて、本発明にあっては、半導体素子の回路が形成されているSi層に、SiO2、SiN,Si3N4,SiONなどを公知の方法で形成する。以下の説明では、MOSFETのゲート絶縁膜として一般的に使用されているSiO2膜形成の例を具体的に説明する。SiO2膜形成方法は熱酸化法、CVD法及び高圧酸化法に大別される。熱酸化層はSi層のバルクを水分を含有する酸素ガスにより酸化させる方法である。現在ではパターンルールが90nmのデバイスを製造するためには800℃、30分の条件が採用されている。熱酸化法により形成されるSiO2膜は品質が優れている。CVD法はSiH4又はSi2H6を原料ガスとしてO2,CO2,N2O等により酸化させる方法であり、熱酸化法よりも低温で行われ、品質は劣る。高圧酸化法は500℃程度の低温でも厚さが10nm(100オングストローム)の酸化膜を形成することができる。
絶縁膜の機能は、素子により、（イ）下層と上層を電気的に絶縁する；（ロ）MOSトランジスタのゲート酸化膜、厚さは10nm(100オングストローム)程度である；（ハ）フラッシュメモリのゲート酸化膜；（ニ）MOSFETの耐圧を高めるLDD（Light Dosed Drain）のカバー膜などである。その他には（ホ）フラッシュメモリの絶縁膜である。フラッシュメモリは10年程度の長期使用が予定されており、その間ゲート酸化膜から繰返しホットエレクトロンが注入される。またゲート酸化膜の膜厚は現在10nm(100オングストローム)程度であるが、今後の微細化により７nm(70オングストローム)まで薄くなることが予測されている。
絶縁膜の機能改善法としては、特許文献３の方法が提案されているが、絶縁膜材質の変更を伴う。ところが、ニ次元デバイスでも三次元デバイスでも、SiO2、SiN,Si3N4,SiONなどの公知の材料の皮膜を公知の方法で厚さを10〜500nmに形成した後、ガスレーザー、エキシマレーザー、固体レーザーなどにより融点以下の温度で加熱することにより、稠密化を図り膜質及び耐圧を改善することができる。
次に、前記SiO2膜上に多結晶又は非晶質Siの何れかを形成する。これらのSi層成長方法自体は公知である。これらの例を説明する。
（イ）非晶質Si
SiH4 を原料ガスとしてプラズマCVD法により250〜350℃の温度で成長させることができる。プラズマCVD法により形成される非晶質Si層中では上記温度範囲に対応して15〜10原子％と多量の水素を含有している。水素は500〜600℃の結晶化温度以下の温度に加熱することにより、0.1〜１質量％以下に低下させることができる。さらに、非晶質Ｓｉはスパッタ又は蒸着により、水素含有量が極めて低い膜を成長することができる。また、ジシランを原料ガスとして400〜500℃で、あるいはモノシランを原料ガスとして550℃〜630℃で、減圧熱CVD法により非晶質Si層を成長させることができる。
（ロ）多結晶Si
SiH4, Si2H6を原料ガスとして、540〜620℃でLP-CVD法によりSiO2膜上に多結晶Siを形成することができる。また、前項（イ）で述べたプラズマCVD法により形成され、かつ水素濃度を0.1原子％未満とした非晶質Siを例えば600℃で1８〜20時間に加熱して多結晶Siとすることができる。
上述のように非特許文献８の方法において、CLC処理にされたSi層はいわゆる結晶粒界をもっているから、広義では多結晶材料に属する。本発明の方法において、SiO2膜上に積層される多結晶Siは、非特許文献８における粒界がレーザー走査方向に伸び、面方向がそろった多結晶構造とは異なり、通常ＣＶＤ法などにより形成される粒状の結晶粒をもっている。
続いて、レーザー照射により非晶質Si層の結晶化もしくは多結晶Si層の再結晶化を行う。
（再）結晶化されたSi層に公知の方法により回路素子及びこれらを接続するコンダクターを形成し、また、前述した下層のSi単結晶基板中に形成された回路との接続を行う上下動通コンダクターを形成することにより３次元半導体デバイスが造られる。続いて、本願発明の共通の特徴であって、CMP処理及び固体連続波レーザー照射を説明する。
段落番号００４４，００４５で説明したSiO2膜は微細凹凸を有している。本発明においては、レーザー照射を行う前にSiO2膜をCMPにより0.3〜1nm程度の粗さに平坦化することにより、Si層との界面の微視的凹凸を少なくする。この結果、レーザー照射の際の結晶粒界発生を抑える。なお、ＣＭＰ処理は第２層形成の段階では第2層の回路素子、例えばトランジスタが形成される部分の下地となる第1層のSiO2について行えばよいが、実際上はウェーハ全面に行われる。但し、スクライブラインなどが設定されているウェーハではスクライブラインを除いてＣMP処理を行うこともできる。CMPは非特許文献1４に記載された各種方法及び装置を使用することができる。
本発明において行う固体連続波レーザーの照射と横方向走査によるSiの再結晶は非特許文献８に記載された引用1〜9の如きCLC法である。また、固体連続波レーザー（以下「レーザー」と略記する）としては、出力10〜15W、波長532nmのものが現在提供されている。この出力では、レーザーを照射する非晶質Si層の厚さが500nm（5000オングストローム）を超えると、層全体を固液界面移動により結晶化させることができなくなり、下地のSiO2膜界面での核発生が起こるので、これらの層の厚さは500nm以下とすることが必要である。なお、本明細書における説明において「結晶化」は、非晶質Siに該当し、多結晶Siの場合はレーザー照射により再結晶化が起こるが、これらを「結晶化」との用語で説明している。レーザー照射はアルゴンガス雰囲気中で行うことが好ましい。
さらに、非晶質Si層の水素含有量が1質量%を超えると、レーザー照射時に剥離が発生するために、非晶質Si層の水素含有量は１質量％以下に抑える必要がある。次にレーザーのエネルギーを10J/cm2以上としたのはこのエネルギーを下回ると、Seccoエッチにより検出される結晶粒界が粒状となるからである。
結晶化したSi層の厚さに関係する事項を説明する。
（イ）ICの回路素子を形成するSi層の厚さは一般に20〜70nmである。現在は引き上げ法
で得られたSi結晶にデバイスを作っているから、上記の厚さのSi層を形成すること
にはなんら問題がない。しかしながら、CLC法により調製されたSi結晶を使用する
場合は、上記の厚さの非晶質Si層を形成するか、あるいは一旦より厚い非晶質Si又
は多結晶Si層（以下、この段落及び次の段落では「非晶質Si層」と略称する）を形
成し、次に研摩により薄くするか、あるいは上部のみにデバイスを作るかの選択を
行うことになる。
（ロ）非晶質Si層の厚さが非常に薄いと、下地のSiO2膜にCMPを施さない条件で、例え
ば10nm以下であると、CLC結晶化された非晶質Si層は、下地のSiO2膜の影響を受け
て所望の(100)ではなく(111)などが多くなり、一方、厚さが200〜400nmの非晶質Si
層は、CLC結晶化後、下側約10nmを除いてほぼ（100）方位となる。したがって、極
く薄いSi層にデバイスを作る場合、あるいはある程度の厚さをもったSi層に深い活
性領域をもつデバイスを作る場合は、界面に存在する（100）以外の方位の結晶を
少なくすることが必要となる。
（ハ）このような結晶性改良をもたらす水素イオンの添加は、最も深い注入深さが得ら
れるイオン注入法でも、厚さが1000nmを超えると、Si層のSiO2膜との界面まで注入
することは困難になる。Si層の厚さが400nm程度では特に問題がない。
（ニ）デバイスの種類により高い移動度(mobility)が要求されるものと、例えば後述の
SRAMの負荷トランジスタのように、そうでないものがある。結晶性の要求は当然前
者については厳しくなり、後者は要求が比較的緩いので、薄い非晶質Si層を形成
し、その後水素添加などにより結晶性を改良する手法をとることができる。
以上の事項（イ）〜（ニ）を考慮して、本発明においては、次のような非晶質Si層の厚さ設定態様がある。
(a)100〜200nmの非晶質Si層を形成し、本発明の一連の処理を行い、その後CMPを行い、上記した２0〜７0nmの厚さを得る。これはSiO2膜界面のSi層は水素添加と熱処理により結晶性は改善されるものの、界面の影響をできるだけ少なくしようとするものである。
(b)後述する請求項４の方法
(c) 20〜70nmの非晶質Si層を形成し、水素添加後熱処理を行う。この方法は高い移動度が要求されないデバイスを短い工程で造るという利点がある。
本発明においては、水素イオンの添加を行うためにはイオン注入法によることができる。
図４は、SiにH+を注入した場合の、イオンエネルギー、注入深さ（単位μm）を示すデータベースである（出典非特許文献１５）。また、図５は微細化対応の極薄イオン注入を行う場合の条件（注入深さ単位オングストローム）である（出典：Zieglerのデータベース）。
さらに、本発明において、浅いSi層に水素イオンの添加を行うためには、プラズマドーピングを利用することができる。プラズマドーピングは、例えばB2H6ガスを真空槽内でプラズマ化し、ＲＦバイアス電源に接続されたＳｉウェーハにＢとＨイオンを浅く注入する技術として開発されている（非特許文献１６「はじめての半導体ナノプロセス」前田和夫著、工業調査会2004年2月20日発行、初版第1刷、第116〜119頁）。
水素イオンの添加は、10 14/cm２以上のドーズ量でSiO2膜とSi層の界面に行うことにより、熱処理の際に、この界面から核成長が起こり、レーザー再結晶により成長した（100）方位の結晶が乱されないようにする。
また、本発明において、下地加熱として静電チャック付プレートヒーターにより400〜500℃に予備加熱してレーザー照射を行いあるいはレーザー照射中加熱すると、保温効果により見かけ上レーザーの照射エネルギーを増大させ、また走査幅を広くすることができる。さらに、Si層全面に下地SiO2膜と上層Si3N4膜のキャッピング層を形成し、その上からレーザーを照射すると同様に、走査幅を広くすることができる。上層Si3N4膜はレーザー照射により形成される凹凸を少なくすることに有効であり、下地のSiO2膜は容易にSi層から分離できる
水素イオン添加後に本発明の第1方法においては、ガスレーザー、エキシマレーザー、固体レーザーなどによりＳｉ層を溶融しない条件で、好ましくは1000〜1200℃で、加熱することにより、Si層の結晶性を改良する。レーザー加熱前にイオン注入により添加された水素イオンは下層のSi結晶構造を乱しており、レーザー加熱により再結晶が起こる際は上層の(100)が種となって下側に結晶成長する。これは水素イオンが(100)以外の方位の結晶成長を阻止していることと、Ｓｉでは(100)が成長し易い優先方位であることを利用している。上述のように、Si層内部での自律的結晶成長を抑制しつつ、レーザーにより結晶化した上部Si層から結晶を発達させる優先成長を行なうと、結晶化した上部Si層内の欠陥などは、(100)Si結晶の成長速度よりも成長速度遅いために、欠陥は内部に発達しないので、結晶性が良い厚膜のSi層を形成することができる。なお、水素添加レーザー加熱を2回以上繰返すことができる。
さらに、加熱されたSi結晶層ではSi原子が再配列されるために、結晶粒界の両側でもSi原子が再配列される。ところで、非特許文献６で示された筋状模様はレーザー走査の途中で消失するほど非常に不安定であるから、本発明のレーザー加熱により消失することができる。これにより、トランジスタのソース及びドレーンの方向を任意に設定できるようになる。
なお、レーザー加熱では、下地に形成された回路素子をほとんど加熱しない局部加熱を実現することができる。
本発明の第2方法では、第1方法のレーザー加熱の変わりに、900℃以下の温度でRTA(Rapid Thermal Processing)処理を行う。具体的にはRTP処理の条件は、予熱温度400〜500 ℃にウェーハを保持し、あるいは保持せずに、上記熱処理温度に一挙に昇温して、熱処理温度で３〜30sec保持する方法である。RTPの昇温のためにはランプ加熱を行うか、あるいはホットウォール炉内の前記熱処理温度を有する領域にウェーハを急速移動させる方法である。加熱終了後は、ランプの電源を切断するか、あるいはウェーハを炉外にあるいは予熱領域に急速移動させる。熱処理温度が900℃を超えると、既に形成されている回路素子が熱的悪影響を受ける。また、800〜900℃の温度範囲でもやはり、既に形成されている回路素子が熱的悪影響を受ける場合もあるので、スパイク処理などが必要となる。
なお、予備加熱により非晶質Si層中の水素濃度は拡散により低下し、予備加熱中にあるいは900℃の熱処理温度への昇温中に自律的結晶成長が起こる可能性がある。拡散による脱水素については、50〜100nmの厚さの10原子％の水素を含有する非晶質Si層からの1原子％までの脱水素については、次のデータが知られている。即ち、430℃で2時間、500℃で20〜30分、600℃で２〜４分。これらのデータから430℃以下では拡散による脱水素はかなり遅いことが分かる。なお、600℃、18 〜20時間で非晶質Siは結晶化するので、この結晶化を阻止するためには0.1原子％の水素が非晶質Si層中に残存している必要がある。
また、第1方法によるとSi層に歪が発生するので、歪取りを目的として第1方法のレーザー加熱後に第2方法のＲＴＡを行うことが好ましい。
上述した第1もしくは第2方法あるいは第1方法に続いて第2方法により処理されたSi層をCMP処理した後、CVD（Chemical Vapor Deposition）によるエピタキシャル成長を行うと、さらに結晶性が良好なSi層を得ることができる（請求項４）。エピタキシャル成長は、下地のSi層をフッ酸等で水素ターミネ−ション処理した後、公知の方法で行うことができるが、450〜800℃の温度でSiH4,Si2H6ガス及びキャリアガスを低温エピタキシャル成長で行うことが好ましい。エピタキシャル成長がこの温度範囲内で低く、かつ真空度が高いほどエピタキシャル層の結晶性が良好になり、下地のSeccoエッチで検出される粒界状の欠陥がほとんどない結晶を成長させることができる。このようにして形成されたエピタキシャル層にトランジスタなどを形成する。なお、Si単結晶層の厚さを調整するエピタキシャル層の厚さは10〜10000nmが好ましい。
本発明はあらゆるＩＣ用回路の３次元半導体デバイスを製造することができるが、図６に示す（抵抗を使用しない）６トランジスタ完全CMOS-SRAMを三次元に構成した実施例を図７及び８に示す。
図６において、Q1,Q2は駆動トランジスタ（NMOS）であり、Q3,Q4が負荷トランジスタ(PMOS)であり、これらQ1,Q2,Q3,Q4がフリップフロップを構成している。 Q5,Q6 は選択トランジスタ(NMOS)であり、これらのゲートが開いた状態でビット線（Ｄ）をＨにすると、ビット線（Ｄバー）はＬ、即ちAが１、Ｂが０の書き込みが行われる。Ｈ、Ｌを逆にするとAが０、 Bが１となる。読み出しはワード線(W)をＨとし、Ｑ５、Ｑ６のゲートを開いて行う。
通常の二次元デバイスでは６個のトランジスタがSi基板上に形成・配列されているが、
本願明では、3個トランジスタＱ１、Ｑ３、Ｑ５又はＱ２，Ｑ４、Ｑ６を3層配列とすることにより、SRAMの占有面積を従来よりも少なくすることができる。図７及び8に示す実施例においては、Ｑ１を第1層レベル、Ｑ３を第２レベル、ワード線と接続されたＱ５を第3層レベルとして構成している。なお、Q2,Q4,Q6の構成も同様である。
図７及び８において、第1〜３層をそれぞれＬ１、Ｌ２、Ｌ３として示す。１０はｐ型(100)Ｓｉ基板であり、ソース１２、ドレーン１１及びこれらの中間のチャネル、熱酸化法で形成されたゲート絶縁膜（SiO2）１３、Ｎ＋ポリシリコン電極１４から構成されるMOSトランジスタ（Ｑ１）はSiO2からなる絶縁領域１５により素子分離されている。絶縁領域１５はshallow touch isolation技術で形成されている。
上記したトランジスタＱ１と、その上方に形成されCMOSの一方のトランジスタＱ３を分離する絶縁膜はCVDによるSiO2層１７として厚く形成されている。
SiO2層１７の上面17aはCMＰにより平坦化されており、その上に非晶質もしくは多結晶Si層の成膜、固体連続波レーザーによるCLC結晶化、水素処理、及びエキシマなどのレーザーによる熱処理などの一連のプロセスを経たSi層20（以下「レーザー結晶化Si層」という）が形成されている。なお、レーザー結晶化Si層20は一旦全体に成膜され一連の処理後パターニングされている。２１はチャネル領域、２２はp型ソース、２３はｐ型ドレーンである。２４はゲート絶縁膜、２５はp+型多結晶Siのゲート電極、２６は上下層及び同一レベルの層の素子分離を行う2層目のCVD-SiO2であり、その上面26aが平坦化され、その上に3層目のレーザー結晶化Si層3２が形成された状態が図示されている。
第1層及び第2層形成後に、Ｑ１のソースとＱ３のドレーンを接続するアルミニウム配線２７、及びＱ１とＱ５（図７には図示せず）を接続するアルミニウム配線２８を、SiO2層１７，２６の窓開け及びアルミニウム蒸着により形成する。なお、アルミニウム配線２７の先端には抵抗を下げるためにN+埋め込み層３０を設けている。２９はＱ３を電源線（VDD）に接続するアルミニウム配線である。
アルミニウム配線２７〜３２を形成し、３層目のSiO2に層３５をCVDより形成した状態が図7に示されている。配線27〜32はデバイスが微細化するとW, W-Si, Co, Co-Siなどが必要となる。
図８は図７のA -A’線の断面図であり、特に第3層Ｌ３に形成されるトランジスタＱ５の構造を示している。上述のようにＱ５はレーザー結晶化Si層３２内に造られており、ソース３５、ドレーン３６、チャネル３７、ゲート絶縁膜（SiO2）３８、ゲート電極３９を有している。４１はQ3のソース３５に接続されるアルミニウム電極及び配線であり、ビット線と接続される。４２はQ3のドレーン３８と接続されるアルミニウム電極であり、Q1及びQ3と接続される。図示のSRAMは３層構造であるために、最上層のＣＶＤ−SiO2層３５の上面は電極の凹凸を反映しており、平坦化されていない。４５は防湿膜、４３はパッド部である。半導体デバイスの高速化には配線を短かくし、浮遊容量を小さくすることが有効であるが、このためには図7、８の配線に示すように、上下層貫通方式が有効である。
以上、図７〜８を参照して説明したように、本発明によると、SRAMの面積を少なくすることができるばかりでなく、第1及び第2層では平坦な層を積層しているので、各層上に連続した薄い膜を多段に配置することができる。
工程の順序としては、第1層デバイスが形成されたウェーハについて（１）SiO2膜形成（CVD及び熱酸化）、（２）非晶質もしくは多結晶Si層の形成、（３）本発明の第1第2方法によるＣＭＰ、レーザー結晶化・水素添加・熱処理、（４）不純物ドーピングによる各領域形成、（５）電極形成を行い、これら一連の段階を第2層及び第3層に関して繰返し、最後の縦方向のメタル用穴あけを行う。
実施例では3層デバイスを説明したが同様に4層以上のデバイスを製造することができるのはいうまでもない。
以上説明したように、本発明法により形成・調製されたレーザー結晶化Ｓｉ層は、結晶性が良好であるために、現在のＩＣデバイス用として要求される電気的特性を有している。また、本発明の３次元半導体デバイス製造では、素材には従来のSOIウェーハを使用することはあるが、それ以外には一切切断、貼り合わせ工程がないために、既存の二次元デバイス製造ラインで製造することができる。
現在のパターンルールである90nmのマスクを使用し、三層構成とすると、52nmのパターンルールに相当する微細化を達成することができる。この52nmは2〜3年先であるといわれているので、本発明法は2〜3年後の微細化を現時点で達成することができる。
非特許文献６においてキャップ層の断面を示す図である。 非特許文献６においてレーザー照射を受けているSi層の平面図である。 非特許文献６のトランジスタのソース及びドレーンを示す図面である。 水素イオン注入のデータベースである。 水素イオン注入のデータベースである。 完全CMOS SRAMの回路図である。 図4のSRAMの３次元構造図である。 図7のA-A‘線断面図である。
符号の説明
１０―単結晶Si基板
１７−第1層CVD-SiO2
２６−第1層CVD-SiO2
１３、２４、３２−結晶化Si層（非晶質もしくは多結晶Si層をレーザー結晶化し、その後水素処理及びRTA等の熱処理を施したSi層）

Claims (4)

  1. 半導体素子の回路が形成されているSi層上に絶縁膜を形成し、該絶縁膜上に多結晶Si層又は水素含有量が１原子％以下の非晶質Si層を積層し、前記多結晶Si層又は非晶質Si層にレーザーを照射しかつ走査することにより再結晶化又は結晶化したSi層中に別の半導体素子の回路を形成し、これらの回路を接続する３次元半導体デバイスの製造方法において、前記絶縁膜を,少なくともその上に回路素子が形成される部分について、CMPにより平坦化した後、前記多結晶Ｓｉ層又は非晶質Ｓｉ層を積層し、このSi層を再結晶化もしくは結晶化するレーザー照射及び走査を、エネルギーが照射面積当たり10J/cm2以上の固体連続波レーザーにより行い、レーザー照射され、再結晶化もしくは結晶化したＳｉ層に1014/cm2以上のドーズ量で水素イオンを添加し、その後前記再結晶化もしくは結晶化したSi層が溶融しない条件でレーザー加熱処理することを特徴とする３次元半導体デバイスの製造方法。
  2. 半導体素子の回路が形成されているSi層上に絶縁膜を形成し、該絶縁SiO2膜上に多結晶Si層又は水素含有量が１原子％以下の非晶質Si層を積層し、レーザー照射により再結晶化又は結晶化したSi層中に別の半導体素子の回路を形成し、これらの回路を接続する３次元半導体デバイスの製造方法において、前記絶縁膜を、少なくもその上に回路素子が形成される部分について、CMPにより平坦化した後、前記多結晶Ｓｉ層又は非晶質Ｓｉ層を積層し、このSi層を再結晶化もしくは結晶化するレーザー照射を、エネルギーが照射面積当たり10J/cm2以上の固体連続波レーザーとし、レーザー照射され、再結晶化もしくは結晶化したＳｉ層に1014/cm2以上のドーズ量で水素イオンを添加し、その後900℃以下でRTA処理することを特徴とする３次元半導体デバイスの製造方法。
  3. 前記レーザー加熱処理後900℃以下でRTA処理することを特徴とする請求項１記載の３次元半導体デバイスの製造方法。
  4. 前記レーザー加熱処理されあるいは９00℃以下でRTA熱処理されたSi層の表面をCMP処理した後エピタキシャルSi層を成長することを特徴とする請求項１から３までの何れか１項記載の３次元半導体デバイスの製造方法。
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