KR100833250B1 - 적층구조를 갖는 집적회로의 제조방법 및 그 집적회로 - Google Patents

적층구조를 갖는 집적회로의 제조방법 및 그 집적회로 Download PDF

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Abstract

다결정 기판 또는 비정질 기판위에 결정질 반도체 박막을 형성하여 적층구조를 갖는 집적회로를 제조하는 방법 및 적층구조를 갖는 집적회로에 관하여 개시한다.
본 발명에 따른 적층구조를 갖는 집적회로의 제조방법은 제1기판 상부에 제1버퍼층과 제1결정질 반도체층을 형성하는 단계, 상기 제1 결정질 반도체층 상부에 제1 회로층을 형성하는 단계, 상기 제1 회로층 상부에 제2 버퍼층과 제2 결정질 반도체층을 형성하는 단계, 상기 제2 결정질 반도체층 상부에 제2 회로층을 형성하는 단계; 및 상기 제1 회로층과 상기 제2 회로층을 전기적으로 연결하는 단계를 구비하고, 상기 제1기판은, 비정질 구조를 갖는 기판 또는 다결정 구조를 갖는 기판인 것을 특징으로 한다.
본 발명에 따른 적층구조를 갖는 집적회로의 제조방법은 다결정 혹은 비정질 기판위에 결정질 반도체 박막의 성장 방법을 이용함으로써 제작 방법이 용이하고 저가의 제작이 가능하며, 고속의 처리와 고밀도의 집적화가 가능한 장점이 있다.
적층 집적회로, 결정질 박막

Description

적층구조를 갖는 집적회로의 제조방법 및 그 집적회로{Manufacturing method of integrated circuit having multilayer structure and the integreted circuit}
도1은 본 발명의 일실시예에 따른 적층구조를 갖는 집적회로의 제조방법을 나타내는 순서도이다.
도2는 도1에 도시된 제조방법에 따른 제조과정을 나타내는 도면이다.
도3은 도1에 도시된 제조방법에 따라 제조된 적층구조를 갖는 집적회로를 나타내는 도면이다.
도4는 본 발명의 일실시예에 따른 적층구조를 갖는 집적회로를 제조하는 과정에서 기판으로 사용되는 결정질 반도체 박막 구조를 나타내는 도면이다.
도5는 본 발명의 다른 일실시예에 따른 적층구조를 갖는 집적회로의 제조방법을 나타내는 순서도이다.
도6은 도5에 도시된 제조방법에 따른 제조과정을 나타내는 도면이다.
도7은 도5에 도시된 제조방법에 따라 제조된 적층구조를 갖는 집적회로를 나타내는 도면이다.
본 발명은 적층구조를 갖는 집적회로의 제조방법 및 그 집적회로에 관한 것으로, 더 상세하게는 반도체 웨이퍼를 사용하지 않고, 결정질 반도체 박막 형성 기술을 이용하여 적층구조를 갖는 집적회로를 제조하는 방법 및 그 방법에 의한 적층구조를 갖는 집적회로에 관한 것이다.
종래에는 집적회로의 성능 향상을 위해 소자의 크기를 작게 함으로써 집적도 및 처리 속도를 향상시키고, 고속의 응답이 가능한 반도체 재료(예를 들어서 Si의 대안으로 strained Si을 사용하는 방법 등)를 사용하는 방향으로 연구가 진행되어 왔다.
그러나 소자의 크기를 축소하는 것은 리소그라피(lithography) 장비의 정밀도 향상에 의한 대규모의 투자가 요구되고, 새로운 물질과 공정의 사용에 따른 공정 장비의 교체 등 경제적 관점에서 어려운 점이 있었다.
또한 고속 응답이 가능한 반도체 재료의 연구는 소자가 고밀도로 집적화되고 고주파의 영역을 사용하게 됨에 따라 인접한 소자와의 전자기적 간섭(EMI:Electromagnetic interference)에 의한 효과가 발생하게 되어 집적회로의 설계에 어려움이 발생하는 등의 문제가 있었다.
따라서 위와 같은 소자의 소형화, 고속화의 경향과는 별도로, 집적회로의 성능 향상과 고밀도화를 위하여 평면상에 정의된 회로 위에 또 다른 평면상에 정의된 회로 층을 적층하고 두 층 사이를 전기적으로 연결하는 3차원 적층기술에 대한 연구가 활발하게 진행되어 왔다.
이러한 3차원 적층기술에 관한 방법으로 첫째, 별도로 제작된 웨이퍼(wafer)들의 패드(pad)를 금속배선(wire)으로 결합시키는 packaging 수준의 방법(Multi-chip packaging)과, 둘째는 별도로 제작된 회로를 갖는 웨이퍼들의 각각의 소자를 개별적으로 연결하는 소자 수준의 방법(Wafer stacking) 등이 있으며 현재 소자 수준의 적층 회로를 구성하는 방법은 일반적으로 적층될 각각의 웨이퍼에 회로를 형성하고, 두 웨이퍼를 align하여 접합하는 방식으로 이루어지고 있다.
그러나 이러한 웨이퍼의 align을 통한 접합 방식은 두 층 이상의 접합을 형성하는 것이 어렵고, 각각의 웨이퍼에서 발생하는 열의 방출이 어려워 발열의 문제를 가지며, 두 웨이퍼의 정확한 align이 어려워 웨이퍼의 박막화(wafer thinning) 등이 필요하여 실용화에는 많은 문제가 있었다.
본 발명이 이루고자 하는 하나의 기술적 과제는 다결정 또는 비정질 기판위에 결정질 반도체 박막을 형성하여 적층구조를 갖는 집적회로를 제조하는 방법 및 적층구조를 갖는 집적회로를 제공하는데 있다.
본 발명이 이루고자 하는 다른 하나의 기술적 과제는 결정질 기판위에 적층구조를 갖는 집적회로를 제조하는 방법 및 적층구조를 갖는 집적회로를 제공하는데 있다.
상기 하나의 기술적 과제를 이루기 위한 본 발명에 따른 적층구조를 갖는 집적회로의 제조방법은 (a) 제1기판 상부에 제1 버퍼층과 제1 결정질 반도체층을 형성하는 단계; (b) 상기 제1 결정질 반도체층 상부에 제1 회로층을 형성하는 단계; (c) 상기 제1 회로층 상부에 제2 버퍼층과 제2 결정질 반도체층을 형성하는 단계; (d) 상기 제2 결정질 반도체층 상부에 제2 회로층을 형성하는 단계; 및 (e) 상기 제1 회로층과 상기 제2 회로층을 전기적으로 연결하는 단계를 구비하고, 상기 제1기판은, 비정질 구조를 갖는 기판 또는 다결정 구조를 갖는 기판인 것을 특징으로 한다.
상기 다른 하나의 기술적 과제를 이루기 위한 본 발명에 따른 적층구조를 갖는 집적회로의 제조방법은 (a) 제1 결정질 반도체 기판 상부에 제1 회로층을 형성하는 단계; (b) 상기 제1 회로층 상부에 제2 버퍼층과 제2 결정질 반도체층을 형성하는 단계; (c) 상기 제2 결정질 반도체층 상부에 제2 회로층을 형성하는 단계; 및 (d) 상기 제1 회로층과 상기 제2 회로층을 전기적으로 연결하는 단계를 구비한다.
이하에서는 본 발명의 구체적인 실시예를 도면을 참조하여 상세히 설명하도록 한다.
도 1은 본 발명의 일실시예에 따른 적층구조를 갖는 집적회로의 제조방법을 나타내는 순서도이고, 도2는 도1에 도시된 제조방법에 따른 제조과정을 나타내는 도면이다.
도1에 도시된 적층구조를 갖는 집적회로의 제조방법을 설명함에 있어 도2를 참조하여 설명하기로 한다.
도1에 의하면 본 발명의 일실시예에 따른 적층구조를 갖는 집적회로의 제조 방법(100)은 제1 결정질 반도체층 형성단계(S110), 제1 회로층 형성단계(S120), 제2 결정질 반도체층 형성단계(S130), 제2 회로층 형성단계(S140) 및 제1 회로층과 제2 회로층 연결단계(S150)를 구비한다.
상기 제1 결정질 반도체층 형성단계(S110)에서는 도2a에 도시된 바와 같이 다결정 혹은 비정질의 제1기판(200) 위에 제1 버퍼층(205)를 형성하고, 그 위에 제1 결정질 반도체 층(210)을 형성한다.
상기 제1 회로층 형성단계(S120)에서는 식각(etching)과 증착(deposition)에 의하여 평탄한 산화층(215)과 게이트(220)를 형성한다. 이후 도2b와 같이 이온주입(implant)에 의하여 소스(221)와 드레인(222)를 형성하고 일반적인 metal 공정을 사용하여 도2c와 같이 제1 금속층(225)과 제2 금속층(230)을 형성하고, 상기 제1, 제2 금속층위에 산화막인 평탄화층(235)을 설치한다.
상기 제2 결정질 반도체층 형성단계(S130)에서는 상기 평탄화층위에 도2d에서와 같이 제2 버퍼층(240)과 제2 결정질 반도체층(245)를 형성한다.
상기 제2 회로층 형성단계(S140)에서는 도2e와 같이 식각(etching)과 증착(oxide deposition, poly deposition)등에 의하여 평탄한 산화층과 게이트(250)를 형성한다. 이후 도2f에서와 같이 상기 제1 회로층 형성단계(S120)와 동일한 방법으로 이온주입(implant)에 의하여 소스(255)와 드레인(260)을 형성하고 일반적인 metal 공정을 사용하여 제1, 제2 금속층(270)을 형성한다.
상기 제1 회로층과 제2 회로층 연결단계(S150)에서는 비아 메탈(via metal)(265)을 통해 상기 제1 회로층과 제2 회로층을 연결할 수 있다.
이후 상기 제2 결정질 반도체층 형성단계(S130) 내지 상기 제1 회로층과 제2 회로층 연결단계(S150)를 반복함으로써 제3 결정질 반도체층을 형성할수 있고 상기의 방법을 연속적으로 적용함으로써 적층구조를 갖는 집적회로를 제조할 수 있다.
도3은 도1에 도시된 제조방법에 따라 제조된 적층구조를 갖는 집적회로를 나타내는 도면이다.
도3에 의하면 다결정이나 비정질 기판(300) 위에 앞에서 기술한 방법을 사용하여 제1 버퍼층(305)과 제1 결정질 반도체층(310)이 형성된다. 상기 제1 결정질 반도체층(310) 상부에 일반적인 반도체 공정인 트렌치 형성, 표면산화(surface oxidation)와 폴리 게이트 형성, 이온주입(ion implant), 메탈 라인(metal line) 형성, 포토-리소그라피(photo-lithography) 및 식각(etching) 공정을 사용하여 제1 트랜지스터(320)를 포함하는 제1 회로층(360)를 형성된다. 동일한 방법으로 제2 버퍼층(340)과 제2 결정질 반도체층(345)를 형성하고 제2 트랜지스터(350)를 포함하는 제2 회로층(370)을 형성할 수 있다. 이 위에 제3 회로층 형성을 위하여 제3 버퍼층(375)과 제3 결정질 반도체층(380)을 형성할 수 있다.
이때 상기 제1 회로층(360)과 상기 제2 회로층(370)의 전기적 연결을 위하여 비아 메탈(via metal)(330)이 사용될 수 있다.
도4는 본 발명의 일실시예에 따라 적층 구조를 갖는 집적회로를 제조하는 과정에서 기판으로 사용되는 결정질 반도체층을 도시하는 것으로 다결정 혹은 비정질 기판(400)과 결정핵 생성층(nucleation layer), 씨앗 층(seed layer) 또는 확산방지막(diffusion barrier)으로 이루어진 버퍼층(405)과 결정질 반도체층(410)으로 이루어진다. 여기에서 결정질 반도체층은 결함정도가 다결정이나 비정질 반도체 기판에 비하여 아주 낮아서 단결정 기판에 가깝다.
도5는 본 발명의 다른 일실시예에 따른 적층구조를 갖는 집적회로의 제조방법을 나타내는 순서도이고 도6은 도5에 도시된 제조방법에 따른 제조과정을 나타내는 도면이다.
도5에 도시된 적층구조를 갖는 집적회로의 제조방법을 설명함에 있어 도6을 참조하여 설명하기로 한다.
도5에 의하면 본 발명의 다른 일실시예에 따른 적층구조를 갖는 집적회로의 제조방법(500)은 제1 회로층 형성단계(S510), 제2 결정질 반도체층 형성단계(S520), 제2 회로층 형성단계(S530) 및 제1 회로층과 제2 회로층 연결단계(S540)를 구비한다.
도5에 도시된 본 발명의 다른 일실시예에 따른 적층구조를 갖는 집적회로의 제조방법(500)은 최초의 기판으로 도6에 도시된 결정질 반도체 기판(600)을 사용하는 것으로 도1에 도시된 상기 제1 결정질 반도체층 형성단계(S110)를 요하지 않고 최초의 기판인 제1 결정질 반도체 기판(600)위에 제1 회로층이 형성된다.(S510)
한편 그 이후의 과정인 상기 제2 결정질 반도체층 형성단계(S520), 상기 제2 회로층 형성단계(S530) 및 제1 회로층과 제2 회로층 연결단계(S540)는 도5 및 도6에 도시된 바와 같이 도1 및 도2에 도시된 방법과 동일한 방법을 사용하여 적층구조를 갖는 집적회로를 제조할 수 있다.
도7은 도5에 도시된 제조방법에 따라 제조된 적층구조를 갖는 집적회로를 나 타내는 도면이다.
도7에 의하면 최초의 기판으로 제1 결정질 반도체 기판(700)이 사용된다는 것을 제외하고는 도3에 도시된 적층구조를 갖는 집적회로와 동일한 구조를 가짐을 알 수 있다.
이상으로, 본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 결정질 반도체 박막에 회로를 형성하고 쌓아가는 박막 적층(thin film stacking) 방법은 다층의 회로에 쉽게 적용될 수 있으며, 기존의 packaging 수준의 방법(Multi-chip packaging)이나 소자 수준의 방법(Wafer stacking)에 비하여 각 회로 층의 전면이 상하의 회로 층과 접합되므로 발열의 문제에서 유리하며, 웨이퍼의 박막화나 align등이 필요 없으므로 공정이 간단하고, 다층의 회로를 구성하는데 있어서 동일한 공정들이 반복되므로 별도의 장치 등을 필요로 하지 않는 장점이 있다.

Claims (12)

  1. 적층구조를 갖는 집적회로의 제조방법에 있어서,
    (a) 제1기판 상부에 제1 버퍼층과 제1 결정질 반도체층을 형성하는 단계;
    (b) 상기 제1 결정질 반도체층 상부에 제1 회로층을 형성하는 단계;
    (c) 상기 제1 회로층 상부에 제2 버퍼층과 제2 결정질 반도체층을 형성하는 단계;
    (d) 상기 제2 결정질 반도체층 상부에 제2 회로층을 형성하는 단계; 및
    (e) 상기 제1 회로층과 상기 제2 회로층을 전기적으로 연결하는 단계를 구비하고,
    상기 제1기판은, 비정질 구조 또는 다결정 구조를 갖는 기판이고
    상기 제1 내지 제2 버퍼층은 씨앗층(seed layer)으로 이루어진 것을 특징으로 하는 적층구조를 갖는 집적회로의 제조방법
  2. 제1항에 있어서,
    상기 (c)단계 내지 상기 (e)단계를 반복하는 것을 특징으로 하는 적층구조를 갖는 집적회로의 제조방법
  3. 삭제
  4. 제1항 또는 제2항에 있어서, 상기 (b)단계는,
    (b1)식각과 증착에 의하여 평탄한 산화막과 게이트를 형성하는 단계;
    (b2)이온주입에 의해 소스와 드레인을 형성하는 단계;
    (b3)메탈공정을 통해 상기 소스 및 드레인에 연결되는 제1 금속층(225)과 상기 게이트에 연결되는 제2금속층을 형성하는 단계; 및
    (b4)상기 제1 금속층과 제2금속층 상부에 평탄화층을 형성하는 단계;로 이루어진 것을 특징으로 하는 적층구조를 갖는 집적회로의 제조방법
  5. 제1항 또는 제2항에 있어서, 상기 (e)단계는,
    비아메탈(via metal)을 통해 연결되는 것을 특징으로 하는 적층구조를 갖는 집적회로의 제조방법
  6. 삭제
  7. 삭제
  8. 삭제
  9. 삭제
  10. 삭제
  11. 제1항의 적층구조를 갖는 집적회로의 제조방법에 의해 제조된 적층구조를 갖는 집적회로
  12. 삭제
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013009285A (ja) * 2010-08-26 2013-01-10 Semiconductor Energy Lab Co Ltd 信号処理回路及びその駆動方法
US9287257B2 (en) * 2014-05-30 2016-03-15 Taiwan Semiconductor Manufacturing Company, Ltd. Power gating for three dimensional integrated circuits (3DIC)

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58124222A (ja) 1982-01-20 1983-07-23 Nippon Telegr & Teleph Corp <Ntt> 半導体装置用基体
JPH02109359A (ja) * 1988-10-19 1990-04-23 Hitachi Ltd 半導体装置
JPH05275613A (ja) * 1992-03-25 1993-10-22 Mitsubishi Electric Corp 積層型半導体装置
JP2001160612A (ja) * 1999-12-01 2001-06-12 Takehide Shirato 半導体装置及びその製造方法
JP2005109498A (ja) * 2003-09-30 2005-04-21 Internatl Business Mach Corp <Ibm> 結晶方位が異なるウェハ上に構築されたデバイス層を有する３次元ｃｍｏｓ集積回路
JP2006203250A (ja) * 2006-04-05 2006-08-03 Ftl:Kk ３次元半導体デバイスの製造方法
JP2006286752A (ja) * 2005-03-31 2006-10-19 Sharp Corp ３次元半導体集積回路装置の製造方法および３次元半導体集積回路装置

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005260071A (ja) * 2004-03-12 2005-09-22 Sharp Corp 半導体記憶装置の製造方法
KR100684894B1 (ko) * 2005-04-18 2007-02-20 삼성전자주식회사 적층된 트랜지스터들을 구비하는 반도체 장치의 형성 방법
KR100623175B1 (ko) * 2005-05-30 2006-09-13 삼성전자주식회사 스택형 반도체 장치 및 그 제조 방법
KR100611076B1 (ko) * 2005-07-15 2006-08-09 삼성전자주식회사 스택형 반도체 장치 및 그 제조 방법
KR100681262B1 (ko) * 2006-01-24 2007-02-09 삼성전자주식회사 스택형 반도체 장치의 제조 방법

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58124222A (ja) 1982-01-20 1983-07-23 Nippon Telegr & Teleph Corp <Ntt> 半導体装置用基体
JPH02109359A (ja) * 1988-10-19 1990-04-23 Hitachi Ltd 半導体装置
JPH05275613A (ja) * 1992-03-25 1993-10-22 Mitsubishi Electric Corp 積層型半導体装置
JP2001160612A (ja) * 1999-12-01 2001-06-12 Takehide Shirato 半導体装置及びその製造方法
JP2005109498A (ja) * 2003-09-30 2005-04-21 Internatl Business Mach Corp <Ibm> 結晶方位が異なるウェハ上に構築されたデバイス層を有する３次元ｃｍｏｓ集積回路
JP2006286752A (ja) * 2005-03-31 2006-10-19 Sharp Corp ３次元半導体集積回路装置の製造方法および３次元半導体集積回路装置
JP2006203250A (ja) * 2006-04-05 2006-08-03 Ftl:Kk ３次元半導体デバイスの製造方法

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