KR20110049893A - 쓰루 홀 비아에 이용되는 탄소계 물질을 포함하는 반도체 장치 - Google Patents

쓰루 홀 비아에 이용되는 탄소계 물질을 포함하는 반도체 장치 Download PDF

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Abstract

반도체 장치에 있어서 장치의 기판을 통하여 연장되는 쓰루 홀 비아가 탄소 함유 물질을 토대로 하여 형성될 수 있음으로써, 도핑된 반도체 물질 등과 비교하여 우월한 전기적 성능이 제공될 수 있는 동시에, 고온 공정들과의 탁월한 호환성이 제공될 수 있다. 따라서, 일부 예시적인 실시예들에서는, 결정적인 회로 소자들을 형성하기 위해 이용되는 임의의 공정 단계들 전에 쓰루 홀 비아가 형성될 수도 있음으로써, 쓰루 홀 비아 구조와 해당 반도체 장치의 장치 레벨과의 어떠한 간섭도 실질적으로 피할 수 있다. 결과적으로, 매우 효율적인 삼차원 집적 방식이 실현될 수 있다.

Description

쓰루 홀 비아에 이용되는 탄소계 물질을 포함하는 반도체 장치{A SEMICONDUCTOR DEVICE COMPRISING A CARBON BASED MATERIAL FOR THROUGH HOLE VIAS}
본 개시는 일반적으로 집적 회로 제조 분야와 관련되고, 더욱 상세하게는 장치의 기판 물질을 통하여 연장되는 비아(via)들에 의하여 서로 다른 장치 레벨들(device levels)을 연결하기 위한 상호 연결 구조체들(interconnect structures)과 관련된다.
현대 집적 회로에서는, CMOS, NMOS, PMOS 소자 형태의 전계 효과 트랜지스터(field effect transistor)들, 저항들, 커패시터들 등과 같은 매우 많은 수의 개별 회로 소자들이 단일 칩 영역에 형성된다. 일반적으로, 이들 회로 소자들의 피쳐 크기(feature size)는 매번 새로운 회로 세대가 소개될 때마다 계속 감소하여 현재 이용가능한 집적 회로는 50 nm 이하의 임계 치수(critical dimension)를 갖는 양산 기법에 의해 형성되고 속도 및/또는 전력 소모의 면에서 개선된 성능을 가진다. 트랜지스터 크기의 감소는 CPU와 같은 복합 집적 회로의 장치 성능을 점진적으로 개선하는데 있어서 중요한 측면이다. 크기의 감소는 보통 스위칭 속도의 증가와 관련되므로 트랜지스터 레벨에서 신호 처리 성능을 향상시킨다.
기본적인 회로 레이아웃(layout)에서 요구되는 것처럼 다수의 트랜지스터 소자들 외에 커패시터들, 저항들, 상호 연결 구조들 등과 같은 많은 수의 수동 회로 소자들이 집적 회로 내에 일반적으로 형성된다. 능동 회로 소자들의 치수가 감소됨으로 인해, 개별 트랜지스터 소자들의 성능이 증대될 수 있을 뿐만 아니라 팩킹 밀도(packing density)도 개선될 수 있어서, 주어진 칩 영역에 더 많은 기능들이 통합될 수 있는 가능성이 제공될 수 있다. 이런 이유에서, 고도의 복합 회로들이 개발되어 왔는데, 이런 회로들은 아날로그 회로, 디지탈 회로 등과 같은 서로 다른 유형의 회로들을 포함할 수 있어서, 완전한 시스템온칩(SoC)을 제공할 수 있다.
고도의 복합 집적 회로에서는 트랜지스터 소자들이 이들 장치의 전반적인 성능을 실질적으로 결정하는 지배적인 회로 소자이긴 하지만, 커패시터 및 저항과 같은 다른 부품들과 특히 복합 연결 시스템(complex interconnect system) 내지 금속 배선 시스템(metallization system)이 요구될 수 있으며 귀중한 칩 면적을 지나치게 소비하지 않기 위하여 트랜지스터 소자들의 크기 조정과 관련하여 이들 수동 회로 소자들의 크기도 또한 조절되어야 할 필요가 있다.
일반적으로, 단위 면적당 트랜지스터 등과 같은 회로 소자들의 수가 해당 반도체 장치의 장치 레벨에서 증가할수록, 장치 레벨에서의 회로 소자들과 관련된 전기적 배선의 수도 대개는 심지어 지나치게 큰 비율로 증가할 수 있어서, 다수의 적층(stacked) 금속 배선층들을 포함하는 금속 배선 시스템의 형태로 제공되는 복합 상호 연결 구조가 요구될 수도 있다. 정교한 반도체 장치에서는 일반적으로 신호 전파 지연(signal propagation delay)이 장치 레벨에서의 트랜지스터 소자들보다는 금속 배선 시스템에 의해 실질적으로 제한될 수 있기 때문에, 기생 RC 시상수(parasitic resistive capacitive time constant)를 감소시키기 위하여 금속 배선층들 내에서 내부 레벨(inner level)의 전기적 연결을 제공하는 금속선들과 인트라 레벨(intra level)의 연결을 제공하는 비아들이 적절한 유전체 물질과 함께 구리 등과 같은 고전도성 금속을 토대로 하여 형성될 수 있다. 하지만, 원하는 밀도의 상호 연결 구조를 제공하기 위하여 높이 차원에서 금속 배선 시스템을 연장하는 것은 정교한 저유전율 유전체(low-k dielectric)의 물질 특성에 의해 부과되는 순열과 기생 RC 시상수에 의해서 제한될 수 있다. 다시 말해, 일반적으로 유전 상수의 감소는 이 유전체 물질의 기계적 안정도의 감소와 관계되므로, 여러 제조 단계들에서의 수율 손실과 반도체 장치 동작에서의 신뢰도 감소때문에 서로 위에 적층될 수 있는 금속 배선층의 수도 또한 제한될 수 있다. 따라서, 금속 배선층의 수를 임의로 늘릴 수 없기 때문에 단일 반도체 칩 내에 제공되는 반도체 장치의 복잡도는 해당 금속 배선 시스템의 용량(capability)에 의해서 그리고 특히 정교한 저유전율 유전체 물질의 특성에 의해서 제한될 수 있다. 이런 이유에서 단일 칩 상의 극도로 복잡한 반도체 장치들의 제조 공정 중에서 마주치는 많은 문제점들을 회피하면서 전체로서 하나의 복합 시스템을 제공하기 위하여 독립적인 방식이지만 상관된 설계를 가지도록 제조될 수 있는 둘 이상의 개별 반도체 칩들을 적층함으로써 각 패키지의 주어진 크기 또는 면적에 대하여 회로 소자들의 전반적인 밀도를 더욱 향상시키는 방법이 또한 제안되어 왔다. 예를 들면, 메모리 영역 등과 같이 적절히 선택된 기능적 유닛들이 해당 금속 배선 시스템의 제조를 포함하여 확립된 제조 기법들에 따라 단일 칩 상에 형성될 수 있는 반면, 빠르고 강력한 논리 회로망과 같은 다른 기능적 유닛들은 별도의 칩 상에 독립적으로 형성될 수 있지만, 각각의 연결 시스템 덕분에 하나의 전체적인 기능적 회로를 형성하기 위하여 단일 칩으로 패키징될 수 있는 개별 칩들을 연이어 적층하고 첨부하는 것이 가능할 수 있다. 따라서, 개별 반도체 칩들을 적층함으로써 패키지 내의 가용 부피를 상당히 더 늘릴 수 있기 때문에 해당 삼차원 구성은 패키지의 주어진 면적에 대하여 회로 소자들과 금속 배선 피쳐의 밀도를 증가시킬 수 있다. 이 기법은 예컨대 다수의 매우 결정적인 금속 배선층들을 적층한다는 측면에서 극도로 결정적인 제조 기법들을 회피하면서 주어진 기술 표준에 대한 주어진 패키지 크기에 대하여 팩킹 밀도와 기능성을 향상시키기 위한 유망한 접근 방식에 해당할 수 있지만, 신뢰성 있고 잘 동작하는 방식으로 개별 반도체 칩들을 전기적으로 연결할 수 있기 위하여 적절한 컨택(contact) 소자들이 제공되어야 할 수도 있다. 이를 위하여 제1 반도체 칩의 금속 배선 시스템이 다른 반도체 칩이나 패키지 기판 등에 연결하는데에도 이용가능할 수도 있지만, 다른 반도체 칩의 각 컨택 소자들에 전기적 접속을 가능하게 하도록 적어도 하나의 칩의 기판 물질을 통하여 쓰루 홀 비아(through hole via)들을 형성하는 것이 제안되어 왔다. 기판 물질의 두께는 임의로 감소될 수 없는 반면에 쓰루 홀 비아의 횡방향 치수(lateral dimension)는 귀중한 칩 면적을 절약하는 견지에서 감소될 수 있기 때문에 이들 쓰루 홀 비아는 일반적으로 높은 종횡비(aspect ratio)를 갖는 컨택 소자에 해당할 수 있다. 게다가, 전기적 성능의 견지에서 적정하게 높은 클럭 주파수(clock frequency)를 토대로 하여 개별 반도체 칩들 간에 전기적 신호들의 교환이 이루어져야 할 수 있는 시스템에서는 필수적인 높은 전류 밀도를 도모하고 또한 신호 전파 지연을 감소시키기 위하여 쓰루 홀 비아의 전도성이 높은 레벨로 유지되어야 한다.
이러한 상황에 비추어, 종래의 접근 방식에서는 해당 고종횡비의 쓰루 홀 비아가 컨택 구조와 금속 배선 시스템의 제조로부터 이미 알려진 확립된 제조 기법들을 토대로 하여 형성될 수 있는데, 이 기법들은 적정하게 얇은 유전체 물질 내에 비아 개구부(opening)와 트렌치(trench) 같은 각각의 개구부들을 에칭하는 것과 그 뒤에 티타늄 나이트라이드(titanium nitride), 텅스텐(tungsten) 등과 같은 전도성 차단 물질과 함께 구리와 같은 금속 함유 물질들로써 이들 개구부를 채우는 것을 수반한다. 해당 기술을 쓰루 홀 비아에 대한 제조 시퀀스(sequence)에 옮겨옴으로써 전기적 성능의 향상과 관련된 요구조건에 부합하여 전도성에 있어서 적절히 높은 값을 얻을 수 있다. 하지만, 이 물질들은 온도 안정성(temperature stability)에 있어서 뒤떨어지기 때문에 일반적으로 이러한 공정 단계들은 아주 후반의 제조 단계, 즉 장치 레벨에서 트랜지스터와 같은 회로 소자들의 형성 과정에서 대체로 요구될 수 있는 임의의 고온 공정들을 거친 후에 수행되어야 할 수도 있다. 따라서, 쓰루 홀 비아를 위한 고종횡비의 개구부를 형성하고 이어서 고전도성 물질로 채우는 것을 수반하는 제조 단계들은 전반적인 공정 흐름에 상당한 영향을 줄 수 있고 장치 레벨에서 회로 소자들에 부정적인 영향을 줄 수 있다. 예를 들면, 기판을 통하여 에칭하기 위하여 정교한 에칭 및 마스킹 체계(regime)가 이용되어야 할 수 있고, 따라서 이 제조 단계에서는 장치 레벨에서 이미 형성되었을 수도 있는 임의의 회로 소자에도 역시 영향을 줄 수 있다.
다른 한편으로, 도핑된 폴리실리콘과 같은 적정하게 높은 온도 안정성을 보여주는 전도성 물질은 전도성에 있어서는 보다 못한 성질을 보여줄 수 있어서 온도에 안정한 폴리실리콘 물질을 토대로 하여 초기 제조 단계에서 해당 쓰루 홀 비아를 형성하는 것은 결과적인 상호 연결 구조의 전기적 성능의 견지에서 더 바람직하지 못할 수 있다.
위에서 설명된 상황에 비추어, 본 개시는 위에서 확인된 하나 또는 그 이상의 문제점들을 회피하거나 적어도 줄이면서 적절한 제조 단계에서 고온 안정성을 갖는 쓰루 홀 비아가 형성될 수 있는 기법 및 반도체 장치와 관련된다.
일반적으로, 본 개시는 고온 안정성을 보여주는 탄소 함유 전도성 물질(carbon-containing conductive material)을 토대로 하여 쓰루 홀 비아(through hole via)가 형성될 수 있음으로써 쓰루 홀 비아의 형성 공정을 반도체 장치의 전반적인 제조 흐름 내에 적절히 위치시킴에 있어서 고도의 유연성이 제공될 수 있는 반도체 장치들 및 기법들과 관련된다. 예를 들면, 본 명세서에서 개시된 일부 예시적인 측면으로, 장치 레벨에서 그리고 장치의 금속 배선 시스템에서 회로 소자들을 형성하기 위한 임의의 제조 단계보다 앞서 쓰루 홀 비아를 형성할 수 있음으로써, 쓰루 홀 비아를 형성하기 위한 제조 단계에서 생기는 임의의 부정적인 영향을 실질적으로 완전히 피할 수 있다. 다른 한편으로, 일부 예시적인 실시예들에서는 공정에서 생기는 불완전성의 경우를 제외하고는 실질적으로 순수한 탄소 물질로서 제공될 수도 있는 탄소 함유 전도성 물질이 탁월한 온도 안정성을 가질 수 있어서, 회로 소자들과 금속 배선 시스템을 형성하기 위한 뒤의 제조 공정들에서 거치는 임의의 고온 처리과정에 의해 쓰루 홀 비아의 전기적 화학적 특성들이 실질적으로 부정적인 영향을 받지 않을 수 있다. 다른 한편으로, 회로 소자들의 형성 과정에서 이용되는 다른 제조 기법들과 고도의 호환성을 보여주는 확립된 증착 기법들을 토대로 하여 탄소 함유 물질이 증착될 수 있어서, 쓰루 홀 비아의 제조는 전반적인 제조 흐름에서 임의의 적절한 단계에 위치할 수 있지만 고전도성 쓰루 홀 비아를 형성하는 종래의 접근 방식에서 생길 수 있는 경우와 같은 고온 단계들에 대한 임의의 제약 조건과는 독립적일 수 있다. 따라서, 증착과 패터닝(patterning)에 대한 탄소 물질의 확립된 특성과 함께 대략 2 밀리옴 센티미터(miliohm cm)의 특유의 비저항을 가질 수 있는 탄소 함유 전도성 물질의 본질적인 고전도성으로 인해 회로 소자들을 형성하는 다른 공정 단계들에 실질적으로 부정적인 영향을 주지 않으면서 쓰루 홀 비아를 제공함에 있어서 향상된 유연성을 줄 수 있다.
본 명세서에서 개시된 하나의 예시적인 반도체 장치는 전면과 후면을 가지는 기판과 전면 위에 제공되는 반도체층 내와 위에 형성되는 다수의 회로 소자들을 포함한다. 부가적으로, 본 반도체 장치는 적어도 후면으로 연장되도록 기판 내에 형성된 쓰루 홀 비아를 포함하며, 본 쓰루 홀 비아는 전도성 채움재(fill material)로서 탄소계(carbon-based) 물질을 포함한다.
본 명세서에서 개시된 하나의 예시적인 방법은 반도체 장치의 기판 내에 개구부를 형성하는 것을 포함하며, 본 개구부는 기판의 전면으로부터 기판의 후면으로 연장된다. 또한, 본 개구부는 탄소를 포함하는 전도성 물질로 채워지고 부가적으로 회로 소자들이 기판의 전면 내와 위에 형성된다.
본 명세서에서 개시된 추가의 예시적인 방법은 반도체 장치의 기판의 전면에 개구부를 형성하는 것을 포함하며, 개구부는 기판 속으로 연장된다. 부가적으로 본 방법은 탄소 함유 전도성 물질로써 개구부를 채우는 것과 개구부와 탄소 함유 전도성 물질의 바닥을 노출시키기 위하여 기판의 후면으로부터 기판 물질을 제거하는 것을 포함한다. 마지막으로, 본 방법은 전면 위에 회로 소자를 형성하는 것을 포함한다.
본 개시의 실시예들은 본 명세서에 첨부된 특허청구범위에서 정의되고 도면들을 참조하여 고려할 때 아래의 상세한 설명에 의해 더욱 분명하게 될 것이다.
도 1a 내지 도 1d는 예시적인 실시예들에 따라 탄소 물질을 토대로 하여 쓰루 홀 비아(through hole via)를 형성하기 위한 여러 제조 단계들을 거치는 과정에서 반도체 장치를 그 위에 형성하기 위한 기판을 도식적으로 나타낸 단면도이다.
도 1e는 다른 추가의 예시적인 실시예들에 따라 쓰루 홀 비아를 제조한 후 회로 소자들과 금속 배선 시스템이 형성될 수 있는 더 진행된 제조 단계에서의 기판을 도식적으로 나타낸 단면도이다.
도 1f 내지 도 1i는 다른 추가의 예시적인 실시예들에 따라 기판 물질 내에 고종횡비(high aspect ratio)의 개구부(opening)를 형성하고 그 뒤에 탄소 함유 물질을 토대로 하여 개구부를 채우는 여러 제조 단계에서의 기판을 도식적으로 나타낸 단면도이다.
도 1j는 또 다른 예시적인 실시예들에 따라 쓰루 홀 비아를 얻기 위하여 기판 물질이 기판의 후면으로부터 제거될 수도 있는 제조 단계에서의 기판을 도식적으로 나타낸 도면이다.
도 1k는 복합 장치(composite device)가 되기 전에 두 개의 분리형성된 반도체 장치들을 도식적으로 나타낸 도면으로서, 이 장치들의 적어도 하나는 다른 추가의 예시적인 실시예들에 따라 탄소 함유 물질을 토대로 하여 전기적으로 양 구성요소를 연결하기 위한 쓰루 홀 비아를 포함한다.
본 개시는 도면뿐만 아니라 아래의 상세한 설명에서 예시된 실시예들을 참조하여 기술되지만, 도면뿐만 아니라 아래의 상세한 설명은 본 개시를 개시된 특정의 예시적인 실시예들로 한정하려는 의도가 아니라, 오히려 기술된 예시적인 실시예들은 단순히 본 개시의 여러 측면을 예로 든 것이고, 본 개시의 범위는 첨부된 청구항들에 의해서 정의된다는 것을 이해하여야 한다.
일반적으로, 본 개시는 쓰루 홀 비아(through hole via), 즉 고종횡비(high aspect ratio)의 컨택 소자(contact element)들이 탄소에 기한 고전도성 물질을 토대로 하여 형성될 수 있는 반도체 장치 및 기법에 관련되는 것인데, 탄소에 기한 고전도성 물질은 쓰루 홀 비아를 제조하는 공정을 복합 집적 회로를 형성하기 위한 전반적인 제조 흐름 내에 적절히 위치시킴에 있어서 고도의 유연성을 제공할 수도 있는 동시에, 탁월한 증착 특성을 보여줄 수도 있고 또한 확립된 에칭(etch) 및 평탄화(planarization) 기법들에 의해서 쉽게 패터닝(patterning)될 수도 있다. 본 명세서에서 개시된 일부 예시적인 측면에서, 쓰루 홀 비아는 개별 반도체 칩들의 삼차원 집적과 관련하여 효율적으로 이용될 수 있고, 이에 있어서 쓰루 홀 비아는 임의의 제조 단계, 예컨대 트랜지스터, 금속 배선 구조 등과 같은 회로 소자들의 결정적인 제조 단계들을 수행하기 전에 개별 반도체 칩들 중에서 하나 또는 그 이상에 형성될 수 있음으로써 쓰루 홀 비아와 결정적인 회로 소자들에 대한 제조 공정들간의 어떠한 간섭(interference)도 실질적으로 피할 수 있다. 한 예시적인 실시예에서는, 쓰루 홀 비아 또는 그 일부분에 있어서 탄소 물질의 우수한 온도 안정성으로 인해 트랜지스터 등의 형성 과정에서 요구되는 임의의 고온 단계들을 거친 후에조차도 쓰루 홀 비아의 특성들이 실질적으로 변함없이 제공될 수도 있기 때문에, 해당 반도체 기판의 장치 레벨에서 트랜지스터 소자들을 정의하기 위한 임의의 공정 단계들을 실제로 수행하기 전에 쓰루 홀 비아 또는 적어도 그의 상당한 부분이 제공될 수도 있다. 게다가, 쓰루 홀 비아의 해당 횡방향 치수는 폴리실리콘과 관련된 접근 방식에서 생길 수 있는 경우처럼 증착 관련 제약 조건들과 전도성 감소에 의하여 실질적으로 결정되지 않을 수 있기 때문에, 예컨대 고농도 도핑된 폴리실리콘과 비교하여 상당히 높을 수 있는 탄소 물질의 본질적인 고전도성에 더하여 예컨대 탄소 함유 전구체 가스의 분해에 의한 탄소 물질에 대한 고효율 증착 기법의 이용가능성으로 인해 개별 쓰루 홀 비아의 크기를 적절히 조절함으로써 부가적인 설계 유연성을 얻을 수 있다. 따라서, 전기적 성능 및/또는 공간적 제약 조건들에 적당한 횡방향 치수를 갖는 탄소 함유 쓰루 홀 비아을 토대로 하여 복합 상호 연결 구조(complex interconnect structure)를 만들 수 있음으로써, 증가된 수의 쓰루 홀 비아들을 하나 이상의 구성요소들의 칩 영역을 가로질러 위치시킬 수 있기 때문에 면적을 적게 소비하면서 복합 반도체 장치의 복잡도 역시 증가시킬 수 있다. 예를 들면, 장치 레벨에서의 회로 소자들, 예컨대 트랜지스터 등에 직접 연결될 수 있는 반도체 장치의 쓰루 홀 비아는 추가적인 반도체 칩의 금속 배선 시스템에 직접 연결될 수도 있지만, 다른 경우에는 한 구성요소의 쓰루 홀 비아 상호 연결 구조는 또 다른 구성요소의 쓰루 홀 비아 상호 연결 구조와 연결됨에 있어서 적절한 범프(bump) 구조를 토대로 하여 이루어질 수도 있는 반면, 양 금속 배선 시스템은 주변 회로나 다른 반도체 칩들과 연결하는데에 이용될 수도 있다. 또 다른 예시적인 실시예들에서는, 탄소 물질에 기한 쓰루 홀 비아의 향상된 설계 유연성이 반도체 칩에 부가적인 금속 배선 시스템을 효율적으로 추가할 수 있는 가능성을 제공할 수 있고, 이 부가적인 시스템은 별도의 기판 상에 제조될 수 있음으로써 복잡도를 줄이고 따라서 실제 칩 내부 금속 배선 시스템의 수율 손실이 발생할 가능성을 감소시킬 수 있다.
첨부된 도면들을 참조하여 지금부터 추가의 예시적인 실시예들이 더욱 자세하게 기술될 것이다.
도 1a는 초기 제조 단계에서 반도체 장치(100)의 단면도를 도식적으로 나타낸 것이다. 도시된 것처럼, 반도체 장치(100)는 기판(101)을 포함하는데, 쓰루 홀 비아에 기한 진보된 상호 연결 구조가 형성될 기판의 특정 일부분이 도시되어 있다. 기판(101)은 임의의 적절한 캐리어 물질, 예컨대 실리콘, 게르마늄(germanium) 등과 같은 반도체 물질에 해당할 수도 있고, 유리 등과 같은 절연 캐리어 물질에 해당할 수도 있다. 또한, 실리콘 기반의 물질, 실리콘/게르마늄 물질 또는 임의의 다른 적절한 반도체 화합물과 같은 반도체층(103)이 기판(101) 위에 형성될 수 있는데, 어떤 경우에는 반도체층(103)이 에피택셜 성장법(epitaxially grown)에 의해 형성되는 반도체 물질과 같이 결정질 물질의 상부에 해당할 수도 있고, 에피택셜 성장법의 경우 반도체층이 반도체 물질의 형태로 주어질 때 기판(101)의 결정질 템플릿 물질(crystalline template material)을 토대로 하여 형성될 수도 있다. 일부 예시적인 실시예들에서는, 도시된 것처럼, 기판(101)과 반도체층(103)은 실질적으로 결정질 반도체 물질을 포함할 수 있는데, 이 반도체 물질은 절연층에 의해서 분리될 수도 있으며, 이 절연층은 매립 절연층(buried insulating layer)이라고 종종 일컬어지며 SOI(silicon on insulator) 구조를 정의한다. 하지만, 반도체 장치의 제조 과정에서 하이브리드 기판(hybrid substrate)과 같이 다수의 서로 다른 기판 구성이 일반적으로 이용될 수도 있다는 것을 인지하여야 하는데, 하이브리드 기판에서는 반도체층(103)의 결정학적 특성(crystallographic characteristic)들이 서로 다르게 제공되거나 장치(100) 등의 제조 과정에서 어떤 특성들에 대하여 기판 물질과 반도체층(103)의 결정학적 구성들이 서로 다르게 이용될 수도 있다. 유사하게, 전반적인 장치 및 공정의 요구조건에 따라 원하는 타입의 스트레인이 반도체층(103)에 제공될 수도 있다. 일반적으로 기판(101)은 반도체층(103) 및 제공된다면 매립 절연층(102)과 비교하여 상당히 두꺼울 수 있기 때문에 지금까지 기술된 구성요소들의 치수는 비율에 충실할 수 있다는 것을 인지하여야 한다. 예를 들면, 기판(101)은 수백 마이크로미터의 두께를 가질 수 있는 반면, 반도체층(103)은 반도체층(103) 내와 위에 형성되는 회로 소자들에 따라 수 마이크로미터 또는 그보다 상당히 적은 두께를 가질 수 있다. 아래에서, 기판(101)의 전면(101f) 및 후면(101b)을 참조할 수 있는데, 전면과 후면의 정의는 장치(100)의 이후 공정 중에서 트랜지스터 등과 같은 대다수의 회로 소자들이 그 내부와 위에 형성되는 반도체층(103)의 위치와 관련이 있다. "위", "아래", "측면" 등과 같은 임의의 위치와 관련된 표현들은 전면(101f) 및 후면(101b)과 같은 적절한 기준 구성요소를 참조하여 고려되어야 한다는 것을 또한 인지하여야 한다. 예를 들면, 위치와 관련된 표현은 이들 두개의 기준 평면들(101f, 101b) 중에서 하나를 참조할 수 있다고 본 명세서에서는 일반적으로 가정한다. 예를 들면, 반도체층(103)은 전면(101f) "위"에 위치할 수 있는 반면, 매립 절연층(102)이 제공된다면 그리고 기판(101)의 일부로서 고려된다면 전면(101f)의 "아래"에 위치하는 것으로 생각될 수 있다. 유사하게, 후면(101b)에 형성되는 물질층과 같은 임의의 구성요소는 따라서 후면(101b) "위"에 위치할 수 있다.
더욱이, 한 예시적인 실시예에서는, 해당 쓰루 홀 비아 연결 시스템을 제조하기 위해 수행되는 뒤의 공정 단계들과의 임의의 상호작용을 실질적으로 피하기 위하여 반도체층(103)의 패터닝(patterning), 도펀트류의 이온 임플란트 등과 같은 반도체 소자를 위한 중요한 공정 단계들은 수행되지 않았을 수도 있다. 다른 경우에는, 일부 제조 단계들이 각 쓰루 홀 비아를 형성하기 전에 수행될 수도 있고 또는 일부 제조 단계들이 쓰루 홀 비아를 제공하기 위해 요구되는 단계들의 적어도 일부와 함께 수행될 수도 있다. 도시된 제조 단계에서는, 쓰루 홀 비아가 형성될 해당 개구부의 위치와 횡방향 크기(lateral size)를 정의하기 위하여 적절한 에칭 마스크가 제공될 수 있다. 예를 들면, 에칭 마스크(104)가 하드 마스크 물질과 가능한 함께 레지스트 물질(resist material)로서 구성될 수도 있는 반면, 다른 경우에서는 실리콘 나이트라이드(silicon nitride), 실리콘 옥사이드(silicon oxide), 실리콘 카바이드(silicon carbide)와 같은 적절한 하드 마스크 물질이 향후 제거될 수도 있는 레지스트 물질을 토대로 하여 패터닝될 수도 있다. 따라서, 기판(101)을 통하여 연장되도록 형성될 쓰루 홀 비아의 해당 위치들에서 적절한 횡방향 치수를 갖도록 해당 개구부(104a)가 형성될 수 있다. 앞서 설명한 바와 같이, 탄소 물질의 우수한 전기적 특성과 특히 극도로 높은 종횡비의 개구부조차도 신뢰성있게 채울 수 있도록 하는 증착 특성으로 인해 개구부(104a)의 횡방향 크기는 공정 관련 측면의 견지에서 보다는 설계 기준의 견지에서 선택될 수 있다. 결과적으로, 개구부(104a)는 대략 10 내지 50 ㎛의 횡방향 크기를 갖도록 일반적으로 제공될 수 있는 반면, 해당 개구부(104a)의 위치는 반도체층(103) 내와 위에 형성되는 회로 소자들과 하나 또는 그 이상의 쓰루 홀 비아들을 전기적으로 연결할 수 있는 해당 상호 연결 구조의 전반적인 복잡도를 줄이는 것과 관련하여 선택될 수 있다. 예를 들면, 트랜지스터 등의 형성 과정에서 이용되는 공정 기법의 견지에서 탄소계 물질의 고도의 호환성 덕분에 각 쓰루 홀 비아가 실제 회로 소자들에 매우 근접하더라도 회로소자들에 실질적으로 부정적인 영향을 주지 않을 수 있음으로써, 해당 회로 레이아웃(layout)의 전반적인 복잡도를 줄일 수 있다.
일반적으로, 도 1a에 도시된 것과 같은 반도체 장치(100)는 확립된 공정 기법들을 토대로 하여 형성될 수 있는데, 이 기법들에는 디자인 룰(design rule)에 따라 개구부(104a)들을 갖는 에칭 마스크(104)를 제공하기 위한 위치 및 패터닝 체계(regime)가 수반된다. 그 다음, 장치(100)는 반도체층(103)과 제공된다면 매립 절연층(102)을 통하여 그리고 기판 속으로 또는 기판을 통하여 에칭되도록 에칭 환경(105)에 노출될 수 있다. 예를 들면, 실리콘 물질과 게르마늄 물질을 에칭하기 위한 다수의 고도의 이방성 에칭 기법(anisotropic etch technique)들이 당해 기술분야에서 이용가능하고 여기에 이용될 수도 있다. 즉, 에칭 마스크(104)에 선택적으로 기판(101)을 통하여 에칭되도록 하기 위하여 예컨대 불소(fluorine), 염소(chlorine) 등에 기한 플라즈마 보조 에칭(plasma assisted etch) 기법들이 손쉽게 이용될 수도 있다. 예컨대 그 위에 기판(101)을 위치시키기 위한 임의의 적절한 캐리어 물질의 형태로 또는 해당 희생 물질층(sacrificial material layer) 등을 형성함으로써 적절한 "에칭 정지(etch stop)" 물질이 후면(101b) 위에 위치할 수도 있다는 것을 인지하여야 한다.
도 1b는 도 1a의 에칭 공정(105)을 거친 후 그리고 도 1a의 에칭 공정(105) 과정에서 형성된 개구부들(101a)의 적어도 측벽 부분들(101s) 상에 절연 물질층을 형성하기 위한 공정(106) 과정에서 반도체 장치(100)를 도식적으로 나타낸 것이다. 다른 경우에는, 기판(101)이 절연 물질에 해당할 때에는 절연 물질(107)이 반드시 개구부(101a)의 전체 깊이에 대해 형성되지 않을 수도 있지만 반도체층(103)을 통하여 연장되는 부분과 같은 전도성 부분에서는 제약을 받을 수 있다. 예를 들면, 공정(106)은 적어도 기판(101)과 반도체층(103) 내에 실리콘 옥사이드와 같은 해당 반도체 산화물을 만들 수 있는 산화 공정에 해당할 수도 있는 반면, 해당 절연 산화물은 절연층(102, 도 1a 참조)이 제공된다면 해당 매립 절연층에서는 반드시 필요하지 않을 수도 있다. 다른 경우에는, 공정(106)은 예컨대 100 nm 이상의 특정의 두께를 갖는 임의의 적절한 절연 물질을 제공하기 위한 증착 공정을 포함할 수도 있는데, 해당 층의 두께는 측벽(101s)들을 신뢰성있게 커버할 수 있는 한 그리 결정적인 요소는 아니다. 예를 들면, 확립된 증착 레시피(deposition recipe)가 이용될 수 있는 실리콘 다이옥사이드, 실리콘 나이트라이드 등과 같은 다수의 절연 물질들이 이용될 수도 있다. 전면(101f)과 후면(101b)에서 동시에 증착될 수도 있으면서 다수의 기판들이 함께 처리될 수도 있다면 해당 공정(106)은 열처리로(furnace) 등과 같은 적절한 공정 도구들을 가지고 손쉽게 수행될 수 있다.
도 1c는 좀 더 진행된 제조 단계에서 반도체 장치(100)를 도식적으로 나타낸 것이다. 예시된 것처럼, 장치(100)는 예컨대 실질적으로 순수한 탄소 또는 물질(108a)의 전반적인 전도성을 더욱 향상시키기 위하여 적절한 도펀트류를 포함하는 탄소 물질 형태의 탄소 함유 물질(108a)을 증착시키기 위하여 증착 환경(108)에 노출되어 진다. 탄화 수소 함유 가스 전구체(precursor)가 정밀하게 제어가능한 방식으로 분해될 수 있는 기체 상태의 환경을 설정함으로써 실질적으로 공극이 없는(void free) 방식으로 개구부(101a)가 신뢰성있게 채워질 수 있는 확립된 증착 기법을 토대로 하여 증착 공정(108)이 수행될 수 있다. 예를 들면, 장치(100)는 열처리로와 같은 적절한 증착 도구 안에 놓일 수 있고, 가능한 수소와 같은 적절한 캐리어 가스를 공급함으로써 대략 섭씨 900도 내지 1100도와 같은 특정의 온도로 가열될 수 있다. 어느 정도의 온도 안정화 후에, 어느 정도의 증착 압력을 설정하기 위하여 메탄(CH4)과 같은 탄소 함유 전구체 가스를 공급하는데, 증착 압력은 대략 100 토르(torr) 내지 수백 토르의 범위가 되게 함으로써 전구체 가스의 분해가 개시되도록 할 수 있고, 고종횡비의 개구부(101a) 내에서조차도 탄소 물질이 실질적으로 컨포말(conformal)하게 증착될 수 있다. 대략 10 ㎛ 이하의 횡방향 치수를 갖는 개구부(101a)에 대하여는, 개구부(101a)의 끝부분에서 탄소 물질을 가급적이면 제거하기 위하여 중간 에칭 단계들과 함께 몇 번의 증착 단계들이 수행될 수도 있는 증착 체계(regime)가 이용될 수도 있음으로써 중간 에칭 단계들과 함께 둘 이상의 증착 단계들을 거친 후에 실질적으로 공극없이 개구부가 채워질 수 있다는 것을 인지하여야 한다. 결과적으로, 증착 공정(108)을 거친 후에 개구부(101a)는 붕소(boron), 질소(nitrogen), 인(phosphorous), 비소(arsenic) 등과 같은 임의의 도펀트들이 가능한 포함될 수도 있음으로써 물질(108a)의 전반적인 전도성이 훨씬 더 향상될 수도 있는 탄소 물질로써 채워질 수 있다. 다른 경우에는, 실질적으로 순수한 탄소 물질이 증착될 수도 있다. 전면(101f)과 후면(101b)으로부터 전구체 가스와 접촉할 수 있도록 기판이 놓여짐으로써 공정(108)의 갭필 능력을 향상시킬 수 있는 적절한 임의의 증착 도구, 예컨대 열처리로를 토대로 하여 증착 공정(108)이 수행될 수도 있다. 다른 경우에는, 다른 전략이 이용될 수도 있는데, 예컨대 증착 공정(108)을 거친 후에 제거될 수도 있는 해당 희생층이 전면 또는 후면에 형성될 수도 있다. 예를 들면, 해당 에칭 정지층이 에칭 공정(105, 도 1a 참조) 과정에서 제공되었다면 해당 층은 여전히 존재할 수도 있고 어떠한 기판 홀더 등도 실질적으로 오염시킴없이 단일 웨이퍼 증착 도구들에서의 처리를 가능하게 할 수도 있다.
도 1d는 도 1c의 공정(108) 중에 증착된 임의의 잉여 물질을 제거하기 위한 제거 공정(removal process, 109) 과정에서 반도체 장치(100)를 도식적으로 나타낸 것이다. 이런 목적에서 산소 또는 수소 대기(atmosphere)에 기한 플라즈마 보조 에칭 레시피와 같은 임의의 적절한 공정 기법이 이용될 수도 있는데, 이 기법에서는 탄소 물질이 실리콘 다이옥사이드 등과 같은 다른 물질들에 선택적으로 손쉽게 제거될 수도 있다. 예를 들면, 해당 에칭 공정이 수행되어 절연 물질(107) 내부 또는 위에서 정지될 수도 있음으로써 서로 전기적으로 격리된 쓰루 홀 비아들(110)이 형성될 수 있다. 다른 경우에는, 제거 공정(109)이 CMP(chemical mechanical process) 공정 등과 같은 연마 공정을 포함하는 평탄화 공정을 포함할 수도 있다. 반도체층(103)의 남은 부분이 절연층(107)에 의해서 여전히 보호될 수 있으므로 전면(101f)과 후면(101b)에서 각각의 제거 공정(109)이 효율적으로 수행될 수도 있다.
도 1e는 좀 더 진행된 제조 단계에서의 반도체 장치(100)를 도식적으로 나타낸 것이다. 예시된 것처럼, 장치(100)는 장치 레벨(120)을 포함할 수 있는데, 장치 레벨(120)은 반도체층(103) 내와 위에 형성되는 회로 소자(121)들을 제공하는 레벨로서 이해될 수 있다. 전반적인 장치(100)의 구성에 따라, 회로 소자(121)들은 전계 효과 트랜지스터(field effect transistor), 바이폴라 트랜지스터(bipolar transistor), 다이오드 구조, 파워 트랜지스터, 저항 구조, 커패시터 등에 해당할 수 있다. 또한, 장치 레벨(120)은 적절한 컨택 구조(122)를 포함할 수도 있는데, 이 컨택 구조는 장치 레벨(120) 위에 제공될 수도 있는 금속 배선 시스템(130)과 회로 소자(121)들을 연결해 줄 수 있다. 예를 들면, 금속 배선 시스템(130)은 적절한 유전체 물질을 포함하는 층들로 이해될 수도 있는 하나 이상의 금속 배선층들(131, 132)을 포함할 수도 있는데, 이 층들에서는 고려중인 회로 레이아웃을 위해 필수적인 "배선망(wiring network)"을 만들기 위하여 각각의 금속선들과 비아들이 매립될 수도 있다. 게다가, 장치(100)와 분리되어 제조될 수도 있고 이후 제조 단계에서 장치(100)에 부착되어 삼차원 칩 구조를 형성할 수도 있는 주변 부품들(peripheral components)이나 다른 반도체 장치에 연결되도록 하기 위하여 전반적인 회로 레이아웃에 따라 장치 레벨(120) 및/또는 금속 배선 시스템(130)이 쓰루 홀 비아들(110)에도 또한 연결될 수도 있다. 예를 들면, 도시된 실시예에서는, 컨택 구조(122)가 쓰루 홀 비아(110)와 하나 이상의 금속 배선층들(131, 132)을 연결할 수도 있고, 이 층들은 하나 이상의 회로 소자들(121)에 필수적인 전기적 연결을 제공할 수도 있다. 다른 경우에는, 하나 이상의 쓰루 홀 비아(110)가 회로 소자(121)들 중 하나에 직접, 예컨대 반도체층(103)이나 기판 물질(101)을 통하여 연결될 수도 있다. 편의상, 이러한 전기적 연결들은 도 1e에 도시되지 않았다.
도 1e에 도시된 것과 같은 반도체 장치(100)는 회로 소자(121)들 및 금속 배선 시스템(130)에 관한 확립된 공정 기법들을 토대로 하여 형성될 수 있다. 앞서 설명한 바와 같이, 일부 실시예들에서는, 회로 소자들을 형성하기 위한 임의의 결정적인 공정 단계들이 쓰루 홀 비아들(110)이 완성된 후에 수행될 수도 있는 반면, 다른 경우에는 적어도 일부 공정 단계들이 해당 제조 공정들에 앞서 또는 그 과정에서 수행될 수도 있고, 예컨대 격리 트렌치(isolation trench)가 쓰루 홀 비아들(110)을 형성하기에 앞서 또는 그 과정에서 형성될 수도 있다. 또 다른 경우에는, 탄소 물질을 토대로 하여 쓰루 홀 비아들을 형성하기 위해 이용되는 해당 제조 공정들은 회로 소자(121)들의 형성 과정에서 이용되는 물질들 및 공정들과 고도의 호환성을 가질 수 있기 때문에, 원한다면 장치 레벨(120)을 완성한 후에 그리고 금속 배선 시스템(130)을 형성하기 전에 쓰루 홀 비아(110)가 형성될 수도 있다. 예를 들면, 적절하다고 생각된다면, 쓰루 홀 비아(110)에 탄소 물질을 증착하는 과정에서 이용되는 높은 온도는 장치 레벨(120)에서 도펀트를 활성화하기 위한 어닐링 공정(anneal process)으로서 이용될 수도 있다.
결과적으로, 탄소 물질을 토대로 하여 쓰루 홀 비아들(110)을 제공함으로써 매우 효율적인 제조 시퀀스가 이루어질 수 있다.
도 1f 내지 도 1j를 참조하여 추가의 예시적인 실시예들이 이제 기술될 것인바, 이 실시예들에서는 개구부를 형성하고 기판 물질의 일부분을 제거함으로써 쓰루 홀 비아를 형성하여 감소된 두께의 기판에 대하여 전면으로부터 후면으로 연장되는 쓰루 홀 비아들을 얻을 수 있다.
도 1f는 초기 제조 단계에서 반도체 장치(100)를 도식적으로 나타낸 것인데, 이 단계에서는 개구부들(101c)이 반도체층(103)을 통하여 적어도 최종 반도체 장치(100)에 대한 기판의 원하는 두께에 해당되는 깊이까지 기판 속으로 연장된다. 즉, 개구부들(101c)은 반도체 장치(100)를 완성한 후 기판(101)의 목표 두께보다 적어도 같거나 큰 깊이를 가진다. 개구부들(101c)을 형성하는 것과 관련하여 도 1a를 참조하여 앞서 설명된 바와 같은 동일한 기준이 적용될 수 있다.
도 1g는 절연 물질(107)을 형성한 후에 반도체 장치(100)를 도식적으로 나타낸 것인데, 절연 물질의 형성은 역시 앞서 설명된 바와 같이 증착, 산화 등에 의해서 이루어질 수 있다.
도 1h는 탄소 물질(108a)로써 개구부(101c)를 채우기 위한 증착 공정(108) 중에서의 반도체 장치(100)를 도식적으로 나타낸 것인데, 앞서 기술된 것과 같은 유사한 공정 파라미터들이 이용될 수 있다. 따라서, 개구부들(101c)을 신뢰성있게 채울 수 있는데, 앞서 논의된 것처럼 임의의 공극 생성을 피하기 위하여 필요하다면 중간 에칭 단계들과 함께 둘 이상의 증착 단계들이 이용될 수도 있다.
도 1i는 잉여 물질을 제거하여 전기적으로 절연된 비아들(110a)을 형성하기 위한 제거 공정(109) 과정에서 반도체 장치(100)를 도식적으로 나타낸 것이다. 제거 공정(109)은 앞서 설명된 것처럼 연마 공정, 에칭 공정 등을 포함할 수 있다. 일부 예시적인 실시예들에서는, 도 1e를 참조하여 앞서 설명된 것처럼 금속 배선 시스템과 가능한 함께 완전한 회로 소자들이 형성된 다음 이후 처리과정을 속행할 수도 있다. 결과적으로, 이 경우에는 초기 두께를 갖는 기판(101)을 토대로 하여 해당 제조 공정들과 기판 처리 과정들이 수행될 수 있음으로써, 장치(100)의 기계적 집적도를 향상시킬 수 있다. 다른 경우에는, 감소된 두께를 갖는 기판(101)이 반도체 장치(100)의 이후 처리과정과 호환된다고 생각된다면, 실제로 회로 소자들 및/또는 금속 배선 시스템을 완성하기 전에 기판(101) 물질이 제거될 수도 있다.
도 1j는 기판의 후면으로부터 기판(101)의 물질을 제거하여 비아들(110a)도 역시 개방하고 비아들(110a)의 바닥(110b)도 노출시킴으로써 쓰루 홀 비아(110)가 형성되도록 설계된 공정(109a) 중에서 반도체 장치(100)를 도식적으로 나타낸 것이다. 따라서, 제거 공정(109a) 중에 남아있는 두께(101t)가 원하는 대로 조절될 수 있는데, 비아들(110a)의 초기 두께가 이 두께(101t)를 따라서 연장되는 한 이 두께(101t)는 공정 및 장치의 요구조건들에 따라 변경될 수도 있다. 앞서 논의된 것처럼, 예컨대 확립된 연삭 레시피(grinding recipe) 형태의 제거 공정(101a)은 기판(101)의 기계적 집적도에 있어서 향상된 이점을 유지하기 위하여 아주 후기의 제조 단계에서 수행될 수 있는 반면, 다른 경우에 적절하다고 생각된다면 기판(101)을 얇게 만드는 것은 전반적인 제조 흐름의 어떤 다른 단계에서도 구현될 수 있다. 적절하다고 생각된다면 심지어 기판(101)을 다이싱(dicing)한 후에도 제거 공정(109a)이 수행될 수도 있다.
도 1k는 장치(100)가 또 다른 반도체 장치(150)와 결합되는 좀 더 진행된 제조 단계에서 반도체 장치(100)를 도식적으로 나타낸 것으로서, 또 다른 반도체 장치(150)도 역시 장치 레벨(152) 및 적절한 금속 배선 시스템 또는 상호 연결 구조(153)와 함께 기판(151)을 포함할 수도 있다. 예를 들면, 장치(150)의 상호 연결 구조는 쓰루 홀 비아(110)에 연결될 수도 있는 범프 구조(112)와 접촉하게될 컨택 패드(contact pad, 154)를 포함할 수도 있다. 결과적으로, 장치들(100, 150)을 기계적으로 접촉시킨 후에 패드(154)에 대한 기계적 전기적 연결을 형성하기 위하여 범프 구조(112)는 리플로우(reflow) 처리될 수도 있다. 다른 경우에는, 확립된 기법에 따라 장치들(100, 150)을 기계적 전기적으로 연결하기 위하여 적절한 접착제가 이용될 수도 있다. 장치들(100, 150)에 의해 형성되는 적층 구조는 임의의 적절한 방식으로 이루어질 수도 있는데, 다시 말해 전반적인 요구조건들에 따라 쓰루 홀 비아(110)들은 상호 연결 구조(153)에 연결될 수도 있고 또는 장치(150)의 기판(151)에 형성된 해당 쓰루 홀 비아 시스템(미도시)에 연결될 수도 있다는 것을 인지하여야 한다. 쓰루 홀 비아(110)들에 의해 장치들(100, 150) 간에 효율적인 공간 절약형 연결 시스템이 제공될 수 있기 때문에, 정교한 삼차원 적층 칩 구조가 단일 패키지 내에 만들어질 수 있고 전반적인 삼차원 팩킹 밀도가 상당히 향상되는 것이 가능하게될 수 있다.
결과적으로, 본 개시는 쓰루 홀 비아가 탄소 물질을 토대로 하여 효율적으로 형성될 수 있음으로써, 회로 소자들과 금속 배선 시스템들을 형성하기 위하여 이용되는 제조 기법들에 대하여 고도의 호환성과 유연성을 제공할 수 있는 동시에 다른 한편으로는 예컨대 폴리실리콘 기반의 쓰루 홀 상호 연결 구조들과 비교하여 우월한 전기적 성능을 제공할 수 있는 기법들 및 반도체 장치들을 제공한다.
본 설명에 비추어 본 개시에 대하여 추가적인 수정 및 변경을 가하는 것은 당해 기술분야의 기술자들에게 명백할 것이다. 따라서, 본 설명은 단지 예시적인 것으로 이해되어야 하고 당해 기술분야의 기술자들에게 본 명세서의 실시예들을 이행하는 일반적인 방법을 가르치기 위한 목적으로 이해되어야 한다. 본 명세서에서 도시되고 설명된 형태들은 현재 바람직한 실시예들로서 받아들여져야 한다는 것을 이해하여야 한다.

Claims (22)

  1. 전면과 후면을 가지는 기판;
    상기 전면 위에 제공되는 반도체층 내와 위에 형성되는 다수의 회로 소자들; 및
    적어도 상기 후면까지 연장되도록 상기 기판 내에 형성되는 쓰루 홀 비아(through hole via)를 포함하며, 상기 쓰루 홀 비아는 전도성 채움재(conductive fill material)로서 탄소계 물질(carbon-based material)로 이루어진
    반도체 장치.
  2. 제1항에 있어서,
    상기 쓰루 홀 비아는 상기 전면으로부터 상기 후면으로 연장되는 것인 반도체 장치.
  3. 제1항에 있어서,
    상기 탄소계 전도성 채움재는 실질적으로 도핑되지 않은 탄소 물질인 반도체 장치.
  4. 제1항에 있어서,
    상기 탄소계 전도성 채움재는 탄소계 물질과 적어도 하나의 도펀트류(dopant species)를 포함하는 것인 반도체 장치.
  5. 제1항에 있어서,
    상기 쓰루 홀 비아는 대략 50 ㎛ 이하의 값을 최대 횡방향 치수(lateral dimension)로 가지는 것인 반도체 장치.
  6. 제4항에 있어서,
    상기 쓰루 홀 비아는 대략 10 ㎛ 이하의 값을 최대 횡방향 치수로 가지는 것인 반도체 장치.
  7. 제1항에 있어서,
    상기 제1 기판과 함께 적층 구조(stacked configuration)를 형성하도록 배치되는 제2 기판을 더 포함하며, 상기 쓰루 홀 비아는 상기 다수의 회로 소자들 중에서 하나 이상을 상기 제2 기판 위에 형성된 제2 반도체층 내와 위에 형성되는 하나 이상의 제2 회로 소자들과 연결하는 것인 반도체 장치.
  8. 제1항에 있어서,
    상기 다수의 회로 소자들은 대략 50 나노미터 이하의 임계 디자인 치수(critical design dimension)를 가지는 트랜지스터 소자들을 포함하는 것인 반도체 장치.
  9. 반도체 장치의 기판 내에 상기 기판의 전면으로부터 상기 기판의 후면으로 연장되는 개구부(opening)를 형성하는 단계;
    상기 개구부를 탄소를 포함하는 전도성 물질로 채우는 단계; 및
    상기 기판의 상기 전면 내와 위에 회로 소자들을 형성하는 단계;
    를 포함하는 방법.
  10. 제9항에 있어서,
    상기 개구부는 상기 회로 소자들을 형성하는 단계 전에 상기 전도성 물질로 채워지는 것인 방법.
  11. 제9항에 있어서,
    상기 전도성 물질로 채우는 단계 전에 상기 개구부의 측벽들 상에 절연층을 형성하는 단계를 더 포함하는 방법.
  12. 제11항에 있어서,
    에칭 공정(etch process)과 기계적 평탄화 공정(mechanical planarization process) 중에서 적어도 하나를 수행함으로써 상기 후면과 상기 전면 위에서 상기 전도성 물질 중 과잉 물질(excess material)을 제거하는 단계를 더 포함하는 방법.
  13. 제9항에 있어서,
    상기 회로 소자들 위에 금속 배선 시스템을 형성하는 단계를 더 포함하며, 상기 개구부는 상기 금속 배선 시스템을 형성하는 단계 전에 형성되는 것인 방법.
  14. 제13항에 있어서,
    제2 기판 위에 형성된 제2 반도체층 내에 제2 회로 소자들을 형성하는 단계, 및 상기 제1 기판과 상기 제1 기판의 상기 전면 위에 형성된 물질층 중에서 하나를 상기 제2 기판과 상기 제2 기판 위에 형성된 물질층 중에서 하나에 부착함으로써 상기 기판과 함께 적층 구조를 형성하는 단계를 더 포함하는 방법.
  15. 제9항에 있어서,
    상기 전도성 채움재에 도펀트류를 주입하는 단계를 더 포함하는 방법.
  16. 반도체 장치의 기판의 전면에서 상기 기판 속으로 연장되는 개구부(opening)를 형성하는 단계;
    상기 개구부를 탄소 함유 전도성 물질(carbon containing conductive material)로 채우는 단계;
    상기 개구부와 상기 탄소 함유 전도성 물질의 바닥이 노출되도록 상기 기판의 후면으로부터 상기 기판의 물질을 제거하는 단계; 및
    상기 전면 위에 회로 소자들을 형성하는 단계
    를 포함하는 방법.
  17. 제16항에 있어서,
    상기 개구부는 상기 전면 위에 회로 소자들을 형성하는 단계 전에 형성되는 것인 방법.
  18. 제16항에 있어서,
    상기 기판의 후면으로부터 상기 기판의 물질을 제거하는 단계는 회로 소자들을 형성하는 단계 전에 수행되는 것인 방법.
  19. 제16항에 있어서,
    상기 기판의 후면으로부터 상기 기판의 물질을 제거하는 단계는 회로 소자들을 형성하는 단계 후에 수행되는 것인 방법.
  20. 제19항에 있어서,
    상기 회로 소자들 위에 금속 배선 시스템(metallization system)을 형성하는 단계를 더 포함하며, 상기 기판의 후면으로부터 상기 기판의 물질을 제거하는 단계는 상기 금속 배선 시스템을 형성하는 단계 후에 수행되는 것인 방법.
  21. 제16항에 있어서,
    상기 개구부를 탄소 함유 물질로 채우는 단계 전에 상기 개구부의 측벽들(sidewalls) 상에 절연층을 형성하는 단계를 더 포함하는 방법.
  22. 제16항에 있어서,
    상기 개구부는 상기 기판의 초기 두께의 적어도 절반까지 연장되는 것인 방법.
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