TWI832049B - 積體晶片及其形成方法 - Google Patents

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TWI832049B
TWI832049B TW110115952A TW110115952A TWI832049B TW I832049 B TWI832049 B TW I832049B TW 110115952 A TW110115952 A TW 110115952A TW 110115952 A TW110115952 A TW 110115952A TW I832049 B TWI832049 B TW I832049B
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劉冠良
王嗣裕
蔡嘉雄
李汝諒
趙治平
亞歷山大 卡爾尼斯基
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台灣積體電路製造股份有限公司
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Abstract

本揭露是有關於一種積體晶片及其形成方法。所述積體 晶片包括佈置於基礎基底的上表面上的多晶矽層。介電層佈置於多晶矽層之上，且主動半導體層佈置於介電層之上。半導體材料在垂直方向上佈置於基礎基底的上表面上且在側向上位於主動半導體層旁邊。

Description

積體晶片及其形成方法
本發明實施例是有關於一種積體晶片及其形成方法。
積體電路傳統上形成於塊狀半導體基底上。塊狀半導體基底是包含獨立半導體材料(例如，矽)的基底。近年來，絕緣體上半導體(semiconductor-on-insulator，SOI)基底已作為塊狀半導體基底的替代物而出現。SOI基底包括操縱基底(handle substrate)、位於操縱基底之上的絕緣層(例如，掩埋氧化物(buried oxide，BOX))及位於絕緣層之上的主動半導體層。
本發明實施例提供一種積體晶片，其包括：多晶矽層、介電層、主動半導體層以及半導體材料。多晶矽層佈置於基礎基底的上表面上。介電層佈置於多晶矽層之上。主動半導體層佈置於介電層之上。半導體材料在垂直方向上佈置於基礎基底的上表面上且在側向上位於主動半導體層旁邊。
本發明實施例提供一種積體晶片，其包括：半導體本體、磊晶層、多晶矽層、介電層、主動半導體層以及半導體材料。半導體本體具有第一區及第二區，其中在第二區內沿著半導體本體的上表面設置有一或多個缺陷。磊晶層設置於半導體本體之上，其中磊晶層覆蓋一或多個缺陷。多晶矽層佈置於半導體本體之上且佈置於第一區內。介電層佈置於多晶矽層之上。主動半導體層佈置於介電層之上。半導體材料佈置於磊晶層之上且佈置於第二區內，其中半導體材料延伸至多晶矽層的頂表面上方及介電層的頂表面上方。
本發明實施例提供一種形成積體晶片的方法，其包括：形成堆疊半導體結構，堆疊半導體結構具有多晶矽層，多晶矽層設置至基礎基底上且藉由介電層而與主動半導體層隔開；執行一或多個蝕刻製程，以移除主動半導體層的位於第二區內的第一部分及介電層的位於第二區內的第一部分並暴露出基礎基底的表面，其中在完成一或多個蝕刻製程之後，主動半導體層的第二部分及介電層的第二部分保留於第一區內；以及在基礎基底的表面上形成半導體材料。
100、200、300、400、416、500、508、512、516、600、604、700、800、900:積體晶片
101:基底
102:第一區
104:第二區
106:基礎基底
106u、108u、112u、114u、304u:上表面
108:多晶矽層
108s:側壁
110:介電層
112、1303:主動半導體層
114:半導體材料
116:間隙填充結構
202、5402:第一厚度
204:粒徑/第一粒徑
206:粒徑/第二粒徑
208、5406:第二厚度
210、5408:第三厚度
212:寬度
214:第四厚度
216、308:缺陷
218:區
220、222、224:俯視圖
302:半導體本體
304:磊晶層
306、2903:厚度
402:第一裝置
404:第二裝置
405:隔離結構
406:層間介電(ILD)結構
408:內連線/導電接觸件
410:內連線/內連線配線
412:內連線/內連線通孔
502、602:第一距離
504:間隔件
506:間隙填充材料
510、606:第二距離
514:第三距離
802:第三區
804:第二介電層
806:第二主動半導體層
808:第二間隙填充結構
810:第二間隙填充材料/間隙填充材料
812:第二介電材料
1000、1100、1200、1204、1300、1400、1500、1600、1700、1800、1900、2000、2100、2200、2300、2400、2500、2600、2604、2700、2800、2900、2904、2908、3000、3200、3300、3400、3500、3502、3600、3700、3800、3900、4000、4100、4200、4300、4302、4400、4500、4600、4604、4700、4900、5000、5100、5200、5300、5400、5404、5500、5600、5700、5800、5900、6000、6100、6102、6200、6300、6304、6400、6600、6700、6800、6900、7000、7100、7102、7200、7300、7400、7500、7600、7700、7800、7802、7900、8000、8004、8100、8300、8400、8500、8600、8700、8800、8802、8900、9000、9100、9200、9300、9400、9402、9500、9600、9700、9704、9800、10000、10100、10200、10300、10400、10500、10600、10602:剖視圖
1202:第一介電層
1302:犧牲基底
1402:緩衝層
1502:第二介電層
1802、2902、2906、4602、5302、5410、6302、7002、8002、8702、9702:線
1902、3702、5602、7302、9002:堆疊半導體結構
1904、2002、2202、2302、2402、2502、2606、5104、6104、6804、7804、8504、9404:蝕刻劑
2102、9102、9202:罩幕層
2602:間隔件材料
2802:間隙
3100、4800、6500、8200、9900:方法
3102、3104、3106、3108、3110、3112、3114、3116、3118、3120、3122、4802、4804、4806、4808、4810、4812、4814、4816、4818、4820、4822、4824、6502、6504、6506、6508、6510、6512、6514、6516、6518、6520、6522、6524、6526、8202、8204、8206、8208、8210、8212、8214、8216、8218、8220、8222、8224、8226、9902、9904、9906、9908、9910、9912、9914、9916、9918、9920、9922、9924、9926:動作
5102、6802、8502:凹槽
5106、6806、8506:第一罩幕層
9802:第三裝置
10302:切斷物
10304:水平斷裂面/斷裂面
結合附圖閱讀以下詳細說明，會最佳地理解本揭露的各個態樣。應注意，根據本行業中的標準慣例，各種特徵並非按比例繪製。事實上，為使論述清晰起見，可任意增大或減小各種特 徵的尺寸。
圖1示出具有不同區的多功能基底的一些實施例的剖視圖，所述多功能基底的不同區具有不同結構。
圖2A至圖2D示出具有不同區的多功能基底的一些附加實施例，所述多功能基底的不同區具有不同結構。
圖3示出具有不同區的多功能基底的一些附加實施例的剖視圖，所述多功能基底的不同區具有不同結構。
圖4A至圖4B示出具有不同區的多功能基底的一些附加實施例的剖視圖，所述多功能基底的不同區具有不同結構。
圖5A至圖5D示出具有不同區的多功能基底的一些附加實施例的剖視圖，所述多功能基底的不同區具有不同結構。
圖6A至圖6B示出具有不同區的多功能基底的一些附加實施例的剖視圖，所述多功能基底的不同區具有不同結構。
圖7示出具有不同區的多功能基底的一些附加實施例的剖視圖，所述多功能基底的不同區具有不同結構。
圖8至圖9示出具有三個不同區的多功能基底的一些附加實施例的剖視圖，所述多功能基底的三個不同區具有不同結構。
圖10至圖30示出形成多功能基底的方法的一些實施例的剖視圖。
圖31示出形成多功能基底的方法的一些實施例的流程圖。
圖32至圖47示出形成多功能基底的方法的一些附加實 施例的剖視圖。
圖48示出形成多功能基底的方法的一些附加實施例的流程圖。
圖49至圖64示出形成多功能基底的方法的一些附加實施例的剖視圖。
圖65示出形成多功能基底的方法的一些附加實施例的流程圖。
圖66至圖81示出形成多功能基底的方法的一些附加實施例的剖視圖。
圖82示出形成多功能基底的方法的一些附加實施例的流程圖。
圖83至圖98示出形成具有三個不同區的多功能基底的方法的一些附加實施例的剖視圖，所述多功能基底的三個不同區具有不同結構。
圖99示出形成具有三個不同區的多功能基底的方法的一些附加實施例的流程圖，所述多功能基底的三個不同區具有不同結構。
圖100至圖106示出形成用於形成多功能基底的堆疊半導體結構的方法的圖的一些替代實施例的剖視圖。
以下揭露提供用於實施所提供標的的不同特徵的許多 不同實施例或實例。以下闡述組件及佈置的具體實例以簡化本揭露。當然，該些僅為實例且不旨在進行限制。舉例而言，以下說明中將第一特徵形成於第二特徵「之上」或第二特徵「上」可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且亦可包括其中第一特徵與第二特徵之間可形成有附加特徵進而使得所述第一特徵與所述第二特徵可不直接接觸的實施例。另外，本揭露可能在各種實例中重複使用參考編號及/或字母。此種重複使用是出於簡潔及清晰的目的，而不是自身表示所論述的各種實施例及/或配置之間的關係。
此外，為易於說明，本文中可能使用例如「位於...之下(beneath)」、「位於...下方(below)」、「下部的(lower)」、「位於...上方(above)」、「上部的(upper)」等空間相對性用語來闡述圖中所例示的一個元件或特徵與另一(其他)元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的定向外亦囊括裝置在使用或操作中的不同定向。設備可具有其他定向(旋轉90度或處於其他定向)，且本文中所使用的空間相對性描述語可同樣相應地進行解釋。
在現代積體晶片製作中，裝置(例如，電晶體裝置、被動裝置等)通常形成於塊狀基底或絕緣體上半導體(SOI)基底中。然而，應理解，塊狀基底與SOI基底的不同結構具有不同的特性，此不同的特性可能對不同類型的裝置有利。舉例而言，一些類型的裝置(例如低雜訊放大器(low noise amplifier，LNA)、發射/ 接收(transmit/receive，T/R)開關等)在形成於SOI基底的薄主動半導體層內時可具有更佳的效能。其他類型的裝置(例如核心互補金屬氧化物半導體(complementary metal oxide semiconductor，CMOS)裝置(例如，處理器內的核心N型金屬氧化物半導體(N-type metal oxide semiconductor，NMOS)裝置及/或核心P型金屬氧化物半導體(P-type metal oxide semiconductor，PMOS)裝置)、輸入/輸出(inputting/outputting，I/O)CMOS裝置、高電壓裝置等)在形成於塊狀基底的較厚半導體材料層上時可具有更佳的效能。由於不同類型的裝置可在不同類型的基底中表現更佳，因此單一類型的基底可能不能針對同一晶粒上的不同類型的裝置提供最佳效能。
為製作針對不同類型的裝置提供良好效能的晶粒，可使用具有不同區的多功能基底，其中多功能基底的不同區具有不同結構。舉例而言，多功能基底可包括塊狀區及SOI區二者。可藉由如下方式形成多功能基底：將SOI基底選擇性地圖案化，以移除絕緣層及主動半導體層且暴露出基礎基底的上表面。隨後對基礎基底的暴露出的上表面執行半導體材料的選擇性磊晶生長。然而，用於移除絕緣層及主動半導體層的圖案化製程可能會暴露出沿著基礎基底的上表面所存在的缺陷(例如，晶體原生粒子(crystal originated particle，COP)缺陷)。這些缺陷可能會對上覆的半導體材料的生長產生負面影響且導致隨後形成於半導體材料內的裝置的效能劣化。
在一些實施例中，本揭露是有關於包括多功能基底的積體晶片，所述多功能基底具有帶有不同結構的不同區(例如，塊狀區與SOI區)。所述積體晶片包括具有實質上沒有COP缺陷的上表面的基礎基底。在一些實施例中，基礎基底可包括設置於高電阻率半導體本體(例如，具有大於近似1千歐-釐米(kΩ-cm)的電阻率的半導體本體)之上的磊晶層。在第一區內，主動半導體層藉藉由介電層而與磊晶層隔開。在第二區內，在磊晶層上設置有半導體材料。使單個基底包括帶有不同結構的不同區使得能夠在單個晶粒內形成不同類型的裝置。藉由在單個晶粒上形成兩種不同類型的裝置，可改善積體晶片的效能。此外，藉由使基礎基底具有實質上沒有COP缺陷的上表面，可減輕缺陷對半導體材料的負面影響。
圖1示出具有多功能基底(例如，局部BOX基底)的積體晶片100的一些實施例的剖視圖。
積體晶片100包括具有第一區102及第二區104的基底101。基底101的第一區102與第二區104具有不同的結構(例如，一或多個不同層/材料的堆疊)，所述不同的結構對不同類型的裝置提供不同的特性(例如，效能)。在一些實施例中，第一區102可包括SOI區(例如，具有藉由絕緣材料而與基礎基底隔開的主動半導體層的區)，而第二區104可包括塊狀區(例如，具有在基底101的上表面與下表面之間連續地延伸的半導體材料的區)。在一些實施例中，基底101可包括晶粒、晶圓或其類似物。
在第一區102內，基底101包括設置於基礎基底106之上的多晶矽層108、設置於多晶矽層108之上的介電層110(例如，掩埋氧化物(BOX)層)以及設置於介電層110之上的主動半導體層112。在第二區104內，基底101包括設置於基礎基底106之上的半導體材料114。半導體材料114具有比主動半導體層112的厚度更大的厚度。在一些實施例中，基礎基底106可具有實質上沒有缺陷(例如，COP缺陷)的上表面106u。在一些實施例中，半導體材料114可直接接觸基礎基底106。
間隙填充結構116在側向上佈置於第一區102與第二區104之間。在各種實施例中，間隙填充結構116可包含介電材料(例如，氧化物、氮化物等)、半導體材料(例如，經摻雜的矽、未經摻雜的矽、經摻雜的鍺、未經摻雜的鍺、非晶矽、多晶矽等)及/或類似材料。在一些實施例中，間隙填充結構116覆蓋主動半導體層112的側壁及半導體材料114的側壁。在一些附加實施例中，間隙填充結構116沿著主動半導體層112的側壁連續地延伸至沿著介電層110的側壁及/或多晶矽層108的側壁。
第一區102與第二區104的不同結構使得基底101能夠在同一積體晶片(例如，同一積體晶片晶粒)的不同部分上提供不同的特性。藉由具有在同一積體晶片的不同部分上提供不同特性的不同結構，積體晶片100能夠對不同類型的裝置提供良好效能。舉例而言，第一區102內相對薄的主動半導體層112及介電層110可抑制本體電容(body capacitance)、減少串擾(cross-talk) 及/或對射頻(radio frequency，RF)裝置(例如，LNA、T/R開關等)提供良好效能(例如，使得達成高速度及/或低功率操作)，而第二區104內相對較厚的半導體材料114可防止浮體效應(floating body effect)且對數位裝置(例如，核心CMOS裝置、輸入/輸出CMOS裝置、高電壓裝置等)提供良好效能。
圖2A示出具有多功能基底的積體晶片200的一些附加實施例的剖視圖。
積體晶片200包括具有第一區102及第二區104的基底101。在一些實施例中，第一區102包括設置於基礎基底106上的多晶矽層108、設置於多晶矽層108上的介電層110以及設置於介電層110上的主動半導體層112。在其他實施例(未示出)中，可省略多晶矽層108，使得介電層110在第一區102內直接設置至基礎基底106上。在一些實施例中，基礎基底106可包括高電阻率基底(例如，具有大於或等於近似1千歐-釐米的電阻率的基底)，且多晶矽層108可包括富阱(trap-rich，TR)多晶矽層(例如，具有大於近似1010cm2 eV-1、大於近似109cm2 eV-1或其他相似值的阱密度(trap density)的多晶矽層)。多晶矽層108內的阱密度被配置成減少第一區102內的裝置的射頻(RF)二次諧波失真(second harmonic distortion)。在一些實施例中，多晶矽層108可具有第一厚度202，第一厚度202介於近似0.1微米(micron，μm)與近似0.2微米之間、介於近似2微米與近似0.5微米之間、介於近似1微米與近似2微米之間、介於近似0微米與近似3微米之間、近 似1.5微米或其他相似值的範圍內。
在一些實施例中，多晶矽層108可包括粒徑(grain size)204-206，粒徑204-206介於近似50奈米與近似300奈米之間、介於近似90奈米與近似230奈米之間或其他相似值的範圍內。相對較小的粒徑204-206使得多晶矽層108能夠有效地陷獲(trap)電荷載子且提供良好的隔離及/或減少第一區102內的裝置之間的串擾。在一些實施例中，粒徑204-206可隨著多晶矽層108的厚度增大而增大。舉例而言，在一些實施例中，多晶矽層108可具有靠近多晶矽層108的底部(例如，沿著多晶矽層108與基礎基底106之間的介面)的第一粒徑204以及靠近多晶矽層108的頂部(例如，沿著多晶矽層108與介電層110之間的介面)的第二粒徑206，第二粒徑206大於第一粒徑204。在一些實施例中，第一粒徑204可介於第二粒徑206的近似15%與近似30%之間的範圍內。舉例而言，在一些實施例中，第一粒徑204可為近似90奈米且第二粒徑206可為近似230奈米。
在一些實施例中，基礎基底106可摻雜有具有第一摻雜類型的摻雜物(dopant species)。在一些附加實施例中，多晶矽層108的一部分可摻雜有具有第一摻雜類型的摻雜物。在一些實施例中，多晶矽層108內的摻雜物可具有大於近似1e12原子/立方釐米、大於近似1e13原子/立方釐米、小於近似1.4e13原子/立方釐米、近似1e15原子/立方釐米或其他相似值的最大摻雜濃度。在一些實施例中，多晶矽層108可具有隨著距多晶矽層108的下表面 的距離增大而減小的梯度摻雜濃度。舉例而言，摻雜濃度可自沿著多晶矽層108的下表面的最大摻雜濃度減小至下表面之上一距離處的本征(intrinsic)摻雜濃度。
在一些實施例中，介電層110可包含氧化物(例如，氧化矽)、氮化物(例如，氮化矽、氮氧化矽等)等。在一些實施例中，介電層110可具有第二厚度208，第二厚度208介於近似200埃(Angstrom，Å)與近似2微米之間、介於近似200奈米與近似1微米之間或其他相似值的範圍內。在一些實施例中，主動半導體層112可包含矽、鍺等。在一些實施例中，主動半導體層112可具有第三厚度210，第三厚度210小於或等於近似2千埃、小於或等於近似1千埃(即近似750埃)或其他相似值。
間隙填充結構116在側向上將第一區102與第二區104隔開。在一些實施例中，間隙填充結構116可包含介電材料、半導體材料及/或類似材料。間隙填充結構116可具有寬度212，寬度212介於近似0微米與近似20微米之間、介於近似1微米與近似10微米之間或其他相似值。在一些實施例中，間隙填充結構116的寬度212可隨著在基礎基底106之上的距離增大而增大，使得間隙填充結構116的上表面寬於間隙填充結構116的下表面。在一些實施例中，間隙填充結構116可具有自主動半導體層112的頂表面延伸至主動半導體層112的底表面下方的高度。在一些實施例中，間隙填充結構116可在介電層110的底表面下方進一步延伸及/或進一步延伸至多晶矽層108的底表面下方(例如，直接 延伸至基礎基底106的側壁之間)。
在一些實施例中，第二區104包括設置於基礎基底106的上表面106u之上的半導體材料114。在一些實施例中，基礎基底106的上表面106u可實質上沒有缺陷。在一些附加實施例中，一或多個缺陷216可在基礎基底106內佈置於藉由基礎基底106的實質上沒有缺陷(例如，COP缺陷)的區218而在垂直方向上與上表面106u隔開的位置處。在此種實施例中，由於缺陷216藉由實質上沒有缺陷的區218而在垂直方向上與半導體材料114隔開，因此缺陷216不會對半導體材料114的生長產生負面影響。
半導體材料114可為與基礎基底106相同的材料。舉例而言，半導體材料114可包含矽、鍺等。在一些實施例中，半導體材料114可具有第四厚度214，第四厚度214實質上等於多晶矽層108、介電層110及主動半導體層112的厚度之和。在一些實施例中，第四厚度214可大於近似1微米、大於近似2微米、大於近似5微米或其他相似值。在一些實施例中，半導體材料114接觸基礎基底106。
在一些實施例中，主動半導體層112可具有與半導體材料114的上表面114u實質上共面(例如，在化學機械平坦化製程的容差內共面)的上表面112u。主動半導體層112的實質上平坦的上表面及半導體材料114的實質上平坦的上表面使得能夠在隨後執行的微影製程(lithographic process)中達成良好的聚焦深度。舉例而言，可在不具有聚焦深度問題的情況下執行用於在第一區 102及第二區104之上在層間介電(inter-level dielectric，ILD)層內形成內連線的微影製程。
儘管所揭露的基底101被示為具有單個第一區(例如，102)及單個第二區(例如，104)，然而應理解，在一些實施例中，所揭露的基底101可包括具有不同結構的多個第一區(例如，多個SOI區)與多個第二區(例如，多個塊狀區)。舉例而言，在一些實施例中，基底101可包括晶圓，所述晶圓具有佈置於晶圓的不同部分上的多個第一區102及多個第二區104。在其他實施例中，基底可包括具有多個第一區102及多個第二區104的晶粒。
應理解，第一區102及第二區104在不同的實施例中可具有各種形狀。圖2B至圖2D示出所揭露的多功能基底的各種實施例的俯視圖。應理解，圖2B至圖2D並不對第一區102及第二區104的實例進行限制，且在替代實施例中，第一區102及/或第二區104可具有與圖2B至圖2D中所示的形狀不同的形狀。
在圖2B的俯視圖220中所示的一些實施例中，第一區102可包括實質上矩形形狀的區，且第二區104可包括矩形形狀的區。
在圖2C的俯視圖222中所示的一些替代實施例中，第一區102可包括實質上「T」形形狀的區。
在圖2D的俯視圖224中所示的又一些其他替代實施例中，第一區102可包括多邊形(multi-sided)形狀的區(例如，多角形(polygonal)形狀的區)。在一些實施例中，第一區102可具 有不對稱的形狀。
圖3示出具有多功能基底的積體晶片300的一些附加實施例的剖視圖。
積體晶片300包括具有基礎基底106的基底101，基底101包括第一區102及第二區104。在一些實施例中，基礎基底106可包括在第一區102內及第二區104內佈置於半導體本體302上的磊晶層304。在一些實施例中，半導體本體302及磊晶層304自第一區102內連續地延伸至第二區104內。在其他實施例中，磊晶層304在第一區102與第二區104之間可為不連續的。舉例而言，磊晶層304可被間隙填充結構116中斷，間隙填充結構116延伸至磊晶層304中及/或延伸穿過磊晶層304。在一些實施例中，間隙填充結構116可在垂直方向上接觸磊晶層304。在第一區102內，在磊晶層304上設置有多晶矽層108，在多晶矽層108上設置有介電層110，且在介電層110上設置有主動半導體層112。在第二區104內，在磊晶層304上設置有半導體材料114。
在一些實施例中，半導體本體302可摻雜有具有第一摻雜類型的摻雜物。在一些附加實施例中，磊晶層304的一部分可摻雜有具有第一摻雜類型的摻雜物。在一些實施例中，磊晶層304內的摻雜物可具有大於近似1e12原子/立方釐米的最大摻雜濃度。此種摻雜濃度將賦予磊晶層304相對高的電阻率(例如，大於近似1千歐-釐米)以改善第一區102內的裝置的效能。在一些實施例中，磊晶層304可具有隨著距磊晶層304的下表面的距離 增大而減小的梯度摻雜濃度。舉例而言，摻雜濃度可自沿著磊晶層304的下表面的最大摻雜濃度減小至下表面之上一距離處的本征摻雜濃度。
在一些實施例中，半導體本體302與磊晶層304可包含相同的半導體材料，例如矽、鍺等。在一些實施例中，半導體本體302可包括一或多個缺陷308，所述一或多個缺陷308沿著半導體本體302的上表面的位於磊晶層304及半導體材料114正下方的一部分佈置。在一些實施例中，所述一或多個缺陷308可包括晶體原生粒子(COP)缺陷。在一些實施例中，磊晶層304可接觸沿著半導體本體302的上表面佈置的所述一或多個缺陷308。
應理解，磊晶層304的厚度306可減少沿著磊晶層304的頂部的缺陷。舉例而言，厚度306大於近似500奈米的磊晶層304將具有比厚度大於100奈米的磊晶層304更少的沿著上表面的缺陷。在一些實施例中，磊晶層304可具有大於近似100奈米、大於近似200奈米、介於近似100奈米與近似500奈米之間、介於近似100奈米與近似1微米之間或其他相似值的範圍內的厚度306。
在一些實施例中，第二區104內的磊晶層304的上表面可實質上沒有COP缺陷。由於第二區104內的磊晶層304的上表面實質上沒有COP缺陷，因此磊晶層304能夠減輕基礎基底106中的所述一或多個缺陷的負面影響且改善第二區104內的裝置的效能。在一些實施例中，磊晶層304亦可減少第二區104內的半 導體材料114的形成時間及/或厚度，進而達成第一區102與第二區104之間的較低總厚度變化(total thickness variation，TTV)及/或較低製作成本。
圖4A至圖4B示出具有多功能基底的積體晶片400及416的一些附加實施例的剖視圖。
圖4A所示積體晶片400及圖4B所示積體晶片416分別包括具有第一區102及第二區104的基底101。第一裝置402在第一區102內設置於沿著基底101的上表面佈置的主動半導體層112內，且第二裝置404在第二區104內設置於沿著基底101的上表面佈置的半導體材料114內。第一裝置402是與第二裝置404不同類型的裝置。舉例而言，在一些實施例中，第一裝置402可包括低雜訊放大器(LNA)、發射/接收(T/R)開關等，且第二裝置可包括核心CMOS裝置(例如，處理器內的核心NMOS裝置及/或核心PMOS裝置)、輸入/輸出CMOS裝置、高電壓裝置等。
儘管圖4A所示積體晶片400及圖4B所示積體晶片416示出第一區102及第二區104內的單個裝置，然而應理解，第一區102及第二區104可分別包括多個裝置。舉例而言，第一區102及/或第二區104可具有近似於毫米(millimeter，mm)寬的寬度，使得所述區包括多個裝置。
在一些實施例中，第一區102內的第一裝置402與第二區104內的第二裝置404可藉由設置於基底101內的隔離結構405而在側向上隔開。在一些實施例中，隔離結構405可包括淺溝渠 隔離(shallow trench isolation，STI)結構，所述淺溝渠隔離結構包含設置於基底101中的溝渠內的一或多種介電材料。在一些實施例中，隔離結構405可延伸至基礎基底106。在其他實施例(未示出)中，隔離結構405可具有藉由一或多個層(例如，間隙填充結構116、半導體材料114等)而與基礎基底106隔開的最底表面。
層間介電(ILD)結構406設置於基底101之上且在第一區102及第二區104二者之上延伸。在一些實施例中，ILD結構406包括設置於基底101之上的多個堆疊的ILD層。在一些實施例中，所述多個堆疊的ILD層可包含二氧化矽、氮化矽、摻雜碳的二氧化矽、氮氧化矽、硼矽酸鹽玻璃(borosilicate glass，BSG)、磷矽酸鹽玻璃(phosphorus silicate glass，PSG)、硼磷矽酸鹽玻璃(borophosphosilicate glass，BPSG)、氟矽酸鹽玻璃(fluorosilicate glass，FSG)、未經摻雜的矽酸鹽玻璃(undoped silicate glass，USG)、多孔介電材料等中的一或多者。
ILD結構406環繞多個內連線408至412。在一些實施例中，所述多個內連線408至412可包括中段(middle of line，MOL)內連線、導電接觸件408、內連線配線410、內連線通孔412以及類似物中的一或多者。在一些實施例中，所述多個內連線408至412可包含銅、鎢、釕、鋁以及類似物中的一或多者。由於內連線相對短(例如，短於SOI晶粒與塊狀晶粒之間的內連線)，因此使ILD結構406內的所述多個內連線408至412對第一區102 及第二區104內的不同類型的裝置進行耦合會提供具有良好效能的積體晶片400及416，且進而提供相對低的電阻。
圖5A示出具有多功能基底的積體晶片500的一些附加實施例的剖視圖。
積體晶片500包括基底101，基底101具有在第一區102內及第二區104內設置於半導體本體302之上的磊晶層304。在第一區102內，多晶矽層108設置於磊晶層304之上且凹陷於磊晶層304內。在一些實施例中，多晶矽層108的最底表面藉由磊晶層304而與半導體本體302隔開。在此種實施例中，多晶矽層108的側壁108s沿著磊晶層304的側壁佈置。在一些實施例中，多晶矽層108可在磊晶層304的上表面下方凹陷至第一距離502。在一些實施例中，第一距離502可介於大於近似100奈米、大於近似50奈米或其他相似值的範圍內。在一些實施例中，多晶矽層108可具有與磊晶層304的上表面實質上共面的上表面。
間隙填充結構116延伸穿過半導體材料114以接觸磊晶層304的上表面。在一些實施例中，間隙填充結構116可完全覆蓋半導體材料114的側壁、介電層110的側壁及主動半導體層112的側壁。在一些實施例中，間隙填充結構116包括間隔件504及沿著間隔件504的側壁佈置的間隙填充材料506。在一些實施例中，間隙填充材料506可覆蓋半導體材料114的側壁，且間隔件504可覆蓋介電層110的側壁及主動半導體層112的側壁。在一些實施例中，間隙填充材料506可包含半導體材料，例如矽、鍺等。 在一些實施例中，間隔件504可包含一或多種介電材料，例如氧化物、氮化物、碳化物等。
圖5B示出具有多功能基底的積體晶片508的一些附加實施例的剖視圖。
積體晶片508包括凹陷於磊晶層304內的多晶矽層108。多晶矽層108在磊晶層304的上表面上方自磊晶層304向外突出至第二距離510，使得多晶矽層108連續地從沿著磊晶層304的側壁延伸至磊晶層304的最上表面上方。在一些實施例中，間隙填充材料506可覆蓋半導體材料114的側壁，且間隔件504可覆蓋多晶矽層108的側壁、多晶矽層108之上的介電層110的側壁以及介電層110之上的主動半導體層112的側壁。在一些實施例中，多晶矽層108可在磊晶層304的上表面上方自磊晶層304向外突出至第二距離510。
圖5C示出具有多功能基底的積體晶片512的一些附加實施例的剖視圖。
積體晶片512包括凹陷於磊晶層304內的多晶矽層108。在一些實施例中，多晶矽層108凹陷於磊晶層304的上表面下方。在一些實施例中，磊晶層304可沿著多晶矽層108的側壁及多晶矽層108之上的介電層110的側壁延伸。在一些實施例中，多晶矽層108可具有在磊晶層304的最上表面下方凹陷第三距離514的最上表面，使得磊晶層304自多晶矽層108的最上表面下方連續地延伸至多晶矽層108的最上表面上方。
應理解，在一些實施例中，所揭露的積體晶片(例如，在圖1至圖9中示出)可包括包含間隙填充材料506且不包含間隔件504的間隙填充結構116。舉例而言，圖5D示出具有多功能基底的積體晶片516的一些實施例的剖視圖，所述多功能基底包括不具有間隔件504的間隙填充結構116。
積體晶片516包括凹陷於磊晶層304內的多晶矽層108。在第一區102內，介電層110位於多晶矽層108之上，且主動半導體層112位於介電層110之上。在第二區104內，半導體材料114位於磊晶層304之上。間隙填充結構116在側向上設置於第一區102與第二區104之間。在一些實施例中，間隙填充結構116包括間隙填充材料506，而不具有間隔件504，使得間隙填充結構116是間隙填充材料506。間隙填充材料506可自介電層110的側壁連續地延伸至半導體材料114的側壁。在一些實施例中，間隙填充材料506可包含半導體材料，例如矽、鍺等。在一些實施例中，由於間隙填充材料506沿著介電層110的側壁及/或多晶矽層108的側壁的不完美生長，間隙填充材料506可為局部多晶矽及局部矽。
圖6A示出具有多功能基底的積體晶片600的一些附加實施例的剖視圖。
積體晶片600包括具有第一區102及第二區104的基底101。在第一區102內，在半導體本體302上設置有多晶矽層108，在多晶矽層108之上設置有介電層110，且在介電層110之上設置 有主動半導體層112。在第二區104內，在半導體本體302上設置有磊晶層304，且在磊晶層304之上設置有半導體材料114。
在一些實施例中，多晶矽層108的最外側壁面對及/或接觸磊晶層304的最外側壁。在一些此種實施例中，多晶矽層108及磊晶層304具有與半導體本體302接觸的下表面。在一些附加實施例中，多晶矽層108與磊晶層304具有實質上共面的下表面。在一些實施例中，多晶矽層108具有在磊晶層304的上表面之上為第一距離602的上表面。
圖6B示出具有多功能基底的積體晶片604的一些附加實施例的剖視圖。
積體晶片604包括具有第一區102及第二區104的基底101。在第一區102內，在半導體本體302上設置有多晶矽層108，在多晶矽層108之上設置有介電層110，且在介電層110之上設置有主動半導體層112。在第二區104內，在半導體本體302上設置有磊晶層304，且在磊晶層304之上設置有半導體材料114。在一些實施例中，多晶矽層108及磊晶層304具有與半導體本體302接觸的下表面。在一些此種實施例中，多晶矽層108與磊晶層304具有實質上共面的下表面。在一些實施例中，多晶矽層108具有在磊晶層304的上表面下方為第二距離606的上表面。
圖7示出具有多功能基底的積體晶片700的一些附加實施例的剖視圖。
積體晶片700包括具有第一區102及第二區104的基底 101。在第一區102內，在基礎基底106上設置有多晶矽層108，在多晶矽層108之上設置有介電層110，且在介電層110之上設置有主動半導體層112。在第二區104內，在基礎基底106上設置有半導體材料114。
間隙填充結構116延伸穿過半導體材料114以接觸基礎基底106的上表面。在一些實施例中，間隙填充結構116包括間隙填充材料506及沿著間隙填充材料506的側壁佈置的間隔件504。在一些實施例中，間隙填充材料506可完全覆蓋半導體材料114的側壁，且間隔件504可完全覆蓋多晶矽層108的側壁、介電層110的側壁及主動半導體層112的側壁。
圖8示出具有帶有三個不同區的多功能基底的積體晶片800的一些附加實施例的剖視圖。
積體晶片800包括具有第一區102、第二區104及第三區802的基底101。第一區102、第二區104及第三區802具有不同的結構(例如，一或多個不同層或材料的堆疊)，所述不同的結構提供使得不同類型的裝置的效能得到改善的不同特性。在一些實施例中，第一區102可包括第一SOI區，第二區104可包括塊狀區，且第三區802可包括與第一SOI區不同的第二SOI區。在一些實施例中，基底101可包括晶粒、晶圓等。
第一區102包括設置於半導體本體302之上的磊晶層304、設置於磊晶層304之上的多晶矽層108、佈置於多晶矽層108之上的介電層110以及佈置於介電層110之上的主動半導體層 112。第二區104包括磊晶層304及設置於磊晶層304之上的半導體材料114。第三區802包括磊晶層304、設置於磊晶層304之上的第二介電層804以及佈置於第二介電層804之上的第二主動半導體層806。在一些實施例中，磊晶層304自第一區102內連續地延伸至第二區104內且連續地延伸至第三區802內。
在一些實施例中，多晶矽層108上的介電層110可具有與磊晶層304上的第二介電層804不同的厚度。舉例而言，在一些實施例中，多晶矽層108上的介電層110可厚於磊晶層304上的第二介電層804(例如，由於多晶矽層108與磊晶層304之間的氧化速率差)。在一些此種實施例中，介電層110的頂表面與第二介電層804的頂表面可實質上共面，而介電層110的底表面低於第二介電層804的底表面。
在第二區104的位於第一區102與第二區104之間的第一側上佈置有間隙填充結構116。間隙填充結構116在垂直方向上延伸穿過半導體材料114以接觸磊晶層304的上表面。在一些實施例中，間隙填充結構116包括間隙填充材料506及沿著間隙填充材料506的側壁佈置的間隔件504。
在第二區104的位於第二區104與第三區802之間的第二側上佈置有第二間隙填充結構808。第二間隙填充結構808在垂直方向上延伸穿過半導體材料114以接觸磊晶層304的上表面。在一些實施例中，第二間隙填充結構808包括第二間隙填充材料810及沿著間隙填充材料810的側壁佈置的一或多個第二介電材 料812。
應理解，圖8中所示的第一區102的結構、第二區104的結構及第三區802的結構是所述結構的非限制性實施例，且在替代實施例中，第一區102、第二區104及/或第三區802可具有如圖1至圖8的實施例中所示的結構。舉例而言，圖9示出具有帶有三個區的多功能基底的積體晶片900的一些替代實施例的剖視圖。如圖9中所示，在第一區102內，積體晶片900包括設置於半導體本體302之上的多晶矽層108、佈置於多晶矽層108之上的介電層110以及佈置於介電層110之上的主動半導體層112。在第二區104內，在半導體本體302之上設置有磊晶層304，且在磊晶層304之上設置有半導體材料114。在第三區802內，在半導體本體302之上設置有磊晶層304，在磊晶層304之上設置有第二介電層804，且在第二介電層804之上佈置有第二主動半導體層806。在一些實施例中，磊晶層304自第二區104內連續地延伸至第三區802內。
圖10至圖30示出形成多功能積體晶片的方法的一些實施例的剖視圖1000至3000。儘管針對一種方法闡述圖10至圖30，然而應理解，圖10至圖30中揭露的結構並非僅限於此種方法，而是可作為獨立於所述方法的結構單獨存在。
如圖10的剖視圖1000中所示，提供基礎基底106。在一些實施例中，基礎基底106可包含半導體材料，例如矽、鍺等。在一些實施例中，基礎基底106是高電阻率基底(例如，具有大 於或等於近似1千歐-釐米、大於或等於近似3千歐-釐米等的電阻率的基底)。在一些實施例中，基礎基底106可摻雜有第一摻雜物，所述第一摻雜物具有大於或等於近似1e13原子/立方釐米、小於近似1.4e13原子/立方釐米、近似1e15原子/立方釐米或其他相似值的摻雜濃度。在各種實施例中，基礎基底106可包括晶圓、晶粒等。
在一些實施例中，可對基礎基底106執行退火製程以減少基礎基底106內的缺陷(例如，COP缺陷)。在一些實施例中，可藉由將基礎基底106暴露至第一溫度達第一時間來執行退火製程。在一些實施例中，第一溫度可大於或等於近似1100攝氏度、大於或等於近似1150攝氏度、大於或等於近似1200攝氏度或其他相似值。在一些實施例中，可在氫(H2)環境、氬環境或類似環境中執行退火製程。退火製程減少及/或移除沿著基礎基底106的上表面的COP缺陷，以形成基礎基底的實質上沒有缺陷的區218。在一些實施例中，在基礎基底106內在區218下方可存在一或多個缺陷216。
如圖11的剖視圖1100中所示，在基礎基底106上形成多晶矽層108。在一些實施例中，多晶矽層108可包括富阱(TR)多晶矽層(例如，具有大於近似1010cm2 eV-1、大於近似109cm2 eV-1或其他相似值的阱密度的多晶矽層)。在一些實施例中，可將多晶矽層108形成至介於近似2千埃與近似6千埃之間、介於近似3千埃與近似4千埃之間、介於近似3千埃與近似2微米之間 或其他相似值的厚度。在一些實施例中，可藉由沈積製程(例如，物理氣相沈積(physical vapor deposition，PVD)製程、化學氣相沈積製程(chemical vapor deposition process，CVD)製程、電漿增強型化學氣相沈積(plasma enhanced CVD，PE-CVD)製程、減壓化學氣相沈積(reduced-pressure CVD，RP-CVD)、大氣壓力化學氣相沈積(atmospheric-pressure CVD，APCVD)等)形成多晶矽層108。
如圖12A的剖視圖1200中所示，在一些實施例中，在多晶矽層108上形成第一介電層1202。在一些實施例中，第一介電層1202可包含氧化物(例如，氧化矽)、氮化物(例如，氮化矽、氮氧化矽等)、碳化物(例如，碳化矽、碳氧化矽等)或其類似物。在一些實施例中，可將第一介電層1202形成至介於近似0埃與近似2千埃之間、介於近似500埃與近似1千埃之間或其他相似值的範圍內的厚度。在一些實施例中，可藉由沈積製程(例如，PVD製程、CVD製程、PE-CVD製程、原子層沈積(atomic layer deposition，ALD)製程等)或熱氧化製程或類似製程形成第一介電層1202。
在圖12B的剖視圖1204中所示的一些替代實施例中，可省略圖11中所示的動作且圖10至圖30中闡述的方法可不在基礎基底106上形成多晶矽層(例如，108)。在此種實施例中，直接在基礎基底106上形成第一介電層1202，如剖視圖1204中所示。儘管在此方法中示出的後續剖視圖(例如，圖13至圖30所 示剖視圖1300至3000)示出基礎基底106上的多晶矽層108，然而應理解，在替代實施例中，在該些剖視圖中可省略多晶矽層。
如圖13的剖視圖1300中所示，提供犧牲基底1302。在一些實施例中，犧牲基底1302可包含半導體材料，例如矽、鍺等。在各種實施例中，犧牲基底1302可包括晶圓、晶粒等。
如圖14的剖視圖1400中所示，在犧牲基底1302上形成緩衝層1402，且在緩衝層1402上形成主動半導體層112。在一些實施例中，緩衝層1402可包含半導體化合物，所述半導體化合物包括與犧牲基底1302相同的半導體材料及附加半導體材料。在一些實施例中，緩衝層1402可包含與基礎基底106相同的半導體材料。舉例而言，在一些實施例中，犧牲基底1302可包含矽，緩衝層1402可包含矽鍺，且主動半導體層112可包含矽。在一些實施例中，可藉由沈積製程(例如，CVD製程、ALD製程、減壓CVD(RP-CVD)、大氣壓力CVD(APCVD)等)形成緩衝層1402及/或主動半導體層112。
如圖15的剖視圖1500中所示，在主動半導體層112上形成第二介電層1502。在一些實施例中，第二介電層1502可包含氧化物(例如，氧化矽)、氮化物(例如，氮化矽、氮氧化矽等)、碳化物等。在一些實施例中，可將第二介電層1502形成至介於近似0埃與近似2千埃、介於近似500埃與近似1千埃或其他相似值的範圍內的厚度。在一些實施例中，可藉由沈積製程(例如，PVD製程、CVD製程、PE-CVD製程、ALD製程等)或熱氧化製 程或類似製程形成第二介電層1502。
如圖16至圖17的剖視圖1600至1700中所示，將第一介電層1202接合至第二介電層1502。在一些實施例中，可藉由熔融接合製程(fusion bonding process)將第一介電層1202接合至第二介電層1502。在此種實施例中，使第一介電層1202與第二介電層1502接觸且到達升高的溫度(例如，介於近似150攝氏度與近似1000攝氏度之間)。接合製程使得介電層110佈置於多晶矽層108與主動半導體層112之間，如圖17的剖視圖1700中所示。
如圖18至圖19的剖視圖1800至1900中所示，移除犧牲基底1302以形成堆疊半導體結構1902。在一些實施例中，可使用單一製程來移除犧牲基底1302。在其他實施例中，可使用多步驟(multi-step)製程來移除犧牲基底1302，以減少對緩衝層1402的影響。舉例而言，在一些實施例中，可執行第一製程(在圖18的剖視圖1800中示出)以減小犧牲基底1302的厚度，之後執行完全移除犧牲基底1302的剩餘部分的第二製程(在圖19的剖視圖1900中示出)。在一些實施例中，第一製程(沿著線1802執行)可包括平坦化製程(例如，化學機械平坦化(chemical mechanical planarization，CMP)製程、磨削製程等)。在一些實施例中，第二製程可包括平坦化製程、蝕刻製程等。在一些實施例中，第二製程將犧牲基底1302的剩餘部分暴露至會移除犧牲基底1302的剩餘部分的蝕刻劑1904。
如圖20的剖視圖2000中所示，移除緩衝層(圖19所 示1402)。在一些實施例中，可藉由蝕刻製程、CMP製程或類似製程移除緩衝層(圖19所示1402)。在一些實施例中，可將緩衝層(圖19所示1402)暴露至會移除緩衝層的蝕刻劑2002。在一些實施例中，蝕刻劑2002可相對於主動半導體層112而對緩衝層具有高蝕刻速率，使得蝕刻劑2002不會顯著減小主動半導體層112的厚度及/或導致主動半導體層112的厚度變化。在一些實施例中，蝕刻劑2002可包括濕式蝕刻劑。
如圖21的剖視圖2100中所示，在主動半導體層112之上形成罩幕層2102。在各種實施例中，罩幕層2102可包含氧化物、氮化物等。在一些實施例中，可藉由沈積製程(例如，PVD製程、CVD製程、PE-CVD製程、ALD製程等)或熱氧化製程或類似製程來形成罩幕層2102。在罩幕層2102包含氧化物的一些實施例(未示出)中，可在罩幕層2102上形成感光性材料(例如，光阻)。感光性材料被配置成在介電層110的後續蝕刻(例如，如圖24中所示)期間保護罩幕層2102不被蝕刻掉。
如圖22的剖視圖2200中所示，將罩幕層2102選擇性地圖案化，以自堆疊半導體結構1902的第二區104內移除罩幕層2102，同時將罩幕層2102保持於堆疊半導體結構1902的第一區102內。在一些實施例中，可使用微影圖案化製程及/或使用蝕刻劑2202的蝕刻製程來將罩幕層2102圖案化。
如圖23的剖視圖2300中所示，將主動半導體層112選擇性地圖案化，以自第二區104內移除主動半導體層112。在一些 實施例中，可藉由根據罩幕層2102將主動半導體層112選擇性地暴露至蝕刻劑2302來將主動半導體層112圖案化。
如圖24的剖視圖2400中所示，將介電層110選擇性地圖案化，以自第二區104內移除介電層110。在一些實施例中，可藉由根據罩幕層2102將介電層110選擇性地暴露至蝕刻劑2402來將介電層110圖案化。
如圖25的剖視圖2500中所示，將多晶矽層108選擇性地圖案化，以自第二區104內移除多晶矽層108。在一些實施例中，可藉由根據罩幕層2102將多晶矽層108選擇性地暴露至蝕刻劑2502來將多晶矽層108圖案化。在一些實施例中，蝕刻劑2502可對多晶矽層108進行過度蝕刻，以確保自第二區104內移除多晶矽層108。在此種實施例中，磊晶層304可具有凹陷於多晶矽層108的底表面下方的上表面。在不使用磊晶層304的實施例中，使用退火製程減少沿著基礎基底106的上表面的COP缺陷(例如，如圖10中所示)；在此種實施例中，將減輕(例如，消除)由蝕刻劑2502暴露出的COP缺陷。
如圖26的剖視圖2600及2604中所示，可在多晶矽層108的暴露出的側壁、介電層110的暴露出的側壁、主動半導體層112的暴露出的側壁及罩幕層2102的暴露出的側壁上形成間隔件504。在一些實施例中，可藉由在基礎基底106之上且沿著多晶矽層108的側壁、介電層110的側壁、主動半導體層112的側壁及罩幕層2102的側壁形成間隔件材料2602來形成間隔件504。在各 種實施例中，間隔件材料2602可包含氮化矽、二氧化矽、氮氧化矽及/或類似材料。
如剖視圖2604中所示，對間隔件材料2602進行蝕刻。在一些實施例中，可將間隔件材料2602暴露至蝕刻劑2606(例如，乾式蝕刻劑)，蝕刻劑2606自水平表面移除間隔件材料2602。自水平表面移除間隔件材料2602會留下間隔件材料2602的一部分，所述一部分沿著多晶矽層108的側壁、介電層110的側壁、主動半導體層112的側壁及罩幕層2102的側壁形成間隔件504。
如圖27的剖視圖2700中所示，在第二區104內磊晶形成半導體材料114。由於退火製程已減少了沿著基礎基底106的上表面的COP缺陷，因此可在不受基礎基底106內的COP缺陷顯著影響的情況下磊晶生長半導體材料114。可將半導體材料114形成至延伸至罩幕層2102的頂表面的高度。在一些實施例中，間隔件504防止半導體材料114沿著間隔件504的側壁形成，進而在間隔件504的側壁與半導體材料114之間留下間隙2802。在一些實施例中，可將半導體材料114形成至大於近似5千埃的厚度、大於近似6千埃的厚度、大於近似7千埃的厚度、大於近似1微米的厚度、大於近似2微米的厚度或其他相似值的厚度。在一些實施例中，可藉由沈積製程(例如，CVD製程、減壓CVD(RP-CVD)、大氣壓力CVD(APCVD)等)來形成半導體材料114。
如圖28的剖視圖2800中所示，在間隙2802內以及間隔件504的頂表面及半導體材料114的頂表面之上形成間隙填充 材料506。在一些實施例中，間隙填充材料506可包含半導體材料、介電材料及/或類似材料。在一些實施例中，可藉由沈積製程(例如，PVD製程、CVD製程、PE-CVD製程、ALD製程、減壓CVD(RP-CVD)、大氣壓力CVD(APCVD)等)形成間隙填充材料506。
如圖29A的剖視圖2900及2904中所示，執行一或多個平坦化製程以移除間隙填充材料506的一些部分、間隔件504的一些部分及罩幕層(圖28所示2102)，以界定間隙填充結構116。所述一或多個平坦化製程暴露出主動半導體層112的上表面及半導體材料114的上表面。在一些實施例中，主動半導體層112的上表面、半導體材料114的上表面、間隙填充材料506的上表面及間隔件504的上表面可實質上共面(例如，在平坦化製程的容差內成平面)。在一些實施例中，所述一或多個平坦化製程可包括第一平坦化製程(沿著剖視圖2900所示線2902示出)及第二平坦化製程(沿著剖視圖2904所示線2906示出)。在一些實施例中，所述一或多個平坦化製程可將半導體材料114的厚度2903減小近似1%至近似5%(例如，自近似7千埃的厚度減小至近似6.75千埃的厚度)、減小近似2%至近似4%、減小近似10%至近似20%或其他相似值。
在圖29B的剖視圖2908中所示的一些替代實施例中，可省略圖26中所示的動作且圖10至圖30中闡述的方法可不沿著多晶矽層的暴露出的側壁、介電層的暴露出的側壁、主動半導體 層的暴露出的側壁及罩幕層的暴露出的側壁形成間隔件(例如，504)。在此種實施例中，將間隙填充材料506形成至完全填充圖28的剖視圖2800中所示的間隙(例如，2802)。在執行一或多個平坦化製程以移除間隙填充材料506的一些部分時，所得間隙填充結構116將包括間隙填充材料506，間隙填充材料506在半導體材料114的側壁與多晶矽層108的側壁、介電層110的側壁及主動半導體層112的側壁之間連續地延伸。在一些此種實施例中，間隙填充材料506可與半導體材料114同時形成。在一些實施例中，由於間隙填充材料506沿著介電層110的側壁及/或多晶矽層108的側壁的不完美生長，間隙填充材料506可為局部多晶矽及局部矽。儘管在此方法中示出的後續剖視圖(例如，圖30所示剖視圖3000)示出包括間隔件的間隙填充結構，然而應理解，在替代實施例中，在該些剖視圖中可省略間隔件。
如圖30的剖視圖3000中所示，在第一區102內在主動半導體層112內形成第一裝置402，且在第二區104內在半導體材料114內形成第二裝置404。第一裝置402與第二裝置404是不同類型的裝置。在一些實施例(未示出)中，可在形成第一裝置402及/或第二裝置404之前在基底101內在第一區102與第二區104之間形成隔離結構(例如，STI結構)。在一些實施例中，隔離結構可替換間隙填充結構116的一部分或全部間隙填充結構116。
隨後在基底101之上的ILD結構406內形成多個內連線408至412。在一些實施例中，可藉由鑲嵌製程及/或雙鑲嵌製程形 成所述多個內連線408至412。在此種實施例中，在基底101之上形成ILD。對ILD結構406進行蝕刻以形成孔及/或溝渠，隨後使用導電材料(例如，鎢、銅及/或鋁)填充所述孔及/或溝渠。接著執行化學機械平坦化(CMP)製程，以自ILD結構406之上移除多於的導電材料。
圖31示出形成多功能基底的方法3100的一些實施例的流程圖。
儘管所揭露的方法(例如，方法3100、4800、6500、8200及9900)在本文中被例示並闡述為一系列動作或事件，然而應理解，此類動作或事件的例示次序不應被解釋為具有限制性意義。舉例而言，一些動作可以不同的次序進行及/或與除本文中所例示及/或闡述的動作或事件以外的其他動作或事件同時進行。另外，可能並不需要所有所例示的動作來實施本文中所作說明的一或多個態樣或實施例。此外，本文中所繪示的動作中的一或多者可在一或多個單獨的動作及/或階段中施行。
在動作3102處，在一些實施例中，在基礎基底之上形成多晶矽層。圖10至圖11示出與動作3102對應的一些實施例的剖視圖1000至1100。
在動作3104處，在多晶矽層之上形成第一介電層。圖12A示出與動作3104對應的一些實施例的剖視圖1200。圖12B示出與動作3104對應的一些替代實施例的剖視圖1204。
在動作3106處，在犧牲基底上在主動半導體層之上形 成第二介電層。圖13至圖15示出與動作3106對應的一些實施例的剖視圖1300至1500。
在動作3108處，藉由將第一介電層接合至第二介電層以形成介電層來形成堆疊半導體結構。圖16至圖20示出與動作3108對應的一些實施例的剖視圖1600至2000。在一些替代實施例中，動作3102至3108可根據圖100至圖106所示剖視圖10000至10600替代地執行。
在動作3110處，根據罩幕層執行一或多個蝕刻製程，以自堆疊半導體結構的第二區內移除主動半導體層、介電層及多晶矽層。在移除之後，主動半導體層、介電層及多晶矽層保留於堆疊半導體結構的第一區內。圖21至圖25示出與動作3110對應的一些實施例的剖視圖2100至2500。
在動作3112處，在一些實施例中，可沿著保留於第一區內的主動半導體層的相對側、介電層的相對側及多晶矽層的相對側形成間隔件。圖26示出與動作3112對應的一些實施例的剖視圖2600及2604。
在動作3114處，在第二區內形成半導體材料。圖27示出與動作3114對應的一些實施例的剖視圖2700。
在動作3116處，在第二區內的半導體材料與保留於第一區內的主動半導體層、介電層及多晶矽層之間的間隙內形成間隙填充材料。圖28示出與動作3116對應的一些實施例的剖視圖2800。
在動作3118處，執行一或多個平坦化製程以自主動半導體層之上移除間隙填充材料。圖29A示出與動作3118對應的一些實施例的剖視圖2900及2904。圖29B示出與動作3118對應的一些替代實施例的剖視圖2908。
在動作3120處，在第一區內形成第一類型的裝置，且在第二區內形成第二類型的裝置。圖30示出與動作3120對應的一些實施例的剖視圖3000。
在動作3122處，在第一區及第二區之上的層間介電(ILD)結構內形成內連線。圖30示出與動作3122對應的一些實施例的剖視圖3000。
圖32至圖47示出形成包括多功能基底的積體晶片的方法的一些附加實施例的剖視圖3200至4700。儘管針對一種方法闡述圖32至圖47，然而應理解，圖32至圖47中揭露的結構並非僅限於此種方法，而是可作為獨立於所述方法的結構單獨存在。
如圖32的剖視圖3200中所示，提供半導體本體302。在一些實施例中，半導體本體302可包括高電阻率基底(例如，具有大於或等於近似1千歐-釐米、大於或等於近似3千歐-釐米等的電阻率的基底)。在一些實施例中，在半導體本體302內及/或沿著半導體本體302的上表面可存在一或多個缺陷308(例如，COP缺陷)。
如圖33的剖視圖3300中所示，在半導體本體302上形成磊晶層304，以形成基礎基底106。在一些實施例中，可將磊晶 層304形成至大於近似100奈米、大於近似200奈米、大於近似1微米、近似2微米或其他相似值的厚度。在一些實施例中，可將磊晶層304形成為本征摻雜的。在一些實施例中，可藉由沈積製程(例如，CVD製程、減壓CVD(RP-CVD)、大氣壓力CVD(APCVD)等)形成磊晶層304。
如圖34的剖視圖3400中所示，在一些實施例中，在磊晶層304上形成多晶矽層108。
如圖35A的剖視圖3500中所示，在多晶矽層108上形成第一介電層1202。在圖35B的剖視圖3502中所示的一些替代實施例中，可省略圖34中所示的動作且圖32至圖47中闡述的方法可不在基礎基底106上形成多晶矽層(例如，108)。在此種實施例中，如剖視圖3502中所示，直接在基礎基底106上形成第一介電層1202。儘管在此方法中示出的後續剖視圖(例如，圖36至圖47所示剖視圖3600至4700)示出位於基礎基底106上的多晶矽層108，然而應理解，在替代實施例中，在該些剖視圖中可省略多晶矽層。
如圖36的剖視圖3600中所示，沿著包括第一介電層1202及第二介電層1502的介面將犧牲基底1302接合至基礎基底106。在犧牲基底1302上佈置緩衝層1402，且主動半導體層112位於緩衝層1402與第二介電層1502之間。接合製程使得介電層110佈置於多晶矽層108與主動半導體層112之間。
如圖37的剖視圖3700中所示，移除犧牲基底(圖36 所示1302)及緩衝層(圖36所示1402)以形成堆疊半導體結構3702。在一些實施例中，可使用多步驟製程來移除犧牲基底及/或緩衝層(例如，如圖18至圖19中所示)。在一些實施例中，多步驟製程可包括平坦化製程、蝕刻製程及/或類似製程。
如圖38的剖視圖3800中所示，在主動半導體層112之上形成罩幕層2102。在各種實施例中，罩幕層2102可包含氧化物、氮化物等。在罩幕層2102包含氧化物的一些實施例(未示出)中，可在罩幕層2102上形成感光性材料(例如，光阻)。
如圖39的剖視圖3900中所示，將罩幕層2102圖案化以自堆疊半導體結構3702的第二區104內移除罩幕層2102。在圖案化製程之後，罩幕層2102保留於堆疊半導體結構3702的第一區102內。
如圖40的剖視圖4000中所示，將主動半導體層112圖案化以自第二區104內移除主動半導體層112。
如圖41的剖視圖4100中所示，將介電層110圖案化以自第二區104內移除介電層110。
如圖42的剖視圖4200中所示，將多晶矽層108圖案化以自第二區104內移除多晶矽層108。在一些實施例中，可對多晶矽層108進行過度蝕刻以確保完全移除，此會得到磊晶層304中的凹槽(未示出)。
如圖43的剖視圖4300及4302中所示，在磊晶層304之上且沿著多晶矽層108的側壁、介電層110的側壁、主動半導 體層112的側壁及罩幕層2102的側壁形成間隔件504。在各種實施例中，可藉由以下方式來形成間隔件504：在磊晶層304之上且沿著多晶矽層108的側壁、介電層110的側壁、主動半導體層112的側壁及罩幕層2102的側壁沈積間隔件材料2602。隨後將間隔件材料2602暴露至蝕刻劑2606(例如，乾式蝕刻劑)，蝕刻劑2606自水平表面移除間隔件材料2602。
如圖44的剖視圖4400中所示，在第二區104內磊晶形成半導體材料114。可將半導體材料114形成至延伸至罩幕層2102的頂表面的高度。在一些實施例中，間隔件504防止半導體材料114沿著間隔件504的側壁形成，進而在間隔件504的側壁與半導體材料114之間留下間隙2802。
如圖45的剖視圖4500中所示，在間隙2802內以及間隔件504的頂表面及半導體材料114的頂表面之上形成間隙填充材料506。
如圖46A的剖視圖4600中所示，(沿著線4602)執行一或多個平坦化製程，以自主動半導體層112之上移除間隙填充材料506的一些部分、間隔件504的一些部分及罩幕層(圖45所示2102)，且界定間隙填充結構116。所述一或多個平坦化製程暴露出主動半導體層112的上表面及半導體材料114的上表面。在一些實施例中，主動半導體層112的上表面、半導體材料114的上表面、間隙填充材料506的上表面及間隔件504的上表面可實質上共面。
在圖46B的剖視圖4604中所示的一些替代實施例中，可省略圖43中所示的動作且圖31至圖47中闡述的方法可不沿著多晶矽層的暴露出的側壁、介電層的暴露出的側壁、主動半導體層的暴露出的側壁及罩幕層的暴露出的側壁形成間隔件(例如，504)。在此種實施例中，將間隙填充材料506形成為完全填充圖44中所示的間隙(例如，2802)。在執行一或多個平坦化製程以移除間隙填充材料506的一些部分時，所得間隙填充結構116將包括間隙填充材料506，間隙填充材料506在半導體材料114的側壁與多晶矽層108的側壁、介電層110的側壁及主動半導體層112的側壁之間連續地延伸。儘管在此方法中示出的後續剖視圖(例如，圖47所示剖視圖4700)示出包括間隔件的間隙填充結構，然而應理解，在替代實施例中，在該些剖視圖中可省略間隔件。
如圖47的剖視圖4700中所示，在第一區102內在主動半導體層112內形成第一裝置402，且在第二區104內在半導體材料114內形成第二裝置404。第一裝置402與第二裝置404是不同類型的裝置。隨後在基底101之上的ILD結構406內形成多個內連線408至412。
圖48示出形成多功能基底的方法4800的一些附加實施例的流程圖。
在動作4802處，在半導體本體之上形成磊晶層以形成基礎基底。圖32至圖33示出與動作4802對應的一些實施例的剖視圖3200至3300。
在動作4804處，在一些實施例中，在磊晶層之上形成多晶矽層。圖34示出與動作4804對應的一些實施例的剖視圖3400。
在動作4806處，在多晶矽層之上形成第一介電層。圖35A示出與動作4806對應的一些實施例的剖視圖3500。圖35B示出與動作4806對應的一些替代實施例的剖視圖3502。
在動作4808處，在犧牲基底上在主動半導體層之上形成第二介電層。圖13至圖15示出與動作4808對應的一些實施例的剖視圖1300至1500。
在動作4810處，藉由將第一介電層接合至第二介電層以形成介電層來形成堆疊半導體結構。圖36至圖37示出與動作4810對應的一些實施例的剖視圖3600至3700。
在動作4812處，根據罩幕層執行一或多個蝕刻製程，以自堆疊半導體結構的第二區內移除主動半導體層、介電層及多晶矽層。圖38至圖42示出與動作4812對應的一些實施例的剖視圖3800至4200。
在動作4814處，在一些實施例中，可沿著保留於第一區內的主動半導體層的相對側、介電層的相對側及多晶矽層的相對側形成間隔件。圖43示出與動作4814對應的一些實施例的剖視圖4300及4302。
在動作4816處，在第二區內形成半導體材料。圖44示出與動作4816對應的一些實施例的剖視圖4400。
在動作4818處，在第二區內的半導體材料與保留於第一區內的主動半導體層、介電層及多晶矽層之間的間隙內形成間隙填充材料。圖45示出與動作4818對應的一些實施例的剖視圖4500。
在動作4820處，執行一或多個平坦化製程以自主動半導體層之上移除間隙填充材料。圖46A示出與動作4820對應的一些實施例的剖視圖4600。圖46B示出與動作4820對應的一些替代實施例的剖視圖4604。
在動作4822處，在第一區內形成第一類型的裝置，且在第二區內形成第二類型的裝置。圖47示出與動作4822對應的一些實施例的剖視圖4700。
在動作4824處，在第一區及第二區之上的ILD結構內形成內連線。圖47示出與動作4824對應的一些實施例的剖視圖4700。
圖49至圖64示出形成包括多功能基底的積體晶片的方法的一些附加實施例的剖視圖4900至6400。儘管針對一種方法闡述圖49至圖64，然而應理解，圖49至圖64中揭露的結構並非僅限於此種方法，而是可作為獨立於所述方法的結構單獨存在。
如圖49的剖視圖4900中所示，提供半導體本體302。在一些實施例中，在半導體本體302內及/或沿著半導體本體302的上表面可存在一或多個缺陷308(例如，COP缺陷)。
如圖50的剖視圖5000中所示，在半導體本體302上形 成磊晶層304，以形成基礎基底106。
如圖51的剖視圖5100中所示，將磊晶層304選擇性地圖案化以形成由磊晶層304的側壁及水平延伸的表面形成的凹槽5102。所述水平延伸的表面藉由所述側壁耦合至磊晶層304的上表面304u。所述水平延伸的表面形成於第一區102內，且上表面304u沿著第二區104連續地延伸。在一些實施例中，可將凹槽5102形成至近似6千埃的深度、介於近似2千埃與近似6千埃之間的深度、介於近似1微米與近似3微米之間的深度或其他相似值的深度。在一些實施例中，可藉由根據第一罩幕層5106將磊晶層304選擇性地暴露至蝕刻劑5104來形成凹槽5102。在各種實施例中，蝕刻劑5104可包括濕式蝕刻劑及/或乾式蝕刻劑。在一些實施例中，第一罩幕層5106可包含感光性材料(例如，光阻)、硬罩幕等。
如圖52的剖視圖5200中所示，在磊晶層304內的凹槽5102內形成多晶矽層108。在一些實施例中，可將多晶矽層108形成至介於近似2千埃與近似12千埃之間、介於近似3千埃與近似10千埃之間、近似9千埃、介於近似3千埃與近似3微米之間或其他相似值的厚度。在一些實施例中，多晶矽層108可自凹槽5102內進一步延伸至磊晶層304的上表面304u之上。
如圖53的剖視圖5300中所示，(沿著線5302)執行一或多個平坦化製程以自磊晶層304之上移除多晶矽層108的一部分。在一些實施例中，所述一或多個平坦化製程可包括CMP製程。 在完成所述一或多個平坦化製程之後，磊晶層304的上表面304u可與多晶矽層108的上表面108u實質上共面(例如，在平坦化製程的容差內共面)。在一些實施例中，在完成所述一或多個平坦化製程之後，多晶矽層108可具有介於近似2千埃與近似6千埃之間、近似4千埃、介於近似3千埃與近似2微米之間或其他相似值的厚度。
如圖54A至圖54B的剖視圖5400及5404中所示，在多晶矽層108及磊晶層304上形成第一介電層1202。在圖54A的剖視圖5400中所示的一些實施例中，第一介電層1202可在第一區102及第二區104內具有第一厚度5402。在一些此種實施例中，可藉由沈積製程(例如，PVD製程、CVD製程、PE-CVD製程、ALD製程等)形成第一介電層1202。
在圖54B的剖視圖5404中所示的其他實施例中，第一介電層1202可在第一區102內具有第二厚度5406且在第二區104內具有第三厚度5408。在一些此種實施例中，可藉由熱生長製程形成第一介電層1202。在一些此種實施例中，熱生長製程導致多晶矽層108的氧化快於磊晶層304的氧化，使得多晶矽層108上的第一介電層1202厚於磊晶層304上的第一介電層1202，且使得多晶矽層108上方的第一介電層1202的底表面低於磊晶層304的頂表面。
在一些替代實施例中，可省略圖52至圖53中所示的動作且圖49至圖64中闡述的方法可不在磊晶層304上形成多晶矽 層(例如，108)。在此種實施例中，直接在磊晶層304上形成第一介電層1202。
在一些實施例中，在熱生長製程之後，可(沿著線5410)執行平坦化製程(例如，CMP製程)以賦予第一介電層1202平坦的上表面。在一些實施例中，第一厚度5402、第二厚度5406及/或第三厚度5408可介於近似0埃與2千埃之間、介於近似500埃與近似1千埃之間或其他相似值的範圍內。
如圖55的剖視圖5500中所示，沿著包括第一介電層1202及第二介電層1502的介面將犧牲基底1302接合至基礎基底106。在犧牲基底1302上佈置緩衝層1402，且主動半導體層112位於緩衝層1402與第二介電層1502之間。主動半導體層112位於緩衝層1402與第一介電層1202之間。接合製程使得介電層110佈置於多晶矽層108與主動半導體層112之間。
如圖56的剖視圖5600中所示，移除犧牲基底(圖55所示1302)及緩衝層(圖55所示1402)以形成堆疊半導體結構5602。在一些實施例中，可使用多步驟製程來移除犧牲基底及/或緩衝層。在一些實施例中，多步驟製程可包括平坦化製程、蝕刻製程及/或類似製程。
如圖57的剖視圖5700中所示，在主動半導體層112之上形成罩幕層2102。在罩幕層2102包含氧化物的一些實施例(未示出)中，可在罩幕層2102上形成感光性材料(例如，光阻)。
如圖58的剖視圖5800中所示，將罩幕層2102圖案化 以自堆疊半導體結構5602的第二區104內移除罩幕層2102。在圖案化製程之後，罩幕層2102保留於堆疊半導體結構5602的第一區102內。
如圖59的剖視圖5900中所示，將主動半導體層112圖案化以自第二區104內移除主動半導體層112。
如圖60的剖視圖6000中所示，將介電層110圖案化以自第二區104內移除介電層110。
如圖61的剖視圖6100及6102中所示，在磊晶層304之上且沿著多晶矽層108的側壁、介電層110的側壁、主動半導體層112的側壁及罩幕層2102的側壁形成間隔件504。在各種實施例中，可藉由以下方式來形成間隔件504：在磊晶層304之上且沿著多晶矽層108的側壁、介電層110的側壁、主動半導體層112的側壁及罩幕層2102的側壁沈積間隔件材料2602。隨後將間隔件材料2602暴露至蝕刻劑6104(例如，乾式蝕刻劑)，蝕刻刻6104自水平表面移除間隔件材料2602。
如圖62的剖視圖6200中所示，在第二區104內磊晶形成半導體材料114。可將半導體材料114形成至延伸至罩幕層2102的頂表面的高度。在一些實施例中，間隔件504防止半導體材料114沿著間隔件504的側壁形成，進而在間隔件504的側壁與半導體材料114之間留下間隙2802。在間隙2802內以及間隔件504的頂表面及半導體材料114的頂表面之上形成間隙填充材料506。
如圖63A的剖視圖6300中所示，(沿著線6302)執行 一或多個平坦化製程，以移除間隙填充材料506、間隔件504及罩幕層2102的位於主動半導體層112之上的一些部分且界定間隙填充結構116。所述一或多個平坦化製程暴露出主動半導體層112的上表面及半導體材料114的上表面。
在圖63B的剖視圖6304中所示的一些替代實施例中，可省略圖61中所示的動作且圖49至圖64中闡述的方法可不沿著介電層的暴露出的側壁、主動半導體層的暴露出的側壁及罩幕層的暴露出的側壁形成間隔件(例如，504)。在此種實施例中，將間隙填充材料506形成為完全填充圖62中所示的間隙(例如，2802)。在執行一或多個平坦化製程以移除間隙填充材料506的一些部分時，所得間隙填充結構116將包括間隙填充材料506，間隙填充材料506在半導體材料114的側壁與介電層110的側壁及主動半導體層112的側壁之間連續地延伸。儘管在此方法中示出的後續剖視圖(例如，圖64所示剖視圖6400)示出包括間隔件的間隙填充結構，然而應理解，在替代實施例中，在該些剖視圖中可省略間隔件。
如圖64的剖視圖6400中所示，在第一區102內在主動半導體層112內形成第一裝置402，且在第二區104內在半導體材料114內形成第二裝置404。第一裝置402與第二裝置404是不同類型的裝置。隨後在基底101之上的ILD結構406內形成多個內連線408至412。
圖65示出形成多功能基底的方法6500的一些附加實施 例的流程圖。
在動作6502處，在半導體本體之上形成磊晶層以形成基礎基底。圖49至圖50示出與動作6502對應的一些實施例的剖視圖4900至5000。
在動作6504處，將磊晶層圖案化以形成凹槽。圖51示出與動作6504對應的一些實施例的剖視圖5100。
在動作6506處，在一些實施例中，在凹槽內形成多晶矽層。圖52至圖53示出與動作6506對應的一些實施例的剖視圖5200至5300。
在動作6508處，在多晶矽層及磊晶層之上形成第一介電層。圖54A示出與動作6508對應的一些實施例的剖視圖5400。圖54B示出與動作6508對應的一些替代實施例的剖視圖5404。
在動作6510處，在犧牲基底上在主動半導體層之上形成第二介電層。圖13至圖15示出與動作4808對應的一些實施例的剖視圖1300至1500。
在動作6512處，藉由將第一介電層接合至第二介電層以形成介電層來形成堆疊半導體結構。圖55至圖56示出與動作6512對應的一些實施例的剖視圖5500至5600。
在動作6514處，根據罩幕層執行一或多個蝕刻製程，以自堆疊半導體結構的第二區內移除主動半導體層、介電層及多晶矽層。圖57至圖60示出與動作6514對應的一些實施例的剖視圖5700至6000。
在動作6516處，在一些實施例中，可沿著保留於第一區內的主動半導體層的相對側、介電層的相對側及多晶矽層的相對側形成間隔件。圖61示出與動作6516對應的一些實施例的剖視圖6100至6102。
在動作6518處，在第二區內形成半導體材料。圖62示出與動作6518對應的一些實施例的剖視圖6200。
在動作6520處，在第二區內的半導體材料與保留於第一區內的主動半導體層、介電層及多晶矽層之間的間隙內形成間隙填充材料。圖62示出與動作6520對應的一些實施例的剖視圖6200。
在動作6522處，執行一或多個平坦化製程以自主動半導體層之上移除間隙填充材料。圖63A示出與動作6522對應的一些實施例的剖視圖6300。圖63B示出與動作6522對應的一些替代實施例的剖視圖6304。
在動作6524處，在第一區內形成第一類型的裝置，且在第二區內形成第二類型的裝置。圖64示出與動作6524對應的一些實施例的剖視圖6400。
在動作6526處，在第一區及第二區之上的ILD結構內形成內連線。圖64示出與動作6526對應的一些實施例的剖視圖6400。
圖66至圖81示出形成包括多功能基底的積體晶片的方法的一些附加實施例的剖視圖6600至8100。儘管針對一種方法闡 述圖66至圖81，然而應理解，圖66至圖81中揭露的結構並非僅限於此種方法，而是可作為獨立於所述方法的結構單獨存在。
如圖66的剖視圖6600中所示，提供半導體本體302。在一些實施例中，在半導體本體302內及/或沿著半導體本體302的上表面可存在一或多個缺陷308(例如，COP缺陷)。
如圖67的剖視圖6700中所示，在半導體本體302上形成磊晶層304，以形成基礎基底106。
如圖68的剖視圖6800中所示，將磊晶層304選擇性地圖案化以形成由磊晶層304的側壁形成的凹槽6802。磊晶層304的側壁延伸穿過磊晶層304，使得凹槽6802暴露出半導體本體302的上表面。凹槽6802形成於第一區102內，而磊晶層304的上表面304u在第二區104之上連續地延伸。在一些實施例中，可藉由根據第一罩幕層6806將磊晶層304選擇性地暴露至蝕刻劑6804來形成凹槽6802。在各種實施例中，蝕刻劑6804可包括濕式蝕刻劑及/或乾式蝕刻劑。在一些實施例中，第一罩幕層6806可包含感光性材料、硬罩幕等。
如圖69的剖視圖6900中所示，在磊晶層304內的凹槽6802內形成多晶矽層108。在一些實施例中，可將多晶矽層108形成至介於近似2千埃與近似6千埃之間、介於近似3千埃與近似4千埃之間、介於近似3千埃與近似2微米之間或其他相似值的厚度。在一些實施例中，多晶矽層108可自凹槽6802內進一步延伸至磊晶層304的上表面之上。
如圖70的剖視圖7000中所示，(沿著線7002)執行一或多個平坦化製程以自磊晶層304之上移除多晶矽層108的一部分。在所述一或多個平坦化製程完成之後，磊晶層304的上表面可與多晶矽層108的上表面實質上共面(例如，在平坦化製程的容差內共面)。
如圖71A至圖71B的剖視圖7100及7102中所示，在一些實施例中，在多晶矽層108及磊晶層304上形成第一介電層1202。在圖71A的剖視圖7100中所示的一些實施例中，第一介電層1202可在第一區102及第二區104內具有第一厚度。在一些此種實施例中，可藉由沈積製程(例如，PVD製程、CVD製程、PE-CVD製程、ALD製程等)形成第一介電層1202。在圖71B的剖視圖7102中所示的其他實施例中，第一介電層1202可在第一區102內具有第二厚度且在第二區104內具有第三厚度。在一些此種實施例中，可藉由熱生長製程形成第一介電層1202。在一些實施例中，在熱生長製程之後，可(沿著線5410)執行平坦化製程(例如，CMP製程)以賦予第一介電層1202平坦的上表面。在一些替代實施例中，可省略圖69至圖70中所示的動作且圖66至圖81中闡述的方法可不在基礎基底106上形成多晶矽層(例如，108)。在此種實施例中，直接在基礎基底106上形成第一介電層1202。
如圖72的剖視圖7200中所示，沿著包括第一介電層1202及第二介電層1502的介面將犧牲基底1302接合至基礎基底106。在犧牲基底1302上佈置緩衝層1402，且主動半導體層112 位於緩衝層1402與第二介電層1502之間。主動半導體層112位於緩衝層1402與第二介電層1502之間。接合製程使得介電層110佈置於多晶矽層108與主動半導體層112之間。
如圖73的剖視圖7300中所示，移除犧牲基底(圖72所示1302)及緩衝層(圖72所示1402)以形成堆疊半導體結構7302。在一些實施例中，可使用多步驟製程來移除犧牲基底及/或緩衝層。在一些實施例中，多步驟製程可包括平坦化製程、蝕刻製程等。
如圖74的剖視圖7400中所示，在主動半導體層112之上形成罩幕層2102。在罩幕層2102包含氧化物的一些實施例(未示出)中，可在罩幕層2102上形成感光性材料(例如，光阻)。
如圖75的剖視圖7500中所示，將罩幕層2102圖案化以自堆疊半導體結構7302的第二區104內移除罩幕層2102。在圖案化製程之後，罩幕層2102保留於堆疊半導體結構7302的第一區102內。
如圖76的剖視圖7600中所示，將主動半導體層112圖案化以自第二區104內移除主動半導體層112。
如圖77的剖視圖7700中所示，將介電層110圖案化以自第二區104內移除介電層110。
如圖78的剖視圖7800及7802中所示，在磊晶層304之上且沿著多晶矽層108的側壁、介電層110的側壁、主動半導體層112的側壁及罩幕層2102的側壁形成間隔件504。在各種實 施例中，可藉由以下方式來形成間隔件504：在磊晶層304之上且沿著多晶矽層108的側壁、介電層110的側壁、主動半導體層112的側壁及罩幕層2102的側壁沈積間隔件材料2602。隨後將間隔件材料2602暴露至蝕刻劑7804(例如，乾式蝕刻劑)，蝕刻劑7804自水平表面移除間隔件材料2602。
如圖79的剖視圖7900中所示，在第二區104內磊晶形成半導體材料114。可將半導體材料114形成至延伸至罩幕層2102的頂表面的高度。在一些實施例中，間隔件504防止半導體材料114沿著間隔件504的側壁形成，進而在間隔件504的側壁與半導體材料114之間留下間隙2802。在間隙2802內以及間隔件504的頂表面及半導體材料114的頂表面之上形成間隙填充材料506。
如圖80A的剖視圖8000中所示，(沿著線8002)執行一或多個平坦化製程以移除間隙填充材料506、間隔件504及罩幕層2102的位於主動半導體層112之上的一些部分且界定間隙填充結構116。所述一或多個平坦化製程暴露出主動半導體層112的上表面及半導體材料114的上表面。
在圖80B的剖視圖8004中所示的一些替代實施例中，可省略圖78中所示的動作且圖65至圖81中闡述的方法可不沿著介電層的暴露出的側壁、主動半導體層的暴露出的側壁及罩幕層的暴露出的側壁形成間隔件(例如，504)。在此種實施例中，將間隙填充材料506形成為完全填充圖79中所示的間隙(例如，2802)。在執行一或多個平坦化製程以移除間隙填充材料506的一 些部分時，所得間隙填充結構116將包括間隙填充材料506，間隙填充材料506在半導體材料114的側壁與介電層110的側壁及主動半導體層112的側壁之間連續地延伸。儘管在此方法中示出的後續剖視圖(例如，圖81所示剖視圖8100)示出包括間隔件的間隙填充結構，然而應理解，在替代實施例中，在該些剖視圖中可省略間隔件。
如圖81的剖視圖8100中所示，在第一區102內在主動半導體層112內形成第一裝置402，且在第二區104內在半導體材料114內形成第二裝置404。第一裝置402與第二裝置404是不同類型的裝置。隨後在基底101之上的ILD結構406內形成多條內連線408至412。
圖82示出形成多功能基底的方法8200的一些附加實施例的流程圖。
在動作8202處，在半導體本體之上形成磊晶層以形成基礎基底。圖66至圖67示出與動作8202對應的一些實施例的剖視圖6600至6700。
在動作8204處，將磊晶層圖案化以形成暴露出基礎基底的凹槽。圖68示出與動作8204對應的一些實施例的剖視圖6800。
在動作8206處，在一些實施例中，在凹槽內形成多晶矽層。圖69至圖70示出與動作8206對應的一些實施例的剖視圖6900至7000。
在動作8208處，在多晶矽層及磊晶層之上形成第一介電層。圖71A示出與動作8208對應的一些實施例的剖視圖7100。圖71B示出與動作8208對應的一些替代實施例的剖視圖7102。
在動作8210處，在犧牲基底上在主動半導體層之上形成第二介電層。圖13至圖15示出與動作8210對應的一些實施例的剖視圖1300至1500。
在動作8212處，藉由將第一介電層接合至第二介電層以形成介電層來形成堆疊半導體結構。圖72至圖73示出與動作8212對應的一些實施例的剖視圖7200至7300。
在動作8214處，根據罩幕層執行一或多個蝕刻製程，以自堆疊半導體結構的第二區內移除主動半導體層、介電層及多晶矽層。在完成所述一或多個蝕刻製程之後，主動半導體層、介電層及多晶矽層保留於堆疊半導體結構的第一區內。圖74至圖77示出與動作8214對應的一些實施例的剖視圖7400至7700。
在動作8216處，在一些實施例中，可沿著保留於第一區內的主動半導體層的相對側、介電層的相對側及多晶矽層的相對側形成間隔件。圖78示出與動作8216對應的一些實施例的剖視圖7800及7802。
在動作8218處，在第二區內形成半導體材料。圖79示出與動作8218對應的一些實施例的剖視圖7900。
在動作8220處，在第二區內的半導體材料與保留於第一區內的主動半導體層、介電層及多晶矽層之間的間隙內形成間 隙填充材料。圖79示出與動作8220對應的一些實施例的剖視圖7900。
在動作8222處，執行一或多個平坦化製程以自主動半導體層之上移除間隙填充材料。圖80A示出與動作8222對應的一些實施例的剖視圖8000。圖80B示出與動作8222對應的一些替代實施例的剖視圖8004。
在動作8224處，在第一區內形成第一類型的裝置，且在第二區內形成第二類型的裝置。圖81示出與動作8224對應的一些實施例的剖視圖8100。
在動作8226處，在第一區及第二區之上的ILD結構內形成內連線。圖81示出與動作8226對應的一些實施例的剖視圖8100。
圖83至圖98示出形成積體晶片的方法的一些實施例的剖視圖8300至9800，所述積體晶片包括具有帶有不同結構的三個不同區的多功能基底。儘管針對一種方法闡述圖83至圖98，然而應理解，圖83至圖98中揭露的結構並非僅限於此種方法，而是可作為獨立於所述方法的結構單獨存在。
如圖83的剖視圖8300中所示，提供半導體本體302。在一些實施例中，在半導體本體302內及/或沿著半導體本體302的上表面可存在一或多個缺陷308(例如，COP缺陷)。
如圖84的剖視圖8400中所示，在半導體本體302上形成磊晶層304，以形成基礎基底106。
如圖85的剖視圖8500中所示，將磊晶層304選擇性地圖案化以形成由磊晶層304的側壁形成的凹槽8502。凹槽8502形成於第一區102內，而磊晶層304的上表面304u在第二區104及第三區802之上連續地延伸。在一些實施例中，可藉由根據第一罩幕層8506將磊晶層選擇性地暴露至蝕刻劑8504來形成凹槽8502。
如圖86的剖視圖8600中所示，在磊晶層304內的凹槽8502內形成多晶矽層108。
如圖87的剖視圖8700中所示，(沿著線8702)執行一或多個平坦化製程以自磊晶層304之上移除多晶矽層108的一部分。在完成所述一或多個平坦化製程之後，磊晶層304的上表面可與多晶矽層108的上表面實質上共面(例如，在平坦化製程的容差內共面)。
如圖88A至圖88B的剖視圖8800及8802中所示，在多晶矽層108及磊晶層304上形成第一介電層1202。在圖88A的剖視圖8800中所示的一些實施例中，第一介電層1202可在第一區102、第二區104及第三區802內具有第一厚度。在一些此種實施例中，可藉由沈積製程(例如，PVD製程、CVD製程、PE-CVD製程、ALD製程等)形成第一介電層1202。在圖88B的剖視圖8802中所示的其他實施例中，第一介電層1202可在第一區102內具有第二厚度且在第二區104及第三區802內具有第三厚度。在一些此種實施例中，可藉由熱生長製程形成第一介電層1202。 在一些實施例中，在熱生長製程之後，可(沿著線5410)執行平坦化製程(例如，CMP製程)以賦予第一介電層1202平坦的上表面。在一些替代實施例中，可省略圖86至圖87中所示的動作且圖83至圖98中闡述的方法可不在磊晶層304上形成多晶矽層(例如，108)。在此種實施例中，直接在磊晶層304上形成第一介電層1202。
如圖89的剖視圖8900中所示，沿著包括第一介電層1202及第二介電層1502的介面將犧牲基底1302接合至基礎基底106。在犧牲基底1302上佈置緩衝層1402，且主動半導體層112位於緩衝層1402與第二介電層1502之間。主動半導體層112位於緩衝層1402與第二介電層1502之間。接合製程使得介電層110佈置於多晶矽層108與主動半導體層112之間。
如圖90的剖視圖9000中所示，移除犧牲基底(圖89所示1302)及緩衝層(圖89所示1402)以形成堆疊半導體結構9002。在一些實施例中，可使用多步驟製程來移除犧牲基底及/或緩衝層。在一些實施例中，多步驟製程可包括平坦化製程、蝕刻製程等。
如圖91的剖視圖9100中所示，在主動半導體層112之上形成罩幕層9102。在罩幕層9102包含氧化物的一些實施例(未示出)中，可在罩幕層9102上形成感光性材料(例如，光阻)。
如圖92的剖視圖9200中所示，將罩幕層(圖91所示9102)圖案化以自堆疊半導體結構9002的第二區104內移除罩幕 層2102。在圖案化製程之後，罩幕層的第一部分2102保留於第一區102內，且罩幕層的第二部分9202保留於堆疊半導體結構9002的第三區802內。
如圖93的剖視圖9300中所示，將主動半導體層112圖案化以自第二區104內移除主動半導體層112。自第二區104內移除主動半導體層112得到位於第一區102內的主動半導體層112及位於第三區802內的第二主動半導體層806。亦將介電層110圖案化以自第二區104內移除介電層110。自第二區104內移除介電層110得到位於第一區102內的介電層110及位於第三區802內的第二介電層804。
如圖94的剖視圖9400及9402中所示，在磊晶層304之上且沿著多晶矽層108的側壁、介電層110、840的側壁、主動半導體層112、806的側壁、罩幕層的第一部分2102的側壁及罩幕層的第二部分9102的側壁形成間隔件504。在各種實施例中，可藉由以下方式來形成間隔件504：在磊晶層304之上且沿著多晶矽層108的側壁、介電層110、840的側壁、主動半導體層112、806的側壁、罩幕層的第一部分2102的側壁及罩幕層的第二部分9102的側壁沈積間隔件材料2602。隨後將間隔件材料2602暴露至蝕刻劑9404(例如，乾式蝕刻劑)，蝕刻劑9404自水平表面移除間隔件材料2602。
如圖95的剖視圖9500中所示，在第二區104內磊晶形成半導體材料114。可將半導體材料114形成至延伸至罩幕層的第 一部分2102的頂表面及罩幕層的第二部分9102的頂表面的高度。在一些實施例中，間隔件504防止半導體材料114沿著間隔件504的側壁形成，進而在間隔件504的側壁與半導體材料114之間留下間隙2802。
如圖96的剖視圖9600中所示，在間隙2802內以及間隔件504的頂表面及半導體材料114的頂表面之上形成間隙填充材料506。
如圖97A的剖視圖9700中所示，執行一或多個平坦化製程(沿著線9702)，以移除間隙填充材料506、間隔件504、罩幕層的第一部分2102及罩幕層的第二部分9102的位於主動半導體層112之上的一些部分且界定間隙填充結構116。所述一或多個平坦化製程暴露出主動半導體層112的上表面及半導體材料114的上表面。
在圖97B的剖視圖9704中所示的一些替代實施例中，可省略圖94中所示的動作且圖83至圖98中闡述的方法可不沿著介電層的暴露出的側壁、主動半導體層的暴露出的側壁及罩幕層的暴露出的側壁形成間隔件(例如，504)。在此種實施例中，將間隙填充材料506形成為完全填充圖96中所示的間隙(例如，2802)。在執行一或多個平坦化製程以移除間隙填充材料506的一些部分時，所得間隙填充結構116將包括間隙填充材料506，間隙填充材料506在半導體材料114的側壁與介電層110的側壁及主動半導體層112的側壁之間連續地延伸。儘管在此方法中示出的 後續剖視圖(例如，圖98所示剖視圖9800)示出包括間隔件的間隙填充結構，然而應理解，在替代實施例中，在該些剖視圖中可省略間隔件。
如圖98的剖視圖9800中所示，在第一區102內在主動半導體層112內形成第一裝置402，在第三區802內在第二主動半導體層806內形成第二裝置404，且在第二區104內在半導體材料114內形成第三裝置9802。第一裝置402、第二裝置404及第三裝置9802是不同類型的裝置。隨後在基底101之上的ILD結構406內形成多個內連線408至412。
圖99示出形成具有帶有不同結構的三個不同區的多功能基底的方法9900的一些實施例的流程圖。
在動作9902處，在半導體本體之上形成磊晶層以形成基礎基底。圖83至圖84示出與動作9902對應的一些實施例的剖視圖8300至8400。
在動作9904處，將磊晶層圖案化以形成凹槽。圖85示出與動作9904對應的一些實施例的剖視圖8500。
在動作9906處，在一些實施例中，在凹槽內形成多晶矽層。圖86至圖87示出與動作9906對應的一些實施例的剖視圖8600至8700。
在動作9908處，在多晶矽層及磊晶層之上形成第一介電層。圖88A示出與動作9908對應的一些實施例的剖視圖8800。圖88B示出與動作9908對應的一些替代實施例的剖視圖8802。
在動作9910處，在犧牲基底上在主動半導體層之上形成第二介電層。圖13至圖15示出與動作9910對應的一些實施例的剖視圖1300至1500。
在動作9912處，藉由將第一介電層接合至第二介電層以形成介電層來形成堆疊半導體結構。圖89至圖90示出與動作9912對應的一些實施例的剖視圖8900至9000。
在動作9914處，根據罩幕層執行一或多個蝕刻製程，以自堆疊半導體結構的第二區內移除主動半導體層、介電層及多晶矽層。在完成所述一或多個蝕刻製程之後，主動半導體層、介電層及多晶矽層保留於堆疊半導體結構的第一區及第三區內。圖91至圖93示出與動作9914對應的一些實施例的剖視圖9100至9300。
在動作9916處，在一些實施例中，可沿著保留於第一區及第三區內的主動半導體層的相對側、介電層的相對側及多晶矽層的相對側形成間隔件。圖94示出與動作9916對應的一些實施例的剖視圖9400至9402。
在動作9918處，在第二區內形成半導體材料。圖95示出與動作9918對應的一些實施例的剖視圖9500。
在動作9920處，在第二區內的半導體材料與保留於第一區及第三區內的主動半導體層、介電層及多晶矽層之間的間隙內形成間隙填充材料。圖96示出與動作9920對應的一些實施例的剖視圖9600。
在動作9922處，執行一或多個平坦化製程以自主動半導體層之上移除間隙填充材料。圖97A示出與動作9922對應的一些實施例的剖視圖9700。圖97B示出與動作9922對應的一些替代實施例的剖視圖9704。
在動作9924處，在第一區內形成第一類型的裝置，在第二區內形成第二類型的裝置，且在第三區內形成第三類型的裝置。圖98示出與動作9924對應的一些實施例的剖視圖9800。
在動作9926處，在第一區、第二區及第三區之上的ILD結構內形成內連線。圖98示出與動作9926對應的一些實施例的剖視圖9800。
圖100至圖106示出形成用於形成多功能基底的堆疊積體晶片結構的方法的一些替代實施例的剖視圖10000至10600。儘管形成堆疊積體晶片結構的替代方法是針對圖31所示方法示出，然而應理解，所述方法亦可用於其他所揭露的方法(例如，圖48、圖65、圖82及圖99所示方法)中。
如圖100的剖視圖10000中所示，提供基礎基底106。在一些實施例中，基礎基底106可包含半導體材料，例如矽、鍺等。
如圖101的剖視圖10100中所示，在基礎基底106上形成多晶矽層108。
如圖102的剖視圖10200中所示，在多晶矽層108上形成第一介電層1202。
如圖103的剖視圖10300中所示，提供犧牲基底1302。將切斷物(severing species)10302植入至犧牲基底1302中。切斷物10302被植入為沿著與犧牲基底1302的上表面平行的水平斷裂面(horizontal cleaving plane)10304具有峰值濃度。水平斷裂面10304將犧牲基底1302與水平斷裂面10304上方的主動半導體層1303隔開。在一些實施例中，切斷物10302可包含氫。在此種實施例中，分子(H2)沿著水平斷裂面10304對準且沿著斷裂面10304削弱原子之間的接合。
如圖104的剖視圖10400中所示，在主動半導體層1303之上形成第二介電層1502。在一些實施例中，可藉由沈積製程形成第二介電層1502。在其他實施例中，可藉由熱氧化製程形成第二介電層1502，所述熱氧化製程自主動半導體層1303的一部分形成第二介電層1502。
如圖105的剖視圖10500中所示，將犧牲基底1302接合至基礎基底106。在一些實施例中，沿著包括第一介電層1202及第二介電層1502的介面將犧牲基底1302接合至基礎基底106。在其他實施例中，沿著多晶矽層108與第二介電層1502之間的介面將犧牲基底1302接合至基礎基底106。
如圖106的剖視圖10600及10602中所示，藉由向犧牲基底1302施加力來使犧牲基底1302斷裂。使犧牲基底1302斷裂將使犧牲基底1302沿著斷裂面10304斷開，進而減小犧牲基底1302的厚度。
因此，在一些實施例中，本揭露是有關於包括具有不同區(例如，塊狀區及SOI區)的多功能基底的積體晶片，所述不同區具有不同結構，且設置於具有實質上沒有COP缺陷的上表面的基礎基底之上。多功能基底在同一基底(例如，晶粒)內提供具有最佳化效能的不同類型的裝置。
在一些實施例中，本揭露是有關於一種積體晶片。所述積體晶片包括：多晶矽層，佈置於基礎基底的上表面上；介電層，佈置於所述多晶矽層之上；主動半導體層，佈置於所述介電層之上；半導體材料，在垂直方向上佈置於所述基礎基底的所述上表面上且在側向上位於所述主動半導體層旁邊。在一些實施例中，所述基礎基底包括：半導體本體；以及磊晶層，佈置於所述半導體本體上，所述半導體材料設置於所述磊晶層上。在一些實施例中，所述磊晶層自所述半導體材料正下方連續地延伸至所述多晶矽層正下方。在一些實施例中，所述積體晶片更包括：間隙填充結構，沿著所述半導體材料的側壁、所述主動半導體層的側壁及所述介電層的側壁佈置，所述間隙填充結構將所述半導體材料的所述側壁在側向上與所述介電層的所述側壁及所述主動半導體層的所述側壁隔開。在一些實施例中，所述積體晶片更包括隔離結構，所述隔離結構包含佈置於所述半導體材料的側壁與所述主動半導體層的側壁及所述介電層的側壁之間的一或多種介電材料。在一些實施例中，所述多晶矽層包括自所述多晶矽層的下表面至所述多晶矽層的上表面增大的粒徑。在一些實施例中，所述多晶 矽層具有自所述多晶矽層的下表面至所述多晶矽層內部減小的梯度摻雜濃度。在一些實施例中，所述積體晶片更包括：層間介電(ILD)結構，自所述主動半導體層正上方連續地延伸至所述半導體材料正上方；以及多個內連線，設置於所述ILD結構內。
在其他實施例中，本揭露是有關於一種積體晶片。所述積體晶片包括：半導體本體，具有第一區及第二區，一或多個缺陷，在所述第二區內沿著所述半導體本體的上表面設置；磊晶層，設置於所述半導體本體之上，所述磊晶層覆蓋所述一或多個缺陷；多晶矽層，佈置於所述半導體本體之上及所述第一區內；介電層，佈置於所述多晶矽層之上；主動半導體層，佈置於所述介電層之上；以及半導體材料，佈置於所述磊晶層之上及所述第二區內，所述半導體材料延伸至所述多晶矽層的頂表面上方及所述介電層的頂表面上方。在一些實施例中，所述多晶矽層直接佈置於所述磊晶層的側壁之間。在一些實施例中，所述一或多個缺陷包括一或多個晶體原生粒子(COP)缺陷。在一些實施例中，所述多晶矽層完全延伸穿過所述磊晶層以接觸所述半導體本體。在一些實施例中，所述多晶矽層包括沿著所述磊晶層的側壁佈置的側壁及藉由所述磊晶層而與所述半導體本體隔開的最底表面。在一些實施例中，所述磊晶層自所述多晶矽層的最上表面下方連續地延伸至所述多晶矽層的所述最上表面上方。在一些實施例中，所述多晶矽層沿著所述磊晶層的側壁連續地延伸至所述磊晶層的最上表面上方。在一些實施例中，所述積體晶片更包括間隙填充 結構，所述間隙填充結構在側向上佈置於所述半導體材料的最外側壁與所述介電層及所述主動半導體層二者的面向所述半導體材料的所述最外側壁最外側壁之間。
在又一些其他實施例中，本揭露是有關於一種形成積體晶片的方法。所述方法包括：形成堆疊半導體結構，所述堆疊半導體結構具有多晶矽層，所述多晶矽層設置至基礎基底上且藉由介電層而與主動半導體層隔開；執行一或多個蝕刻製程，以移除所述主動半導體層的位於第二區內的第一部分及所述介電層的位於所述第二區內的第一部分並暴露出所述基礎基底的表面，在完成所述一或多個蝕刻製程之後，所述主動半導體層的第二部分及所述介電層的第二部分保留於第一區內；以及在所述基礎基底的所述表面上形成半導體材料。在一些實施例中，所述方法更包括：在所述基礎基底上形成所述多晶矽層之前，在半導體本體上形成磊晶層以形成所述基礎基底，所述一或多個蝕刻製程暴露出所述磊晶層的上表面。在一些實施例中，所述方法更包括：對所述基礎基底執行退火製程；以及在對所述基礎基底執行所述退火製程之後，在所述基礎基底上形成所述多晶矽層。在一些實施例中，所述方法更包括：在執行所述一或多個蝕刻製程之後，沿著所述主動半導體層的相對側形成間隔件，所述間隔件將所述半導體材料與所述主動半導體層隔開。
以上概述了若干實施例的特徵，以使熟習此項技術者可更佳地理解本揭露的各個態樣。熟習此項技術者應理解，他們可 容易地使用本揭露作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的及/或達成與本文中所介紹的實施例相同的優點。熟習此項技術者亦應認識到，該些等效構造並不背離本揭露的精神及範圍，而且他們可在不背離本揭露的精神及範圍的條件下對本文作出各種改變、代替及變更。
100:積體晶片
101:基底
102:第一區
104:第二區
106:基礎基底
106u:上表面
108:多晶矽層
110:介電層
112:主動半導體層
114:半導體材料
116:間隙填充結構

Claims (10)

  1. 一種積體晶片，包括：多晶矽層，佈置於基礎基底的上表面上；介電層，佈置於所述多晶矽層之上；主動半導體層，佈置於所述介電層之上；半導體材料，在垂直方向上佈置於所述基礎基底的所述上表面上且在側向上位於所述主動半導體層旁邊；以及間隙填充結構，沿著所述半導體材料的側壁、所述主動半導體層的側壁及所述介電層的側壁佈置，其中所述間隙填充結構將所述半導體材料的所述側壁在側向上與所述介電層的所述側壁及所述主動半導體層的所述側壁分隔開。
  2. 如請求項1所述的積體晶片，其中所述基礎基底包括：半導體本體；以及磊晶層，佈置於所述半導體本體上，其中所述半導體材料設置於所述磊晶層上。
  3. 如請求項1所述的積體晶片，其中：所述多晶矽層包括自所述多晶矽層的下表面至所述多晶矽層的上表面增大的粒徑。
  4. 一種積體晶片，包括：半導體本體，具有第一區及第二區，其中在所述第二區內沿著所述半導體本體的上表面設置有一或多個缺陷； 磊晶層，設置於所述半導體本體之上，其中所述磊晶層覆蓋所述一或多個缺陷；多晶矽層，佈置於所述半導體本體之上且佈置於所述第一區內；介電層，佈置於所述多晶矽層之上；主動半導體層，佈置於所述介電層之上；半導體材料，佈置於所述磊晶層之上且佈置於所述第二區內，其中所述半導體材料延伸至所述多晶矽層的頂表面上方及所述介電層的頂表面上方；以及間隙填充結構，在側向上佈置於所述半導體材料的最外側壁與所述介電層及所述主動半導體層二者的最外側壁之間。
  5. 如請求項4所述的積體晶片，其中所述多晶矽層直接佈置於所述磊晶層的側壁之間。
  6. 如請求項4所述的積體晶片，其中所述多晶矽層完全延伸穿過所述磊晶層以接觸所述半導體本體。
  7. 如請求項4所述的積體晶片，其中所述多晶矽層包括沿著所述磊晶層的側壁佈置的側壁及藉由所述磊晶層而與所述半導體本體隔開的最底表面。
  8. 如請求項4所述的積體晶片，其中：所述介電層及所述主動半導體層二者的所述最外側壁面向所述半導體材料的所述最外側壁。
  9. 一種形成積體晶片的方法，包括： 形成堆疊半導體結構，所述堆疊半導體結構具有多晶矽層，所述多晶矽層設置至基礎基底上且藉由介電層而與主動半導體層隔開；執行一或多個蝕刻製程，以移除所述主動半導體層的位於第二區內的第一部分及所述介電層的位於所述第二區內的第一部分並暴露出所述基礎基底的表面，其中在完成所述一或多個蝕刻製程之後，所述主動半導體層的第二部分及所述介電層的第二部分保留於第一區內；在所述基礎基底的所述表面上形成半導體材料；以及在執行所述一或多個蝕刻製程之後，形成間隙填充結構，其中所述間隙填充結構在側向上佈置於所述半導體材料的最外側壁與所述介電層及所述主動半導體層二者的最外側壁之間。
  10. 如請求項9所述的形成積體晶片的方法，更包括：對所述基礎基底執行退火製程；以及在對所述基礎基底執行所述退火製程之後，在所述基礎基底上形成所述多晶矽層。
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