TWI749986B - 半導體元件及其形成方法 - Google Patents

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蘇煥傑
黃麟淯
莊正吉
王志豪
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台灣積體電路製造股份有限公司
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Abstract

一種半導體元件包含元件層、第一內連接結構以及第二內連接結構。元件層包含第一電晶體及第二電晶體。第一內連接結構在元件層的前側上。第二內連接結構在元件層的背側上，且第二內連接結構包含第一介電層、接觸件與第一導電接線。第一介電層在元件層的背側上，其中半導體材料設置在第一介電層與第一電晶體的第一源極/汲極區域之間。接觸件延伸穿過第一介電層到達第二電晶體的第二源極/汲極區域。第一導線接線穿過接觸件電性連接到第二電晶體的第二源極/汲極區域。

Description

半導體元件及其形成方法
本揭露之一些實施例是關於一種半導體結構及其形成方法，且特別是一種多晶矽電阻結構及其形成方法。
諸如個人電腦、行動電話、數位相機及其他電子設備的各種電子應用中均使用半導體元件。半導體元件通常由以下方式製造：在半導體基板上方順序沉積絕緣或電介質材料層、導電材料層及半導體材料層，並通過微影術圖案化各材料層來在半導體基板上形成電路組件及元件。
半導體工業中，藉由持續減小最小特徵尺寸而可以在給定區域中整合更多組件，從而不斷提高多種電子組件(例如，電晶體、二極體、電阻器、電容器等等)之積體密度。然而，隨著最小特徵尺寸減小，也產生了額外需要解決的問題。
根據本揭露之一些實施例，半導體元件包含元件層、第一內連接結構以及第二內連接結構。元件層包含第一電晶體及第二電晶體。第一內連接結構在元件層的前側上。第二內連接結構在元件層的背側上，且第二內連接結構包含第一介電層、接觸件與第一導電接線。第一介電層在元件層的背側上，其中半導體材料設置在第一介電層與第一電晶體的第一源極/汲極區域之間。接觸件延伸穿過第一介電層到達第二電晶體的第二源極/汲極區域。第一導線接線穿過接觸件電性連接到第二電晶體的第二源極/汲極區域。
根據本揭露之一些實施例，半導體元件包含元件層、前側內連接結構以及背側內連接結構。元件層包含複數個電晶體。前側內連接結構在元件層的前側上。背側內連接結構在元件層的背側上。背側內連接結構包含半導體材料、第一絕緣材料、接觸件以及導電接線。半導體材料在元件層的背側上。第一絕緣材料在該元件層的該背側上，其中第一絕緣材料接觸元件層中之閘極堆疊，且其中半導體材料將第一絕緣材料與元件層中之第一源極/汲極區域的拐角區域分離。接觸件延伸穿過第一絕緣材料到達元件層中之第二源極/汲極區域。導電接線藉由接觸件電性連接到第二源極/汲極區域。
根據本揭露之一些實施例，形成半導體元件之方法包含在半導體基板上形成元件層，元件層包含複數個電晶 體，其中形成元件層包含在半導體基板中蝕刻第一凹部及第二凹部、在第一凹部中磊晶生長第一半導體材料、在第一凹部中之第一半導體材料上方磊晶生長第二半導體材料，以及在第二凹部中磊晶生長第三半導體材料。在元件層的背側上方形成第一內連接結構，其中形成第一內連接結構包含移除半導體基板的一部分以暴露第一半導體材料、在半導體基板的剩餘部分上方及在第一半導體材料周圍沉積第一介電層、移除第一半導體材料以限定第三凹部，其中在移除第一半導體材料的同時，半導體基板的剩餘部分至少遮蔽第三半導體材料的拐角區域，且其中第三凹部暴露第二半導體材料。在第二凹部中形成接觸件且使接觸件電性連接到第二半導體材料。
20:分隔器
50:基板
50N:n型區域
50P:p型區域
51、51A-51C:第一半導體層
52、52A-52C:第一奈米結構
53、53A-53C:第二半導體層
54、54A-54C:第二奈米結構
55:奈米結構
64:多層堆疊
66:鰭
68:淺溝槽隔離(STI)區域
70:虛擬介電層
71:虛擬閘極介電層
72:虛擬閘極層
74:遮罩層
76:虛擬閘極
78:遮罩
80:第一間隔物層
81:第一間隔物
82:第二間隔物層
83:第二間隔物
86:第一凹部
87:第二凹部
88:側壁凹部
89:第二磊晶材料
90:內間隔物
91:第一磊晶材料
92、92’:磊晶源極/汲極區域
92A:第一半導體材料層
92B:第二半導體材料層
92C:第三半導體材料層、拐角區域
94:接觸蝕刻終止層(CESL)
96:第一層間介電質(ILD)
98:第三凹部
100:閘極介電層
102:閘極電極
104:閘極遮罩
106:第二ILD
108:第四凹部
110:第一矽化物區域
112:源極/汲極接觸件
112A:第一接觸件
112B:第二接觸件
114:閘極接觸件
115:元件層
117:絕緣遮罩
120:前側內連接結構
122:第一導電特徵
124:第一介電層
132:介電層
134:導電接線
136:背側內連接結構
138:介電層
140:第二導電特徵
144:鈍化層
146:UBM
148:外部連接器
150:載體基板
152:接合層
152A:第一接合層
152B:第二接合層
160:介電襯墊
162:介電層、氧化物層
164:凹部
166:絕緣間隔物
168:第二矽化物區域
170:背側通孔
172:絕緣材料
174:孔隙
200:半導體晶粒
250:半導體晶粒、元件
本揭露之一些實施例的態樣在與隨附圖式一起研讀時自以下詳細描述內容來最佳地理解。應注意，根據行業中之標準慣例，各種特徵未按比例繪製。實際上，各種特徵的尺寸可為了論述清楚經任意地增大或減小。
第1圖例示根據一些實施例的奈米場效電晶體(nanostructure field-effect transistor；奈米FET)的實例的立體圖。
第2圖、第3圖、第4圖、第5圖、第6A圖、第6B圖、第6C圖、第7A圖、第7B圖、第7C圖、第8A圖、第8B圖、第8C圖、第9A圖、第9B圖、第9C圖、第 10A圖、第10B圖、第10C圖、第11A圖、第11B圖、第11C圖、第11D圖、第12A圖、第12B圖、第12C圖、第12D圖、第12E圖、第13A圖、第13B圖、第13C圖、第14A圖、第14B圖、第14C圖、第15A圖、第15B圖、第15C圖、第16A圖、第16B圖、第16C圖、第17A圖、第17B圖、第17C圖、第18A圖、第18B圖、第18C圖、第19A圖、第19B圖、第19C圖、第20A圖、第20B圖、第20C圖、第20D圖、第21A圖、第21B圖、第21C圖、第22A圖、第22B圖、第22C圖、第23A圖、第23B圖、第23C圖、第24A圖、第24B圖、第24C圖、第25A圖、第25B圖、第25C圖、第26A圖、第26B圖、第26C圖、第27A圖、第27B圖、第27C圖、第28A圖、第28B圖、第28C圖、第29A圖、第29B圖及第29C圖係根據一些實施例的製造奈米FET之中間階段的剖面圖。
第30A圖、第30B圖、第30C圖、第31A圖、第31B圖、第31C圖、第32A圖、第32B圖、第32C圖、第33A圖、第33B圖、第33C圖、第33D圖、第33E圖、第34A圖、第34B圖、第34C圖、第34D圖、第34E圖、第35A圖、第35B圖、第35C圖、第35D圖、第35E圖、第36A圖、第36B圖、第36C圖、第36D圖及第36E圖係根據一些實施例的製造奈米FET之中間階段的剖面圖。
以下揭露提供用於實施本發明之不同特徵的許多不同實施例或實例。下文描述組件及配置之特定實例以簡化本揭露之一些實施例。當然，此等組件及配置僅為實例且並非意欲為限制性的。例如，在以下描述中第一特徵於第二特徵上方或上的形成可包括第一及第二特徵直接接觸地形成的實施例，且亦可包括附加特徵可形成於第一特徵與第二特徵之間使得第一特徵及第二特徵可不直接接觸的實施例。此外，本揭露之一些實施例在各種實例中可重複參考數字及/或字母。此重複係出於簡單及清楚之目的，且本身並不指明所論述之各種實施例及/或組態之間的關係。
進一步地，為方便描述可在本揭露之一些實施例中使用空間上相對之術語，諸如「在......之下」、「在......下方」、「下面的」、「在......上方」、「上面的」及其類似物來描述如在諸圖中所描述之一個元件或特徵與另外之(諸等)元件或(諸等)特徵的關係。該等空間上相對之術語意欲除諸圖中所描述之方位外，涵蓋處於使用或操作中之元件之不同方位。元件可另外定位(經90度旋轉或在其它方位)且據此解釋本揭露之一些實施例所用之該等空間上相對之描述詞。
各種實施例提供背側內連接結構，在該背側內連接結構中大部分半導體基板被蝕刻掉且被移除，且與形成於半導體基板上的電晶體的源極/汲極區域形成背側接觸件。 作為形成背側接觸件的一部分，蝕刻半導體基板包括留下半導體基板的一部分以至少覆蓋源極/汲極區域的邊緣區域。因此，在背側接觸件形成過程中，源極/汲極區域可以由剩餘半導體基板保護，且可以減少製造缺陷。
本揭露之一些實施例討論之一些實施例在包括奈米FET的晶粒的情形下進行描述。然而，各實施例可適用於包括取代奈米FET或與奈米FET相結合的其他類型電晶體(例如，鰭式場效應電晶體(fin field effect transistor；鰭式FET)、平面電晶體等)之晶粒。
第1圖例示根據一些實施例的奈米FET(例如奈米線FET、奈米片FET等)的實例的立體圖。奈米FET包含在基板50(例如，半導體基板)上之鰭66上方的奈米結構55(例如，奈米片，奈米線等)，其中奈米結構55充當奈米FET的通道區域。奈米結構55可以包括p型奈米結構、n型奈米結構或者其組合。淺溝槽隔離(shallow trench isolation；STI)區域68設置於相鄰的鰭66之間，該些鰭66可以從STI區域68上方及鄰近的STI區域68之間突出。儘管描述或例示STI區域68與基板50分離，如本揭露之一些實施例所使用的，術語「基板」可以係指單獨的半導體基板或半導體基板與隔離區域之組合。另外，儘管例示鰭66的底部部分與基板50為單種且連續的材料，鰭66的底部部分與/或基板50可以包含單種材料或複數種材料。在此情形下，鰭66係指在鄰近的STI區域68之間延伸的部分。
閘極介電層100在鰭66的頂表面上方並沿著奈米結構55的頂表面、側壁及底表面分佈。閘極電極102分佈於閘極介電層100上方。磊晶源極/汲極區域92設置在閘極介電層100與閘極電極102的相對側的鰭66上。
第1圖進一步例示下文圖式中所使用的參考橫截面。橫截面A-A’沿閘極電極102的縱軸且位於，例如，與奈米FET的磊晶源極/汲極區域92之間的電流方向垂直的方向上。橫截面B-B’與橫截面A-A’平行且延伸穿過多個奈米FET的磊晶源極/汲極區域92。橫截面C-C’垂直於橫截面A-A’，與奈米FET的鰭66的縱軸平行，且位於，例如，奈米FET的磊晶源極/汲極區域92之間的電流的方向上。為使下文圖式清楚明白，可參考此等參考橫截面。
本揭露之一些實施例討論的一些實施例乃係針對使用後閘極製程形成的奈米FET的情形而言的。在其他實施例中，可以使用前閘極製程。在一些實施例中，也可考慮使用於諸如平面FET或鰭式場效電晶體(fin field-effect transistor；鰭式FET)平面元件之平面元件的態樣。
第2圖至第21D圖係根據一些實施例的前側製造奈米FET之中間階段的剖面圖。第2圖至第5圖、第6A圖、第7A圖、第8A圖、第9A圖、第10A圖、第11A圖、第12A圖、第13A圖、第14A圖、第15A圖、第16A圖、第17A圖、第18A圖、第19A圖、第20A圖 及第21A圖例示第1圖所示的參考橫截面A-A’。第6B圖、第7B圖、第8B圖、第9B圖、第10B圖、第11B圖、第12B圖、第12D圖、第13B圖、第14B圖、第15B圖、第16B圖、第17B圖、第18B圖、第19B圖、第20B圖及第21B圖例示第1圖所示的參考橫截面B-B’。第7C圖、第8C圖、第9C圖、第10C圖、第11C圖、第11D圖、第12C圖、第12E圖、第13C圖、第14C圖、第15C圖、第16C圖、第17C圖、第18C圖、第19C圖、第20C圖、第21C圖及第21D圖例示第1圖所示的參考橫截面C-C’。
在第2圖中，提供基板50。基板50可以係半導體基板，諸如體半導體、絕緣體上半導體(semiconductor-on-insulator；SOI)基板等，可以係摻雜的(例如，摻雜有p型或n型摻雜劑)或無摻雜的。基板50可以係晶圓，諸如矽晶圓。一般而言，SOI基板係形成於絕緣體層上的一層半導體材料。絕緣體層可以係，例如，埋入氧化物(buried oxide；BOX)層、氧化矽層等。絕緣體層提供於基板上，通常為矽或玻璃基板。也可以使用諸如多層或梯度基板之其他基板。在一些實施例中，基板50的半導體材料可以包括矽；鍺；包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦之化合物半導體；包括矽鍺、砷磷化鎵、砷化銦鋁、砷化鎵鋁、砷化銦鎵、磷化銦鎵及/或砷磷化銦鎵之合金半導體；或其組合。
基板50具有n型區域50N及p型區域50P。n 型區域50N可以用於形成n型元件，諸如，NMOS電晶體，例如，n型奈米FET，且p型區域50P可以用於形成p型元件，諸如PMOS電晶體，例如，p型奈米FET。n型區域50N可以與p型區域50P物理分離(如分隔器20所例示)，且在n型區域50N與p型區域50P之間可以設置任意數目之元件特徵(例如，其他主動元件、摻雜的區域、隔離結構等)。儘管例示了一個n型區域50N及一個p型區域50P，可以提供任意數目之n型區域50N及p型區域50P。
進一步地，在第2圖中，在基板50上方形成多層堆疊64。多層堆疊64包括交替的第一半導體層51A至51C(統稱為第一半導體層51)及第二半導體層53A至53C(統稱為第二半導體層53)。為了下文進行更詳細地例示與討論，將移除第一半導體層51，並圖案化第二半導體層53以在n型區域50N及p型區域50P中形成奈米FET的通道區域。然而，在一些實施例中，可以移除第一半導體層51，並可以圖案化第二半導體層53以在n型區域50N中形成奈米FET的通道區域，並且可以移除第二半導體層53，並可以圖案化第一半導體層51以在p型區域50P中形成奈米FET的通道區域。在一些實施例中，可以移除第二半導體層53，並可以圖案化第一半導體層51以在n型區域50N中形成奈米FET的通道區域，並且可以移除第一半導體層51，並可以圖案化第二半導體層53以在p型區域50P中形成奈米FET的通道區域。在一 些實施例中，可以移除第二半導體層53，並圖案化第一半導體層51以在n型區域50N及p型區域50P中均形成奈米FET的通道區域。在此類實施例中，n型區域50N及p型區域50P兩者中的通道區域可具有相同材料組成(例如，矽等)且可同時形成。
出於例示目的，例示多層堆疊64包括三層第一半導體層51及三層第二半導體層53。在一些實施例中，多層堆疊64可以包括任意數目之第一半導體層51及第二半導體層53。可以使用諸如化學氣相沉積(chemical vapor deposition；CVD)、原子層沉積(atomic layer deposition；ALD)、氣相磊晶(vapor phase epitaxy；VPE)、分子束磊晶(molecular beam epitaxy；MBE)等製程來磊晶生長多層堆疊64之每一層。在各個實施例中，第一半導體層51可以由適於諸如矽鍺等p型奈米FET之第一半導體材料來形成，且第二半導體層53可以由適於諸如矽、矽碳等n型奈米FET之第二半導體材料來形成。出於例示目的，例示多層堆疊64具有適於p型奈米FET之最底部半導體層。在一些實施例中，可以形成多層堆疊64，使得最底部層係適於n型奈米FET形成之半導體層。
第一半導體材料及第二半導體材料可以係相互具有高蝕刻選擇性之材料。照此，可以在不顯著移除第二半導體材料的第二半導體層53的情況下移除第一半導體材料的第一半導體層51，從而允許對第二半導體層53進行圖案化來形成奈米FET的通道區域。類似地，在移除第二 半導體層53並圖案化第一半導體層51以形成通道區域的實施例中，可以在不顯著移除第一半導體材料的第一半導體層51的情況下移除第二半導體材料的第二半導體層53，從而允許對第一半導體層51進行圖案化來形成奈米FET的通道區域。
現參看第3圖，根據一些實施例，鰭66形成於基板50中，且奈米結構55形成於多層堆疊64中。在一些實施例中，可以分別藉由在多層堆疊64及基板50中蝕刻溝槽而在多層堆疊64及基板50中形成奈米結構55及鰭66。蝕刻可以係任何可接受的蝕刻製程，諸如反應離子蝕刻(reactive ion etch；RIE)、中性束蝕刻(neutral beam etch；NBE)等，或者其組合。蝕刻可以係各向異性的。藉由蝕刻多層堆疊64來形成奈米結構55可以進一步從第一半導體層51限定出第一奈米結構52A至52C(統稱為第一奈米結構52)並從第二半導體層53限定出第二奈米結構54A至54C(統稱為第二奈米結構54)。第一奈米結構52及第二奈米結構54可以統稱為奈米結構55。
可以藉由任何合適的方法來圖案化鰭66及奈米結構55。例如，可以使用一或多個微影製程來圖案化鰭66及奈米結構55，包括雙重圖案化或多重圖案化製程。一般而言，雙重圖案化或多重圖案化製程結合微影製程與自對準製程，允許製作出例如，與使用單個直接微影製程可得之圖案相比具有更小節距之圖案。例如，在一個實施例中， 犧牲層形成於基板上方並使用微影製程進行圖案化。使用自對準製程沿經圖案化之犧牲層形成間隔物。然後移除犧牲層，然後剩餘的間隔物可以用來圖案化鰭66。
出於例示目的，第3圖例示n型區域50N及p型區域50P中的鰭66具有實質上相等之寬度。在一些實施例中，n型區域50N中鰭66的寬度可以大於或小於p型區域50P中鰭66的寬度。進一步地，例示鰭66及奈米結構55之每一者具有各處均一致的寬度，而在其他實施例中，鰭66及/或奈米結構55可以具有錐形側壁，使得鰭66及/或奈米結構55之每一者之寬度朝向基板50之方向連續增加。在此種實施例中，奈米結構55之每一者可以具有不同的寬度且可以係梯形的。
在第4圖中，淺溝槽隔離(shallow trench isolation；STI)區域68由相鄰的鰭66形成。可以藉由在基板50、鰭66及奈米結構55上方且在相鄰的鰭66之間沉積絕緣材料來形成STI區域68。絕緣材料可以係諸如氧化矽之氧化物、氮化物等或者其組合，且可以藉由高密度電漿CVD(high-density plasma CVD；HDP-CVD)、流動CVD(flowable CVD；FCVD)等或者其組合形成。可以使用藉由任何可接受的製程形成的其他絕緣材料。在例示的實施例中，絕緣材料係藉由FCVD製程形成的氧化矽。一旦形成了絕緣材料，即可執行退火製程。在一實施例中，形成絕緣材料，使得過多的絕緣材料覆蓋奈米結構55。儘管例示為單層絕緣材料，在一些實 施例中，可以使用多層絕緣材料。例如，在一些實施例中，可以首先沿基板50、鰭66及奈米結構55表面形成襯墊(未單獨例示)。其後，可以在襯墊上方形成諸如上方所討論之填充材料。
然後對絕緣材料應用移除製程來移除奈米結構55上方過多的絕緣材料。在一些實施例中，可以利用諸如化學機械研磨(chemical mechanical polish；CMP)、回蝕製程等平坦化製程或其組合。平坦化製程暴露奈米結構55，使得在完成平坦化製程之後使奈米結構55的頂表面與絕緣材料齊平。
然後，使絕緣材料凹入來形成STI區域68。絕緣材料凹入，使得n型區域50N及p型區域50P中鰭66之上部從鄰近的STI區域68之間突出。進一步地，STI區域68的頂表面可以如圖所示具有平坦表面、凸起表面或凹陷(諸如碟形)表面或者其組合。可以藉由適當的蝕刻形成平坦、凸起及/或凹陷STI區域68的頂表面。可以使用可接受的諸如對絕緣材料具有選擇性的蝕刻製程(例如，與鰭66及奈米結構55的材料相比，蝕刻絕緣材料的速率更高)使STI區域68凹入。例如，可以使用利用例如稀鹽酸(dilute hydrofluoric；dHF)的氧化物移除。
上文結合第2圖至第4圖描述的製程僅為如何可以形成鰭66及奈米結構55的一個例子。在一些實施例中，鰭66及/或奈米結構55可以使用遮罩及磊晶生長製程來形成。例如，可以在基板50頂表面上方形成介電層，並且 溝槽可以蝕刻穿過介電層來暴露底下的基板50。可以在溝槽中磊晶生長磊晶結構，且介電層可以凹入使得磊晶結構從介電層突出來形成鰭66及/或奈米結構55。磊晶結構可以包含上文討論的交替的諸如第一半導體材料及第二半導體材料之半導體材料。在磊晶生長磊晶結構的一些實施例中，磊晶生長的材料可以在生長過程中進行原位摻雜，從而可以避免之前及/或後續的佈植，儘管可以一起使用原位及佈植摻雜。
另外，僅出於例示目的，如本揭露之一些實施例例示並討論的第一半導體層51(及得到的第一奈米結構52)及第二半導體層53(及得到的第二奈米結構54)在p型區域50P及n型區域50N中包含相同材料。照此，在一些實施例中，第一半導體層51及第二半導體層53之一者或兩者在p型區域50P及n型區域50N中可以係不同的材料或以不同的順序形成。
進一步地，在第4圖中，可以在鰭66、奈米結構55及/或STI區域68中形成適當的阱(未單獨例示)。在具有不同阱類型的實施例中，可以使用光阻劑或其他遮罩(未單獨例示)來達成用於n型區域50N及p型區域50P的不同的佈植步驟。例如，可以在n型區域50N及p型區域50P中的鰭66及STI區域68上方形成光阻劑。對光阻劑進行圖案化來暴露p型區域50P。可以藉由使用旋塗技術來形成光阻劑，並且可以使用可接受的微影技術來圖案化光阻劑。光阻劑經過圖案化後，在p型區域50P中執 行n型雜質佈植，且光阻劑可以作為遮罩來實質上防止n型雜質被佈植到n型區域50N中。n型雜質可以係在區域中佈植的濃度在大約1013原子/cm3至大約1014原子/cm3範圍內的磷、砷、銻等。在佈植之後，藉由諸如可接受的灰化製程來移除光阻劑。
在p型區域50P之佈植之後或之前，在p型區域50P及n型區域50N中的鰭66、奈米結構55及STI區域68上方形成光阻劑或其他遮罩(未單獨例示)。對光阻劑進行圖案化來暴露n型區域50N。可以藉由使用旋塗技術來形成光阻劑，並且可以使用可接受的微影技術來圖案化光阻劑。光阻劑經過圖案化後，可以在n型區域50N中執行p型雜質佈植，且光阻劑可以作為遮罩來實質上防止p型雜質被佈植到p型區域50P中。p型雜質可以係在區域中佈植的濃度在大約1013原子/cm3至大約1014原子/cm3範圍內的硼、氟化硼及銦等。在佈植之後，可以藉由諸如可接受的灰化製程來移除光阻劑。
在n型區域50N及p型區域50P中佈植之後，執行退火來修復佈植損傷並活化佈植的p型及/或n型雜質。在一些實施例中，磊晶鰭的生長的材料可以在生長過程中進行原位摻雜，從而可以避免佈植，儘管可以一起使用原位及佈植摻雜。
在第5圖中，虛擬介電層70形成於鰭66及/或奈米結構55上。虛擬介電層70可以係，例如，氧化矽、氮化矽、其組合等，且可以根據可接受的技術進行沉積或熱 生長。虛擬閘極層72形成於虛擬介電層70上方，且遮罩層74形成於虛擬閘極層72上方。虛擬閘極層72可以沉積於虛擬介電層70上方且然後藉由諸如CMP進行平坦化。遮罩層74可以沉積於虛擬閘極層72上方。虛擬閘極層72可以係導電或不導電材料且可以選自包括非晶矽、多晶矽(多矽)、多晶矽鍺(多SiGe)、金屬氮化物、金屬矽化物、金屬氧化物及金屬之群組。虛擬閘極層72可以藉由物理氣相沉積(physical vapor deposition；PVD)、CVD、濺鍍沉積或其他用於沉積所選材料之技術進行沉積。虛擬閘極層72可以由其他針對隔離區域蝕刻具有高蝕刻選擇性之材料製成。遮罩層74可以包括，例如，氮化矽、氧氮化矽等。在此例子中，橫跨n型區域50N及p型區域50P形成單個虛擬閘極層72及單個遮罩層74。應理解，僅出於例示目的，所示虛擬介電層70僅覆蓋鰭66及奈米結構55。在一些實施例中，可以沉積虛擬介電層70，使得虛擬介電層70覆蓋STI區域68，使得虛擬介電層70在虛擬閘極層72與STI區域68之間延伸。
第6A圖至第21C圖例示實施例元件製造中之多種附加步驟。第6A圖至第21C圖例示n型區域50N或p型區域50P中之特徵。在第6A圖至第6C圖中，遮罩層74(參見第5圖)可以使用可接受的微影及蝕刻技術進行圖案化來形成遮罩78。遮罩78的圖案然後可以被轉移至虛擬閘極層72及虛擬介電層70來分別形成虛擬閘極76及虛擬閘極介電質71。虛擬閘極76覆蓋鰭66的各別的通 道區域。遮罩78的圖案可以用來將每個虛擬閘極76與相鄰的虛擬閘極76在物理上分隔開。虛擬閘極76也可以具有實質上與各別鰭66的長度方向垂直的長度方向。
在第7A圖至第7C圖中，第一間隔物層80及第二間隔物層82形成於第6A圖至第6C圖中所示的結構上方。第一間隔物層80及第二間隔物層82後續將被圖案化來充當用於形成自對準源極/汲極區域的間隔物。在第7A圖至第7C圖中，第一間隔物層80形成於STI區域68的頂表面上；鰭66、奈米結構55及遮罩78的頂表面及側壁上；及虛擬閘極76及虛擬閘極介電層71的側壁上。第二間隔物層82沉積於第一間隔物層80上方。第一間隔物層80可以使用諸如熱氧化之技術由氧化矽、氮化矽、氧氮化矽等形成或藉由CVD、ALD等進行沉積。第二間隔物層82可以由蝕刻速度與第一間隔物層80的材料不同的材料形成，諸如氧化矽、氮化矽、氧氮化矽等，並且可以藉由CVD、ALD等進行沉積。
在形成第一間隔物層80之後且在形成第二間隔物層82之前，可以執行用於輕摻雜源極/汲極(lightly doped drain；LDD)區域(未單獨例示)之佈植。在具有不同元件類型的實施例中，與上文第4圖中討論的佈植類似，諸如光阻劑的遮罩可以形成於n型區域50N上方，同時暴露p型區域50P，並且可以將合適類型(例如，p型)的雜質佈植於p型區域50P中所暴露的鰭66及奈米結構55。然後可以移除遮罩。後續地，諸如光阻劑的遮罩可以 形成於p型區域50P上方，同時暴露n型區域50N，並且可以將合適類型(例如，n型)的雜質佈植於n型區域50N中所暴露的鰭66及奈米結構55。然後可以移除遮罩。n型雜質可以係前文討論的n型雜質的任一者，且p型雜質可以係前文討論的p型雜質的任一者。輕摻雜的源極/汲極區域可以具有的雜質濃度在大約1x1015原子/cm3至大約1x1019原子/cm3範圍內。退火可以用來修復佈植損傷且活化佈植的雜質。
在第8A圖至第8C圖中，蝕刻第一間隔物層80及第二間隔物層82來形成第一間隔物81及第二間隔物83。下文將更詳細地進行討論的是，第一間隔物81及第二間隔物83作用於自對準的後續形成的源極/汲極區域，並且在後續處理過程中保護鰭66及/或奈米結構55的側壁。可以使用諸如各向同性蝕刻製程(例如，濕蝕刻製程)、各向異性蝕刻製程(例如，乾式蝕刻製程)等合適的蝕刻製程來蝕刻第一間隔物層80及第二間隔物層82。在一些實施例中，與第一間隔物層80的材料相比，第二間隔物層82的材料具有不同的蝕刻速度，使得第一間隔物層80可以在圖案化第二間隔物層82時作為蝕刻終止層並且第二間隔物層82可以在圖案化第一間隔物層80時作為遮罩。例如，可以使用各向異性蝕刻製程來蝕刻第二間隔物層82，其中第一間隔物層80作為蝕刻終止層，其中第二間隔物層82的剩餘的部分形成第8B圖中所示的第二間隔物83。其後，在蝕刻第一間隔物層80所暴露的部分時，第二間隔物 83作為遮罩，從而形成第8B圖及第8C圖中所示的第一間隔物81。
如第8B圖中所示，第一間隔物81及第二間隔物83設置於鰭66及/或奈米結構55的側壁上。如第8C圖中所示，在一些實施例中，第二間隔物層82可以從相鄰遮罩78、虛擬閘極76及虛擬閘極介電層71之第一間隔物層80上方移除，且第一間隔物81設置於遮罩78、虛擬閘極76及虛擬閘極介電層71側壁上。在其他實施例中，第二間隔物層82的一部分可以保留在相鄰遮罩78、虛擬閘極76及虛擬閘極介電質71之第一間隔物層80上方。
應理解上述揭露大體描述形成間隔物及LDD區域之製程。可以使用其他製程及次序。例如，可以利用更少或附加間隔物，可以利用不同的步驟次序(例如，可以在沉積第二間隔物層82之前圖案化第一間隔物81)，可以形成並移除附加間隔物，等等。此外，可以使用不同結構及步驟形成n型及p型元件。
在第9A圖至第9C圖中，根據一些實施例，在鰭66、奈米結構55及基板50中形成第一凹部86及第二凹部87。磊晶源極/汲極區域後續將在第一凹部86及第二凹部87中形成，且磊晶材料及磊晶源極/汲極區域後續將在第二凹部87中形成。第一凹部86及第二凹部87可以延伸穿過第一奈米結構52及第二奈米結構54並進入基板50底下的鰭66。如第9B圖中所示，STI區域68的頂表面可以高於第一凹部86的底表面。在各個實施例中，可以 蝕刻鰭66使得第一凹部86的底表面設置成於STI區域68的頂表面處於相同水平處等等。第二凹部87的底表面可以設置在第一凹部86的底表面及STI區域68的頂表面下方。
可以藉由使用諸如RIE、NBE等各向異性蝕刻製程蝕刻鰭66、奈米結構55及基板50來形成第一凹部86及第二凹部87。在用於形成第一凹部86及第二凹部87之蝕刻製程期間第一間隔物81、第二間隔物83及遮罩78遮蔽鰭66、奈米結構55及基板50的一部分。可以使用單個蝕刻製程或多個蝕刻製程來蝕刻奈米結構55及/或鰭66之每一層。可以使用定時蝕刻製程以在第一凹部86及第二凹部87達到所要深度之後停止蝕刻。可以藉由用於蝕刻第一凹部86的相同製程及在蝕刻第一凹部86之前或之後藉由附加蝕刻製程來蝕刻第二凹部87。在一些實施例中，可以在對第二凹部87執行附加蝕刻製程的同時，遮蔽對應於第一凹部86的區域。
在第10A圖至第10C圖中，蝕刻由第一凹部86及第二凹部87暴露的由第一半導體材料(例如，第一奈米結構52)形成的多層堆疊64各層的側壁的一部分，以形成側壁凹部88。儘管例示與側壁凹部88相鄰的第一奈米結構52的側壁在第10C圖是直線形的，側壁也可以凹陷或凸起。可以使用諸如濕蝕刻等各向同性蝕刻製程來蝕刻側壁。在第一奈米結構52包括，例如，SiGe且第二奈米結構54包括，例如，Si或SiC之實施例中，可以使用利用 四甲基氫氧化銨(tetramethylammonium hydroxide；TMAH)、氫氧化銨(NH4OH)等之乾式蝕刻製程來蝕刻第一奈米結構52的每個側壁。
在第11A圖至第11D圖中，第一內間隔物90形成於側壁凹部88中。可藉由在第10A圖至第10C圖中所示的結構上方沉積內間隔物層(未單獨例示)來形成第一內間隔物90。第一內間隔物90充當後續形成的源極/汲極區域與閘極結構之間的隔離特徵。下文將更詳細地進行討論的是，源極/汲極區域及磊晶材料將在第一凹部86及第二凹部87中形成，而第一奈米結構52將用對應的閘極結構替代。
可藉由保形沉積製程(諸如CVD、ALD等)來沉積內間隔物層。內間隔物層可包含諸如氮化矽或氮氧化矽的材料，但是可利用任何合適的材料諸如k值小於約3.5的低介電常數(低k)材料。然後可各向異性地蝕刻內間隔物層以形成第一內間隔物90。儘管第一內間隔物90的外側壁被例示為與第二奈米結構54的側壁相平，但是第一內間隔物90的外側壁可以延伸超過第二奈米結構54的側壁或從該側壁凹入。
此外，儘管第一內間隔物90的外側壁在第11C圖中被例示為直線形的，但是第一內間隔物90的外側壁也可以凹陷或凸起。作為實例，第11D圖例示第一奈米結構52的側壁凹陷的實施例，第一內間隔物90的外側壁凹陷，且第一內間隔物90從第二奈米結構54的側壁凹入。可藉 由各向異性蝕刻製程(諸如RIE、NBE等)來蝕刻內部間隔物層。第一內間隔物90可用於藉由後續蝕刻製程(諸如用於形成閘極結構的蝕刻製程)來防止對後續形成之源極/汲極區域(諸如下文結合第12A圖至第12E圖所討論的磊晶源極/汲極區域92)的損傷。
在第12A圖至第12D圖中，第一磊晶材料91形成於第二凹部87中，第二磊晶材料89形成於第一凹部86中且形成於第二凹部87中之第一磊晶材料91上方，且磊晶源極/汲極區域92形成於第一凹部86及第二凹部87中第二磊晶材料89上方。在一些實施例中，第一磊晶材料91可以是犧牲材料，該犧牲材料後續被移除以形成背側通孔(諸如下文結合第27A圖至第27C圖所討論的背側通孔170)。如第12B圖至第12C圖中所示，第一磊晶材料91的頂表面可以與第一凹部86的底表面齊平。然而，在一些實施例中，第一磊晶材料91的頂表面可以設置成低於或高於第一凹部86的底表面。可以使用諸如化學氣相沉積(chemical vapor deposition；CVD)、原子層沉積(atomic layer deposition；ALD)、氣相磊晶(vapor phase epitaxy；VPE)、分子束磊晶(molecular beam epitaxy；MBE)等製程來在第二凹部87中磊晶生長第一磊晶材料91。第一磊晶材料91可以包括任何可接受的材料，諸如矽鍺等。第一磊晶材料91可以由對磊晶源極/汲極區域92、基板50及介電層(諸如STI區68及下文討論的介電層162)的材料具有高蝕刻選擇性的材料形成。照此， 第一磊晶材料91可以在不顯著移除磊晶源極/汲極區域92及介電層的情況下移除且用背側通孔替代。
然後第二磊晶材料89形成於第一凹部86及第二凹部87中第一磊晶材料91上方。在一些實施例中，第二磊晶材料89的第一磊晶材料91上的部分可以係犧牲材料，該犧牲材料後續被移除以形成背側通孔(諸如下文結合第30A圖至第30C圖所討論的背側通孔170)。第二磊晶材料89(例如，形成於第一凹部86中)的其他部分可以用作遮罩，該遮罩在後續蝕刻步驟期間保護第二磊晶材料89，以移除基板50及第一磊晶材料91的一部分。如第12B圖至第12C圖中所示，第二磊晶材料89的頂表面可以與STI區域68的頂表面齊平。然而，在一些實施例中，第二磊晶材料89的頂表面可以設置成低於或高於STI區域68的頂表面。可以使用諸如化學氣相沉積(chemical vapor deposition；CVD)、原子層沉積(atomic layer deposition；ALD)、氣相磊晶(vapor phase epitaxy；VPE)、分子束磊晶(molecular beam epitaxy；MBE)等製程來在第一凹部86中及在第二凹部87中磊晶生長第二磊晶材料89。第二磊晶材料89可以包括任何可接受的材料，諸如矽鍺等。在一些實施例中，第二磊晶材料89可以係與第一磊晶材料91類似的材料(例如，矽鍺)；然而，第二磊晶材料89中的鍺濃度可以不同於第一磊晶材料91的鍺濃度。因此，在不顯著蝕刻第二磊晶材料89的情況下，可以選擇性地蝕刻第一磊晶材料91。第二磊晶材料89可 以由對磊晶源極/汲極區域92、基板50及介電層(諸如STI區68以及下文討論的介電層162)的材料具有高蝕刻選擇性的材料形成。照此，第二磊晶材料89可以在不顯著移除磊晶源極/汲極區域92及介電層的情況下移除且用背側通孔替代。
然後，在第一凹部86中且在第二凹部87中之第二磊晶材料89上方形成磊晶源極/汲極區域92。在一些實施例中，磊晶源極/汲極區域92可以在第二奈米結構54上施加應力，從而改良性能。如第12C圖中所示，磊晶源極/汲極區域92形成於第一凹部86及第二凹部87中，使得每個虛擬閘極76設置於各別鄰近的成對磊晶源極/汲極區域92之間。在一些實施例中，第一間隔物81用來將磊晶源極/汲極區域92與虛擬閘極76分離，且內間隔物90用來將磊晶源極/汲極區域92與奈米結構55分離適當的橫向距離，使得磊晶源極/汲極區域92不會與所得奈米FET之後續形成的閘極發生短路。
可以藉由遮蔽例如PMOS區域之p型區域50P來形成例如NMOS區域之n型區域50N中的磊晶源極/汲極區域92。然後，磊晶源極/汲極區域92在n型區域50N中的第一凹部86及第二凹部87中磊晶生長。磊晶源極/汲極區域92可以包括任何可接受的適於n型奈米FET的材料。例如，若第二奈米結構54係矽，則磊晶源極/汲極區域92可以包括在第二奈米結構54上施加拉伸應變之材料，諸如矽、碳化矽、摻雜磷的碳化矽、磷化矽等。磊晶 源極/汲極區域92可以具有奈米結構55之各別上表面隆起之表面且可以具有小面。
可以藉由遮蔽例如NMOS區域之n型區域50N來形成例如PMOS區域之p型區域50P中的磊晶源極/汲極區域92。然後，磊晶源極/汲極區域92在p型區域50P中的第一凹部86及第二凹部87中磊晶生長。磊晶源極/汲極區域92可以包括任何可接受的適於p型奈米FET的材料。例如，若第一奈米結構52係矽鍺，則磊晶源極/汲極區域92可以包含在第一奈米結構52上施加壓縮應變之材料，諸如矽鍺、摻雜硼的矽鍺、鍺、錫鍺等。磊晶源極/汲極區域92也可以具有從多層堆疊56各別表面隆起的表面且可以具有小面。
與前文討論的用於形成輕摻雜的源極/汲極區域而接著進行退火的製程類似，可以在磊晶源極/汲極區域92、第一奈米結構52、第二奈米結構54及/或基板50佈植摻雜劑來形成源極/汲極區域。源極/汲極區域可以具有大約1x1019原子/cm3與大約1x1021原子/cm3之間的雜質濃度。源極/汲極區域的n型及/或p型雜質可以係前文討論的任何雜質。在一些實施例中，磊晶源極/汲極區域92可以在生長過程中進行原位摻雜。
作為用來在n型區域50N及p型區域50P中形成磊晶源極/汲極區域92的磊晶製程的結果，磊晶源極/汲極區域92的上表面具有橫向向外膨脹出奈米結構55側壁之小面。在一些實施例中，如第12B圖所示完成磊晶製 程之後相鄰的磊晶源極/汲極區域92保持分離。在第12B圖所示實施例中，第一間隔物81可以形成於STI區域68的頂表面以阻擋磊晶生長。在其他一些實施例中，第一間隔物81可以覆蓋奈米結構55側壁的一部分以進一步阻擋磊晶生長。在其他一些實施例中，可以調整用於形成第一間隔物81之間隔物蝕刻來移除間隔物材料以允許磊晶生長的區域延伸到STI區域68的表面。在其他實施例中，磊晶源極/汲極區域92的擴展可以致使鄰近磊晶源極/汲極區域92合併在一起，如第12D圖的實施例所示。
磊晶源極/汲極區域92可以包含一或多個半導體材料層。例如，磊晶源極/汲極區域92可以包含第一半導體材料層92A，第二半導體材料層92B及第三半導體材料層92C。可以為磊晶源極/汲極區域92使用任意數目之半導體材料層。第一半導體材料層92A、第二半導體材料層92B及第三半導體材料層92C之每一者可以由不同的半導體材料形成且可以摻雜至不同的摻雜劑濃度。在一些實施例中，第一半導體材料層92A的摻雜劑濃度可以小於第二半導體材料層92B且大於第三半導體材料層92C。在磊晶源極/汲極區域92包含三個半導體材料層的實施例中，可以沉積第一半導體材料層92A，第二半導體材料層92B可以沉積在第一半導體材料層92A上方，且第三半導體材料層92C可以沉積在第二半導體材料層92B上方。
在第13A圖至第13C圖中，第一層間介電質(interlayer dielectric；ILD)96設置於第12A圖至 第12D圖中所示的結構上方。第一ILD 96可以由介電材料形成，且可以藉由諸如CVD、電漿輔助CVD(plasma-enhanced CVD；PECVD)或FCVD之任何合適的方法進行沉積。介電材料可以包括磷矽玻璃(phospho-silicate glass；PSG)、硼矽玻璃(boro-silicate glass；BSG)、硼磷矽玻璃(boron-doped phospho-silicate glass；BPSG)、無摻雜矽玻璃(undoped silicate glass；USG)等。可以使用藉由任何可接受的製程形成的其他絕緣材料。在一些實施例中，接觸蝕刻終止層(contact etch stop layer；CESL)94設置於第一ILD 96與磊晶源極/汲極區域92、遮罩78及第一間隔物81之間。CESL 94可以包含諸如氮化矽、氧化矽、氧氮化矽等之介電材料，具有的蝕刻速度不同於上面的第一ILD 96的材料。
在第14A圖至第14C圖中，可以執行諸如CMP之平坦化製程使第一ILD 96的頂表面與虛擬閘極76或遮罩78的頂表面齊平。也可以用平坦化製程移除虛擬閘極76上之遮罩78及沿遮罩78側壁之第一間隔物81的一部分。在平坦化製程之後，虛擬閘極76、第一間隔物81及第一ILD 96的頂表面在製程偏差內互相齊平。對應地，虛擬閘極76的頂表面通過第一ILD 96暴露。在一些實施例中，可以保留遮罩78，此情形下，平坦化製程使第一ILD 96的頂表面與遮罩78及第一間隔物81的頂表面齊平。
在第15A圖至第15C圖中，虛擬閘極76及遮罩78(若存在)在一或多個蝕刻步驟得以移除，使得形成第三凹部98。也移除第三凹部98中虛擬閘極介電層71(見第14A圖至第14C圖)的一部分。在一些實施例中，藉由各向異性乾式蝕刻製程移除虛擬閘極76及虛擬閘極介電層71(見第14A圖至第14C圖)。例如，蝕刻製程可以包括使用與第一ILD 96或第一間隔物81相比以更高速率選擇性地蝕刻虛擬閘極76之(諸等)反應氣體的乾式蝕刻製程。第三凹部98之每一者暴露且/或覆蓋奈米結構55的一部分，其在後續完成之奈米FET中充當通道區域。作為通道區域之奈米結構55的一部分設置於鄰近的成對磊晶源極/汲極區域92之間。在移除期間，虛擬閘極介電層71(見第14A圖至第14C圖)可以在蝕刻虛擬閘極76時用作蝕刻終止層。然後可以在移除虛擬閘極76之後移除虛擬閘極介電層71(見第14A圖至第14C圖)。
在第16A圖至第16C圖中，移除第一奈米結構52從而使延伸第三凹部98延伸。可以藉由執行諸如濕蝕刻等使用對第一奈米結構52之材料具有選擇性的蝕刻劑的各向同性蝕刻製程來移除第一奈米結構52，而與第一奈米結構52相比，第二奈米結構54、基板50及STI區域68相對保持未受蝕刻的狀態。在第一奈米結構52包括，例如，SiGe且第二奈米結構54A至54C包括，例如，Si或SiC之實施例中，可以使用四甲基氫氧化銨(tetramethylammonium hydroxide；TMAH)、氫氧 化銨(NH4OH)等來移除第一奈米結構52。
在第17A圖至第17C圖中，形成閘極介電層100及閘極電極102作為替代閘極。閘極介電層100保形地沉積於第三凹部98中。閘極介電層100可以形成於基板50的頂表面及側壁上和第二奈米結構54的頂表面、側壁及底表面上。閘極介電層100也可以沉積於第一ILD 96、CESL 94、第一間隔物81及STI區域68的頂表面上和第一間隔物81及第一內間隔物90上。
根據一些實施例，閘極介電層100包含諸如氧化物、金屬氧化物等或其組合之一或多個電介質層。例如，在一些實施例中，閘極介電質可以包含氧化矽層及氧化矽層上方之金屬氧化物層。在一些實施例中，閘極介電層100包括高k介電材料，並且，在此等實施例中，閘極介電層100的k值可以大於大約7.0且可以包括金屬氧化物或鉿、鋁、鋯、鑭、錳、鋇、鈦、鉛之矽酸鹽及其組合。閘極介電層100的結構在n型區域50N及p型區域50P中可以相同或不同。閘極介電層100的形成方法可以包括分子束沉積(molecular-beam deposition；MBD)、ALD、PECVD等。
閘極電極102分別沉積於閘極介電層100上方，且填充第三凹部98的剩餘部分。閘極電極102可以包括諸如氮化鈦、氧化鈦、氮化鉭、碳化鉭、鈷、釕、鋁、鎢之含有金屬的材料及其組合，或其多層。例如，儘管第17A圖及第17C圖中所示為單層閘極電極102，閘極電極102 可以包含任意數目之襯墊層、任意數目之功函數調諧層及填充材料。組成閘極電極102之任何層組合可以沉積於n型區域50N中相鄰第二奈米結構54之間及第二奈米結構54A與基板50之間，且可以沉積於p型區域50P中相鄰第一奈米結構52之間。
可以同時在n型區域50N及p型區域50P中形成閘極介電層100，使得每個區域中之閘極介電層100由相同材料形成，且閘極電極102可以同時形成，使得每個區域中之閘極電極102由相同材料形成。在一些實施例中，每個區域中之閘極介電層100可以藉由不同製程形成，使得閘極介電層100可以係不同材料且/或具有不同數目的層，且/或每個區域中之閘極電極102可以藉由不同製程形成，使得閘極電極102可以係不同材料且/或具有不同數目的層。可以使用多種遮罩步驟在使用不同製程時遮蔽並暴露適當之區域。
在填充第三凹部98之後，可以執行諸如CMP之平坦化製程來移除閘極介電層100及閘極電極102材料的過多部分，過多的部分在第一ILD 96的頂表面上方。閘極電極102材料及閘極介電層100的剩餘部分因此形成所得奈米FET的替代閘極結構。閘極電極102及閘極介電層100可以統稱為「閘極結構」。
在第18A圖至第18C圖中，閘極結構(包括閘極介電層100及對應的上面的閘極電極102)係凹入的，使得在閘極結構上方及第一間隔物81相對部分之間直接形 成凹部。包含諸如SiO、HfSi、SiOC、AlO、ZrSi、AlON、ZrO、HfO、TiO、ZrAlO、ZnO、TaO、LaO、YO、TaCN、SiN、SiOCN、Si、SiOCN、ZrN、SiCN、其組合等之一或多層介電材料的閘極遮罩104填充在凹部中，接著進行平坦化製程以移除在第一ILD 96上方延伸的材料的過多部分。後續形成的閘極接觸件(諸如閘極接觸件114，如下文結合第20A圖至第20C圖所討論)穿透閘極遮罩104而與凹入的閘極電極102的頂表面接觸。在一些實施例中，(例如，在頂表面與底表面之間測量的)閘極遮罩104的厚度可以係50nm或更小，且(例如，在相對側壁之間測量的)閘極遮罩104的寬度可以在大約5nm至大約30nm的範圍內。在其他實施例中，閘極遮罩104可以具有不同尺寸。
如第18A圖至第18C圖進一步所例示，第二ILD 106沉積於第一ILD 96上方及閘極遮罩104上方。在一些實施例中，第二ILD 106係藉由FCVD形成的流動薄膜。在一些實施例中，第二ILD 106由諸如PSG、BSG、BPSG、USG等介電材料形成，且可以藉由諸如CVD、PECVD等任何合適的方法進行沉積。
在第19A圖至第19C圖中，蝕刻第二ILD 106、第一ILD 96、CESL 94及閘極遮罩104來形成暴露磊晶源極/汲極區域92及/或閘極結構表面之第四凹部108。第四凹部108可以藉由進行使用諸如RIE、NBE等各向異性蝕刻製程之蝕刻形成。在一些實施例中，第四凹部108 可以使用第一蝕刻製程蝕刻穿過第二ILD 106及第一ILD 96；可以使用第二蝕刻製程蝕刻穿過閘極遮罩104；且然後可以使用第三蝕刻製程蝕刻穿過CESL 94。可以在第二ILD 106上方形成並圖案化諸如光阻劑之遮罩以在第一蝕刻製程及第二蝕刻製程中遮蔽第二ILD 106之一部分。在一些實施例中，蝕刻製程可以為過蝕刻，因此，第四凹部108延伸進磊晶源極/汲極區域92及/或閘極結構，且第四凹部108的底部可以與磊晶源極/汲極區域92及/或閘極結構齊平(例如，處於相同水平高度或與基板50距離相等)或低於(例如，離基板50更近)磊晶源極/汲極區域92及/或閘極結構。儘管第19C圖例示第四凹部108為在相同橫截面暴露磊晶源極/汲極區域92及閘極結構，在各個實施例中，磊晶源極/汲極區域92及閘極結構可以暴露於不同的橫截面，從而減小後續形成的接觸件的短路風險。
在形成第四凹部108之後，在磊晶源極/汲極區域92上方形成第一矽化物區域110。在一些實施例中，第一矽化物區域110藉由以下方式形成：首先在磊晶源極/汲極區域92的暴露部分的上方沉積能夠與底下的磊晶源極/汲極區域92的半導體材料(例如，矽、矽鍺、鍺)發生反應的金屬(未單獨例示)來形成矽化物或鍺化物區域，金屬包括，諸如鎳、鈷、鈦、鉭、鉑、鎢、其他貴金屬、其他耐火金屬、稀土金屬或其合金，然後執行熱退火製程來形成第一矽化物區域110。然後藉由例如蝕刻製程移除所沉積金屬 的未反應部分。儘管稱為第一矽化物區域110，第一矽化物區域110也可以係鍺化物區域或矽鍺化物區域(例如，包含矽化物及鍺化物之區域)。在一實施例中，第一矽化物區域110在n型區域50N中包含TiSi、CrSi、TaSi、MoSi、ZrSi、HfSi、ScSi、YSi、HoSi、TbSi、GdSi、LuSi、DySi、ErSi、YbSi等，且第一矽化物區域110在p型區域50P中包含NiSi、CoSi、MnSi、WSi、FeSi、RhSi、PdSi、RuSi、PtSi、IrSi、OsSi等。在一些實施例中，第一矽化物區域110具有大約1nm至大約10nm範圍內的厚度。
在第20A圖至第20C圖中，源極/汲極接觸件112及閘極接觸件114(也稱為接觸件插座)形成於第四凹部108中。源極/汲極接觸件112及閘極接觸件114之每一者可以包含諸如阻障層、擴散層及填充材料層之一或多個層。例如，在一些實施例中，源極/汲極接觸件112及閘極接觸件114之每一者包括阻障層及導電材料，且每一者與底下的導電特徵(例如，閘極電極102及/或第一矽化物區域110)電性耦合。閘極接觸件114與閘極電極102電性耦合，且源極/汲極接觸件112與第一矽化物區域110電性耦合。阻障層可以包括鈦、氮化鈦、鉭、鉭氮化物等。導電材料可以係銅、銅合金、銀、金、鎢、鈷、釕、鋁、鎳、鈦、氮化鈦、鉭、氮化鉭、鉬、鎳等。可以執行諸如CMP之平坦化製程來從第二ILD 106的表面移除過多的材料。磊晶源極/汲極區域92、第二奈米結構54及閘極結 構(包括閘極介電層100及閘極電極102)可以統稱為電晶體結構。電晶體結構可以形成於元件層115中，其中第一內連接結構(諸如前側內連接結構120，如下文結合第21A圖至第21C圖所討論)可以形成於其前側上方，且第二內連接結構(諸如背側內連接結構136，如下文結合第28A圖至第28C圖所討論)可以形成於其背側上方。儘管元件層115被描述為具有奈米FET，但是其他實施例可以包括具有不同類型之電晶體(例如，平面FET、鰭式FET、薄膜電晶體(thin film transistor；TFT)等)的元件層115。
儘管第20A圖至第20C圖例示延伸到磊晶源極/汲極區域92之每一者的源極/汲極接觸件112，但是可以從磊晶源極/汲極區域92中之某些磊晶源極/汲極區域(被標記為源極/汲極區域92’)中省略源極/汲極接觸件112。源極/汲極區域92’可以對應於直接形成於第一磊晶區域91上方的源極/汲極區域。例如，如下文更詳細地解釋，可以後續穿過磊晶源極/汲極區域92中之一或多個的背側附接導電特徵(例如，背側通孔或電源導線)。對於此等特定磊晶源極/汲極區域92，源極/汲極接觸件112可以省略或者可以用未電性連接到任何上面的導電接線(諸如第一導電特徵122，如下文結合第22A圖至第22C圖所討論)的虛擬接觸件替代。
第20D圖例示根據一些其他實施例的沿元件的第1圖的橫截面C-C’的剖面圖。第20D圖的實施例可以類 似於上文結合第20A圖至第20C圖所描述的實施例，其中相似的附圖標號指示使用相似製程形成的相似元件。然而，在第20D圖中，源極/汲極接觸件112可以具有複合結構且每一者可以包括第一ILD 96中之第一接觸件112A及第二ILD 106中之第二接觸件112B。在各種實施例中，第一接觸件112A可以在沉積第二ILD 106之前形成於第一ILD 96中，且可以將第一接觸件112A從第一ILD 96的頂表面凹入。在第一接觸件112A凹入之後，可以沉積絕緣遮罩117以覆蓋第一接觸件112A。第一接觸件112A可以包含W、Ru、Co、Cu、Ti、TiN、Ta、TaN、Mo、Ni、其組合等，且可以具有(例如，在相對側壁之間測量的)在大約1nm至大約50nm範圍內的厚度。絕緣遮罩117可以包含SiO、HfSi、SiOC、AlO、ZrSi、AlON、ZrO、HfO、TiO、ZrAlO、ZnO、TaO、LaO、YO、TaCN、SiN、SiOCN、Si、SiOCN、ZrN、SiCN、其組合等。在一些實施例中，絕緣遮罩117的材料可以與閘極遮罩104的材料不同，使得可以使絕緣遮罩117及閘極遮罩104相對於彼此選擇性地蝕刻。以此方式，第二接觸件112B及閘極接觸件114可以彼此獨立地形成。
後續地，第二ILD 106沉積在如上所述之絕緣遮罩117及第一接觸件112A上方。在第二ILD 106沉積之後，可以形成第二接觸件112B以延伸穿過第二ILD 106，延伸穿過絕緣遮罩117且電性連接到第一接觸件 112A。第二接觸件112B可以進一步部分地延伸並嵌入在第一接觸件112A中。第二接觸件112B可以包含W、Ru、Co、Cu、Ti、TiN、Ta、TaN、Mo、Ni、其組合等，且可以具有(例如，在相對側壁之間測量的)在大約1nm至大約50nm範圍內的厚度。第二接觸件112B的厚度可以與第一接觸件112A的厚度相同或不同，且第二接觸件112B的材料可以與第一接觸件112A的材料相同或不同。因此，可以形成包含第一接觸件112A及第二接觸件112B的複合源極/汲極接觸件112。為了易於例示，以下製程步驟結合第20A圖至第20C圖的實施例進行描述，但是應當理解，它們同樣適用於第20D圖的實施例。在其他實施例中，源極/汲極接觸件112的其他組態也係可能的。
第21A圖至第29C圖例示在元件層115上形成前側內連接結構及背側內連接結構的中間步驟。前側內連接結構及背側內連接結構之每一者可以包含電性連接到形成於基板50上的奈米FET的導電特徵。第21A圖、第22A圖、第23A圖、第24A圖、第25A圖、第26A圖、第27A圖、第28A圖及第29A圖例示第1圖所示的參考橫截面A-A’。第21B圖、第22B圖、第23B圖、第24B圖、第25B圖、第26B圖、第27B圖、第28B圖及第29B圖例示第1圖所示的參考橫截面B-B’。第21C圖、第22C圖、第23C圖、第24C圖、第25C圖、第26C圖、第27C圖、第28C圖及第29C圖例示第1圖所示的參考橫截面C-C’。第21A圖至第29C圖中描述的處理步 驟可以應用於n型區域50N及p型區域50P中之一者或兩者。如上所述，背側導電特徵(例如，背側通孔)可以連接到磊晶源極/汲極區域92’中之一或多個。照此，源極/汲極接觸件112可以視情況從磊晶源極/汲極區域92’中省略。
在第21A圖至第21C圖中，前側內連接結構120形成於第二ILD 106上。前側內連接結構120可以被稱為前側內連接結構，因為它形成於元件層115的前側(例如，元件層115的具有閘極電極102的一側)上。
前側內連接結構120可以包含形成於一或多個堆疊的第一介電層124中的一或多層第一導電特徵122。堆疊的第一介電層124之每一者可以包含諸如低k介電材料、超低k(extra low-k；ELK)介電材料等之介電材料。可以使用諸如CVD、ALD、PVD、PECVD等之適當製程來沉積第一介電層124。
第一導電特徵122可以包含導電接線及使導電接線層內連接的導電通孔。導電通孔可以延伸穿過第一介電層124中的各別第一介電層以在導電接線層之間提供垂直連接。可以通過諸如鑲嵌製程、雙鑲嵌製程等之任何可接受製程來形成第一導電特徵122。
在一些實施例中，可以使用鑲嵌製程來形成第一導電特徵122，在鑲嵌製程中利用微影及蝕刻技術的組合來對各別第一介電層124進行圖案化以形成對應於第一導電特徵122的所要圖案的溝槽。可以沉積視情況選用之擴散 阻障層及/或視情況選用之黏合層且然後可以用導電材料填充溝槽。用於阻障層的合適材料包括鈦、氮化鈦、氧化鈦、鉭、氮化鉭、氧化鈦、其組合等，且用於導電材料的合適材料包括銅、銀、金、鎢、鋁、其組合等。在一實施例中，可以藉由沉積銅或銅合金的種晶層且藉由電鍍填充溝槽來形成第一導電特徵122。化學機械平坦化(chemical mechanical planarization；CMP)製程等可以用於從各別第一介電層124的表面移除過多導電材料且平坦化第一介電層124及第一導電特徵122的表面以用於後續處理。
第21A圖至第21C圖在前側內連接結構120中例示五個第一導電特徵122層及第一介電層124。然而，應當理解，前側內連接結構120可以包含設置在任意數目之第一介電層124中的任意數目之第一導電特徵122。前側內連接結構120可以電性連接到閘極接觸件114及源極/汲極接觸件112以形成功能電路。在一些實施例中，由前側內連接結構120形成的功能電路可以包含邏輯電路、記憶電路、影像感測電路等。
在第22A圖至第22C圖中，藉由第一接合層152A及第二接合層152B(統稱為接合層152)將載體基板150接合到前側內連接結構120的頂表面。載體基板150可以係玻璃載體基板、陶瓷載體基板、晶圓(例如，矽晶圓)等。載體基板150可以在後續處理步驟期間以及在完成的元件中提供結構支撐。
在各種實施例中，可以使用諸如介電對介電接合等之合適的技術將載體基板150接合到前側內連接結構120。介電對介電接合可以包含使第一接合層152A沉積在前側內連接結構120上。在一些實施例中，第一接合層152A包含藉由CVD、ALD、PVD等沉積的氧化矽(例如，高密度電漿(high density plasma；HDP)氧化物等)。第二接合層152B同樣可以係在使用例如CVD、ALD、PVD、熱氧化等進行接合之前形成於載體基板150表面上的氧化物層。其他合適的材料可以用於第一接合層152A及第二接合層152B。
介電對介電接合製程可以進一步包括對第一接合層152A及第二接合層152B中之一或多者施加表面處理。表面處理可以包括電漿處理。電漿處理可以在真空環境中執行。在電漿處理之後，表面處理可以進一步包括可以施加到接合層152中之一或多者的清洗製程(例如，用去離子水等沖洗)。然後，將載體基板150與前側內連接結構120對準，且將兩者彼此壓靠以啟動載體基板150到前側內連接結構120的預接合。可以在室溫下(例如，在大約21℃與大約25℃之間)執行預接合。在預接合之後，可以藉由例如將前側內連接結構120及載體基板150加熱到例如大約170℃至大約500℃的溫度來應用退火製程。
進一步在第22A圖至第22C圖中，在將載體基板150接合到前側內連接結構120之後，可以翻轉元件，使得元件層115的背側面向上。元件層115的背側可以係指 與元件層115的在其上形成主動元件的閘極電極102的前側相背對的一側。
然後可以將薄化製程應用於基板50的背側。薄化製程可以包含平坦化製程(例如，機械磨削、CMP等)、回蝕製程或者其組合等。在一些實施例中，薄化製程包括平坦化以移除大部分基板50，接著進行回蝕以進一步使基板50凹入的組合。薄化製程可以暴露第一磊晶材料91的與前側內連接結構120相背對的表面。例如，薄化製程可以回蝕在第一磊晶材料91的頂表面下方的基板50及STI區68。在一些實施例中，回蝕製程可以係使用O2、Cl2、HCI、HBr、其組合等來蝕刻基板50的電漿蝕刻製程。進一步地，回蝕製程可以包括在大約5sccm至大約100sccm範圍內的蝕刻劑流動速率；在大約1毫托至大約100毫托範圍內的腔室壓力及在大約300V至大約1000V範圍內的偏壓電壓。在其他實施例中，可以應用其他蝕刻條件。
進一步地，在薄化製程之後基板50的一部分保留在磊晶源極/汲極區域92(包括磊晶源極/汲極區域92』)、閘極結構(例如，閘極電極102及閘極介電層100)及第二磊晶材料89上方。例如，基板50的剩餘部分可以在第二磊晶材料89及閘極電極102上方延伸並覆蓋。在一些實施例中，基板50的剩餘部分的厚度T1可以在大約5nm至大約40nm的範圍內。已經觀察到，藉由在磊晶源極/汲極區域92上方留下足夠厚部分(例如，在上述厚度範圍 內)的基板50，可以在後續製程過程中完全地保護磊晶源極/汲極區域92以移除磊晶源極/汲極區域92’上方的第一磊晶材料91及第二磊晶材料89。
在第23A圖至第23C圖中，然後將一或多種絕緣材料(例如，介電層162)沉積在第22A圖至第22C圖所示的結構上。介電層162可以藉由諸如CVD、電漿輔助CVD(plasma-enhanced CVD；PECVD)或FCVD之任何合適的方法進行沉積。介電層162可以包括磷矽玻璃(phospho-silicate glass；PSG)、硼矽玻璃(boro-silicate glass；BSG)、硼磷矽玻璃(boron-doped phosp ho-silicate glass；BPSG)、無摻雜矽玻璃(undoped silicate glass；USG)等。可以使用藉由任何可接受的製程形成的其他絕緣材料。在一些實施例中，介電襯墊160設置於介電層162與STI區域68、半導體基板50及第一磊晶材料91之間。介電襯墊160可以包含諸如氮化矽、氧化矽、氧氮化矽等之介電材料且可以使用與介電層162類似的製程進行沉積。在一些實施例中，介電襯墊160可以係沿第一磊晶材料91的側壁延伸的保形層，且介電襯墊160可以防止或減少介電層162與半導體基板50、第二磊晶材料89及/或源極/汲極區域92之間的擴散。在第23A圖至第23C圖的實施例中，半導體基板50可以將介電襯墊160與第二磊晶材料89及源極/汲極區域92完全分離，使得介電襯墊160不與第二磊晶材料89或源極/汲極區域92接觸。
在第24A圖至第24C圖中，可以執行諸如CMP之平坦化製程以使介電層162的頂表面與第一磊晶材料91的頂表面齊平。在平坦化製程之後，介電層162、第一磊晶材料91及介電襯墊160的頂表面在製程偏差內互相齊平。對應地，第一磊晶材料91的頂表面通過氧化物層162暴露。
在第25A圖至第25C圖中，移除第一磊晶材料91及第二磊晶材料89的覆蓋磊晶源極/汲極區域92’的部分，使得形成凹部164。凹部164可以穿過介電層162、介電襯墊160、STI區域68及半導體基板50使磊晶源極/汲極區域92中選擇的磊晶源極/汲極區域(表示為磊晶源極/汲極區域92’)暴露。在一些實施例中，藉由各向異性乾式蝕刻製程移除第一磊晶材料91及第二磊晶材料89的一部分。例如，蝕刻製程可以包括使用與介電襯墊160及介電層162相比以更高速率選擇性地蝕刻第一磊晶材料91及第二磊晶材料89的一部分之(諸等)反應氣體的乾式蝕刻製程。在用來移除第一磊晶材料91及第二磊晶材料89的一部分之蝕刻製程期間，半導體基板50及第二磊晶材料89的剩餘部分可以遮蔽並保護其他磊晶源極/汲極區域92以免被意外地蝕刻。特別地，藉由使半導體基板50的一部分留下而不被移除，可以保護磊晶源極/汲極區域的拐角區域92C，該拐角區域92C否則被第二磊晶材料89暴露於橫向蝕刻。因此，可以減少製造缺陷(例如，對源極/汲極區域92的蝕刻損傷)且可以提高產率。
在第26A圖至第26C圖中，絕緣間隔物166沉積在凹部164的側壁上。絕緣間隔物166可以包含藉由CVD、ALD、PVD、PECVD等沉積的介電材料。在沉積之後，可以執行諸如乾式蝕刻製程或濕蝕刻製程之蝕刻製程以在將介電材料留在凹部164的側壁上的同時移除介電材料的側向部分，從而形成間隔物166。蝕刻製程可以係各向異性的，且可以選擇不同於介電層162之介電材料。照此，蝕刻製程可以在不顯著蝕刻介電層162的情況下選擇性地蝕刻介電材料。例如，介電材料可以係氧化矽、氮化矽、氮氧化矽、其組合等。
在第27A圖至第27C圖中，第二矽化物區域168在磊晶源極/汲極區域92’背側上形成於凹部164中。第二矽化物區域168可以使用與第一矽化物區域110相似的製程形成。進一步地，第二矽化物區域168可以在n型區域50N中包含TiSi、CrSi、TaSi、MoSi、ZrSi、HfSi、ScSi、YSi、HoSi、TbSi、GdSi、LuSi、DySi、ErSi、YbSi，且第二矽化物區域168在p型區域50P中包含NiSi、CoSi、MnSi、WSi、FeSi、RhSi、PdSi、RuSi、PtSi、IrSi、OsSi。第二矽化物區域168的材料成分可以與第一矽化物區域110相同或不同。在一些實施例中，第二矽化物區域168具有在1nm至10nm範圍內的厚度。
如進一步在第27A圖至第27C圖中所示，背側通孔170形成於凹部164中。背側通孔170可以延伸穿過 介電層162、介電襯墊160、STI區域68及半導體基板50。背側通孔170可以穿過第二矽化物區域168與磊晶源極/汲極區域92’電性耦合。背側通孔170可以類似於上文結合第20A圖至第20C圖所描述的源極/汲極接觸件112。例如，背側通孔170可以由與源極/汲極接觸件112相似的材料且使用相似製程形成。在一些實施例中，背側通孔170可以具有在大約10nm至大約50nm範圍內的厚度(例如，如在背側通孔170的頂表面與底表面之間所測量的)。背側通孔170的厚度可以大於半導體基板50的厚度。背側通孔170的材料成分可以與源極/汲極接觸件112相同或不同。
在第28A圖到第28C圖中，導電接線134及介電層132形成於介電層162、STI區域68及背側通孔170上方。介電層132可以類似於介電層162。例如，介電層132可以由與介電層162的相似材料且使用相似製程形成。
導電接線134形成於介電層132中。形成導電接線134可以包括使用例如微影製程及蝕刻製程的組合圖案化介電層132中之凹部。介電層132中凹部的圖案可以對應於導電接線134的圖案。然後藉由在凹部中沉積導電材料來形成導電接線134。在一些實施例中，導電接線134包含金屬層，該金屬層可以係單層或包含由不同材料形成的複數個子層的複合層。在一些實施例中，導電接線134包含銅、鋁、鈷、鎢、鈦、鉭、釕等。可以沉積視情況選 用之擴散阻障層及/或視情況選用之黏合層，之後用導電材料填充凹部。用於阻障層/黏合層之合適的材料包括鈦、氮化鈦、氧化鈦、鉭、氮化鉭、氧化鈦等。導電接線134可以使用例如CVD、ALD、PVD、電鍍等形成。導電接線134穿過背側通孔170及第二矽化物區域168與磊晶源極/汲極區域92’電性耦合。平坦化製程(例如，CMP、磨削、回蝕等)可以被執行以移除導電接線134的形成於介電層132上方的過多部分。
在一些實施例中，導電接線134係電源導線，該電源導線係將磊晶源極/汲極區域92’電性連接到參考電壓、電源電壓等的導電接線。藉由將電源導線放置在所得半導體晶粒的背側上而不是半導體晶粒的前側上，可以達成優點。例如，可以增加奈米FET的閘極密度及/或前側內連接結構120的內連接密度。進一步地，半導體晶粒的背側可以容納更寬的電源導線，從而減小電阻且提高向奈米FET的功率輸送效率。例如，導電接線134的寬度可以係前側內連接結構120的第一級導電接線(例如，第一導電特徵122)的寬度的至少兩倍。
在第29A圖至第29C圖中，背側內連接結構136的剩餘部分形成於介電層132及導電接線134上方。背側內連接結構136可以被稱為背側內連接結構，因為它形成於元件層115的背側(例如，電晶體結構的與閘極電極102相背對的一側)上。背側內連接結構136可以包含介電層138、介電層132、背側通孔170及導電接線134。
背側內連接結構136的剩餘部分可以包含與上文結合第21A圖至第21D圖所討論的前側內連接結構120所使用的那些材料相同或類似的材料且使用與該前側內連接結構120所使用的那些製程相同或類似的製程來形成。特別地，背側內連接結構136可以包含形成於介電層138中的第二導電特徵140的堆疊層。第二導電特徵140可以包括佈線接線(例如，用於向且從後續形成的接觸墊及外部連接器佈線)。第二導電特徵140可以進一步圖案化成包括諸如電阻器、電容器、電感器等之一或多個嵌入式被動元件。嵌入式被動元件可以與導電接線134(例如，電源導線)整合在一起，以在奈米FET的背側上提供電路(例如，電源電路)。
如第29A圖至第29C圖所示，鈍化層144、UBM 146及外部連接器148形成於背側內連接結構136上方。鈍化層144可以包含諸如PBO、聚亞醯胺、BCB等之聚合物。替代地，鈍化層144可以包括非有機介電材料，諸如氧化矽、氮化矽、碳化矽、氮氧化矽等。鈍化層144可以藉由例如CVD、PVD、ALD等沉積。
UBM 146穿過鈍化層144到達背側內連接結構136中的第二導電特徵140形成，且外部連接器148形成於UBM 146上。UBM 146可以包含藉由電鍍製程等形成的一或多層銅、鎳、金等。外部連接器148(例如，焊球)形成於UBM 146上。外部連接器148的形成可以包括將焊球放置在UBM 146的暴露部分上且使焊球回流。在一 些實施例中，外部連接器148的形成包括執行電鍍步驟以在最上層第二導電特徵140上方形成焊料區域且然後使焊料區域回流。UBM 146及外部連接器148可以用於提供與其他電氣組件的輸入/輸出連接，該其他電氣組件諸如其他元件晶粒、再分配結構、印刷電路板(printed circuit board；PCB)、母板等。UBM 146及外部連接器148也可以被稱為背側輸入/輸出墊，該背側輸入/輸出墊可以向上述奈米FET提供信號、電源電壓及/或接地連接。因此，形成包含元件層115、前側內連接結構120及背側內連接結構136的半導體晶粒200。
第30A圖至第36E圖例示根據一些其他實施例的背側內連接結構的中間步驟。第30A圖、第31A圖、第32A圖、第33A圖、第34A圖、第35A圖及第36A圖例示第1圖所示的參考橫截面A-A’。第30B圖、第31B圖、第32B圖、第33B圖、第34B圖、第35B圖及第36B圖例示第1圖所示的參考橫截面B-B’。第30C圖、第31C圖、第32C圖、第33C圖、第33D圖、第33E圖、第34C圖、第34D圖、第34E圖、第35C圖、第35D圖、第35E圖、第36C圖、第36D圖及第36E圖例示第1圖所示的參考橫截面C-C’。在第30A圖至第36E圖中，形成半導體晶粒250。半導體晶粒250可以類似於上述的半導體晶粒200，其中除非另外指出，否則相似的附圖標號指示使用相似製程形成的相似元件。
第30A圖至第30C圖例示類似於第22A圖至第 22C圖所示的結構，且可以執行與上文結合第1圖至第21C圖所描述的那些相似的製程步驟以實現第30A圖至第30C圖中的結構。如第30A圖至第30C圖進一步所示，對半導體基板50的背側進行圖案化以暴露第一磊晶材料91。圖案化製程可以包含平坦化製程(例如，機械磨削、CMP等)、回蝕製程或者其組合等。在一些實施例中，圖案化製程包括平坦化以移除大部分基板50，接著進行回蝕以進一步移除基板50的一部分的組合。圖案化製程可以暴露第一磊晶材料91及第二磊晶材料89的與前側內連接結構120相背對的表面。也可以暴露STI區域68及閘極電極(包括閘極介電層100及閘極電極102)的表面。例如，圖案化製程可以回蝕在第一磊晶材料91的頂表面下方的基板50及STI區68。在一些實施例中，回蝕製程可以係使用O2、Cl2、HCI、HBr、其組合等來蝕刻基板50的電漿蝕刻製程。進一步地，回蝕製程可以包括在大約5sccm至大約100sccm範圍內的蝕刻劑流動速率；在大約1毫托至大約100毫托範圍內的腔室壓力及在大約300V至大約1000V範圍內的偏壓電壓。在其他實施例中，可以使用其他製程條件。
作為對基板50進行圖案化的結果，移除基板50的大部分，且僅保留基板50在磊晶源極/汲極區域92拐角處的部分。在一些實施例中，基板50的剩餘部分可以包括沿<111>結晶平面的表面。藉由移除基板50的大部分，可以降低所得元件中的洩漏及電容。進一步地，藉由留下 基板50的一部分以覆蓋磊晶源極/汲極區域92的拐角區域，在後續蝕刻製程期間仍可以保護磊晶源極/汲極區域92。照此，可以減少製造缺陷。在一些實施例中，基板50的剩餘部分之每一者可以具有在大約1nm至大約5nm範圍內的寬度W1及在大約1nm至大約15nm範圍內的高度H1。已經觀察到，藉由使基板50的剩餘部分落入上述尺寸內，可以減少洩漏及電容，同時在後續處理步驟中仍保護磊晶源極/汲極區域92。
在第31A圖至第31C圖中，介電層162及介電襯墊160然後由與上文結合第23A圖至第23C圖所描述的類似材料及類似製程沉積。例如，介電襯墊160及介電層162可以沉積於STI區域68、第一磊晶材料91、第二磊晶材料89及閘極堆疊(包括閘極介電層100及閘極電極102)上方。因為基板50的大部分被移除，所以絕緣材料(例如，介電襯墊160)可以直接接觸主動元件的STI區域68、第一磊晶材料91、第二磊晶材料92及閘極堆疊(包括閘極介電層100)。例如，介電層162及介電襯墊160可以延伸穿過剩餘部分50以接觸閘極堆疊(參見第31C圖)。
在第32A圖至第32C圖中，可以使用與上文結合第24A圖至第24C圖所描述的類似製程將薄化製程應用於介電層162及介電襯墊160。因此，可以暴露第一磊晶材料91。
在第33A圖至第33C圖中，可以應用蝕刻製程以 如上文結合第25A圖至第25C圖所描述移除第一磊晶材料91。也可以移除第二磊晶材料89的覆蓋磊晶源極/汲極區域92’的部分。因此，形成凹部164，該凹部164延伸穿過介電層162、介電材料160及STI區域68以暴露磊晶源極/汲極區域92’。因為在圖案化製程期間基板50的一部分保留在凹部164中，所以可以覆蓋且保護磊晶源極/汲極區域92，從而減少製造缺陷。
在一些實施例中(例如，如第33D圖所示)，可以在蝕刻凹部164之後使用諸如濕蝕刻、乾式蝕刻等之適當蝕刻製程視情況移除基板50在凹部164中的部分。蝕刻製程可以使用化學蝕刻劑，該化學蝕刻劑在不顯著蝕刻磊晶源極/汲極區域92(包括區域92’)的情況下選擇性地蝕刻基板50。因此，可以在不顯著損傷或蝕刻磊晶源極/汲極區域92的情況下從凹部164移除基板50。
在一些實施例中，絕緣材料172可以視情況沉積在凹部164中，如第33E圖所示。在一些實施例中，可以在從凹部164移除基板50之後沉積絕緣材料172，且絕緣材料172可以包含諸如氧化矽、氮化矽、氮氧化物、其組合等之介電材料。沉積絕緣材料172可以包含諸如CVD、ALD、PVD、PECVD等之任何合適的方法。在沉積絕緣材料172之後，可以執行蝕刻以從凹部164移除絕緣材料172的過多部分。在一些實施例中，蝕刻可以係各向異性的。在一些實施例中，可以藉由在凹部164中之半導體基板50上執行氧化製程(例如，熱氧化)以將凹部164中之 半導體基板50轉換成氧化矽等來執行絕緣材料172。所得絕緣材料172可以具有與凹部164中之基板50類似的形狀及尺寸。例如，絕緣材料172可以具有在大約1nm至大約5nm範圍內的寬度及在大約1nm至大約15nm範圍內的高度。第33D圖及/或第33E圖所示的步驟被視情況選用之且在其他實施例中可以省略它們中之一個或另一個。
在第34A圖至第34C圖中，根據第33A圖至第33C圖的實施例，絕緣間隔物166形成於凹部164的側壁上。第34D圖例示根據第33D圖的實施例絕緣間隔物166形成於凹部164的側壁上(例如，從凹部164移除基板50的情況)。作為移除基板50的結果，可以在絕緣間隔物166與介電襯墊160之間限定孔隙174。在一些實施例中，孔隙174可以由絕緣間隔物166的材料密封，且孔隙174可以在沉積間隔物166期間藉由調諧製程條件(例如，腔室壓力、氣流等)來密封，使得間隔物166密封孔隙174而不填充孔隙174。孔隙174可以具有與先前從凹部164移除的基板50類似的形狀及尺寸。例如，孔隙174可以具有在大約1nm至大約5nm範圍內的寬度及在大約1nm至大約15nm範圍內的高度。第34E圖例示根據第33E圖的實施例絕緣間隔物166形成於凹部164的側壁及絕緣材料172上(例如，在凹部164中用絕緣材料172替代基板50的情況)。可以使用與上文結合第26A圖至第26C圖所描述的類似製程及相同材料來形成絕緣間隔 物166。
在第35A圖至第35C圖中，根據第33A圖至第33C圖的實施例，背側通孔170及第一矽化物區域110形成於凹部164中。第35D圖例示根據第33D圖的實施例背側通孔170及第一矽化物區域110形成於凹部164中(例如，從凹部164移除基板50的情況)。第35E圖例示根據第33E圖的實施例背側通孔170及第一矽化物區域110形成於凹部164中(例如，在凹部164中用絕緣材料172替代基板50的情況)。可以使用與上文結合第27A圖至第27C圖所描述的類似製程及相同材料來形成背側通孔170及第一矽化物區域110。
可以在第35A圖至第35E圖的結構上執行附加處理(例如，類似於上文結合第28A圖至第29C圖所描述的那些)以形成背側內連接結構136的剩餘部分、鈍化層144、UBM 146及外部連接器148。第36A圖至第36C圖對應於第35A圖至第35C圖的實施例；第36D圖對應於第35D圖的實施例；第36E圖對應於第35E圖的實施例。因此，元件250完成。在元件250中，基板50基本上被移除，從而僅留下沿<111>結晶平面且覆蓋磊晶源極/汲極區域92拐角區域的部分。視情況，基板50可以保留在背側通孔170的底部部分周圍，或者可以用孔隙174(參見第36D圖)或絕緣材料172(參見第36E圖)替代基板50。
實施例可以達成優點。各種實施例提供背側內連接 結構，在該背側內連接結構中大部分半導體基板被蝕刻掉且被移除，且與形成於半導體基板上的電晶體的源極/汲極區域形成背側接觸件。作為形成背側接觸件的一部分，蝕刻半導體基板包括留下半導體基板的一部分以至少覆蓋源極/汲極區域的邊緣區域。因此，在背側接觸件形成過程中，源極/汲極區域可以受到更佳的保護，且可以減少製造缺陷。可以移除基板的附加部分以進一步減少洩漏及電容。
根據一些實施例，一種半導體元件包含元件層、第一內連接結構以及第二內連接結構。元件層包含第一電晶體及第二電晶體。第一內連接結構在元件層的前側上。第二內連接結構在元件層的背側上，且第二內連接結構包含第一介電層、接觸件與第一導電接線。第一介電層在元件層的背側上，其中半導體材料設置在第一介電層與第一電晶體的第一源極/汲極區域之間。接觸件延伸穿過第一介電層到達第二電晶體的第二源極/汲極區域。第一導線接線穿過接觸件電性連接到第二電晶體的第二源極/汲極區域。視情況，在一些實施例中，第一導電接線係電源接線或電接地接線。視情況，在一些實施例中，元件進一步包括在第一介電層與元件層之間的介電襯墊，其中接觸件延伸穿過介電襯墊。視情況，在一些實施例中，介電襯墊接觸第一電晶體的閘極堆疊。視情況，在一些實施例中，元件進一步包括在接觸件的側壁上之絕緣間隔物。視情況，在一些實施例中，絕緣間隔物接觸半導體材料。視情況，在一些實施例中，元件進一步包括在絕緣間隔物與半導體材料之 間的孔隙。視情況，在一些實施例中，元件進一步包括在絕緣間隔物與半導體材料之間的絕緣材料。
根據另一實施例，一種半導體元件包括元件層、前側內連接結構以及背側內連接結構。元件層包括複數個電晶體。前側內連接結構在元件層的前側上。背側內連接結構在元件層的背側上。背側內連接結構包括半導體材料、第一絕緣材料、接觸件以及導電接線。半導體材料在元件層的背側上。第一絕緣材料在元件層的背側上，其中第一絕緣材料接觸元件層中之閘極堆疊，且其中半導體材料將第一絕緣材料與元件層中之第一源極/汲極區域的拐角區域分離。接觸件延伸穿過第一絕緣材料到達元件層中之一第二源極/汲極區域。導電接線藉由接觸件電性連接到第二源極/汲極區域。視情況，在一些實施例中，半導體材料具有在<111>結晶平面中之表面。視情況，在一些實施例中，元件進一步包括在接觸件與第一絕緣材料之間的孔隙。視情況，在一些實施例中，元件進一步包括在接觸件與第一絕緣材料之間的第二絕緣材料。視情況，在一些實施例中，元件進一步包括在接觸件的側壁上之絕緣間隔物，絕緣間隔物將接觸件與第一絕緣材料分離。視情況，在一些實施例中，元件進一步包括在第一源極/汲極區域與第一絕緣材料之間的磊晶材料，其中半導體材料設置在磊晶材料的側壁上。
根據另一實施例，一種方法包括以下步驟：在一半導體基板上形成元件層，元件層包含複數個電晶體，其中 形成元件層包含以下步驟：在半導體基板中蝕刻第一凹部及第二凹部；在第一凹部中磊晶生長第一半導體材料；在第一凹部中之第一半導體材料上方磊晶生長第二半導體材料；及在第二凹部中磊晶生長第三半導體材料；在元件層的背側上方形成第一內連接結構，其中形成第一內連接結構包含以下步驟：移除半導體基板的一部分以暴露第一半導體材料；在半導體基板的剩餘部分上方及在第一半導體材料周圍沉積第一介電層；移除第一半導體材料以限定第三凹部，其中在移除第一半導體材料的同時，半導體基板的剩餘部分至少遮蔽第三半導體材料的拐角區域，且其中第三凹部暴露第二半導體材料；及在第二凹部中形成接觸件且使接觸件電性連接到第二半導體材料。視情況，在一些實施例中，移除半導體基板的部分進一步暴露元件層的閘極堆疊。視情況，在一些實施例中，形成元件層進一步包含以下步驟：在第二凹部中磊晶生長第四半導體材料，其中第三半導體材料在第四半導體材料上方，且其中半導體基板的剩餘部分接觸第四半導體材料的側壁。視情況，在一些實施例中，方法進一步包括以下步驟：在形成接觸件之前從第三凹部移除半導體基板。視情況，在一些實施例中，方法進一步包括以下步驟：在第三凹部中氧化半導體基板以形成絕緣材料。視情況，在一些實施例中，方法進一步包括以下步驟：用絕緣材料替代第三凹部中之半導體基板。
前述內容概述若干實施例之特徵，使得熟習此項技 術者可更佳地理解本揭露之一些實施例之態樣。熟習此項技術者應瞭解，其可易於使用本揭露之一些實施例作為用於設計或修改用於實施本揭露之一些實施例中引入之實施例之相同目的及/或達成相同優勢之其他製程及結構的基礎。熟習此項技術者亦應認識到，此類等效構造並不偏離本揭露之一些實施例之精神及範疇，且此類等效構造可在本揭露之一些實施例中進行各種改變、取代及替代而不偏離本揭露之一些實施例的精神及範疇。
50:基板
54A-54C:第二奈米結構
81:第一間隔物
89:第二磊晶材料
90:內間隔物
92’:磊晶源極/汲極區域
94:接觸蝕刻終止層(CESL)
96:第一層間介電質(ILD)
100:閘極介電層
102:閘極電極
104:閘極遮罩
106:第二ILD
110:第一矽化物區域
112:源極/汲極接觸件
114:閘極接觸件
115:元件層
120:前側內連接結構
122:第一導電特徵
124:第一介電層
132:介電層
134:導電接線
136:背側內連接結構
138:介電層
140:第二導電特徵
144:鈍化層
146:UBM
148:外部連接器
150:載體基板
152:接合層
152A:第一接合層
152B:第二接合層
160:介電襯墊
162:介電層、氧化物層
166:絕緣間隔物
168:第二矽化物區域
170:背側通孔
200:半導體晶粒

Claims (10)

  1. 一種半導體元件，包含：一元件層，該元件層包含一第一電晶體及一第二電晶體；一第一內連接結構，該第一內連接結構在該元件層的一前側上；以及一第二內連接結構，該第二內連接結構在該元件層的一背側上，該第二內連接結構包含：一第一介電層，該第一介電層在該元件層的該背側上，其中一半導體材料設置在該第一介電層與該第一電晶體的一第一源極/汲極區域之間；一接觸件，該接觸件延伸穿過該第一介電層到達該第二電晶體的一第二源極/汲極區域；以及一第一導電接線，該第一導電接線穿過該接觸件電性連接到該第二電晶體的該第二源極/汲極區域。
  2. 如請求項1所述之半導體元件，進一步包含：在該第一介電層與該元件層之間的一介電襯墊，其中該接觸件延伸穿過該介電襯墊。
  3. 如請求項1所述之半導體元件，進一步包含：在該接觸件的一側壁上之一絕緣間隔物。
  4. 如請求項3所述之半導體元件，進一步包含： 在該絕緣間隔物與該半導體材料之間的一孔隙。
  5. 一種半導體元件，包含：一元件層，該元件層包含複數個電晶體；一前側內連接結構，該前側內連接結構在該元件層的一前側上；以及一背側內連接結構，該背側內連接結構在該元件層的一背側上，該背側內連接結構包含：一半導體材料，該半導體材料在該元件層的該背側上；一第一絕緣材料，該第一絕緣材料在該元件層的該背側上，其中該第一絕緣材料接觸該元件層中之一閘極堆疊，且其中該半導體材料將該第一絕緣材料與該元件層中之一第一源極/汲極區域的一拐角區域分離；一接觸件，該接觸件延伸穿過該第一絕緣材料到達該元件層中之一第二源極/汲極區域；以及一導電接線，該導電接線藉由該接觸件電性連接到該第二源極/汲極區域。
  6. 如請求項5所述之半導體元件，進一步包含：在該接觸件與該第一絕緣材料之間的一孔隙。
  7. 如請求項5所述之半導體元件，進一步包含：在該接觸件的側壁上之一絕緣間隔物，該絕緣間隔物 將該接觸件與該第一絕緣材料分離。
  8. 一種形成半導體元件之方法，包含：在一半導體基板上形成一元件層，該元件層包含複數個電晶體，其中形成該元件層包含：在該半導體基板中蝕刻一第一凹部及一第二凹部；在該第一凹部中磊晶生長一第一半導體材料；在該第一凹部中之該第一半導體材料上方磊晶生長一第二半導體材料；以及在該第二凹部中磊晶生長一第三半導體材料；以及在該元件層的一背側上方形成一第一內連接結構，其中形成該第一內連接結構包含：移除半導體基板的一部分以暴露該第一半導體材料；在該半導體基板的剩餘部分上方及在該第一半導體材料周圍沉積一第一介電層；移除該第一半導體材料以限定一第三凹部，其中在移除該第一半導體材料的同時，該半導體基板的該剩餘部分至少遮蔽該第三半導體材料的一拐角區域，且其中該第三凹部暴露該第二半導體材料；以及在該第二凹部中形成一接觸件且使該接觸件電性連接到該第二半導體材料。
  9. 如請求項8所述之形成半導體元件之方法，其中移除該半導體基板的該部分之步驟進一步暴露該元件 層的一閘極堆疊。
  10. 如請求項9所述之形成半導體元件之方法，其中形成該元件層之步驟進一步包含以下步驟：在該第二凹部中磊晶生長一第四半導體材料，其中該第三半導體材料在該第四半導體材料上方，且其中該半導體基板的該剩餘部分接觸該第四半導體材料的一側壁。
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