KR102482202B1 - 소스/드레인 접촉부 및 그 형성 방법 - Google Patents

소스/드레인 접촉부 및 그 형성 방법 Download PDF

Info

Publication number
KR102482202B1
KR102482202B1 KR1020210000891A KR20210000891A KR102482202B1 KR 102482202 B1 KR102482202 B1 KR 102482202B1 KR 1020210000891 A KR1020210000891 A KR 1020210000891A KR 20210000891 A KR20210000891 A KR 20210000891A KR 102482202 B1 KR102482202 B1 KR 102482202B1
Authority
KR
South Korea
Prior art keywords
layer
recess
semiconductor material
source
semiconductor
Prior art date
Application number
KR1020210000891A
Other languages
English (en)
Other versions
KR20220000337A (ko
Inventor
리-젠 유
후안-치에 수
린-유 후앙
쳉-치 추앙
치-하오 왕
Original Assignee
타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 filed Critical 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Publication of KR20220000337A publication Critical patent/KR20220000337A/ko
Application granted granted Critical
Publication of KR102482202B1 publication Critical patent/KR102482202B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823871—Complementary field-effect transistors, e.g. CMOS interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41733—Source or drain electrodes for field effect devices for thin film transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/0223—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
    • H01L21/02233—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer
    • H01L21/02236—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02587—Structure
    • H01L21/0259—Microstructure
    • H01L21/02603—Nanowires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5286—Arrangements of power or ground buses
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66553—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using inside spacers, permanent or not
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66636—Lateral single gate silicon transistors with source or drain recessed by etching or first recessed by etching and then refilled
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28518—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising silicides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Geometry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)

Abstract

디바이스는: 제1 트랜지스터 및 제2 트랜지스터를 포함하는 디바이스층; 상기 디바이스층의 전면 상의 제1 상호 접속 구조체; 및 상기 디바이스층의 후면 상의 제2 상호 접속 구조체를 포함한다. 상기 제2 상호 접속 구조체는 상기 디바이스층의 후면 상에 제1 유전체 층 - 상기 제1 유전체 층과 상기 제1 트랜지스터의 제1 소스/드레인 영역 사이에 반도체 재료가 배치됨 -; 상기 제1 유전체 층을 통해 상기 제2 트랜지스터의 제2 소스/드레인 영역으로 연장되는 접촉부; 및 상기 접촉부를 통해 상기 제2 트랜지스터의 상기 제2 소스/드레인 영역에 전기적으로 연결된 제1 도전 라인을 포함한다.

Description

소스/드레인 접촉부 및 그 형성 방법{SOURCE/DRAIN CONTACTS AND METHODS OF FORMING SAME}
[우선권 주장 및 상호 참조]
본 출원은 2020년 6월 25일자 출원되고 그 내용이 참조로 여기에 포함된 미국 가출원 제63/044,129호의 이익을 주장한다.
[배경]
반도체 디바이스는 예를 들어 개인용 컴퓨터, 휴대폰, 디지털 카메라 및 기타 전자 장비와 같은 다양한 전자적 응용에 적용된다. 반도체 디바이스는 전형적으로 반도체 기판 위에 절연층 또는 유전체 층, 도전층 및 반도체 재료층을 순차적으로 성막하고, 리소그래피를 이용하여 다양한 재료층을 패턴화하여 그 위에 회로 부품 및 디바이스를 형성하는 것에 의해 제조된다.
반도체 산업은 최소 특징부 크기를 지속적으로 감소시키는 것에 의해 다양한 전자 부품(예, 트랜지스터, 다이오드, 저항, 커패시터 등)의 집적 밀도를 지속적으로 향상시켜 주어진 영역에 더 많은 부품을 집적할 수 있게 한다. 그러나, 최소 특징부 크기가 감소됨에 따라 해결해야 할 추가적인 문제가 발생한다.
본 개시 내용의 여러 양태들은 첨부 도면을 함께 파악시 다음의 상세한 설명으로부터 가장 잘 이해된다. 산업계에서의 표준 관행에 따라 다양한 특징부들은 비율대로 작성된 것은 아님을 알아야 한다. 실제, 다양한 특징부의 치수는 논의의 명확성을 위해 임의로 증감될 수 있다.
도 1은 일부 실시예에 따른 나노구조 전계효과 트랜지스터(나노-FET)의 예를 입체도로 예시한다.
도 2, 3, 4, 5, 6a, 6b, 6c, 7a, 7b, 7c, 8a, 8b, 8c, 9a, 9b, 9c, 10a, 10b, 10c, 11a, 11b, 11c, 11d, 12a, 12b, 12c, 12d, 12e, 13a, 13b, 13c, 14a, 14b, 14c, 15a, 15b, 15c, 16a, 16b, 16c, 17a, 17b, 17c, 18a, 18b, 18c, 19a, 19b, 19c, 20a, 20b, 20c, 20d, 21a, 21b, 21c, 22a, 22b, 22c, 23a, 23b, 23c, 24a, 24b, 24c, 25a, 25b, 25c, 26a, 26b, 26c, 27a, 27b, 27c, 28a, 28b, 28c, 29a, 29b 및 29c는 일부 실시예에 따른 나노-FET의 제조의 중간 단계의 단면도이다.
도 30a, 30b, 30c, 31a, 31b, 31c, 32a, 32b, 32c, 33a, 33b, 33c, 33d, 33e, 34a, 34b, 34c, 34d, 34e, 35a, 35b, 35c, 35d, 도 35e, 36a, 36b, 36c, 36d, 및 36e는 일부 실시예에 따른 나노-FET의 제조에서 중간 단계의 단면도이다.
다음의 개시 내용은 본 발명의 여러 가지 다른 특징부의 구현을 위한 다수의 상이한 실시예 또는 실례를 제공한다. 본 개시 내용을 단순화하기 위해 구성 성분 및 배열의 특정 예들을 아래에 설명한다. 이들은 물론 단지 여러 가지 예일 뿐이고 한정하고자 의도된 것이 아니다. 예를 들면, 이어지는 설명에서 제2 특징부 상에 제1 특징부의 형성은 제1 및 제2 특징부가 직접 접촉되게 형성되는 실시예를 포함할 수 있고 제1 및 제2 특징부가 직접 접촉되지 않을 수 있게 추가의 특징부가 제1 및 제2 특징부 사이에 형성될 수 있는 실시예도 포함할 수 있다. 추가로, 본 개시 내용은 여러 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순 및 명료를 위한 것으로 그 자체가 논의되는 다양한 실시예 및/또는 구성 간의 관계를 지시하는 것은 아니다.
또한, "아래"(예, beneath, below, lower), "위"(예, above, upper) 등의 공간 관계 용어는 여기서 도면에 예시되는 바와 같이 다른 요소(들) 또는 특징부(들)에 대한 하나의 요소 또는 특징부의 관계를 기술하는 설명의 용이성을 위해 사용될 수 있다. 공간 관계 용어는 도면에 표현된 배향 외에도 사용 중 또는 작동 중인 디바이스의 다른 배향을 포함하도록 의도된 것이다. 장치는 달리 배향될 수 있으며(90도 회전 또는 다른 배향), 여기 사용되는 공간 관계 기술어도 그에 따라 유사하게 해석될 수 있다.
다양한 실시예는 반도체 기판의 대부분이 에칭되어 제거되고 반도체 기판 상에 형성된 트랜지스터의 소스/드레인 영역에 후면 접촉부가 형성되는 후면 상호 접속 구조체를 제공한다. 후면 접촉부를 형성하는 부분으로서, 반도체 기판을 에칭하는 것은 소스/드레인 영역의 적어도 엣지 영역을 덮도록 반도체 기판의 일부를 남겨두는 것을 포함한다. 그 결과, 소스/드레인 영역은 후면 접촉부 형성 공정 중에 남아있는 반도체 기판에 의해 보호될 수 있고 제조 결함을 줄일 수 있다.
본 명세서에서 논의된 일부 실시예는 나노-FET를 포함하는 다이의 측면에서 설명된다. 그러나, 나노-FET 대신에 또는 그와 조합하여 다른 유형의 트랜지스터(예, 핀형 전계효과 트랜지스터(FinFET), 평면 트랜지스터 등)를 포함하는 다이에 다양한 실시예가 적용될 수 있다.
도 1은 일부 실시예에 따른 나노-FET(예, 나노와이어 FET, 나노시트 FET 등)의 예를 입체도로 예시한다. 나노-FET는 기판(50)(예, 반도체 기판) 상의 핀(66) 위에 나노구조체(55)(예, 나노시트, 나노와이어 등)를 포함하고, 여기서 나노구조체(55)는 나노-FET를 위한 채널 영역으로서 작용한다. 나노구조체(55)는 p-형 나노구조체, n-형 나노구조체 또는 이들의 조합을 포함할 수 있다. 얕은 트렌치 분리(STI) 영역(68)이 인접한 핀(66) 사이에 배치되며, 핀은 인접한 STI 영역(68) 사이에서 위로 돌출될 수 있다. STI 영역(68)은 기판(50)과 분리된 것으로 설명/예시되어 있지만, 본 명세서에서 사용되는 바와 같은 "기판"이란 용어는 반도체 기판 단독 또는 반도체 기판과 STI 영역의 조합을 지칭할 수 있다. 추가로, 핀(66)의 하부 부분은 기판(50)과는 단일의 연속 재료인 것으로 예시되어 있지만, 핀(66) 및/또는 기판(50)의 하부 부분은 단일 재료 또는 복수의 재료를 포함할 수 있다. 이러한 맥락에서, 핀(66)은 인접한 STI 영역(68) 사이에서 연장되는 부분을 지칭한다.
게이트 유전체 층(100)이 핀(66)의 상부 표면 위에 그리고 나노구조체(55)의 상부 표면, 측벽 및 하부 표면을 따라 제공된다. 게이트 전극(102)이 게이트 유전체 층(100) 위에 배치된다. 에피택셜 소스/드레인 영역(93)이 게이트 유전체 층(100) 및 게이트 전극(102)의 대향 측면의 핀(66) 상에 배치된다.
도 1은 이후의 도면에 사용되는 기준 단면을 추가로 예시한다. A-A' 단면은 게이트 전극(102)의 종축을 따라 예를 들어, 나노-FET의 에피택셜 소스/드레인 영역(93) 사이의 전류 흐름 방향에 수직인 방향으로 제공된다. B-B' 단면은 A-A' 단면과 평행하고 복수의 나노-FET의 에피택셜 소스/드레인 영역(93)을 통해 연장된다. C-C' 단면은 A-A' 단면에 수직이고, 나노-FET의 핀(66)의 종축에, 예를 들어, 나노-FET의 에피택셜 소스/드레인 영역(93) 사이의 전류 흐름의 방향으로 평행하다. 후속 도면들은 명확성을 위해 이들 기준 단면을 참조한다.
본 명세서에서 논의되는 일부 실시예는 게이트-라스트(gate-last) 공정을 이용하여 형성된 나노-FET의 측면에서 논의된다. 다른 실시예에서, 게이트-퍼스트(gate-first) 공정이 적용될 수 있다. 또한, 일부 실시예는 평면 FET와 같은 평면 디바이스 또는 핀형 전계효과 트랜지스터(FinFET)에 사용되는 측면을 고려한다.
도 2-21d는 일부 실시예에 따라 나노-FET의 전면 제조에서의 중간 단계의 단면도이다. 도 2-5, 6a, 7a, 8a, 9a, 10a, 11a, 12a, 13a, 14a, 15a, 16a, 17a, 18a, 19a, 20a 및 21a는 도 1에 예시된 A-A' 기준 단면을 예시한다. 도 6b, 7b, 8b, 9b, 10b, 11b, 12b, 12d, 13b, 14b, 15b, 16b, 17b, 18b, 19b, 20b 및 21b는 도 1에 예 된 B-B' 기준 단면을 예시한다. 도 7c, 8c, 9c, 10c, 11c, 11d, 12c, 12e, 13c, 14c, 15c, 16c, 17c, 18c, 19c, 20c, 21c 및 21d는 도 1에 예시된 C-C' 기준 단면을 예시한다.
도 2에서, 기판(50)이 제공된다. 기판(50)은 도핑되거나(예, p-형 또는 n-형 도펀트로) 도핑되지 않을 수 있는 벌크 반도체, 반도체-온-절연체(SOI) 기판 등과 같은 반도체 기판일 수 있다. 기판(50)은 실리콘 웨이퍼와 같은 웨이퍼일 수 있다. 일반적으로, SOI 기판은 절연체 층 상에 형성된 반도체 재료층이다. 절연체 층은 예를 들어, 매립 산화물(BOX) 층, 실리콘 산화물 층 등일 수 있다. 절연체 층은 기판, 일반적으로 실리콘 또는 유리 기판 상에 제공된다. 다층 또는 구배 기판과 같은 다른 기판도 사용될 수 있다. 일부 실시예에서, 기판(50)의 반도체 재료는 실리콘; 게르마늄; 실리콘 탄화물, 갈륨 비소화물, 갈륨 인화물, 인듐 인화물, 인듐 비소화물 및/또는 인듐 안티몬화물을 포함하는 화합물 반도체; 실리콘-게르마늄, 갈륨 비소화물 인화물, 알루미늄 인듐 비소화물, 알루미늄 갈륨 비소화물, 갈륨 인듐 비소화물, 갈륨 인듐 인화물 및/또는 갈륨 인듐 비소화물 인화물을 포함하는 합금 반도체; 또는 이들의 조합을 포함할 수 있다.
기판(50)은 n-형 영역(50N)과 p-형 영역(50P)을 가진다. n-형 영역(50N)은 n-형 나노-FET 등의 NMOS 트랜지스터와 같은 n-형 디바이스를 형성하기 위한 것일 수 있고, p-형 영역(50P)은 p-형 나노-FET 등의 PMOS 트랜지스터와 같은 p-형 디바이스를 형성하기 위한 것일 수 있다. n-형 영역(50N)은 p-형 영역(50P)과 물리적으로 분리될 수 있으며(분할기(20)에 의해 예시된 바와 같이), 임의의 수의 디바이스 특징부(예, 다른 능동 디바이스, 도핑된 영역, 분리 구조체 등)가 n-형 영역(50N)과 p-형 영역(50P) 사이에 배치될 수 있다. 하나의 n-형 영역(50N) 및 하나의 p-형 영역(50P)이 예시되어 있지만, 임의의 수의 n-형 영역(50N) 및 p-형 영역(50P)이 제공될 수 있다.
또한, 도 2에서, 다층 스택(64)이 기판(50) 위에 형성된다. 다층 스택(64)은 제1 반도체 층(51A-51C)(총칭하여 제1 반도체 층이라고 함)과 제2 반도체 층(53A-53C)(통칭하여 제2 반도체 층(53)이라고 함)의 교번층을 포함한다. 예시를 위해 그리고 아래에서 더 상세히 논의되는 바와 같이, 제1 반도체 층(51)은 제거되고, 제2 반도체 층(53)은 패턴화되어 n-형 영역(50N) 및 p-형 영역(50P)에 나노-FET의 채널 영역을 형성할 것이다. 그러나, 일부 실시예에서, 제1 반도체 층(51)은 제거되고, 제2 반도체 층(53)은 패턴화되어 n-형 영역(50N)에 나노-FET의 채널 영역을 형성할 수 있으며, 제2 반도체 층(53)은 제거되고, 제1 반도체 층(51)은 패턴화되어 p-형 영역(50P)에 나노-FET의 채널 영역을 형성할 수 있다. 일부 실시예에서, 제2 반도체 층(53)은 제거될 수 있고, 제1 반도체 층(51)은 패턴화되어 n-형 영역(50N)에 나노-FET의 채널 영역을 형성할 수 있고, 제1 반도체 층(51)은 제거되고, 제2 반도체 층(53)은 패턴화되어 p-형 영역(50P)에 나노-FET의 채널 영역을 형성할 수 있다. 일부 실시예에서, 제2 반도체 층(53)은 제거될 수 있고, 제1 반도체 층(51)은 패턴화되어 n-형 영역(50N) 및 p-형 영역(50P) 모두에 나노-FET의 채널 영역을 형성할 수 있다. 이러한 실시예에서, n-형 영역(50N) 및 p-형 영역(50P) 모두의 채널 영역은 동일한 재료 조성(예, 실리콘 등)을 가질 수 있고 동시에 형성될 수 있다.
다층 스택(64)은 예시를 위해 제1 반도체 층(51) 및 제2 반도체 층(53) 각각의 3개의 층을 포함하는 것으로 도시되어 있다. 일부 실시예에서, 다층 스택(64)은 임의의 수의 제1 반도체 층(51) 및 제2 반도체 층(53)을 포함할 수 있다. 다층 스택(64)의 각 층은 화학적 기상 성막(CVD), 원자층 성막(ALD), 기상 에피택시(VPE), 분자빔 에피택시(MBE) 등과 같은 공정을 이용하여 에피택셜 성장될 수 있다. 다양한 실시예에서, 제1 반도체 층(51)은 실리콘 게르마늄 등과 같은 p-형 나노-FET에 적절한 제1 반도체 재료로 형성될 수 있고, 제2 반도체 층(53)은 실리콘, 실리콘 탄소 등과 같은 n-형 나노-FET에 적절한 제2 반도체 재료로 형성될 수 있다. 다층 스택(64)은 예시를 위해 p-형 나노-FET에 적절한 최하부 반도체 층을 포함하는 것으로 예시되어 있다. 일부 실시예에서, 다층 스택(64)은 최하부 층이 n-형 나노-FET에 적절한 반도체 층이 되도록 형성될 수 있다.
제1 반도체 재료와 제2 반도체 재료는 서로에 대해 에칭 선택비가 높은 재료일 수 있다. 이로써, 제1 반도체 재료의 제1 반도체 층(51)은 제2 반도체 재료의 제2 반도체 층(53)을 크게 제거하지 않고도 제거될 수 있어서, 제2 반도체 층(53)은 나노-FET의 채널 영역을 형성하도록 패턴화될 수 있다. 유사하게, 제2 반도체 층(53)이 제거되고 제1 반도체 층(51)이 패턴화되어 채널 영역을 형성하는 실시예에서, 제2 반도체 재료의 제2 반도체 층(53)은 제1 반도체 재료의 제1 반도체 층(51)을 크게 제거하지 않고도 제거될 수 있어서, 제1 반도체 층(51)은 나노-FET의 채널 영역을 형성하도록 패턴화될 수 있다.
이제 도 3을 참조하면, 일부 실시예에 따라, 핀(66)이 기판(50)에 형성되고, 나노구조체(55)가 다층 스택(64)에 형성된다. 일부 실시예에서, 나노구조체(55) 및 핀(66)은 다층 스택(64)과 기판(50)에 트렌치를 에칭함으로써 다층 스택(64) 및 기판(50)에 각각 형성될 수 있다. 에칭은 반응성 이온 에칭(RIE), 중성빔 에칭(NBE) 등등 또는 이들의 조합과 같은 허용 가능한 에칭 공정일 수 있다. 에칭은 이방성일 수 있다. 다층 스택(64)을 에칭하여 나노구조체(55)를 형성하는 것은 추가로 제1 반도체 층(51)으로부터 제1 나노구조체(52A-52C)(통칭하여 제1 나노구조체(52)라고 함)를 형성하고 제2 반도체 층(53)으로부터 제2 나노구조체(54A-54C)(통칭하여 제2 나노구조체(54)라고 함)를 형성할 수 있다. 제1 나노구조체(52) 및 제2 나노구조체(54)는 집합적으로 나노구조체(55)로 지칭될 수 있다.
핀(66) 및 나노구조체(55)는 임의의 적절한 방법으로 패턴화될 수 있다. 예를 들어, 핀(66) 및 나노구조체(55)는 이중 패턴화 또는 다중 패턴화 공정을 포함하는 하나 이상의 포토리소그래피 공정을 이용하여 패턴화될 수 있다. 일반적으로, 패턴화 또는 다중 패턴화 공정은 포토리소그래피와 자체 정렬 공정을 결합하여, 예를 들어, 단일의 직접 포토리소그래피 공정을 이용하여 얻을 수 있는 것보다 작은 피치를 갖는 패턴을 생성할 수 있게 한다. 예를 들어, 일 실시예에서, 희생층이 기판 위에 형성되고 포토리소그래피 공정을 이용하여 패턴화된다. 자체 정렬 공정을 이용하여 패턴화된 희생층과 나란히 스페이서가 형성된다. 이후 희생층이 제거되고, 나머지 스페이서가 핀(66)을 패턴화하는 데 사용될 수 있다.
도 3은 예시의 목적으로 n-형 영역(50N) 및 p-형 영역(50P)에 실질적으로 동일한 폭을 가지는 핀(66)을 예시한다. 일부 실시예에서, n-형 영역(50N)의 핀(66)의 폭은 p-형 영역(50P)의 핀(66)보다 크거나 작을 수 있다. 또한, 핀(66) 및 나노구조체(55)는 각각 전체적으로 일정한 폭을 갖는 것으로 도시되어 있지만, 다른 실시예에서, 핀(66) 및/또는 나노구조체(55)는 핀(66) 및/또는 나노구조체(55) 각각의 폭이 기판(50) 측 방향으로 연속적으로 증가하도록 테이퍼진 측벽을 가질 수 있다. 이러한 실시예에서, 각각의 나노구조체(55)는 상이한 폭을 가질 수 있고 사다리꼴 형상일 수 있다.
도 4에서, 얕은 트렌치 분리(STI) 영역(68)이 핀(66)에 인접하게 형성된다. STI 영역(68)은 기판(50), 핀(66) 및 나노구조체(55) 위와 인접한 핀(66) 사이에 절연 재료를 성막함으로써 형성될 수 있다. 절연 재료는 실리콘 산화물과 같은 산화물, 질화물 등등 또는 이들의 조합일 수 있으며, 고밀도 플라즈마 CVD(HDP-CVD), 유동성 CVD(FCVD) 등등 또는 이들의 조합에 의해 형성될 수 있다. 임의의 허용 가능한 공정에 의해 형성된 다른 절연 재료가 사용될 수 있다. 예시된 실시예에서, 절연 재료는 FCVD 공정에 의해 형성된 실리콘 산화물이다. 일단 절연 재료가 형성되면, 어닐링 공정이 수행될 수 있다. 일 실시예에서, 절연 재료는 과잉의 절연 재료가 나노구조체(55)를 덮도록 형성된다. 절연 재료는 단일층으로 예시되어 있지만, 일부 실시예는 다중 층을 사용할 수 있다. 예를 들어, 일부 실시예에서, 라이너(별도로 도시되지 않음)가 먼저 기판(50), 핀(66) 및 나노구조체(55)의 표면을 따라 형성될 수 있다. 이후, 위에서 논의된 것과 같은 충전 재료가 라이너 위에 형성될 수 있다.
이후 절연 재료에 제거 공정이 적용되어 나노구조체(55) 위의 과잉의 절연 재료를 제거한다. 일부 실시예에서, 화학적 기계적 연마(CMP), 에치백 공정, 이들의 조합 등과 같은 평탄화 공정이 적용될 수 있다. 평탄화 공정은 평탄화 공정이 완료된 후 나노구조체(55)의 상부 표면과 절연 재료가 동일 높이가 되도록 나노구조체(55)을 노출시킨다.
이후 절연 재료는 오목화되어 STI 영역(68)을 형성한다. 절연 재료는 n-형 영역(50N) 및 p-형 영역(50P)의 핀(66)의 상부가 인접한 STI 영역(68) 사이에서 돌출되도록 오목화된다. 또한, STI 영역(68)의 상부 표면은 도시된 바와 같은 평평한 표면, 볼록한 표면, 오목한 표면(예, 접시형) 또는 이들의 조합을 가질 수 있다. STI 영역(68)의 상부 표면은 적절한 에칭에 의해 평평하게, 볼록하게 및/또는 오목하게 형성될 수 있다. STI 영역(68)은 절연 재료의 재료에 대해 선택적인 것(예를 들어, 절연 재료의 재료를 핀(66) 및 나노구조체(55)의 재료보다 빠른 속도도 에칭함)과 같은 허용 가능한 에칭 공정을 이용하여 오목화될 수 있다. 예를 들어, 희석된 불화 수소(dHF)산을 사용한 산화물 제거가 적용될 수 있다.
도 2-4와 관련하여 전술한 공정은 핀(66) 및 나노구조체(55)가 형성될 수 있는 방법의 하나의 예일 뿐이다. 일부 실시예에서, 핀(66) 및/또는 나노구조체(55)는 마스크 및 에피택셜 성장 공정을 사용하여 형성될 수 있다. 예를 들어, 유전체 층이 기판(50)의 상부 표면 위에 형성될 수 있고, 유전체 층을 통해 트렌치가 에칭되어 하부의 기판(50)을 노출시킬 수 있다. 에피택셜 구조체가 트렌치 내에서 에피택셜 성장될 수 있으며, 에피택셜 구조체가 유전체 층으로부터 돌출되어 핀(66) 및/또는 나노구조체(55)을 형성하도록 유전체 층이 오목화될 수 있다. 에피택셜 구조체는 제1 반도체 재료와 제2 반도체 재료와 같이 위에서 논의된 교번 배치된 반도체 재료를 포함할 수 있다. 에피택셜 구조체가 에피택셜 성장된 일부 실시예에서, 에피택셜 성장된 재료는 성장 중에 현장(인-시튜) 도핑될 수 있고, 이러한 도핑은 이전 및/또는 후속의 주입을 제거할 수 있지만, 현장 및 주입 도핑은 함께 사용될 수 있다.
추가로, 본 명세서에서 제1 반도체 층(51)(및 생성된 제1 나노구조체(52)) 및 제2 반도체 층(53)(및 생성된 제2 나노구조체(54))은 단지 예시의 목적으로 p-형 영역(50P) 및 n-형 영역(50N)에 동일한 재료를 포함하는 것으로 예시되고 논의된다. 따라서, 일부 실시예에서, 제1 반도체 층(51) 및 제2 반도체 층(53) 중 하나 또는 양자 모두는 상이한 재료일 수 있거나 p-형 영역(50P) 및 n-형 영역(50N))에서 상이한 순서로 형성될 수 있다.
또한, 도 4에서, 적절한 우물(별도로 도시되지 않음)이 핀(66), 나노구조체(55) 및/또는 STI 영역(68)에 형성될 수 있다. 다른 우물 유형을 갖는 실시예에서, 포토레지스트 또는 다른 마스크(별도로 도시되지 않음)를 사용하여 n-형 영역(50N) 및 p-형 영역(50P)에 대해 상이한 주입 단계가 달성될 수 있다. 예를 들어, 포토레지스트는 n-형 영역(50N) 및 p-형 영역(50P)에서 핀(66) 및 STI 영역(68) 위에 형성될 수 있다. 포토레지스트는 p-형 영역(50P)을 노출시키도록 패턴화된다. 포토레지스트는 스핀-온 기술을 이용하여 형성될 수 있으며, 허용 가능한 포토리소그래피 기술을 이용하여 패턴화될 수 있다. 일단 포토레지스트가 패턴화된 경우, n-형 불순물 주입이 p-형 영역(50P)에 수행될 수 있고, 포토레지스트는 n-형 불순물이 n-형 영역(50N)에 주입되는 것을 실질적으로 방지하는 마스크로서 작용할 수 있다. n-형 불순물은 약 1013 원자/cm3 내지 약 1014 원자/cm3의 범위의 농도로 영역에 주입되는 인, 비소, 안티몬 등일 수 있다. 주입 후, 포토레지스트는 예컨대 허용 가능한 애싱(ashing) 공정에 의해 제거된다.
p-형 영역(50P)의 주입 이후 또는 이전에, n-형 영역(50N)과 p-형 영역(50P)에서 나노구조체(55), 핀(66) 및 STI 영역(68) 위에 포토레지스트 또는 다른 마스크(별도로 도시되지 않음)가 형성될 수 있다. 포토레지스트는 n-형 영역(50N)을 노출시키도록 패턴화될 수 있다. 포토레지스트는 스핀-온 기술을 이용하여 형성될 수 있으며, 허용 가능한 포토리소그래피 기술을 이용하여 패턴화될 수 있다. 일단 포토레지스트가 패턴화되면, n-형 영역(50N)에 p-형 불순물 주입이 수행될 수 있고, 포토레지스트는 p-형 영역(50P)에 p-형 불순물이 주입되는 것을 실질적으로 방지하는 마스크로서 작용할 수 있다. p-형 불순물은 약 1013 원자/cm3 내지 약 1014 원자/cm3의 범위의 농도로 영역에 주입되는 붕소, 붕소 불화물, 인듐 등일 수 있다. 주입 후, 포토레지스트는 예컨대 허용 가능한 애싱 공정에 의해 제거될 수 있다.
n-형 영역(50N)과 p-형 영역(50P)의 주입 후, 주입 손상을 복구하고 주입된 p-형 및/또는 n-형 불순물을 활성화시키기 위해 어닐링이 수행될 수 있다. 일부 실시예에서, 에피택셜 핀의 성장된 재료는 성장 중에 현장 도핑될 수 있으며, 이는 주입을 제거할 수 있지만, 현장 및 주입 도핑은 함께 사용될 수 있다.
도 5에서, 더미 유전체 층(70)이 핀(66) 및/또는 나노구조체(55) 위에 형성된다. 더미 유전체 층(70)은 예를 들어, 실리콘 산화물, 실리콘 질화물 또는 이들의 조합 등일 수 있으며, 허용 가능한 기술에 따라 성막 또는 열성장될 수 있다. 더미 유전체 층(70) 위에 더미 게이트 층(72)이 형성되고, 더미 게이트 층(72) 위에 마스크 층(74)이 형성된다. 더미 게이트 층(72)은 더미 유전체 층(70) 위에 성막된 다음, 예컨대 CMP에 의해 평탄화된다. 마스크 층(74)은 더미 게이트 층(72) 위에 성막될 수 있다. 더미 게이트 층(72)은 전도성 또는 비-전도성 재료일 수 있고, 비정질 실리콘, 다결정 실리콘(폴리실리콘), 다결정 실리콘-게르마늄(폴리-SiGe), 금속 질화물, 금속 실리사이드, 금속 산화물 및 금속을 포함하는 그룹에서 선택될 수 있다. 더미 게이트 층(72)은 물리적 기상 성막(PVD), CVD, 스퍼터링 성막 또는 선택된 재료를 성막하기 위한 다른 기술에 의해 성막될 수 있다. 더미 게이트 층(72)은 절연 영역의 에칭으로부터 높은 에칭 선택비를 갖는 다른 재료로 형성될 수 있다. 마스크 층(74)은 예를 들어, 실리콘 질화물, 실리콘 산질화물 등을 포함할 수 있다. 이 예에서, 단일 더미 게이트 층(72) 및 단일 마스크 층(74)이 n-형 영역(50N) 및 p-형 영역(50P)에 걸쳐 형성된다. 더미 유전체 층(70)은 예시의 목적으로 오직 핀(66) 및 나노구조체(55)만을 덮는 것으로 예시되어 있음을 알아야 한다. 일부 실시예에서, 더미 유전체 층(70)은 더미 유전체 층(70)이 STI 영역(68)을 덮고 더미 유전체 층(70)이 더미 게이트 층(72)과 STI 영역(68) 사이에서 연장되도록 성막될 수 있다.
도 6a-21c는 실시예 디바이스의 제조에 있어서의 다양한 추가 단계를 예시한다. 도 6a-21c는 n-형 영역(50N) 또는 p-형 영역(50P)의 특징부를 예시한다. 도 6a-6c에서, 마스크 층(74)(도 5 참조)은 마스크(78)를 형성하기 위해 허용 가능한 포토리소그래피 및 에칭 기술을 이용하여 패턴화될 수 있다. 이후 마스크(78)의 패턴은 더미 게이트 층(72) 및 더미 유전체 층(70)으로 전사되어 더미 게이트(76) 및 더미 게이트 유전체(71)를 각각 형성할 수 있다. 더미 게이트(76)는 핀(66)의 각각의 채널 영역을 커버한다. 마스크(78)의 패턴은 인접하는 더미 게이트(76)로부터 각각의 더미 게이트(76)를 물리적으로 분리하는 데 사용될 수 있다. 더미 게이트(76)는 또한 각각의 핀(66)의 길이 방향에 실질적으로 수직인 길이 방향을 가질 수 있다.
도 7a-7c에서, 도 6a-6c에 예시된 구조체 위에 제1 스페이서 층(80) 및 제2 스페이서 층(82)이 형성된다. 제1 스페이서 층(80) 및 제2 스페이서 층(82)은 자체 정렬된 소스/드레인 영역을 형성하기 위한 스페이서로서 작용하도록 후속으로 패턴화될 것이다. 도 7a-7c에서, 제1 스페이서 층(80)은 STI 영역(68)의 상부면; 핀(66), 나노구조체(55) 및 마스크(78)의 상부면 및 측벽; 및 더미 게이트(76) 및 더미 게이트 유전체(71)의 측벽 상에 형성된다. 제2 스페이서 층(82)은 제1 스페이서 층(80) 위에 성막된다. 제1 스페이서 층(80)은 열산화 등의 r술을 이용하여 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등으로 형성되거나, CVD, ALD 등에 의해 성막될 수 있다. 제2 스페이서 층(82)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등과 같은 제1 스페이서 층(80)의 재료와 다른 에칭 속도를 가지는 재료로 형성될 수 있으며, CVD, ALD 등에 의해 성막될 수 있다.
제1 스페이서 층(80)이 형성된 후에 그리고 제2 스페이서 층(82)이 형성되기 전에 저농도 소스/드레인(LDD) 영역(별도로 도시하지 않음)을 위한 주입이 수행될 수 있다. 도 4에서 전술한 주입물과 유사하게 상이한 디바이스 유형의 실시예에서, 포토레지스트와 같은 마스크가 p-형 영역(50P)을 노출시키면서 n-형 영역(50N) 위에 형성될 수 있고, 적절한 유형(예, p-형)의 불순물이 p-형 영역(50P)에서 노출된 핀(66)과 나노구조체(55)에 주입될 수 있다. 이후 마스크가 제거될 수 있다. 이후 포토레지스트와 같은 마스크가 n-형 영역(50N)을 노출시키면서 p-형 영역(50P) 위에 형성될 수 있고, 적절한 유형(예, n-형)의 불순물이 n-형 영역(50N)에서 노출된 핀(66)과 나노구조체(55)에 주입될 수 있다. 이후 마스크가 제거될 수 있다. n-형 불순물은 전술한 n-형 불순물 중 임의의 것일 수 있고, p-형 불순물은 전술한 p-형 불순물 중 임의의 것일 수 있다. 저농도로 도핑된 소스/드레인 영역은 약 1x1015 원자/cm3 내지 약 1x1019 원자/cm3 범위의 불순물 농도를 가질 수 있다. 주입 손상을 복구하고 주입된 불순물을 활성화하는 데 어닐링이 적용될 수 있다.
도 8a-8c에서, 제1 스페이서 층(80) 및 제2 스페이서 층(82)은 에칭되어 제1 스페이서(81) 및 제2 스페이서(83)를 형성한다. 아래에 더 상세히 논의되는 바와 같이, 제1 스페이서(81) 및 제2 스페이서(83)는 후속 공정 중에 핀(66) 및/또는 나노구조체(55)의 측벽을 보호할뿐만 아니라, 후속으로 형성된 소스 드레인 영역을 자체 정렬하는 데 사용될 수 있다. 제1 스페이서 층(80) 및 제2 스페이서 층(82)은 예컨대, 등방성 에칭 공정(예, 습식 에칭 공정), 이방성 에칭 공정(예, 건식 에칭 공정) 등의 적절한 에칭 공정을 이용하여 에칭될 수 있다. 일부 실시예에서, 제2 스페이서 층(82)의 재료는 제2 스페이서 층(82)을 패턴화할 때 제1 스페이서 층(80)이 에칭 정지층으로 작용할 수 있고 제2 스페이서 층(82)이 제1 스페이서 층(80)을 패턴화할 때 마스크로 작용할 수 있도록 제1 스페이서 층(80)의 재료와 상이한 에칭 속도를 가진다. 예를 들어, 제2 스페이서 층(82)은 이방성 에칭 공정을 이용하여 에칭될 수 있으며, 제1 스페이서 층(80)은 에칭 정지층으로서 작용하며, 제2 스페이서 층(82)의 나머지 부분은 도 8b에 예시된 바와 같이 제2 스페이서(83)를 형성한다. 이후, 제2 스페이서(83)는 제1 스페이서 층(80)의 노출된 부분을 에칭하는 동안 마스크로서 작용함으로써 도 8b, 8c에 도시된 바와 같이 제1 스페이서(81)를 형성한다.
도 8b에 예시된 바와 같이, 제1 스페이서(81) 및 제2 스페이서(83)는 핀(66) 및/또는 나노구조체(55)의 측벽에 배치된다. 도 8c에 도시된 바와 같이, 일부 실시예에서, 제2 스페이서 층(82)은 마스크(78), 더미 게이트(76) 및 더미 게이트 유전체(71)에 인접한 제1 스페이서 층(80) 위에서 제거되고, 제1 스페이서(81)는 마스크(78), 더미 게이트(76) 및 더미 게이트 유전체(60)의 측벽 상에 배치된다. 다른 실시예에서, 제2 스페이서 층(82)의 일부는 마스크(78), 더미 게이트(76) 및 더미 게이트 유전체(71)에 인접한 제1 스페이서 층(80) 위에 남겨질 수 있다.
상기 개시 내용은 개괄적으로 스페이서 및 LDD 영역을 형성하는 공정을 설명한다는 것을 알아야 한다. 다른 공정 및 시퀀스가 사용될 수 있다. 예를 들어, 더 적거나 추가의 스페이서가 사용될 수 있고, 다른 시퀀스의 단계가 적용될 수 있으며(예, 제1 스페이서(81)는 제2 스페이서 층(82)을 성막하기 전에 패턴화될 수 있음), 추가적인 스페이서가 형성 및 제거될 수 있다. 또한, n-형 및 p-형 디바이스는 상이한 구조체 및 단계를 사용하여 형성될 수 있다.
도 9a-9c에서, 일부 실시예에 따라 핀(66), 나노구조체(55) 및 기판(50)에 제1 리세스(86) 및 제2 리세스(87)가 형성된다. 에피택셜 소스/드레인 영역이 후속으로 제1 리세스(86)에 형성될 것이고, 에피택셜 재료 및 에피택셜 소스/드레인 영역이 제2 리세스(87)에 형성될 것이다. 제1 리세스(86) 및 제2 리세스(87)는 제1 나노구조체(52) 및 제2 나노구조체(54)를 통해 기판(50)의 하부의 핀(66) 내로 연장될 수 있다. 도 9b에 예시된 바와 같이, STI 영역(58)의 상부 표면은 제1 리세스(86)의 하부 표면보다 높을 수 있다. 다양한 실시예에서, 핀(66)은 제1 리세스(86)의 하부면이 STI 영역(68) 등의 상부면과 동일 높이로 배치되도록 에칭될 수 있다. 제2 리세스(87)의 하부면은 제1 리세스(86)의 하부면과 STI 영역(68)의 상부면 아래에 배치된다.
제1 리세스(86) 및 제2 리세스(87)는 RIE, NBE 등과 같은 이방성 에칭 공정을 이용하여 핀(66), 나노구조체(55), 및 기판(50)을 에칭하는 것에 의해 형성될 수 있다. 제1 스페이서(81), 제2 스페이서(83) 및 마스크(78)는 제1 리세스(86) 및 제2 리세스(87)를 형성하는 데 사용되는 에칭 공정 도중에 핀(66), 나노구조체(55) 및 기판(50)의 일부를 마스킹한다. 나노구조체(55) 및/또는 핀(66)의 각 층을 에칭하기 위해 단일 에칭 공정 또는 다중 에칭 공정이 사용될 수 있다. 제1 리세스(86)와 제2 리세스(87)가 원하는 깊이에 도달한 후에 에칭을 중지하기 위해 시간 설정된 에칭 공정이 적용될 수 있다. 제2 리세스(87)는 제1 리세스(86)를 에칭하는 데 사용되는 동일한 공정 및 제1 리세스(86)가 에칭되기 전 또는 후의 추가적인 에칭 공정에 의해 에칭될 수 있다. 일부 실시예에서, 제1 리세스(86)에 대응하는 영역은 제2 리세스(87)에 대한 추가 에칭 공정이 수행되는 동안 마스킹될 수 있다.
도 10a-10c에서, 제1 리세스(86) 및 제2 리세스(87)에 의해 노출된 제1 반도체 재료(예, 제1 나노구조체(52))로 형성된 다층 스택(64)의 층의 측벽 부분이 에칭되어 측벽 리세스(88)를 형성한다. 측벽 리세스(88)에 인접한 제1 나노구조체(52)의 측벽은도 10c에서 직선형으로 예시되어 있지만, 측벽은 오목하거나 볼록할 수 있다. 측벽은 습식 에칭 등과 같은 등방성 에칭 공정을 이용하여 에칭될 수 있다. 제1 나노구조체(52)가 예컨대, SiGe를 포함하고 제2 나노구조체(54)가 예컨대, Si 또는 SiC를 포함하는 실시예에서, 제1 나노구조체(52)의 측벽의 에칭을 위해 테트라메틸암모늄 하이드록사이드(TMAH), 암모늄 하이드록사이드(NH4OH) 등을 사용한 건식 에칭 공정이 적용될 수 있다.
도 11a-11d에서, 제1 내부 스페이서(89)가 측벽 리세스(88)에 형성된다. 제1 내부 스페이서(89)는 도 10a-10c에 예시된 구조체 위에 내부 스페이서 층(별도로 도시되지 않음)을 성막하는 것에 의해 형성될 수 있다. 제1 내부 스페이서(89)는 후속으로 형성되는 소스/드레인 영역과 게이트 구조체 사이의 분리 특징부로서 작용한다. 아래에서 더 상세히 논의되는 바와 같이, 소스/드레인 영역 및 에피택셜 재료는 제1 리세스(86) 및 제2 리세스(87)에 형성될 것이며, 제1 나노구조체(52)는 대응하는 게이트 구조로 대체될 것이다.
내부 스페이서 층은 CVD, ALD 등과 같은 동형(conformal) 성막 공정에 의해 성막될 수 있다. 내부 스페이서 층은 실리콘 질화물 또는 실리콘 산질화물과 같은 재료를 포함할 수 있지만, 약 3.5 미만의 k-값을 가지는 낮은 유전 상수(로우-k) 재료와 같은 임의의 적절한 재료가 사용될 수 있다. 이후 내부 스페이서 층은 이방성 에칭되어 제1 내부 스페이서(89)를 형성할 수 있다. 제1 내부 스페이서(89)의 외부 측벽은 제2 나노구조체(54)의 측벽과 동일 높이인 것으로 예시되어 있지만, 제1 내부 스페이서(89)의 외부 측벽은 제2 나노구조체(54)의 측벽 너머로 연장되거나 그로부터 오목화될 수 있다.
또한, 도 11c에서는 제1 내부 스페이서(89)의 외부 측벽이 직선형인 것으로 예시되어 있지만, 제1 내부 스페이서(89)의 외부 측벽은 오목하거나 볼록할 수 있다. 예로서, 도 11d는 제1 나노구조체(52)의 측벽은 오목하고, 제1 내부 스페이서(89)의 외부 측벽은 오목하며, 제1 내부 스페이서는 제2 나노구조체(54)의 측벽으로부터 오목화된 실시예를 예시한다. 내부 스페이서 층은 RIE, NBE 등과 같은 이방성 에칭 공정에 의해 에칭될 수 있다. 제1 내부 스페이서(89)는 게이트 구조체를 형성하는 데 적용되는 에칭 공정과 같은 후속 에칭 공정에 의해 후속으로 형성되는 소스/드레인 영역(예, 도 12a-12e와 관련하여 논의되는 에피택셜 소스/드레인 영역(93))에 대한 손상을 방지하는 데 사용될 수 있다
도 12a-12d에서, 제1 에피택셜 재료(91)가 제2 리세스(87)에 형성되고, 제2 에피택셜 재료(89)가 제1 리세스(86)에 형성되고 제2 리세스(87)의 제1 에피택셜 재료(91) 위에 형성되고, 에피택셜 소스/드레인 영역(92)이 제2 에피택셜 재료(89) 위의 제1 리세스(86) 및 제2 리세스(87)에 형성된다. 일부 실시예에서, 제1 에피택셜 재료(91)는 희생 재료일 수 있으며, 이는 후속으로 제거되어 후면 비아(예, 도 27a-27c와 관련하여 후술되는 후면 비아(170))를 형성한다. 도 12b-12c에 예시된 바와 같이, 제1 에피택셜 재료의 상부 표면은 제1 리세스(86)의 하부 표면과 동일 높이일 수 있다. 그러나, 일부 실시예에서, 제1 에피택셜 재료(91)의 상부 표면은 제1 리세스(86)의 하부 표면 아래 또는 위에 배치될 수 있다. 제1 에피택셜 재료(91)는 화학적 기상 성막(CVD), 원자층 성막(ALD), 기상 에피택시(VPE), 분자빔 에피택시(MBE) 등과 같은 공정을 이용하여 제2 리세스(87)에서 에피택셜 성장될 수 있다. 제1 에피택셜 재료(91)는 실리콘 게르마늄 등과 같은 임의의 허용 가능한 재료를 포함할 수 있다. 제1 에피택셜 재료(91)는 에피택셜 소스/드레인 영역(92), 기판(50) 및 유전체 층(예, STI 영역(68) 및 제2 유전체 층(125))의 재료에 대해 높은 에칭 선택비를 갖는 재료로 형성될 수 있다. 이로써, 제1 에피택셜 재료(91)는 에피택셜 소스/드레인 영역(92) 및 유전체 층을 크게 제거하지 않고 제거된 후 후면 비아로 대체될 수 있다.
그 다음, 제2 에피택셜 재료(89)가 제1 에피택셜 재료(91) 위의 제1 리세스(86) 및 제2 리세스(87)에 형성된다. 일부 실시예에서, 제1 에피택셜 재료(91) 상의 제2 에피택셜 재료(89)의 일부는 희생 재료일 수 있으며, 이들 희생 재료는 이후에 제거되어 후면 비아(예, 도 30a-30c와 관련하여 논의되는 후면 비아 (130))를 형성한다. 제2 에피택셜 재료(89)의 다른 부분(예, 제1 리세스(86)에 형성됨)은 기판(50) 및 제1 에피택셜 재료(91)의 일부를 제거하기 위한 후속 에칭 단계 중에 제3 에피택셜 재료(89)를 보호하는 마스크로서 사용될 수 있다. 도 12b 및 도 12c에 예시된 바와 같이, 제2 에피택셜 재료(89)의 상부 표면은 STI 영역(68)의 상부 표면과 동일 높이일 수 있다. 그러나, 일부 실시예에서, 제2 에피택셜 재료(89)의 상부 표면은 STI 영역(68)의 상부 표면의 아래 또는 위에 배치될 수 있다. 제2 에피택셜 재료(89)는 화학적 기상 성막(CVD), 원자층 성막(ALD), 기상 에피택시(VPE), 분자빔 에피택시(MBE) 등과 같은 공정을 이용하여 제1 리세스(86) 및 제2 리세스(87)에 에피택셜 성장될 수 있다. 제2 에피택셜 재료(89)는 실리콘 게르마늄 등과 같은 임의의 허용 가능한 재료를 포함할 수 있다. 일부 실시예에서, 제2 에피택셜 재료(89)는 제1 에피택셜 재료(91)(예, 실리콘 게르마늄)와 유사한 재료일 수 있고; 그러나, 제2 에피택셜 재료(89)의 게르마늄 농도는 제1 에피택셜 재료(91)의 게르마늄 농도와 상이할 수 있다. 그 결과, 제2 에피택셜 재료(89)를 크게 에칭하지 않고 제1 에피택셜 재료(91)를 선택적으로 에칭할 수 있다. 제2 에피택셜 재료(89)는 에피택셜 소스/드레인 영역(92), 기판(50) 및 유전체 층(예, 후술하는 STI 영역(68) 및 유전체 층(162))의 재료에 대해 높은 에칭 선택비를 갖는 재료로 형성될 수 있다. 이로써, 제2 에피택셜 재료(89)는 에피택셜 소스/드레인 영역(92) 및 유전체 층을 크게 제거하지 않고 제거된 후 후면 비아로 대체될 수 있다.
일부 실시예에서, 에피택셜 소스/드레인 영역(92)은 제2 나노구조체(54)에 응력을 가하여 성능을 향상시킬 수 있다. 도 12c에 예시된 바와 같이, 에피택셜 소스/드레인 영역(92)은 각각의 더미 게이트(76)가 각각의 인접한 쌍의 에피택셜 소스/드레인 영역(92) 사이에 배치되도록 제1 리세스(86) 및 제2 리세스(87)에 형성된다. 일부 실시예에서, 제1 스페이서(81)는 더미 게이트(76)로부터 에피택셜 소스/드레인 영역(92)을 분리하는 데 사용되며, 내부 스페이서(90)는 에피택셜 소스/드레인 영역(92)은 획득되는 나노-FET의 후속으로 형성되는 게이트와 단락되지 않는 적절한 측면 거리만큼 나노구조체(55)로부터 에피택셜 소스/드레인 영역(92)을 분리하는 데 사용된다.
n-형 영역(50N), 예를 들어 NMOS 영역의 에피택셜 소스/드레인 영역(92)은 p-형 영역(50P), 예를 들어 PMOS 영역을 마스킹하는 것에 의해 형성될 수 있다. 이후, 에피택셜 소스/드레인 영역(92)은 n-형 영역(50N)의 제1 리세스(86) 및 제2 리세스(87)에서 에피택셜 성장된다. 에피택셜 소스/드레인 영역(92)은 n-형 나노-FET에 적절한 임의의 허용 가능한 재료를 포함할 수 있다. 예를 들어, 제2 나노구조체(54)가 실리콘인 경우, 에피택셜 소스/드레인 영역(92)은 실리콘, 실리콘 탄화물, 인-도핑된 실리콘 탄화물, 실리콘 인화물 등과 같이 제2 나노구조체(54)에 인장 변형을 가하는 재료를 포함할 수 있다. 에피택셜 소스/드레인 영역(92)은 나노구조체(55)의 각각의 상부 표면으로부터 상승된 표면을 가질 수 있고, 패싯(facet)을 가질 수 있다.
p-형 영역(50P), 예를 들어 PMOS 영역의 에피택셜 소스/드레인 영역(92)은 n-형 영역(50N), 예를 들어 NMOS 영역을 마스킹한 것에 의해 형성될 수 있다. 에피택셜 소스/드레인 영역(92)은 p-형 영역(50P)의 제1 리세스(86) 및 제2 리세스(87)에서 에피택셜 성장된다. 에피택셜 소스/드레인 영역(92)은 p-형 나노-FET에 적절한 임의의 허용 가능한 재료를 포함할 수 있다. 예를 들어, 제1 나노구조체(52)가 실리콘 게르마늄인 경우, 에피택셜 소스/드레인 영역(92)은 실리콘-게르마늄, 붕소-도핑된 실리콘-게르마늄, 게르마늄, 게르마늄 주석 등과 같이 제1 나노구조체(52)에 압축 변형을 가하는 재료를 포함할 수 있다. 에피택셜 소스/드레인 영역(92)은 또한 다층 스택(56)의 각각의 표면으로부터 상승된 표면을 가질 수 있고, 패싯을 포함할 수 있다.
에피택셜 소스/드레인 영역(92), 제1 나노구조체(52), 제2 나노구조(54) 및/또는 기판(50)은 저농도 도핑된 소스/드레인 영역을 형성하기 위해 전술한 공정과 유사하게 소스/드레인 영역을 형성하도록 도펀트로 주입될 수 있으며, 이어 어닐링이 수행된다. 소스/드레인 영역은 약 1x1019 원자/cm3 내지 약 1x1021 원자/cm3의 불순물 농도를 가질 수 있다. 소스/드레인 영역에 대한 n-형 및/또는 p-형 불순물은 전술한 불순물 중 임의의 것일 수 있다. 일부 실시예에서, 에피택셜 소스/드레인 영역(92)은 성장 중에 현장 도핑될 수 있다.
n-형 영역(50N) 및 p-형 영역(50P)에 에피택셜 소스/드레인 영역(92)을 형성하는 데 적용된 에피택시 공정의 결과, 에피택셜 소스/드레인 영역(92)의 상부 표면은 나노구조체(55)의 측벽 너머로 측방 외측으로 연장되는 패싯을 가진다. 일부 실시예에서, 인접한 에피택셜 소스/드레인 영역(92)은 도 12b에 예시된 바와 같이 에피택시 공정이 완료된 후에도 분리된 상태로 유지된다. 도 12b에 예시된 실시예에서, 제1 스페이서(81)는 STI 영역(68)의 상부 표면에 형성되어 에피택셜 성장을 차단할 수 있다. 일부 다른 실시예에서, 제1 스페이서(81)는 나노구조체(55)의 측벽의 부분을 덮어서 에피택셜 성장을 추가로 차단한다. 일부 다른 실시예에서, 제1 스페이서(81)를 형성하는 데 적용되는 스페이서 에칭은 스페이서 재료를 제거하고 에피택셜 성장 영역이 STI 영역(68)의 표면으로 연장되도록 조절될 수 있다. 다른 실시예에서, 에피택셜 소스/드레인 영역(92)의 확장은 도 12d의 실시예에 의해 예시된 바와 같이 인접한 에피택셜 소스/드레인 영역(92)이 함께 병합되도록 할 수 있다.
에피택셜 소스/드레인 영역(92)은 하나 이상의 반도체 재료층을 포함할 수 있다. 예를 들어, 에피택셜 소스/드레인 영역(92)은 제1 반도체 재료층(92A), 제2 반도체 재료층(92B) 및 제3 반도체 재료층(92C)을 포함할 수 있다. 에피택셜 소스/드레인 영역(92)에 대해 임의의 수의 반도체 재료층이 사용될 수 있다. 제1 반도체 재료층(92A), 제2 반도체 재료층(92B) 및 제3 반도체 재료층(92C)은 각각 상이한 반도체 재료로 형성될 수 있으며 다른 도핑 농도로 도핑될 수 있다. 일부 실시예에서, 제1 반도체 재료층(92A)은 제2 반도체 재료층(92B)보다 작고 제3 반도체 재료층(92C)보다 큰 도펀트 농도를 가질 수 있다. 소스/드레인 영역(92)이 3개의 반도체 재료층을 포함하는 실시예에서, 제1 반도체 재료층(92A)이 성막될 수 있고, 제1 반도체 재료층(92A) 위에 제2 반도체 재료층(92B)이 성막될 수 있고, 제2 반도체 재료층(92B) 위에 제3 반도체 재료층(92C)이 성막될 수 있다.
도 13a-13c에서, 제1 층간 유전체(ILD)(96)는 도 12a-12d에 예시된 구조체 위에 성막된다. 제1 ILD(96)는 유전체 재료로 형성될 수 있으며, CVD, 플라즈마 강화 CVD(PECVD) 또는 FCVD와 같은 임의의 적절한 방법에 의해 성막될 수 있다. 유전체 재료는 포스포-실리케이트 유리(PSG), 보로-실리케이트 유리(BSG), 붕소-도핑된 포스포-실리케이트 유리(BPSG), 도핑되지 않은 실리케이트 유리(USG) 등을 포함할 수 있다. 임의의 허용되는 공정에 의해 형성된 다른 절연 재료가 사용될 수 있다. 일부 실시예에서, 접촉 에칭 정지층(CESL)(94)이 제1 ILD(96)와 에피택셜 소스/드레인 영역(93), 마스크(78)와 제1 스페이서(81) 사이에 배치된다. CESL(94)은 상부의 제1 ILD(96)의 재료와 상이한 에칭 속도를 가지는 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물 등과 같은 유전체 재료를 포함할 수 있다.
도 14a-14c에서, 더미 게이트(76) 또는 마스크(78)의 상부면과 제1 ILD(96)의 상부면을 평탄화하기 위해 CMP와 같은 평탄화 공정이 수행될 수 있다. 더미 게이트(76) 상의 마스크(78) 및 마스크(78)의 측벽을 따른 제1 스페이서(81)의 일부도 평탄화 공정에 의해 제거될 수 있다. 평탄화 공정 후, 더미 게이트(76), 제1 스페이서(81) 및 제1 ILD(96)의 상부 표면은 공정 변화 내에서 동일 높이가 된다. 따라서, 더미 게이트(76)의 상부 표면은 제1 ILD(96)를 통해 노출된다. 일부 실시예에서, 마스크(78)는 남아 있을 수 있으며, 이 경우 평탄화 공정은 제1 ILD(96)의 상부 표면과 마스크(78) 및 제1 스페이서(81)의 상부 표면을 평탄화시킨다.
도 15a-15c에서, 더미 게이트(76) 및 마스크(78)(존재하는 경우)는 하나 이상의 에칭 단계에서 제거되어 제3 리세스(98)가 형성된다. 제3 리세스(98) 내의 더미 게이트 유전체(60)의 일부도 제거된다. 일부 실시예에서, 더미 게이트(76) 및 더미 게이트 유전체(60)는 이방성 건식 에칭 공정에 의해 제거된다. 예를 들어, 에칭 공정은 제1 ILD(96) 또는 제1 스페이서(81)보다 빠른 속도로 더미 게이트(76)를 선택적으로 에칭하는 반응 가스(들)를 사용하는 건식 에칭 공정을 포함할 수 있다. 각각의 제3 리세스(98)는 나노구조체(55)의 일부를 노출 및/또는 피복하고 있으며, 이는 후속으로 완성된 나노-FET에서 채널 영역으로 작용한다. 채널 영역으로 작용하는 나노구조체(55)의 부분은 인접한 쌍의 에피택셜 소스/드레인 영역(93) 사이에 배치된다. 제거하는 동안 더미 게이트 유전체(60)는 더미 게이트(76)가 에칭될 때 에칭 정지층으로 사용될 수 있다. 이후, 더미 게이트(76)의 제거 후에 더미 게이트 유전체(60)가 제거될 수 있다.
도 16a-16c에서, 제1 나노구조체(52)는 제거되어 제3 리세스(98)를 연장시킨다. 제1 나노구조체(52)는 제1 나노구조체(52)의 재료에 선택적인 에칭제를 사용하여 습식 에칭 등과 같은 등방성 에칭 공정을 수행하는 것에 의해 제거될 수 있는 반면, 제2 나노구조체(54), 기판(50), STI 영역(58)은 제1 나노구조체(52)에 비해 상대적으로 에칭되지 않은 상태로 유지된다. 제1 나노구조체(52)가 예를 들어, SiGe를 포함하고, 제2 나노구조체(54A-54C)가 예를 들어 Si 또는 SiC를 포함하는 실시예에서, 테트라메틸암모늄 하이드록사이드(TMAH), 암모늄 하이드록사이드(NH4OH) 등을 사용하여 제1 나노구조체(52)를 제거할 수 있다.
도 17a-17c에서, 게이트 유전체 층(100) 및 게이트 전극(102)이 대체 게이트를 위해 형성된다. 게이트 유전체 층(100)은 제3 리세스(98)에 동형으로 성막된다. 게이트 유전체 층(100)은 기판(50)의 상부 표면 및 측벽과 제2 나노구조체(54)의 상부 표면, 측벽 및 하부 표면 상에 형성될 수 있다. 게이트 유전체 층(100)은 또한 제1 ILD(96), CES (94), 제1 스페이서(81) 및 STI 영역(68)의 상부 표면 상에 그리고 제1 스페이서(81) 및 제1 내부 스페이서(89)의 측벽 상에 성막될 수 있다.
일부 실시예에 따르면, 게이트 유전체 층(100)은 산화물, 금속 산화물 등등 또는 이들의 조합과 같은 하나 이상의 유전체 층을 포함한다. 예를 들어, 일부 실시예에서, 게이트 유전체는 실리콘 산화물 층과 실리콘 산화물 층 위의 금속 산화물 층을 포함할 수 있다. 일부 실시예에서, 게이트 유전체 층(100)은 하이-k 유전체 재료를 포함하고, 이러한 실시예에서 게이트 유전체 층(100)은 약 7.0보다 큰 k-값을 가질 수 있으며, 금속 산화물 또는 하프늄, 알루미늄, 지르코늄, 란타, 망간, 바륨, 티타늄, 납 및 이들의 조합의 실리케이트를 포함할 수 있다. 게이트 유전체 층(100)의 구조는 n-형 영역(50N) 및 p-형 영역(50P)에서 동일하거나 상이할 수 있다. 게이트 유전체 층(100)의 형성 방법은 분자빔 성막(MBD), ALD, PECVD 등을 포함할 수 있다.
게이트 전극(102)은 게이트 유전체 층(100) 위에 각각 성막되며, 제3 리세스(98)의 나머지 부분을 채운다. 게이트 전극(102)은 티타늄 질화물, 티타늄 산화물, 탄탈 질화물, 탄탈 탄화물, 코발트, 루테늄, 알루미늄, 텅스텐, 이들의 조합 또는 이들의 다층과 같은 금속 함유 재료를 포함할 수 있다. 예를 들어, 단일층 게이트 전극(102)이 도 17a 및 도 17c에 예시되어 있지만, 게이트 전극(102)은 임의의 수의 라이너 층, 임의의 수의 일함수 조정층 및 충전 재료를 포함할 수 있다. 게이트 전극(102)을 구성하는 층의 임의의 조합이 인접한 제2 나노구조체(54) 사이와 제2 나노구조체(54A)와 기판(50) 사이의 n-형 영역(50N)에 성막될 수 있으며, 인접한 제1 나노구조체(52) 사이의 p-형 영역(50P)에 성막될 수 있다.
n-형 영역(50N)과 p-형 영역(50P)에 게이트 유전체 층(100)을 형성하는 것은 각 영역의 게이트 유전체 층(100)이 동일한 재료로 형성되도록 동시에 일어날 수 있으며, 게이트 전극(102)의 형성은 각 영역의 게이트 전극(102)이 동일한 재료로 형성되도록 동시에 일어날 수 있다. 일부 실시예에서, 각 영역의 게이트 유전체 층(100)은 별개의 공정에 의해 형성될 수 있으므로, 게이트 유전체 층(100)은 상이한 재료일 수 있고 및/또는 상이한 수의 층을 가질 수 있으며, 및/또는 각 영역의 게이트 전극(102)은 별개의 공정에 의해 형성될 수 있어서, 게이트 전극(102)은 상이한 재료일 수 있고 및/또는 상이한 수의 층을 가질 수 있다. 별개의 공정을 적용할 때 적절한 영역을 마스킹하고 노출하기 위해 다양한 마스킹 단계가 사용될 수 있다.
제3 리세스(98)를 채운 후, CMP와 같은 평탄화 공정을 수행하여 게이트 유전체 층(100)과 게이트 전극(102)의 재료의 과잉의 부분을 제거할 수 있으며, 해당 과잉의 부분은 제1 ILD(95)의 상부면 위에 존재한다. 따라서, 게이트 전극(102) 및 게이트 유전체 층(100)의 재료의 나머지 부분은 획득되는 나노-FET의 대체 게이트 구조체를 형성한다. 게이트 전극(102) 및 게이트 유전체 층(100)은 집합적으로 "게이트 구조체"로 지칭될 수 있다.
도 18a-18c에서, 게이트 구조체(게이트 유전체 층(100) 및 대응하는 상부의 게이트 전극(102)을 포함)가 오목화됨으로써 리세스가 게이트 구조체 바로 위에 그리고 제1 스페이서(81)의 대향 부분 사이에 형성된다. SiO, HfSi, SiOC, AlO, ZrSi, AlON, ZrO, HfO, TiO, ZrAlO, ZnO, TaO, LaO, YO, TaCN, SiN, SiOCN, Si, SiOCN, ZrN, SiCN, 이들의 조합 등과 같은 하나 이상의 유전체 재료층을 포함하는 게이트 마스크(104)가 리세스에 채워진 다음, 제1 ILD(96) 위로 연장되는 재료의 과잉의 부분을 제거하기 위한 평탄화 공정이 이어진다. 후속으로 형성되는 게이트 접촉부(예, 도 20a-20c와 관련하여 후술되는 게이트 접촉부(114))가 게이트 마스크(104)를 관통하여 상기 오목화된 게이트 전극(102)의 상부 표면과 접촉한다. 일부 실시예에서, 게이트 마스크(104)의 두께(예, 상부 표면과 하부 표면 사이에서 측정됨)는 50 nm 이하일 수 있고, 게이트 마스크(104)의 폭(예, 대향 측벽 사이에서 측정됨)은 약 5 nm 내지 약 30 nm의 범위일 수 있다. 다른 실시예에서, 게이트 마스크(104)는 상이한 치수를 가질 수 있다.
도 18a-18c에 추가로 예시된 바와 같이, 제2 ILD(106)가 제1 ILD(96) 위와 게이트 마스크(104) 위에 성막된다. 일부 실시예에서, 제2 ILD(106)는 FCVD에 의해 형성된 유동성 막이다. 일부 실시예에서, 제2 ILD(106)는 PSG, BSG, BPSG, USG 등과 같은 유전체 재료로 형성되고, CVD, PECVD 등과 같은 임의의 적절한 방법에 의해 성막될 수 있다.
도 19a-19c에서, 제2 ILD(106), 제1 ILD(96), CESL(94) 및 게이트 마스크(104)가 에칭되어 에피택셜 소스/드레인 영역(93) 및/또는 게이트 구조체의 표면을 노출시키는 제4 리세스(108)를 형성한다. 제4 리세스(108)는 RIE, NBE 등과 같은 이방성 에칭 공정을 이용한 에칭에 의해 형성될 수 있다. 일부 실시예에서, 제4 리세스(108)는 제1 에칭 공정을 이용하여 제2 ILD(106) 및 제1 ILD(96)를 통해 에칭될 수 있으며; 제2 에칭 공정을 이용하여 게이트 마스크(104)를 통해 에칭될 수 있고; 제3 에칭 공정을 이용하여 CESL(94)을 통해 에칭될 수 있다. 포토레지스트와 같은 마스크가 제2 ILD(106) 위에 형성되고 패턴화되어 제1 에칭 공정 및 제2 에칭 공정으로부터 제2 ILD(106)의 일부를 마스킹할 수 있다. 일부 실시예에서, 에칭 공정은 오버 에칭될 수 있고, 따라서 제4 리세스(108)는 에피택셜 소스/드레인 영역(93) 및/또는 게이트 구조체로 연장되고, 제4 리세스(108)의 바닥은 에피택셜 소스/드레인 영역(93) 및/또는 게이트 구조체의 상부 표면과 동일 높이(예, 동일 높이 또는 기판으로부터 동일한 거리를 가짐)이거나 그보다 낮을 수 있다(예, 기판에 더 근접). 도 19c는 에피택셜 소스/드레인 영역(93)과 게이트 구조체를 동일한 단면으로 노출시키는 제4 리세스(108)를 예시하고 있지만, 다양한 실시예에서, 에피택셜 소스/드레인 영역(93) 및 게이트 구조체는 서로 다른 단면으로 노출될 수 있어서 후속으로 형성되는 접촉부의 단락의 위험을 감소시킨다.
제4 리세스(108)가 형성된 후, 에피택셜 소스/드레인 영역(93) 위에 제1 실리사이드 영역(110)이 형성된다. 일부 실시예에서, 제1 실리사이드 영역(110)은 먼저 하부의 에피택셜 소스/드레인 영역(93)(예, 실리콘, 실리콘 게르마늄, 게르마늄)의 반도체 재료와 반응할 수 있는 니켈, 코발트, 티타늄, 탄탈, 백금, 텅스텐, 기타 귀금속, 기타 내화 금속, 희토류 금속 또는 이들의 합금과 같은 금속(별도로 도시되지 않음)을 에피택셜 소스/드레인 영역(93)의 노출된 부분 위에 성막하여 실리사이드 또는 게르마늄화물 영역을 형성한 후 열 어닐링 공정을 수행하여 제1 실리사이드 영역(110)을 형성하는 것에 의해 형성된다. 이후 성막된 금속의 미반응 부분이 예컨대, 에칭 공정에 의해 제거된다. 제1 실리사이드 영역(110)은 실리사이드 영역으로 지칭되지만, 제1 실리사이드 영역(110)은 또한 게르마늄화물 영역 또는 실리콘 게르마늄화물 영역(예, 실리사이드, 게르마늄화물 또는 이들의 조합을 포함하는 영역)일 수 있다. 일 실시예에서, 제1 실리사이드 영역(110)은 n-형 영역(50N)에 TiSi, CrSi, TaSi, MoSi, ZrSi, HfSi, ScSi, YSi, HoSi, TbSi, GdSi, LuSi, DySi, ErSi, YbSi 등을 포함하고, 제1 실리사이드 영역(110)은 p-형 영역(50P)에 NiSi, CoSi, MnSi, WSi, FeSi, RhSi, PdSi, RuSi, PtSi, IrSi, OsSi 등을 포함한다. 제1 실리사이드 영역(110)은 일부 실시예에서 약 1 nm 내지 약 10 nm 범위의 두께를 가진다.
도 20a-20c에서, 소스/드레인 접촉부(112) 및 게이트 접촉부(114)(접촉 플러그로도 지칭됨)가 제3 리세스(108)에 형성된다. 소스/드레인 접촉부(112) 및 게이트 접촉부(114) 각각은 장벽층, 확산층 및 충전 재료와 같은 하나 이상의 층을 포함할 수 있다. 예를 들어, 일부 실시예에서, 소스/드레인 접촉부(112) 및 게이트 접촉부(114)는 각각 장벽층 및 도전 재료를 포함할 수 있고, 하부의 도전 특징부(예, 게이트 전극(102) 및/또는 제1 실리사이드 영역(110)))에 전기적으로 각각 결합된다. 게이트 접촉부(114)는 게이트 전극(102)에 전기적으로 연결되고 소스/드레인 접촉부(112)는 제1 실리사이드 영역(110)에 전기적으로 연결된다. 장벽층은 티타늄, 티타늄 질화물, 탄탈, 탄탈 질화물 등을 포함할 수 있다. 도전 재료는 구리, 구리 합금, 은, 금, 텅스텐, 코발트, 루테늄, 알루미늄, 니켈, 티타늄, 티타늄 질화물, 탄탈, 탄탈 질화물, 몰리브덴, 니켈 등일 수 있다. 제2 ILD(106)의 표면으로부터 과잉의 재료를 제거하기 위해 CMP와 같은 평탄화 공정이 수행될 수 있다. 에피택셜 소스/드레인 영역(93), 제2 나노구조체(54) 및 게이트 구조체(게이트 유전체 층(100) 및 게이트 전극(102)을 포함)은 집합적으로 트랜지스터 구조체로 지칭될 수 있다. 트랜지스터 구조체는 디바이스층(115)에 형성될 수 있으며, 여기서 제1 상호 접속 구조체(예, 도 21a-21c와 관련하여 후술되는 전면 상호 접속 구조체(120))가 그 전면 위에 형성되고, 제2 상호 접속 구조체(예, 도 28a-28c와 관련하여 후술되는 후면 상호 접속 구조체(136))가 그 후면 위에 형성된다. 디바이스층(115)은 나노-FET를 가지는 것으로 설명되지만, 다른 실시예는 상이한 유형의 트랜지스터(예, 평면형 FET, finFET, 박막 트랜지스터(TFT) 등)를 가지는 디바이스층(115)을 포함할 수 있다.
도 20a-20c는 각각의 에피택셜 소스/드레인 영역(92)으로 연장되는 소스/드레인 접촉부(112)를 예시하지만, 소스/드레인 접촉부(112)는 에피택셜 소스/드레인 영역(92)(소스/드레인 영역(92')으로 표시됨) 중 특정 영역으로부터 생략될 수 있다. 소스/드레인 영역(92')은 제1 에피택셜 영역(91) 바로 위에 형성된 소스/드레인 영역에 대응할 수 있다. 예를 들어, 아래에서 더 상세히 설명되는 바와 같이, 도전 특징부(예, 후면 비아 또는 전력 레일)가 에피택셜 소스/드레인 영역(92) 중 하나 이상의 영역의 후면을 통해 후속으로 부착될 수 있다. 이러한 특정 에피택셜 소스/드레인 영역(92)의 경우, 소스/드레인 접촉부(112)가 생략될 수 있거나 상부의 임의의 도전 라인에 전기적으로 연결되지 않은 더미 접촉부로 대체될 수 있다(예, 도 22a-22c와 관련하여 후술되는 제1 도전 특징부(122)).
도 20d는 일부 다른 실시예에 따른 디바이스의 도 1의 C-C' 단면을 따른 단면도를 예시한다. 도 20d의 실시예는 동일한 참조 번호가 동일한 공정을 이용하여 형성된 동일한 요소를 나타내는 도 20a-20c와 관련하여 전술한 실시예와 유사할 수 있다. 그러나, 도 20d에서, 소스/드레인 접촉부(112)는 복합 구조체를 가질 수 있고, 각각 제1 ILD(96)의 제1 접촉부(112A) 및 제2 ILD(106)의 제2 접촉부 112B)를 포함할 수 있다. 다양한 실시예에서, 제1 접촉부(112A)는 제2 ILD(106)를 성막하기 전에 제1 ILD(96)에 형성되고, 제1 접촉부(112A)는 제1 ILD(96)의 상부 표면으로부터 오목화될 수 있다. 제1 접촉부(112A)가 오목화된 후, 절연 마스크(117)가 제1 접촉부(112A)를 덮도록 성막될 수 있다. 제1 접촉부(112A)는 W, Ru, Co, Cu, Ti, TiN, Ta, TaN, Mo, Ni, 이들의 조합 등을 포함할 수 있고, 약 1 nm 내지 약 50 nm 범위의 두께(예, 대향 측벽 사이에서 측정됨)를 가질 수 있다. 절연 마스크(117)는 SiO, HfSi, SiOC, AlO, ZrSi, AlON, ZrO, HfO, TiO, ZrAlO, ZnO, TaO, LaO, YO, TaCN, SiN, SiOCN, Si, SiOCN, ZrN, SiCN, 이들의 조합 등을 포함할 수 있다. 일부 실시예에서, 절연 마스크(117)의 재료는 절연 마스크(117) 및 게이트 마스크(104)가 서로 선택적으로 에칭될 수 있도록 게이트 마스크(104)의 재료와 상이할 수 있다. 이러한 방식으로, 제2 접촉부(112B) 및 게이트 접촉부(114)가 서로 독립적으로 형성될 수 있다.
이어서, 전술한 바와 같이 제2 ILD(106)가 절연 마스크(117) 및 제1 접촉부(112A) 위에 성막된다. 제2 ILD(106)가 성막된 후, 제2 접촉부(112B)가 제2 ILD(106)를 통해 연장되고, 절연 마스크(117)를 통해 연장되고, 제1 접촉부(112A)에 전기적으로 연결되도록 형성될 수 있다. 제2 접촉부(112B)는 제1 접촉부(112A) 내로 부분적으로 연장되어 매립될 수 있다. 제2 접촉부(112B)는 W, Ru, Co, Cu, Ti, TiN, Ta, TaN, Mo, Ni, 이들의 조합 등을 포함할 수 있고, 약 1 nm 내지 약 50 nm 범위의 두께(예, 대향 측벽 사이에서 측정됨)를 가질 수 있다. 제2 접촉부(112B)의 두께는 제1 접촉부(112A)의 두께와 동일하거나 상이할 수 있으며, 제2 접촉부(112B)의 재료는 제1 접촉부(112A)의 재료와 동일하거나 상이할 수 있다. 따라서, 제1 접촉부(112A) 및 제2 접촉부(112B)를 포함하는 복합 소스/드레인 접촉부(112)가 형성될 수 있다. 다음의 공정 단계는 용이한 설명을 위해 도 20a-20c의 실시예와 관련하여 설명되지만, 이들은 도 20d의 실시예에 동일하게 적용될 수 있음을 이해해야 한다. 다른 실시예에서 소스/드레인 접촉부(112)의 다른 구성도 가능하다.
도 21a-29c는 디바이스층(115) 상에 전면 및 후면 상호 접속 구조체를 형성하는 중간 단계를 예시한다. 전면 및 후면 상호 접속 구조체는 각각 기판(50) 상에 형성된 나노-FET에 전기적으로 연결된 도전 특징부를 포함할 수 있다. 도 21a, 22a, 23a, 24a, 25a, 26a, 27a, 28a 및 28a는 도 1에 예시된 A-A' 기준 단면을 예시한다. 도 21b, 22b, 23b, 24b, 25b, 26b, 27b, 28b 및 29b는 도 1에 예시된 B-B' 기준 단면을 예시한다. 도 21c, 22c, 23c, 24c, 25c, 26c, 27c, 28c 및 29c는 도 1에 예시된 C-C' 기준 단면을 예시한다. 도 21a-29c에 설명된 공정 단계는 n-형 영역(50N) 및 p-형 영역(50P) 중 하나 또는 모두에 적용될 수 있다. 전술한 바와 같이, 후면 도전 측징부(예, 후면 비아)는 하나 이상의 에피택셜 소스/드레인 영역(92')에 연결될 수 있다. 따라서, 소스/드레인 접촉부(112)는 에피택셜 소스/드레인 영역(92')으로부터 선택적으로 생략될 수 있다.
도 21a-21c에서, 전면 상호 접속 구조체(120)가 제2 ILD(106) 상에 형성된다. 전면 상호 접속 구조체(120)는 디바이스층(115)의 전면(예, 게이트 전극(102)을 가지는 디바이스층(115)의 측면)에 형성되기 때문에 전면 상호 접속 구조체로 지칭될 수 있다.
전면 상호 접속 구조체(120)는 하나 이상의 적층된 유전체 층(124)에 형성된 하나 이상의 제1 도전 특징부 층(122)를 포함할 수 있다. 적층된 제1 유전체 층(124)의 각각은 로우-k 유전체 재료, 엑스트라 로우-k(ELK) 유전체 재료 등과 같은 유전체 재료를 포함할 수 있다. 제1 유전체 층(124)은 CVD, ALD, PVD, PECVD 등과 같은 적절한 공정을 이용하여 성막될 수 있다.
도전 특징부(122)는 도전 라인 및 도전 라인의 층들을 상호 연결하는 도전 비아를 포함할 수 있다. 도전 비아는 도전 라인의 층 사이에 수직 연결을 제공하기 위해 제1 유전체 층(124)의 각각을 통해 연장될 수 있다. 제1 도전 특징부(122)는 다마신 공정, 이중 다마신 공정 등과 같은 임의의 허용 가능한 공정을 통해 형성될 수 있다.
일부 실시예에서, 제1 도전 특징부(122)는 도전 특징부(122)의 원하는 패턴에 대응하는 트렌치를 형성하기 위해 포토리소그래피 및 에칭 기술의 조합을 이용하여 각각의 제1 유전체 층(124)을 패턴화하는 다마신 공정을 이용하여 형성될 수 있다. 선택적인 확산 장벽 및/또는 선택적인 접착층이 트렌치에 성막될 수 있고 트렌치는 이후 도전 재료로 채워질 수 있다. 장벽층에 적절한 재료는 티타늄, 티타늄 질화물, 티타늄 산화물, 탄탈, 탄탈 질화물, 탄탈 산화물, 이들의 조합 등을 포함하며, 도전 재료에 적절한 재료는 구리,은, 금, 텅스텐, 알루미늄, 이들의 조합 등을 포함한다. 일 실시예에서, 제1 도전 특징부(122)는 구리 또는 구리 합금의 시드층을 성막하고 전기 도금에 의해 트렌치를 충전함으로써 형성될 수 있다. 각각의 제1 유전체 층(124)의 표면으로부터 과잉의 도전 재료를 제거하고 후속 처리를 위해 제1 유전체 층(124) 및 제1 도전 특징부(122)의 표면을 평탄화하기 위해 화학적 기계적 평탄화(CMP) 공정 등이 이용될 수 있다.
도 21a-21c는 전면 상호 접속 구조체(120) 내의 제1 도전 특징부(122) 및 제1 유전체 층(124)의 5개의 층을 예시한다. 그러나, 전면 상호 접속 구조체(120)는 임의의 수의 제1 유전체 층(124)에 배치된 임의의 수의 제1 도전 특징부(122)를 포함할 수 있음을 이해해야 한다. 전면 상호 접속 구조체(120)는 기능 회로를 형성하기 위해 게이트 접촉부(114) 및 소스/드레인 접촉부(112)에 전기적으로 연결될 수 있다. 일부 실시예에서, 전면 상호 접속 구조체(120)에 의해 형성된 기능 회로는 로직 회로, 메모리 회로, 이미지 센서 회로 등을 포함할 수 있다.
도 22a-22c에서, 캐리어 기판(150)이 제1 접합층(152A) 및 제2 접합층(152B)(총괄적으로 접합층(152)으로 지칭됨)에 의해 전면 상호 접속 구조체(120)의 상부 표면에 접합된다. 캐리어 기판(150)은 유리 캐리어 기판, 세라믹 캐리어 기판, 웨이퍼(예, 실리콘 웨이퍼) 등일 수 있다. 캐리어 기판(150)은 후속 처리 단계 중에 그리고 완성된 디바이스에 구조적 지지를 제공할 수 있다.
다양한 실시예에서, 캐리어 기판(150)은 유전체-유전체 접합 등과 같은 적절한 기술을 이용하여 전면 상호 접속 구조체(120)에 접합될 수 있다. 유전체-유전체 접합은 전면 상호 연결 구조체(120) 상에 제1 접합층(152A)을 성막하는 것을 포함할 수 있다. 일부 실시예에서, 제1 접합층(152A)은 CVD, ALD, PVD 등에 의해 성막되는 실리콘 산화물(예, 고밀도 플라즈마(HDP) 산화물 등)을 포함한다. 제2 접합층(152B)은 유사하게 예를 들어, CVD, ALD, PVD, 열산화 등을 이용하여 접합하기 전에 캐리어 기판(150)의 표면 상에 형성되는 산화물 층일 수 있다. 제1 접합층(152A) 및 제2 접합층(152B)에 대해 다른 적절한 재료도 사용될 수 있다.
유전체-유전체 접합 공정은 하나 이상의 제1 접합층(152A) 및 제2 접합층(152B)에 표면 처리를 적용하는 것을 더 포함할 수 있다. 표면 처리는 플라즈마 처리를 포함할 수 있다. 플라즈마 처리는 진공 환경에서 수행될 수 있다. 플라즈마 처리 후, 표면 처리는 하나 이상의 접합층(152)에 적용될 수 있는 세정 공정(예, 탈염수 등으로 세정 등)을 추가로 포함할 수 있다. 이후 캐리어 기판(150)이 전면과 정렬되고 그 2개의 부분은 서로에 대해 압착되어 전면 상호 접속 구조체(120)에 대한 캐리어 기판(150)의 사전 접합을 개시한다. 사전 접합은 상온(예, 약 21 ℃ 내지 25 ℃)에서 수행된다. 사전 접합 후, 예를 들어 전면 상호 접속 구조체(120) 및 캐리어 기판(150)을 예컨대, 약 170 ℃ 내지 약 500 ℃의 온도로 가열함으로써 어닐링 공정이 적용될 수 있다.
또한, 도 22a-22c에서, 캐리어 기판(150)이 전면 상호 접속 구조체(120)에 접합된 후, 디바이스는 트랜지스터 구조체(109)의 후면이 위를 향하도록 뒤집힐 수 있다. 트랜지스터 구조체(109)의 후면은 능동 디바이스의 게이트 전극(102)이 형성된 디바이스층(105)의 전면과 반대되는 면을 지칭할 수 있다.
이후 기판(50)의 후면에 박형화(thinning) 공정이 적용될 수 있다. 박형화 공정은 평탄화 공정(예, 기계적 연삭, CMP 등), 에치백 공정, 이들의 조합 등을 포함할 수 있다. 일부 실시예에서, 박형화 공정은 기판(50)의 대부분을 제거하는 평탄화와 그 이후에 기판(50)을 추가로 오목화하는 에치백의 조합을 포함한다. 박형화 공정은 전면 상호 접속 구조체(120)에 대향되는 제1 에피택셜 재료(91)의 표면을 노출시킬 수 있다. 예를 들어, 박형화 공정은 제1 에피택셜 영역(91)의 상부 표면 아래로 기판(50) 및 STI 영역(68)을 에치백할 수 있다. 일부 실시예에서,에치백 공정은 기판(50)을 에칭하기 위해 O2, Cl2, HCl, HBr, 이들의 조합 등을 사용하는 플라즈마 에칭 공정일 수 있다. 또한, 에치백 공정은 약 5 sccm 내지 약 100 sccm 범위의 에칭 유량; 약 1 mTorr 내지 약 100 mTorr 범위의 챔버 압력 및 약 300V 내지 약 1000V 범위의 바이어스 전압을 가질 수 있다. 다른 실시예에서 다른 에칭 조건이 적용될 수 있다.
또한, 기판(50)의 일부는 박형화 공정 후에 에피택셜 소스/드레인 영역(92)(에피택셜 소스/드레인 영역(92')을 포함), 게이트 구조체(예, 게이트 전극(102) 및 게이트 유전체 층(100)) 및 제2 에피택셜 재료(89) 위에 남겨질 수 있다. 예를 들어, 기판(50)의 나머지 부분은 제2 에피택셜 재료(89) 및 게이트 전극(102) 위로 연장되어 이를 덮을 수 있다. 일부 실시예에서, 기판(50)의 나머지 부분의 두께(T1)는 약 5 nm 내지 약 40 nm의 범위에 있을 수 있다. 기판(50)의 충분히 두꺼운 부분(예, 상기 두께 범위에서)을 에피택셜 소스/드레인 영역(92) 위에 남겨두면, 에피택셜 소스/드레인 영역(92)이 에피택셜 소스/드레인 영역(92') 위의 제1 에피택셜 재료(91) 및 제2 에피택셜 재료(89)를 제거하는 후속 공정 중에 완전히 보호될 수 있다는 것이 관찰되었다.
도 23a-23c에서, 일종 이상의 절연 재료(예, 유전체 층(162))가 도 22a-22c에 예시된 구조체 상에 성막된다. 유전체 층(162)은 CVD, 플라즈마 강화 CVD(PECVD), 또는 FCVD와 같은 임의의 적절한 방법에 의해 성막될 수 있다. 유전체 층(162)은 포스포실리케이트 유리(PSG), 보로실리케이트 유리(BSG), 붕소 도핑된 포스포실리케이트 유리(BPSG), 도핑되지 않은 실리케이트 유리(USG) 등을 포함할 수 있다. 허용되는 모든 공정에 의해 형성되는 다른 절연 재료가 사용될 수 있다. 일부 실시예에서, 유전체 라이너(160)가 유전체 층(162)과 STI 영역(68), 반도체 기판(50) 및 제1 에피택셜 재료(91) 사이에 배치된다. 유전체 라이너(160)는 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물 등과 같은 유전체 재료를 포함할 수 있으며, 유전체 층(162)과 유사한 공정을 이용하여 성막될 수 있다. 일부 실시예에서, 유전체 라이너(160)는 제1 에피택셜 재료(91)의 측벽을 따라 연장되는 동형(conformal) 층일 수 있고, 유전체 라이너(160)는 유전체 층(162)과 반도체 기판(50), 제2 에피택셜 재료(89) 및/또는 소스/드레인 영역(92) 사이의 확산을 방지하거나 감소시킬 수 있다. 도 23a-23c의 실시예에서, 반도체 기판(150)은 유전체 라이너(160)가 제2 에피택셜 재료(89) 또는 에피택셜 소스/드레인 영역(92)과 접촉하지 않도록 유전체 라이너(160)를 제2 에피택셜 재료(89) 및 에피택셜 소스/드레인 영역(92)으로부터 완전히 분리시킬 수 있다.
도 24a-24c에서, 유전체 층(162)의 상부 표면을 제1 에피택셜 재료(91)의 상부 표면과 동일하게 하기 위해 CMP와 같은 평탄화 공정이 수행될 수 있다. 평탄화 공정 후에, 유전체 층(162), 제1 에피택셜 재료(91) 및 유전체 라이너(160)의 상부 표면들은 공정 변화 내에서 동일한 높이이다. 따라서, 제1 에피택셜 재료(91)의 상부 표면이 산화물 층(162)을 통해 노출된다.
도 25a-도 25c에서, 제1 에피택셜 재료(91)와, 에피택셜 소스/드레인 영역(92')을 덮는 제2 에피택셜 재료(89)의 일부가 제거되며, 그에 따라 리세스(164)가 형성된다. 리세스(164)는 유전체 층(162), 유전체 라이너(160), STI 영역(68) 및 반도체 기판(50)을 통해 에피택셜 소스/드레인 영역(92)(에피택셜 소스/드레인 영역(92')으로 표시됨) 중의 선택된 소스/드레인 영역을 노출시킬 수 있다. 일부 실시예에서, 제1 에피택셜 재료(91)와, 제2 에피택셜 재료(89)의 일부는 이방성 건식 에칭 공정 등에 의해 제거된다. 예를 들면, 에칭 공정은 유전체 라이너(160)와 유전체 층(162)보다 더 빠른 속도로 제1 에피택셜 재료(91)와 제2 에피택셜 재료(89)의 일부를 선택적으로 에칭하는 반응 가스(들)를 사용하는 건식 에칭 공정을 포함할 수 있다. 제1 에피택셜 재료(91)와 제2 에피택셜 재료(89)의 일부를 제거하기 위한 에칭 공정 중에, 반도체 기판(50)과 제2 에피택셜 재료(89)의 나머지 부분은 다른 에피택셜 소스/드레인 영역(92)을 마스킹하여 이들 부분이 돌발적으로 에칭되는 것을 보호할 수 있다. 특히, 반도체 기판(50)의 일부를 제거되지 않게 남김으로써 제2 에피택셜 재료(89)에 의해 외측 에칭에 노출되는 에피택셜 소스/드레인 영역의 코너 영역(92C)이 보호될 수 있다. 그 결과, 제조 결함(예, 소스/드레인 영역(92)에 대한 에칭 손상)이 감소될 수 있고, 수율이 증가될 수 있다.
도 26a-26c에서, 절연 스페이서(166)가 리세스(164)의 측벽에 성막된다. 스페이서(166)는 CVD, ALD, PVD, PECVD 등에 의해 성막되는 유전체 재료를 포함할 수 있다. 성막 후에 건식 또는 습식 에칭 공정과 같은 에칭 공정이 수행되어 리세스(164)의 측벽에 유전체 재료를 남기면서 유전체 재료의 외측 부분을 제거하며, 이에 의해 스페이서(166)가 형성된다. 에칭 공정은 이방성일 수 있고, 유전체 재료는 유전체 층(162)과 다르도록 선택될 수 있다. 이로써, 에칭 공정은 유전체 층(162)을 크게 에칭하지 않고 유전체 재료를 선택적으로 에칭할 수 있다. 예를 들어, 유전체 재료는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 이들의 조합 등일 수 있다.
도 27a-27c에서, 제2 실리사이드 영역(168)이 에피택셜 소스/드레인 영역(92')의 후면 상에서 리세스(164)에 형성된다. 제2 실리사이드 영역(168)은 제1 실리사이드 영역(110)과 유사한 공정을 이용하여 형성될 수 있다. 또한 제2 실리사이드 영역(168)은 n-형 영역(50N)에 TiSi, CrSi, TaSi, MoSi, ZrSi, HfSi , ScSi, YSi, HoSi, TbSi, GdSi, LuSi, DySi, ErSi, YbSi를 포함할 수 있고, 제2 실리케이트 영역(168)은 p-형 영역(50P)에 NiSi, CoSi, MnSi, WSi, FeSi, RhSi, PdSi, RuSi, PtSi, IrSi, OsSi를 포함할 수 있다. 제2 실리사이드 영역(168)의 재료 조성은 제1 실리사이드 영역(110)과 동일하거나 다를 수 있다. 일부 실시예에서, 제2 실리사이드 영역(168)은 1 nm 내지 10 nm의 범위 내의 두께를 가진다.
도 27a-27c에 추가로 예시된 바와 같이, 후면 비아(170)가 리세스(164)에 형성된다. 후면 비아(170)는 유전체 층(162), 유전체 라이너(160), STI 영역(168) 및 반도체 기판(50)을 통해 연장될 수 있다. 후면 비아(170)는 제2 실리사이드 영역(168)을 통해 에피택셜 소스/드레인 영역(92')에 전기적으로 결합될 수 있다. 후면 비아(170)는 도 20a-20c와 관련하여 전술한 소스/드레인 접촉부(112)와 유사할 수 있다. 예를 들어, 후면 비아(170)는 소스/드레인 접촉부(112)와 유사한 재료 및 유사한 공정을 이용하여 형성될 수 있다. 일부 실시예에서, 후면 비아(170)는 약 10 nm 내지 약 50 nm의 범위 내의 두께(예, 후면 비아(170)의 상부면과 하부면 사이에서 측정됨)를 가질 수 있다. 후면 비아(170)의 두께는 반도체 기판(50)의 두께보다 클 수 있다. 후면 비아(170)의 재료 조성은 소스/드레인 접촉부(112)와 동일하거나 다를 수 있다.
도 28a-28c에서, 도전 라인(134) 및 유전체 층(132)이 유전체 층(162), STI 영역(68) 및 후면 비아(170) 위에 형성된다. 유전체 층(132)은 유전체 층(162)과 유사할 수 있다. 예를 들어, 유전체 층(132)은 유전체 층(162)과 유사한 재료 및 공정을 이용하여 형성될 수 있다.
도전 라인(134)은 유전체 층(132)에 형성된다. 도전 라인(134)의 형성은 예를 들어, 포토리소그래피 및 에칭 공정의 조합을 이용하여 유전체 층(132)에 리세스를 패턴화하는 것을 포함할 수 있다. 유전체 층(132)의 리세스의 패턴은 도전 라인(134)의 패턴에 대응할 수 있다. 그 다음, 도전 라인(134)은 리세스에 도전 재료를 성막함으로써 형성된다. 일부 실시예에서, 도전 라인(134)은 단일층 또는 상이한 재료로 형성된 복수의 서브-층을 포함하는 복합층일 수 있는 금속층을 포함한다. 일부 실시예에서, 도전 라인(134)은 구리, 알루미늄, 코발트, 텅스텐, 티타늄, 탄탈, 루테늄 등을 포함한다. 선택적 확산 장벽 및/또는 선택적 접착층이 리세스를 도전 재료로 채우기 전에 성막될 수 있다. 장벽층/접착층에 적절한 재료는 티타늄, 티타늄 질화물, 티타늄 산화물, 탄탈, 탄탈 질화물, 탄탈 산화물 등을 포함한다. 도전 라인(134)은 예를 들어 CVD, ALD, PVD, 도금 등을 이용하여 형성될 수 있다. 도전 라인(134)은 후면 비아(144) 및 제2 실리사이드 영역(168)을 통해 에피택셜 소스/드레인 영역(92)에 물리적 및 전기적으로 연결된다. 유전체 층(132) 위에 형성된 도전 라인(134)의 과잉의 부분을 제거하기 위해 평탄화 공정(예, CMP, 연삭, 에치백 등)이 수행될 수 있다.
일부 실시예에서, 도전 라인(134)은 에피택셜 소스/드레인 영역(92)을 기준 전압, 공급 전압 등에 전기적으로 연결하는 도전 라인인 전력 레일이다. 획득되는 반도체 다이의 전면이 아닌 후면 상에 전력 레일을 배치함으로써 여러 가지 장점이 달성될 수 있다. 예를 들어, 나노-FET의 게이트 밀도 및/또는 전면 상호 접속 구조체(120)의 상호 접속 밀도가 증가될 수 있다. 또한, 반도체 다이의 후면은 더 넓은 전력 레일을 수용하여 저항을 감소시키고 나노-FET 로의 전력 전달 효율을 증가시킬 수 있다. 예를 들어, 도전 라인(134)의 폭은 전면 상호 접속 구조체(120)의 제1 레벨 도전 라인(예, 제1 도전 특징부(122))의 폭의 적어도 2배일 수 있다.
도 29a-29c에서, 후면 상호 접속 구조체(136)의 나머지 부분이 유전체 층(132) 및 도전 라인(134) 위에 형성된다. 후면 상호 접속 구조체(136)는 디바이스층(115)의 후면(예, 게이트 전극(102)에 대향하는 트랜지스터 구조체의 측면) 상에 형성되기 때문에 후면 상호 접속 구조체로 지칭될 수 있다. 후면 상호 접속 구조체(136)는 제2 유전체 층(125), 제3 유전체 층(132), 후면 비아(130) 및 도전 라인(134)을 포함할 수 있다.
후면 상호 접속 구조체(136)의 나머지 부분은 도 21a-21d를 참조로 전술한 전면 상호 접속 구조체(120)에 사용되는 것과 동일하거나 유사한 재료를 포함할 수 있고 그와 유사한 공정을 이용하여 형성될 수 있다. 특히, 후면 상호 연결 구조체(136)는 유전체 층(138)에 형성된 제2 도전 특징부(140)의 적층된 층을 포함할 수 있다. 제2 도전 특징부(140)는 경로 라인(예, 후속으로 형성되는 접촉 패드 및 외부 커넥터에 대한 전달을 위한)을 포함할 수 있다. 제2 도전 특징부(140)는 저항, 커패시터, 인덕터 등과 같은 하나 이상의 내장된 수동 디바이스를 포함하도록 추가로 패턴화될 수 있다. 내장된 수동 디바이스는 나노-FET의 후면에 회로(예, 전력 회로)를 제공하도록 도전 라인(134)(예, 전력 레일)과 통합될 수 있다.
도 29a-29c에 추가로 예시된 바와 같이, 패시베이션 층(144), UBM(146) 및 외부 커넥터(148)가 후면 상호 접속 구조체(146) 위에 형성된다. 패시베이션 층(144)은 PBO, 폴리이미드, BCB 등과 같은 중합체를 포함할 수 있다. 대안적으로, 패시베이션 층(144)은 실리콘 산화물, 실리콘 질화물, 실리콘 탄화물, 실리콘 산질화물 등과 같은 비-유기 유전체 재료를 포함할 수 있다. 패시베이션 층(144)은 예를 들어 CVD, PVD, ALD 등에 의해 성막될 수 있다.
UBM(146)은 패시베이션 층(144)을 통해 후면 상호 접속 구조체(136)의 제2 도전 특징부(140)에 형성되고, 외부 커넥터(148)는 UBM(146) 상에 형성된다. UBM(146)은 도금 공정 등에 의해 형성되는 구리, 니켈, 금 등의 하나 이상의 층을 포함한다. 외부 커넥터(148)(예, 솔더 볼)는 UBM(146) 상에 형성된다. 외부 커넥터(148)의 형성은 UBM(146)의 노출된 부분에 솔더 볼을 배치한 다음, 솔더 볼을 리플로우하는 것을 포함할 수 있다. 대안적인 실시예에서, 외부 커넥터(148)의 형성은 최상부 제2 도전 특징부(140) 위에 솔더 영역을 형성하도록 도금 단계를 수행한 다음, 솔더 영역을 리플로우하는 것을 포함한다. UBM(146) 및 외부 커넥터(148)는 다른 디바이스 다이, 재분배 구조체, 인쇄 회로 기판(PCB), 마더 보드 등과 같은 다른 전기 부품에 대한 입력/출력 연결을 제공하는 데 사용될 수 있다. UBM(146) 및 외부 커넥터(148)는 또한 전술한 나노-FET에 신호, 공급 전압 및/또는 접지 연결을 제공할 수 있는 후면 입력/출력 패드로 지칭될 수 있다. 따라서, 디바이스층(115), 전면 상호 접속 구조체(120) 및 후면 상호 접속 구조체(136)를 포함하는 반도체 다이(200)가 형성된다.
도 30a-36e는 일부 다른 실시예에 따른 후면 상호 접속 구조체의 중간 단계들을 예시하고 있다. 도 30a, 31a, 32a, 33a, 34a. 35a 및 36a는 도 1에 예시된 A-A' 기준 단면을 예시하고 있다. 도 30b, 31b, 32b, 33b, 34b, 35b 및 36b는 도 1에 예시된 B-B' 기준 단면을 예시하고 있다. 도 30c, 31c, 32c, 33c, 33d, 33e, 34c, 34d, 34e, 35c, 35d, 35e, 36c, 36d 및 36e는 도 1에 예시된 C-C' 기준 단면을 예시하고 있다. 도 30a-36e에서, 반도체 다이(250)가 형성된다. 반도체 다이(250)는 유사한 참조 번호가 달리 언급되지 않는 한 유사한 공정을 이용하여 형성된 유사한 요소를 지시하는 전술한 반도체 다이(200)와 유사할 수 있다.
도 30a-30c는 도 22a-22c에 예시된 구조체와 유사한 구조체를 예시하고 있고, 도 1-21c에 대해 전술한 것과 유사한 공정이 수행되어 도 30a-30c의 구조체가 얻어질 수 있다. 도 30a-30c에 더 예시된 바와 같이, 반도체 기판(50)의 후면이 패턴화되어 제1 에피택셜 재료(91)를 노출시킨다. 패턴화 공정은 평탄화 공정(예, 기계적 연삭, CMP 등), 에치백 공정, 이들의 조합 등을 포함할 수 있다. 일부 실시예에서, 패턴화 공정은 기판(50)의 대부분을 제거하는 평탄화와 그 이후에 기판(50)의 일부분을 추가로 제거하는 에치백의 조합을 포함한다. 패턴화 공정은 전면 상호 접속 구조체(120)에 반대인 제1 에피택셜 재료(91)와 제2 에피택셜 재료(89)의 표면을 노출시킬 수 있다. STI 영역(68)과 게이트 전극(게이트 유전체(100)와 게이트 전극(102)을 포함)의 표면도 역시 노출될 수 있다. 예를 들어, 패턴화 공정은 제1 에피택셜 영역(91)의 상부면 아래에서 기판(50)과 STI 영역(68)을 에치백할 수 있다. 일부 실시예에서, 에치백 공정은 O2, Cl2, HCI, HBr, 이들의 조합 등을 사용해서 기판(50)을 에칭하는 플라즈마 에칭 공정일 수 있다. 또한, 에치백 공정은 약 5 sccm 내지 약 100 sccm의 범위 내의 에칭액 유량과, 약 1 mTorr 내지 약 100 mTorr의 범위 내의 챔버 압력과, 약 300 V 내지 1000 V의 범위 내의 바이어스 전압을 가질 수 있다. 다른 실시예에서 다른 공정 조건이 적용될 수 있다.
기판(50)을 패턴화한 결과, 기판(50)의 상당 부분이 제거되고, 에피택셜 소스/드레인 영역(92)의 코너에 있는 기판(50)의 일부만이 남겨진다. 일부 실시예에서, 기판(50)의 잔류부는 <111> 결정면을 따른 표면을 포함할 수 있다. 기판(50)의 상당 부분을 제거함으로써, 형성되는 디바이스에서는 누설과 정전 용량이 감소될 수 있다. 또한, 기판(50)의 일부를 남겨서 에피택셜 소스/드레인 영역(92)의 코너 영역을 덮음으로써, 에피택셜 소스/드레인 영역(92)도 여전히 후속 에칭 공정 중에 보호될 수 있다. 이로써, 제조 결함이 감소될 수 있다. 일부 실시예에서, 기판(50)의 잔류부 각각은 약 1 nm 내지 약 5 nm의 범위 내의 폭(W1)과 약 1 nm 내지 약 15 nm의 범위 내의 높이(H1)를 가질 수 있다. 기판(50)의 잔류부를 전술한 치수 범위에 속하도록 함으로써, 후속 처리 단계에서 에피택셜 소스/드레인 영역(92)을 여전히 보호하면서 누설과 정전 용량이 감소될 수 있다는 것이 관찰되었다.
이후, 도 31a-31c에서, 유전체 층(162)과 유전체 라이너(160)가 도 23a-23c에 대해 전술한 바와 유사한 재료와 유사한 공정으로 성막된다. 예를 들어, 유전체 라이너(160)와 유전체 층(162)은 STI 영역(68), 제1 에피택셜 재료(91), 제2 에피택셜 재료(89) 및 게이트 스택(게이트 유전체(100)와 게이트 전극(102)을 포함) 위에 성막될 수 있다. 기판(50)의 주요 부분이 제거되기 때문에, 절연 재료(예, 유전체 라이너(160))는 능동 디바이스의 STI 영역(68), 제1 에피택셜 재료(91), 제2 에피택셜 재료(92) 및 게이트 스택(예, 게이트 유전체(100))과 직접 접촉할 수 있다. 예를 들면, 유전체 층(162)과 유전체 라이너(160)는 잔류부(50)를 통해 연장하여 게이트 스택과 접촉할 수 있다(도 31c 참조).
도 32a-32c에서, 도 24a-24c에 대해 전술한 바와 유사한 공정을 이용하여 유전체 층(162)과 유전체 라이너(160)에 박형화 공정이 적용될 수 있다. 그 결과, 제1 에피택셜 재료(91)가 노출될 수 있다.
도 33a-33c에서, 도 25a-25c대해 전술한 바와 같이 제1 에피택셜 재료(91)에 에칭 공정이 적용될 수 있다. 에피택셜 소스/드레인 영역(92')을 덮는 제2 에피택셜 재료(89)의 일부도 역시 제거될 수 있다. 그 결과, 리세스(164)가 유전체 층(162), 유전체 재료(160) 및 STI 영역(68)을 통해 연장되도록 형성되어 에피택셜 소스/드레인 영역(92')을 노출시킨다. 기판(50)의 일부가 패턴화 공정 중에 리세스(164)에 남겨지므로, 에피택셜 소스/드레인 영역(92)은 피복되어 보호될 수 있으며, 이로써 제조 결함이 감소된다.
일부 실시예(예, 도 33d에 예시된)에서, 리세스(164)가 습식 에칭, 건식 에칭 등과 같은 적절한 에칭 공정을 이용하여 에칭된 후에 리세스(164) 내의 기판(50)의 일부가 선택적으로 제거될 수 있다. 에칭 공정은 에피택셜 소스/드레인 영역(92)(영역(92') 포함]을 크게 에칭하지 않고 기판(50)을 선택적으로 에칭하는 화학 에칭액을 사용할 수 있다. 그 결과, 기판(50)은 에피택셜 소스/드레인 영역(92)을 크게 손상시키거나 에칭하지 않고 리세스(164)로부터 제거될 수 있다.
일부 실시예에서, 절연 재료(172)가 도 33b에 예시된 바와 같이 리세스(164) 내에 선택적으로 성막될 수 있다. 일부 실시예에서, 절연 재료(172)는 기판(50)이 리세스(164)로부터 제거된 후에 성막될 수 있고, 절연 재료(172)는 실리콘 산화물, 실리콘 질화물, 산질화물, 이들의 조합 등과 같은 유전체 재료를 포함할 수 있다. 절연 재료(172)의 성막은 CVD, ALD, PVD, PECVD, 등과 같은 임의의 적절한 방법을 포함할 수 있다. 절연 재료(172)가 성막된 후, 에칭이 수행되어 리세스(164)로부터 절연 재료(172)의 과잉의 부분들을 제거할 수 있다. 에칭은 일부 실시예에서 이방성일 수 있다. 일부 실시예에서, 절연 재료(172)는 산화 공정(예, 열산화)을 리세스(164) 내의 반도체 기판(50)에 대해 수행하여 리세스(164) 내의 반도체 기판(50)을 실리콘 산화물 등으로 변환시키는 것으로 수행될 수 있다. 그에 따른 절연 재료(172)는 리세스(164) 내의 기판(50)과 유사한 형상과 치수를 가질 수 있다. 예를 들어, 절연 재료(172)는 약 1 nm 내지 약 5 nm의 범위의 폭과 약 1 nm 내지 약 15 nm의 범위의 높이를 가질 수 있다. 도 33d 및/또는 도 33e에 예시된 단계들은 선택적이고, 이들 중의 하나 또는 다른 하나는 다른 실시예에서 생략될 수 있다.
도 34a-34c에서, 절연 스페이서(166)가 도 33a-33c의 실시예에 따라 리세스(164)의 측벽에 형성된다. 도 34d는 도 33d(예, 기판(50)이 리세스(164)로부터 제거된 경우)의 실시예에 따라 리세스(164)의 측벽에 형성된 절연 스페이서(166)를 예시하고 있다. 기판(50)을 제거한 결과, 절연 스페이서(166)와 유전체 라이너(160) 사이에 공극(174)이 형성될 수 있다. 일부 실시예에서, 공극(174)은 절연 스페이서(166)의 재료에 의해 밀봉될 수 있고, 공극(174)은 스페이서(166)가 공극(174)을 채우지 않고 공극(174)을 밀봉하도록 스페이서(166)의 성막 중에 조정 공정 조건(예, 챔버 압력, 가스 흐름 등)에 의해 밀봉될 수 있다. 공극(174)은 리세스(164)로부터 이전에 제거된 기판(50)과 유사한 형상 및 치수를 가질 수 있다. 예를 들어, 공극(174)은 약 1 nm 내지 약 5 nm의 범위의 폭과 약 1 nm 내지 약 15 nm의 범위의 높이를 가질 수 있다. 도 34e는 도 33e(예, 기판(50)이 리세스(164) 내의 절연 재료(172)로 대체되는 경우)의 실시예에 따라 리세스(164)의 측벽에 형성된 절연 스페이서(166)와 절연 재료(172)를 예시하고 있다. 절연 스페이서(166)는 도 26a-26c에 대해 전술한 바와 유사한 공정과 동일한 재료를 사용하여 형성될 수 있다.
도 35a-35c에서, 후면 비아(170)와 제2 실리사이드 영역(110)이 도 33a-33c의 실시예에 따라 리세스(164) 내에 형성될 수 있다. 도 34d는 도 33d(예, 기판(50)이 리세스(164)로부터 제거되는 경우)의 실시예에 따라 리세스(164) 내에 형성된 후면 비아(170)와 제2 실리사이드 영역(110)을 예시하고 있다. 도 34e는 도 33e(예, 기판(50)이 리세스(164) 내에서 절연 재료(172)로 대체되는 경우)의 실시예에 따라 리세스(164) 내에 형성된 후면 비아(170)와 제2 실리사이드 영역(110)을 예시하고 있다. 후면 비아(170)와 제2 실리사이드 영역(110)은 도 27a-27c에 대해 전술한 바와 유사한 공정과 동일한 재료를 사용하여 형성될 수 있다.
추가의 처리(예, 도 28a-29c에 대해 전술한 바와 유사)가 도 35a-35e의 구조체에 대해 수행되어 후면 상호 접속 구조체(136), 패시베이션 층(144), UBM(146) 및 외부 커넥터(148)의 잔류부를 형성할 수 있다. 도 36a-36c는 도 35a-35c의 실시예에 대응하고, 도 36d는 도 35d의 실시예에 대응하고, 도 36e는 도 36e의 실시예에 대응한다. 따라서, 디바이스(250)가 완성된다. 디바이스(250)에서, 기판(50)은 실질적으로 제거되어 <111> 결정면을 따른 부분만을 남기고 에피택셜 소스/드레인 영역(92)의 코너 영역을 덮는다. 선택적으로, 기판(50)은 후면 비아(170)의 하부 부분 둘레에 남겨질 수 있거나, 기판(50)은 공극(174)(도 36d 참조) 또는 절연 재료(172)(도 36e 참조)로 대체될 수 있다.
실시예들은 여러 장점들을 달성할 수 있다. 다양한 실시예는 반도체 기판의 대부분이 에칭되어 제거되는 후면 상호 접속 구조체를 제공하고, 후면 접촉부가 반도체 기판에 형성된 트랜지스터의 소스/드레인 영역에 형성된다. 후면 접촉부를 형성하는 일부로서, 반도체 기판을 에칭하는 것은 반도체 기판의 일부를 남겨 소스/드레인 영역의 적어도 엣지 영역을 덮는 것을 포함한다. 그 결과, 소스/드레인 영역은 후면 접촉부 형성 공정 중에 더 잘 보호될 수 있고, 제조 결함이 감소될 수 있다. 기판의 추가 부분들은 제거되어 누설과 정전 용량을 더 감소시킬 수 있다.
일 실시예에 따르면, 디바이스는: 제1 트랜지스터 및 제2 트랜지스터를 포함하는 디바이스층; 상기 디바이스층의 전면 상의 제1 상호 접속 구조체; 및 상기 디바이스층의 후면 상의 제2 상호 접속 구조체를 포함한다. 상기 제2 상호 접속 구조체는 상기 디바이스층의 후면 상에 제1 유전체 층 - 상기 제1 유전체 층과 상기 제1 트랜지스터의 제1 소스/드레인 영역 사이에 반도체 재료가 배치됨 -; 상기 제1 유전체 층을 통해 상기 제2 트랜지스터의 제2 소스/드레인 영역으로 연장되는 접촉부; 및 상기 접촉부를 통해 상기 제2 트랜지스터의 상기 제2 소스/드레인 영역에 전기적으로 연결된 제1 도전 라인을 포함한다. 선택적으로, 일부 실시예에서, 상기 제1 도전 라인은 전력 공급 라인 또는 전기 접지 라인이다. 선택적으로, 일부 실시예에서, 상기 디바이스는 상기 제1 유전체 층과 상기 디바이스층 사이에 유전체 라이너를 더 포함하고, 상기 접촉부는 상기 유전체 라이너를 통해 연장된다. 선택적으로, 일부 실시예에서, 상기 유전체 라이너는 상기 제1 트랜지스터의 게이트 스택과 접촉한다. 선택적으로, 일부 실시예에서, 상기 디바이스는 상기 접촉부의 측벽에 절연 스페이서를 더 포함한다. 선택적으로, 일부 실시예에서, 상기 절연 스페이서는 상기 반도체 재료와 접촉한다. 선택적으로, 일부 실시예에서, 상기 디바이스는 상기 절연 스페이서와 상기 반도체 재료 사이에 공극을 더 포함한다. 선택적으로, 일부 실시예에서, 상기 디바이스는 상기 절연 스페이서와 상기 반도체 재료 사이에 절연 재료를 더 포함한다.
다른 실시예에 따르면, 디바이스는: 복수의 트랜지스터를 포함하는 디바이스층; 상기 디바이스층의 전면 상의 전면 상호 접속 구조체; 및 상기 디바이스층의 후면 상의 후면 상호 접속 구조체를 포함한다. 상기 후면 상호 접속 구조체는 상기 디바이스층의 후면 상의 반도체 재료; 상기 디바이스층의 후면 상의 제1 절연 재료 - 상기 제1 절연 재료는 상기 디바이스층의 게이트 스택과 접촉하고 상기 반도체 재료는 상기 디바이스층의 제1 소스/드레인 영역의 코너 영역으로부터 상기 제1 절연 재료를 분리함 -; 상기 제1 절연 재료를 통해 상기 디바이스층의 제2 소스/드레인 영역으로 연장되는 접촉부; 및 상기 접촉부에 의해 상기 제2 소스/드레인 영역에 전기적으로 연결된 도전 라인을 포함한다. 선택적으로, 일부 실시예에서, 상기 반도체 재료는 <111> 결정면의 표면을 가진다. 선택적으로, 일부 실시예에서, 상기 디바이스는 상기 접촉부와 상기 제1 절연 재료 사이에 공극을 더 포함한다. 선택적으로, 일부 실시예에서, 상기 디바이스는 상기 접촉부와 상기 제1 절연 재료 사이에 제2 절연 재료를 더 포함한다. 선택적으로, 일부 실시예에서, 상기 디바이스는 상기 접촉부의 측벽 상에 절연 스페이서를 더 포함하고, 상기 절연 스페이서는 상기 제1 절연 재료로부터 상기 접촉부를 분리한다. 선택적으로, 일부 실시예에서, 상기 디바이스는 상기 제1 소스/드레인 영역과 상기 제1 절연 재료 사이에 에피택셜 재료를 더 포함하고, 상기 반도체 재료는 상기 에피택셜 재료의 측벽 상에 배치된다.
또 다른 실시예에 따르면, 방법은: 반도체 기판 상에 복수의 트랜지스터를 포함하는 디바이스층을 형성하는 단계 - 상기 디바이스층을 형성하는 단계는, 상기 반도체 기판에 제1 리세스 및 제2 리세스를 에칭하는 단계, 상기 제1 리세스에 제1 반도체 재료를 에피택셜 성장시키는 단계, 상기 제1 리세스 내의 상기 제1 반도체 재료 위에 제2 반도체 재료를 에피택셜 성장시키는 단계, 및 상기 제2 리세스에 제3 반도체 재료를 에피택셜 성장시키는 단계를 포함함 -; 및 상기 디바이스층의 후면 위에 제1 상호 접속 구조체를 형성하는 단계 - 상기 제1 상호 접속 구조체를 형성하는 단계는, 상기 제1 반도체 재료를 노출시키도록 상기 반도체 기판의 일부를 제거하는 단계, 상기 반도체 기판의 나머지 부분 위에 그리고 상기 제1 반도체 재료 주위에 제1 유전체 층을 성막하는 단계, 제3 리세스를 형성하도록 상기 제1 반도체 재료를 제거하는 단계 - 상기 반도체 기판의 나머지 부분은 상기 제1 반도체 재료를 제거하는 동안 상기 제3 반도체 재료의 적어도 코너 영역을 마스크하고 상기 제3 리세스는 상기 제2 반도체 재료를 노출시킴 -, 및 상기 제2 반도체 재료에 전기적으로 연결되게 상기 제2 리세스에 접촉부를 형성하는 단계를 포함함 - 를 포함한다. 선택적으로, 일부 실시예에서, 상기 반도체 기판의 일부를 제거하는 단계는 상기 디바이스층의 게이트 스택을 더 노출시킨다. 선택적으로, 일부 실시예에서, 상기 디바이스층을 형성하는 단계는 상기 제2 리세스에서 제4 반도체 재료를 에피택셜 성장시키는 단계를 더 포함하고, 상기 제3 반도체 재료는 상기 제4 반도체 재료 위에 있고, 상기 반도체 기판의 나머지 부분은 상기 제4 반도체 재료의 측벽과 접촉한다. 선택적으로, 일부 실시예에서, 방법은 상기 접촉부를 형성하기 전에 상기 제3 리세스로부터 상기 반도체 기판을 제거하는 단계를 더 포함한다. 선택적으로, 일부 실시예에서, 방법은 절연 재료를 형성하도록 상기 제3 리세스 내의 상기 반도체 기판을 산화시키는 단계를 더 포함한다. 선택적으로, 일부 실시예에서, 방법은 상기 제3 리세스 내의 상기 반도체 기판을 절연 재료로 대체하는 단계를 더 포함한다.
이상의 설명은 당업자가 본 개시 내용의 여러 측면들을 잘 이해할 수 있도록 여러 실시예의 특징부들의 개요를 설명한 것이다. 당업자들은 자신들이 여기 도입된 실시예와 동일한 목적을 수행하거나 및/또는 동일한 장점을 달성하기 위해 다른 공정 또는 구조를 설계 또는 변형하기 위한 기초로서 본 개시 내용을 용이하게 이용할 수 있음을 알아야 한다. 또한, 당업자들은 균등적인 구성이 본 개시 내용의 취지 및 범위를 벗어나지 않으며 그리고 본 개시 내용의 취지 및 범위를 벗어나지 않고 다양한 변화, 대체 및 변경을 이룰 수 있음을 알아야 한다.
[실시예 1]
디바이스로서,
제1 트랜지스터 및 제2 트랜지스터를 포함하는 디바이스층;
상기 디바이스층의 전면 상의 제1 상호 접속 구조체; 및
상기 디바이스층의 후면 상의 제2 상호 접속 구조체
를 포함하고,
상기 제2 상호 접속 구조체는:
상기 디바이스층의 후면 상에 제1 유전체 층 - 상기 제1 유전체 층과 상기 제1 트랜지스터의 제1 소스/드레인 영역과의 사이에 반도체 재료가 배치됨 -;
상기 제1 유전체 층을 통해 상기 제2 트랜지스터의 제2 소스/드레인 영역으로 연장되는 접촉부; 및
상기 접촉부를 통해 상기 제2 트랜지스터의 상기 제2 소스/드레인 영역에 전기적으로 연결된 제1 도전 라인
을 포함하는 것인, 디바이스.
[실시예 2]
실시예 1에 있어서,
상기 제1 도전 라인은 전력 공급 라인 또는 전기 접지 라인인 것인, 디바이스.
[실시예 3]
실시예 1에 있어서,
상기 제1 유전체 층과 상기 디바이스층과의 사이에 유전체 라이너를 더 포함하고, 상기 접촉부는 상기 유전체 라이너를 통해 연장되는 것인, 디바이스.
[실시예 4]
실시예 3에 있어서,
상기 유전체 라이너는 상기 제1 트랜지스터의 게이트 스택과 접촉하는 것인, 디바이스.
[실시예 5]
실시예 1에 있어서,
상기 접촉부의 측벽 상에 절연 스페이서를 더 포함하는, 디바이스.
[실시예 6]
실시예 5에 있어서,
상기 절연 스페이서는 상기 반도체 재료와 접촉하는 것인, 디바이스.
[실시예 7]
실시예 5에 있어서,
상기 절연 스페이서와 상기 반도체 재료 사이에 공극을 더 포함하는, 디바이스.
[실시예 8]
실시예 5에 있어서,
상기 절연 스페이서와 상기 반도체 재료 사이에 절연 재료를 더 포함하는, 디바이스.
[실시예 9]
디바이스로서,
복수의 트랜지스터를 포함하는 디바이스층;
상기 디바이스층의 전면 상의 전면 상호 접속 구조체; 및
상기 디바이스층의 후면 상의 후면 상호 접속 구조체
를 포함하고,
상기 후면 상호 접속 구조체는:
상기 디바이스층의 후면 상의 반도체 재료;
상기 디바이스층의 후면 상의 제1 절연 재료 - 상기 제1 절연 재료는 상기 디바이스층 내의 게이트 스택과 접촉하고 상기 반도체 재료는 상기 디바이스층 내의 제1 소스/드레인 영역의 코너 영역으로부터 상기 제1 절연 재료를 분리함 -;
상기 제1 절연 재료를 통해 상기 디바이스층의 제2 소스/드레인 영역으로 연장되는 접촉부; 및
상기 접촉부에 의해 상기 제2 소스/드레인 영역에 전기적으로 연결된 도전 라인
을 포함하는 것인, 디바이스.
[실시예 10]
실시예 9에 있어서,
상기 반도체 재료는 <111> 결정면의 표면을 가지는 것인, 디바이스.
[실시예 11]
실시예 9에 있어서,
상기 접촉부와 상기 제1 절연 재료와의 사이에 공극을 더 포함하는, 디바이스.
[실시예 12]
실시예 9에 있어서,
상기 접촉부와 상기 제1 절연 재료와의 사이에 제2 절연 재료를 더 포함하는, 디바이스.
[실시예 13]
실시예 9에 있어서,
상기 접촉부의 측벽 상에 절연 스페이서를 더 포함하고, 상기 절연 스페이서는 상기 제1 절연 재료로부터 상기 접촉부를 분리하는 것인, 디바이스.
[실시예 14]
실시예 13에 있어서,
상기 제1 소스/드레인 영역과 상기 제1 절연 재료와의 사이에 에피택셜 재료를 더 포함하고, 상기 반도체 재료는 상기 에피택셜 재료의 측벽 상에 배치되는 것인, 디바이스.
[실시예 15]
방법으로서,
반도체 기판 상에 복수의 트랜지스터를 포함하는 디바이스층을 형성하는 단계 - 상기 디바이스층을 형성하는 단계는,
상기 반도체 기판 내에 제1 리세스 및 제2 리세스를 에칭하는 단계,
상기 제1 리세스 내에 제1 반도체 재료를 에피택셜 성장시키는 단계,
상기 제1 리세스 내의 상기 제1 반도체 재료 위에 제2 반도체 재료를 에피택셜 성장시키는 단계, 및
상기 제2 리세스 내에 제3 반도체 재료를 에피택셜 성장시키는 단계
를 포함함 -; 및
상기 디바이스층의 후면 위에 제1 상호 접속 구조체를 형성하는 단계 - 상기 제1 상호 접속 구조체를 형성하는 단계는,
상기 제1 반도체 재료를 노출시키도록 상기 반도체 기판의 일부를 제거하는 단계,
상기 반도체 기판의 나머지 부분 위에 그리고 상기 제1 반도체 재료 주위에 제1 유전체 층을 성막하는 단계,
제3 리세스를 규정하도록 상기 제1 반도체 재료를 제거하는 단계 - 상기 반도체 기판의 나머지 부분은 상기 제1 반도체 재료를 제거하는 동안 상기 제3 반도체 재료의 적어도 코너 영역을 마스크하고 상기 제3 리세스는 상기 제2 반도체 재료를 노출시킴 -, 및
상기 제2 반도체 재료에 전기적으로 연결되게 상기 제2 리세스 내에 접촉부를 형성하는 단계
를 포함함 -
를 포함하는, 방법.
[실시예 16]
실시예 15에 있어서,
상기 반도체 기판의 일부를 제거하는 단계는 또한, 상기 디바이스층의 게이트 스택을 노출시키는 것인, 방법.
[실시예 17]
실시예 16에 있어서,
상기 디바이스층을 형성하는 단계는 상기 제2 리세스 내에 제4 반도체 재료를 에피택셜 성장시키는 단계를 더 포함하고, 상기 제3 반도체 재료는 상기 제4 반도체 재료 위에 있고, 상기 반도체 기판의 나머지 부분은 상기 제4 반도체 재료의 측벽과 접촉하는 것인, 방법.
[실시예 18]
실시예 17에 있어서,
상기 접촉부를 형성하기 전에 상기 제3 리세스로부터 상기 반도체 기판을 제거하는 단계를 더 포함하는, 방법.
[실시예 19]
실시예 17에 있어서,
절연 재료를 형성하도록 상기 제3 리세스 내의 상기 반도체 기판을 산화시키는 단계를 더 포함하는, 방법.
[실시예 20]
실시예 17에 있어서,
상기 제3 리세스 내의 상기 반도체 기판을 절연 재료로 대체하는 단계를 더 포함하는, 방법.

Claims (10)

  1. 디바이스로서,
    제1 트랜지스터 및 제2 트랜지스터를 포함하는 디바이스층;
    상기 디바이스층의 전면 상의 제1 상호 접속 구조체; 및
    상기 디바이스층의 후면 상의 제2 상호 접속 구조체
    를 포함하고,
    상기 제2 상호 접속 구조체는:
    상기 디바이스층의 후면 상에 제1 유전체 층 - 상기 제1 유전체 층과 상기 제1 트랜지스터의 제1 소스/드레인 영역과의 사이에 반도체 재료가 배치됨 -;
    상기 제1 유전체 층을 통해 상기 제2 트랜지스터의 제2 소스/드레인 영역으로 연장되는 금속 접촉부; 및
    상기 금속 접촉부를 통해 상기 제2 트랜지스터의 상기 제2 소스/드레인 영역에 전기적으로 연결된 제1 도전 라인
    을 포함하는 것인, 디바이스.
  2. 제1항에 있어서,
    상기 제1 도전 라인은 전력 공급 라인 또는 전기 접지 라인인 것인, 디바이스.
  3. 제1항에 있어서,
    상기 제1 유전체 층과 상기 디바이스층과의 사이에 유전체 라이너를 더 포함하고, 상기 금속 접촉부는 상기 유전체 라이너를 통해 연장되는 것인, 디바이스.
  4. 제3항에 있어서,
    상기 유전체 라이너는 상기 제1 트랜지스터의 게이트 스택과 접촉하는 것인, 디바이스.
  5. 제1항에 있어서,
    상기 금속 접촉부의 측벽 상에 절연 스페이서를 더 포함하는, 디바이스.
  6. 제5항에 있어서,
    상기 절연 스페이서는 상기 반도체 재료와 접촉하는 것인, 디바이스.
  7. 제5항에 있어서,
    상기 절연 스페이서와 상기 반도체 재료 사이에 공극을 더 포함하는, 디바이스.
  8. 제5항에 있어서,
    상기 절연 스페이서와 상기 반도체 재료 사이에 절연 재료를 더 포함하는, 디바이스.
  9. 디바이스로서,
    복수의 트랜지스터를 포함하는 디바이스층;
    상기 디바이스층의 전면 상의 전면 상호 접속 구조체; 및
    상기 디바이스층의 후면 상의 후면 상호 접속 구조체
    를 포함하고,
    상기 후면 상호 접속 구조체는:
    상기 디바이스층의 후면 상의 반도체 재료;
    상기 디바이스층의 후면 상의 제1 절연 재료 - 상기 제1 절연 재료는 상기 디바이스층 내의 게이트 스택과 접촉하고 상기 반도체 재료는 상기 디바이스층 내의 제1 소스/드레인 영역의 코너 영역으로부터 상기 제1 절연 재료를 분리함 -;
    상기 제1 절연 재료를 통해 상기 디바이스층의 제2 소스/드레인 영역으로 연장되는 접촉부; 및
    상기 접촉부에 의해 상기 제2 소스/드레인 영역에 전기적으로 연결된 도전 라인
    을 포함하는 것인, 디바이스.
  10. 방법으로서,
    반도체 기판 상에 복수의 트랜지스터를 포함하는 디바이스층을 형성하는 단계 - 상기 디바이스층을 형성하는 단계는,
    상기 반도체 기판 내에 제1 리세스 및 제2 리세스를 에칭하는 단계,
    상기 제1 리세스 내에 제1 반도체 재료를 에피택셜 성장시키는 단계,
    상기 제1 리세스 내의 상기 제1 반도체 재료 위에 제2 반도체 재료를 에피택셜 성장시키는 단계, 및
    상기 제2 리세스 내에 제3 반도체 재료를 에피택셜 성장시키는 단계
    를 포함함 -; 및
    상기 디바이스층의 후면 위에 제1 상호 접속 구조체를 형성하는 단계 - 상기 제1 상호 접속 구조체를 형성하는 단계는,
    상기 제1 반도체 재료를 노출시키도록 상기 반도체 기판의 일부를 제거하는 단계,
    상기 반도체 기판의 나머지 부분 위에 그리고 상기 제1 반도체 재료 주위에 제1 유전체 층을 성막하는 단계,
    제3 리세스를 규정하도록 상기 제1 반도체 재료를 제거하는 단계 - 상기 반도체 기판의 나머지 부분은 상기 제1 반도체 재료를 제거하는 동안 상기 제3 반도체 재료의 적어도 코너 영역을 마스크하고 상기 제3 리세스는 상기 제2 반도체 재료를 노출시킴 -, 및
    상기 제2 반도체 재료에 전기적으로 연결되게 상기 제2 리세스 내에 접촉부를 형성하는 단계
    를 포함함 -
    를 포함하는, 방법.
KR1020210000891A 2020-06-25 2021-01-05 소스/드레인 접촉부 및 그 형성 방법 KR102482202B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202063044129P 2020-06-25 2020-06-25
US63/044,129 2020-06-25
US17/091,159 US11532713B2 (en) 2020-06-25 2020-11-06 Source/drain contacts and methods of forming same
US17/091,159 2020-11-06

Publications (2)

Publication Number Publication Date
KR20220000337A KR20220000337A (ko) 2022-01-03
KR102482202B1 true KR102482202B1 (ko) 2022-12-27

Family

ID=78060835

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020210000891A KR102482202B1 (ko) 2020-06-25 2021-01-05 소스/드레인 접촉부 및 그 형성 방법

Country Status (5)

Country Link
US (1) US11532713B2 (ko)
KR (1) KR102482202B1 (ko)
CN (1) CN113517280A (ko)
DE (1) DE102020129746A1 (ko)
TW (1) TWI749986B (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20240105768A1 (en) * 2022-09-22 2024-03-28 International Business Machines Corporation Epi growth uniformity with source/drain placeholder

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6124179A (en) 1996-09-05 2000-09-26 Adamic, Jr.; Fred W. Inverted dielectric isolation process
US9780210B1 (en) * 2016-08-11 2017-10-03 Qualcomm Incorporated Backside semiconductor growth
US10868130B2 (en) * 2018-10-31 2020-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufacture
US11688780B2 (en) * 2019-03-22 2023-06-27 Intel Corporation Deep source and drain for transistor structures with back-side contact metallization

Also Published As

Publication number Publication date
US20210408247A1 (en) 2021-12-30
TWI749986B (zh) 2021-12-11
CN113517280A (zh) 2021-10-19
US11532713B2 (en) 2022-12-20
US20230120499A1 (en) 2023-04-20
DE102020129746A1 (de) 2021-12-30
TW202201803A (zh) 2022-01-01
KR20220000337A (ko) 2022-01-03

Similar Documents

Publication Publication Date Title
KR102432498B1 (ko) 반도체 디바이스들의 후측 비아들
US11810917B2 (en) Self-aligned etch in semiconductor devices
KR102487410B1 (ko) 반도체 디바이스 및 그 형성 방법
US11450600B2 (en) Semiconductor devices including decoupling capacitors
US11799002B2 (en) Semiconductor devices and methods of forming the same
US11915972B2 (en) Methods of forming spacers for semiconductor devices including backside power rails
KR102482202B1 (ko) 소스/드레인 접촉부 및 그 형성 방법
US20220367241A1 (en) Spacers for Semiconductor Devices Including Backside Power Rails
US20220359375A1 (en) Semiconductor Devices Including Decoupling Capacitors
CN115084019A (zh) 背面源极/漏极接触件及其形成方法
US12009394B2 (en) Source/drain contacts and methods of forming same
KR102526328B1 (ko) 후면 측 비아들을 포함한 반도체 디바이스들 및 그 형성 방법들
US20240186179A1 (en) Methods of Forming Spacers for Semiconductor Devices Including Backside Power Rails

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant