KR102487410B1 - 반도체 디바이스 및 그 형성 방법 - Google Patents

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Abstract

디바이스는: 제1 트랜지스터를 포함하는 디바이스 층, 디바이스 층의 전면 상의 제1 인터커넥트 구조체, 및 디바이스 층의 후면 상의 제2 인터커넥트 구조체를 포함한다. 제2 인터커넥트 구조체는, 디바이스 층의 후면 상의 제1 유전체 재료, 제1 유전체 재료를 통해 제1 트랜지스터의 제1 소스/드레인 영역으로 연장되는 콘택, 및 콘택을 통해 제1 소스/드레인 영역에 전기적으로 연결되는 제1 전도성 라인을 포함하는 제1 전도성 층을 포함한다.

Description

반도체 디바이스 및 그 형성 방법{SEMICONDUCTOR DEVICE AND METHOD OF FORMING THEREOF}
본 출원은 2020년 6월 25일자로 출원된 미국 가출원 번호 제63/044,112호의 이익을 주장하는데, 이 출원은 참조에 의해 본원에 통합된다.
반도체 디바이스는, 예를 들면, 개인용 컴퓨터, 셀폰, 디지털 카메라, 및 다른 전자 기기와 같은 다양한 전자적 애플리케이션에서 사용된다. 반도체 디바이스는, 통상적으로, 반도체 기판 위에 절연성 또는 유전성 층, 전도성 층, 및 반도체 층의 재료를 순차적으로 성막하고, 리소그래피를 사용하여 다양한 재료 층을 패턴화하여 회로 컴포넌트 및 엘리먼트를 그 상에 형성하는 것에 의해 제조된다.
반도체 산업은 최소 피쳐 사이즈(minimum feature size)에서의 지속적인 감소에 의해 다양한 전자 컴포넌트(예를 들면, 트랜지스터, 다이오드, 저항기, 커패시터, 등등)의 집적 밀도를 계속 개선하고 있는데, 이것은 더 많은 컴포넌트가 주어진 영역 안으로 집적되는 것을 허용한다. 그러나, 최소 피쳐 사이즈가 감소됨에 따라, 해결되어야 하는 추가적인 문제가 발생한다.
본 개시의 양태는, 첨부의 도면과 함께 판독될 때 하기의 상세한 설명으로부터 가장 잘 이해된다. 업계에서의 표준 관행에 따라, 다양한 피쳐는 일정한 축척으로 묘사되지 않는다는 것을 유의한다. 실제, 다양한 피쳐의 치수는 논의의 명확화를 위해 임의적으로 증가 또는 감소될 수도 있다.
도 1은, 몇몇 실시형태에 따른, 나노구조체 전계 효과 트랜지스터(nanostructure field-effect transistor; 나노 FET)의 예를 3 차원 뷰에서 예시한다.
도 2, 도 3, 도 4, 도 5, 도 6a, 도 6b, 도 6c, 도 7a, 도 7b, 도 7c, 도 8a, 도 8b, 도 8c, 도 9a, 도 9b, 도 9c, 도 10a, 도 10b, 도 10c, 도 11a, 도 11b, 도 11c, 도 11d, 도 12a, 도 12b, 도 12c, 도 12d, 도 12e, 도 12f, 도 12g, 도 13a, 도 13b, 도 13c, 도 14a, 도 14b, 도 14c, 도 15a, 도 15b, 도 15c, 도 16a, 도 16b, 도 16c, 도 17a, 도 17b, 도 17c, 도 18a, 도 18b, 도 18c, 도 19a, 도 19b, 도 19c, 도 20a, 도 20b, 도 20c, 도 21a, 도 21b, 도 21c, 도 22a, 도 22b, 도 22c, 도 23a, 도 23b, 도 23c, 도 24a, 도 24b, 도 24c, 도 25a, 도 25b, 도 25c, 도 26a, 도 26b, 도 26c, 도 27a, 도 27b, 도 27c, 도 28a, 도 28b, 도 28c, 도 29a, 도 29b, 도 29c, 도 30a, 도 30b, 도 30c, 도 31a, 도 31b, 도 31c, 도 32a, 도 32b, 도 32c, 도 33a, 도 33b, 도 33c, 도 34a, 도 34b, 도 34c, 도 34d, 도 34e, 도 34f, 도 35a, 도 35b, 도 35c, 도 35d, 및 도 35e는, 몇몇 실시형태에 따른, 나노 FET의 제조에서의 중간 스테이지의 단면도이다.
하기의 개시는, 본 발명의 상이한 피쳐를 구현하기 위한 많은 상이한 실시형태, 또는 예를 제공한다. 본 개시를 단순화하기 위해, 컴포넌트 및 배열(arrangement)의 특정한 예가 하기에서 설명된다. 이들은, 물론, 예에 불과하며 제한하도록 의도되는 것은 아니다. 예를 들면, 후속하는 설명에서 제2 피쳐 위에 또는 상에 제1 피쳐를 형성하는 것은, 제1 및 제2 피쳐가 직접 접촉하여 형성되는 실시형태를 포함할 수도 있고, 또한 제1 및 제2 피쳐가 직접 접촉하지 않을 수도 있도록 제1 피쳐와 제2 피쳐 사이에 추가적인 피쳐가 형성될 수도 있는 실시형태를 포함할 수도 있다. 게다가, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수도 있다. 이 반복은 간략화 및 명확화의 목적을 위한 것이며, 그 자체로는, 논의되는 다양한 실시형태 및/또는 구성 사이의 관계를 지시하는 것은 아니다.
게다가, 도면에서 예시되는 바와 같은 다른 엘리먼트(들) 또는 피쳐(들)에 대한 하나의 엘리먼트 또는 피쳐의 관계를 설명하는 설명의 용이성을 위해, "밑에(beneath)", "아래에(below)", "하부의(lower)", "위에(above)", "상부의(upper)" 및 등등과 같은 공간적으로 상대적인 용어가 본원에서 사용될 수도 있다. 공간적으로 상대적인 용어는, 도면에서 묘사되는 방위 외에, 사용 또는 동작에서 디바이스의 상이한 방위를 포괄하도록 의도된다. 장치는 다르게 배향될 수도 있고(90 도 회전될 수도 있거나 또는 다른 방위에 있을 수도 있고), 본원에서 사용되는 공간적으로 상대적인 서술어(descriptor)는 마찬가지로 그에 따라 해석될 수도 있다.
다양한 실시형태는 반도체 디바이스에서 나노 FET를 형성하기 위한 방법 및 그것을 포함하는 반도체 디바이스 제공한다. 기판을 제거하기 이전에 후면(backside) 비아를 형성하는 것에 의해, 후면 비아의 사이즈는 넓어질 수도 있다. 후속하는 라이너 성막 및 에칭 프로세스는 이미 형성된 후면 비아의 외부 표면에 적용될 수도 있고, 그 결과, 라이너 형성 및 후속하는 에칭은 후면 비아의 폭을 감소시키지 않는다. 더 큰 후면 비아는 실리사이드(silicide) 형성에 유용할 수도 있고 더 나은 접촉 저항을 획득하기 위한 결과적으로 더 나은 디바이스 성능으로 나타나는 더 큰 접촉 영역에 유용할 수도 있다.
본원에서 논의되는 몇몇 실시형태는 나노 FET를 포함하는 다이의 맥락에서 설명된다. 그러나, 나노 FET 대신에 또는 그와 조합하여 다른 타입의 트랜지스터(예를 들면, 핀 전계 효과 트랜지스터(fin field effect transistor; FinFET), 평면형 트랜지스터, 또는 등등)를 포함하는 다이에 다양한 실시형태가 적용될 수도 있다.
도 1은, 몇몇 실시형태에 따른, 나노 FET(예를 들면, 나노와이어 FET, 나노시트 FET, 또는 등등)의 예를 3 차원 뷰에서 예시한다. 나노 FET는 기판(50)(예를 들면, 반도체 기판) 상의 핀(66) 위에 나노구조체(55)(예를 들면, 나노시트, 나노와이어, 또는 등등)를 포함하는데, 여기서 나노구조체(55)는 나노 FET에 대한 채널 영역으로서 작용한다. 나노구조체(55)는 p 타입 나노구조체, n 타입 나노구조체, 또는 이들의 조합을 포함할 수도 있다. 쉘로우 트렌치 격리(shallow trench isolation; STI) 영역(68)은 인접한 핀(66) 사이에서 배치되는데, 이들은 이웃하는 STI 영역(68) 사이에서부터 위로 돌출될 수도 있다. 비록 STI 영역(68)이 기판(50)과 분리되는 것으로 설명/예시되지만, 본원에서 사용되는 바와 같이, 용어 "기판"은 반도체 기판 단독을 지칭할 수도 있거나 또는 반도체 기판과 STI 영역의 조합을 지칭할 수도 있다. 추가적으로, 비록 핀(66)의 저부 부분이 기판(50)과 함께 단일의 연속 재료인 것으로 예시되지만, 핀(66) 및/또는 기판(50)의 저부 부분은 단일의 재료 또는 복수의 재료를 포함할 수도 있다. 이러한 맥락에서, 핀(66)은 이웃하는 STI 영역(68) 사이에서 연장되는 부분을 지칭한다.
게이트 유전체 층(100)은 핀(66)의 상부면(top surface) 위에 있고 나노구조체(55)의 상부면, 측벽 및 하부면(bottom surface)을 따라 있다. 게이트 전극(102)은 게이트 유전체 층(100) 위에 있다. 에피택셜 소스/드레인 영역(92)은 게이트 유전체 층(100) 및 게이트 전극(102)의 대향 측면 상의 핀(66) 상에 배치된다.
도 1은 이후 도면에서 사용되는 참조 단면을 추가적으로 예시한다. 단면 A-A'는 게이트 전극(102)의 길이 방향 축(longitudinal axis)을 따르는 YZ 평면에 있고, 예를 들면, 나노 FET의 에피택셜 소스/드레인 영역(92) 사이의 전류 흐름의 방향에 수직인 방향에 있다. 단면 B-B'는 단면 A-A'에 평행한 YZ 평면에 있으며 다수의 나노 FET의 에피택셜 소스/드레인 영역(92)을 통해 연장된다. 단면 C-C'는 단면 A-A'에 수직인 XZ 평면에 있고 나노 FET의 핀(66)의 길이 방향 축에 평행하며, 예를 들면, 나노 FET의 에피택셜 소스/드레인 영역(92) 사이의 전류 흐름의 방향에 있다. 후속하는 도면은 명확화를 위해 이들 기준 단면을 참조한다.
본원에서 논의되는 몇몇 실시형태는 게이트 라스트 프로세스(gate-last process)를 사용하여 형성되는 나노 FET의 맥락에서 논의된다. 다른 실시형태에서, 게이트 퍼스트 프로세스(gate-first process)가 사용될 수도 있다. 또한, 몇몇 실시형태는 평면형 FET와 같은 평면형 디바이스에서, 또는 핀 전계 효과 트랜지스터(FinFET)에서 사용되는 양태를 고려한다.
도 2 내지 도 35e는, 몇몇 실시형태에 따른, 나노 FET의 제조에서의 중간 스테이지의 단면도이다. 도 2 내지 도 5, 도 6a, 도 7a, 도 8a, 도 9a, 도 10a, 도 11a, 도 12a, 도 13a, 도 14a, 도 15a, 도 16a, 도 17a, 도 18a, 도 19a, 도 20a, 도 21a, 도 22a, 도 23a, 도 24a, 도 25a, 도 26a, 도 27a, 도 28a, 도 29a, 도 30a, 도 31a, 도 32a, 도 33a, 도 34a, 및 도 35a는 도 1에서 예시되는 기준 단면 A-A'를 예시한다. 도 6b, 도 7b, 도 8b, 도 9b, 도 10b, 도 11b, 도 12b, 도 12d, 도 12f, 도 12g, 도 13b, 도 14b, 도 15b, 도 16b, 도 17b, 도 18b, 도 19b, 도 20b, 도 21b, 도 22b, 도 23b, 도 24b, 도 25b, 도 26b, 도 27b, 도 28b, 도 29b, 도 30b, 도 31b, 도 32b, 도 33b, 도 34b, 도 34e, 도 34f, 도 35b, 도 35d, 및 도 35e는 도 1에서 예시되는 참조 단면 B-B'를 예시한다. 도 7c, 도 8c, 도 9c, 도 10c, 도 11c, 도 11d, 도 12c, 도 12e, 도 13c, 도 14c, 도 15c, 도 16c, 도 17c, 도 18c, 도 19c, 도 20c, 도 21c, 도 22c, 도 23c, 도 24c, 도 25c, 도 26c, 도 27c, 도 28c, 도 29c, 도 30c, 도 31c, 도 32c, 도 33c, 도 34c, 도 34d, 및 도 35c는 도 1에서 예시되는 참조 단면 C-C'를 예시한다.
도 2에서, 기판(50)이 제공된다. 기판(50)은, 벌크 반도체 기판(bulk semiconductor substrate), 반도체 온 인슐레이터(semiconductor-on-insulator; SOI) 기판, 또는 등등과 같은 반도체 기판일 수도 있는데, 반도체 기판은 (예를 들면, p 타입 또는 n 타입 도펀트로) 도핑될 수도 있거나 또는 도핑되지 않을 수도 있다. 기판(50)은 실리콘 웨이퍼와 같은 웨이퍼일 수도 있다. 일반적으로, SOI 기판은, 절연체 층(insulator layer) 상에서 형성되는 반도체 재료의 층이다. 절연체 층은, 예를 들면, 매립 산화물(buried oxide; BOX) 층, 또는 실리콘 산화물(silicon oxide) 층, 또는 등등일 수도 있다. 절연체 층은, 기판, 통상적으로, 실리콘 기판 또는 유리 기판 상에 제공된다. 다른 기판, 예컨대 다층 기판 또는 그래디언트 기판(gradient substrate)이 또한 사용될 수도 있다. 몇몇 실시형태에서, 기판(50)의 반도체 재료는 실리콘; 게르마늄; 실리콘 탄화물(silicon carbide), 갈륨 비화물(gallium arsenide), 갈륨 인화물(gallium phosphide), 인듐 인화물(indium phosphide), 인듐 비화물(indium arsenide), 및/또는 인듐 안티몬화물(indium antimonide)을 포함하는 화합물 반도체; 실리콘-게르마늄(silicon-germanium), 갈륨 비화물 인화물(gallium arsenide phosphide), 알루미늄 인듐 비화물(aluminum indium arsenide), 알루미늄 갈륨 비화물(aluminum gallium arsenide), 갈륨 인듐 비화물(gallium indium arsenide), 갈륨 인듐 인화물(gallium indium phosphide), 및/또는 갈륨 인듐 비화물 인화물(gallium indium arsenide phosphide)을 포함하는 합금 반도체; 또는 이들의 조합을 포함할 수도 있다.
기판(50)은 n 타입 영역(50N) 및 p 타입 영역(50P)을 구비한다. n 타입 영역(50N)은 NMOS 트랜지스터와 같은 n 타입 디바이스, 예를 들면, n 타입 나노 FET를 형성하기 위한 것일 수 있고, p 타입 영역(50P)은 PMOS 트랜지스터와 같은 p 타입 디바이스, 예를 들면, p 타입 나노 FET를 형성하기 위한 것일 수 있다. n 타입 영역(50N)은 (디바이더(divider; 20)에 의해 예시되는 바와 같이) p 타입 영역(50P)으로부터 물리적으로 분리될 수도 있고, 임의의 수의 디바이스 피쳐(예를 들면, 다른 능동 디바이스, 도핑된 영역, 분리 구조체, 등등)이 n 타입 영역(50N)과 p 타입 영역(50P) 사이에서 배치될 수도 있다. 비록 하나의 n 타입 영역(50N) 및 하나의 p 타입 영역(50P)이 예시되지만, 임의의 수의 n 타입 영역(50N) 및 p 타입 영역(50P)이 제공될 수도 있다.
게다가 도 2에서, 다층 스택(64)이 기판(50) 위에 형성된다. 다층 스택(64)은 제1 반도체 층(51A-51C)(제1 반도체 층(51)으로 일괄적으로 지칭됨)과 제2 반도체 층(53A-53C)(제2 반도체 층(53)으로 일괄적으로 지칭됨)의 교대하는 층을 포함한다. 예시의 목적을 위해 그리고 하기에서 더 상세하게 논의되는 바와 같이, 제1 반도체 층(51)은 제거될 것이고 제2 반도체 층(53)은 n 타입 영역(50N) 및 p 타입 영역(50P)에서 나노 FET의 채널 영역을 형성하도록 패턴화될 것이다. 그러나, 몇몇 실시형태에서, 제1 반도체 층(51)은 제거될 수도 있고, 제2 반도체 층(53)은 n 타입 영역(50N)에서 나노 FET의 채널 영역을 형성하도록 패턴화될 수도 있고, 제2 반도체 층(53)은 제거될 수도 있고 제1 반도체 층(51)은 p 타입 영역(50P)에서 나노 FET의 채널 영역을 형성하도록 패턴화될 수도 있다. 몇몇 실시형태에서, 제2 반도체 층(53)은 제거될 수도 있고, 제1 반도체 층(51)은 n 타입 영역(50N)에서 나노 FET의 채널 영역을 형성하도록 패턴화될 수도 있고, 제1 반도체 층(51)이 제거될 수도 있고 제2 반도체 층(53)은 p 타입 영역(50P)에서 나노 FET의 채널 영역을 형성하도록 패턴화될 수도 있다. 몇몇 실시형태에서, 제2 반도체 층(53)은 제거될 수도 있고 제1 반도체 층(51)은 n 타입 영역(50N) 및 p 타입 영역(50P) 둘 모두에서 나노 FET의 채널 영역을 형성하도록 패턴화될 수도 있다.
다층 스택(64)은 예시의 목적을 위해 제1 반도체 층(51) 및 제2 반도체 층(53)의 각각의 세 개의 층을 포함하는 것으로 예시된다. 몇몇 실시형태에서, 다층 스택(64)은 임의의 수의 제1 반도체 층(51) 및 제2 반도체 층(53)을 포함할 수도 있다. 다층 스택(64)의 층의 각각은 화학적 기상 증착(chemical vapor deposition; CVD), 원자 층 증착(atomic layer deposition; ALD), 기상 에피택시(vapor phase epitaxy; VPE), 분자 빔 에피택시(molecular beam epitaxy; MBE), 또는 등등과 같은 프로세스를 사용하여 에피택셜하게(epitaxially) 성장될 수도 있다. 다양한 실시형태에서, 제1 반도체 층(51)은 실리콘 게르마늄 또는 등등과 같은 p 타입 나노 FET에 적절한 제1 반도체 재료로 형성될 수도 있고, 제2 반도체 층(53)은 실리콘, 실리콘 카본(silicon carbon), 또는 등등과 같은 n 타입 나노 FET에 적절한 제2 반도체 재료로 형성될 수도 있다. 다층 스택(64)은 예시적인 목적을 위해 p 타입 나노 FET에 적절한 최저부(bottommost) 반도체 층을 갖는 것으로 예시된다. 몇몇 실시형태에서, 다층 스택(64)은 최저부 층이 n 타입 나노 FET에 적절한 반도체 층이도록 형성될 수도 있다.
제1 반도체 재료 및 제2 반도체 재료는 서로에 대해 높은 에칭 선택도(etch selectivity)를 갖는 재료일 수도 있다. 그러한 만큼, 제1 반도체 재료의 제1 반도체 층(51)은 제2 반도체 재료의 제2 반도체 층(53)을 유의미하게 제거하지 않으면서 제거될 수도 있고, 그에 의해, 제2 반도체 층(53)이 나노 FET의 채널 영역을 형성하도록 패턴화되는 것을 허용할 수도 있다. 마찬가지로, 제2 반도체 층(53)이 제거되고 제1 반도체 층(51)이 채널 영역을 형성하도록 패턴화되는 실시형태에서, 제2 반도체 재료의 제2 반도체 층(53)은 제1 반도체 재료의 제1 반도체 층(51)을 유의미하게 제거하지 않으면서 제거될 수도 있고, 그에 의해, 제1 반도체 층(51)이 나노 FET의 채널 영역을 형성하도록 패턴화되는 것을 허용할 수도 있다.
이제 도 3을 참조하면, 몇몇 실시형태에 따라, 핀(66)이 기판(50)에서 형성되고 나노구조체(55)가 다층 스택(64)에서 형성된다. 몇몇 실시형태에서, 나노구조체(55) 및 핀(66)은, 다층 스택(64) 및 기판(50)에서 트렌치를 에칭하는 것에 의해, 다층 스택(64) 및 기판(50)에서 각각 형성될 수도 있다. 에칭은 반응성 이온 에칭(reactive ion etch; RIE), 중성 빔 에칭(neutral beam etch; NBE), 등등, 또는 이들의 조합과 같은 임의의 허용 가능한 에칭 프로세스일 수도 있다. 에칭은 이방성일 수도 있다. 다층 스택(64)을 에칭하는 것에 의해 나노구조체(55)를 형성하는 것은, 추가적으로, 제1 반도체 층(51)으로부터 제1 나노구조체(52A-52C)(제1 나노구조체(52)로 일괄적으로 지칭됨)를 정의할 수도 있고 제2 반도체 층(53)으로부터 제2 나노구조체(54A-54C)(제2 나노구조체(54)로 일괄적으로 지칭됨)를 정의할 수도 있다. 제1 나노구조체(52) 및 제2 나노구조체(54)는 일괄적으로 나노구조체(55)로 지칭될 수도 있다.
핀(66) 및 나노구조체(55)는 임의의 적절한 방법에 의해 패턴화될 수도 있다. 예를 들면, 핀(66) 및 나노구조체(55)는, 이중 패턴화 또는 다중 패턴화 프로세스를 비롯한, 하나 이상의 포토리소그래피 프로세스를 사용하여 패턴화될 수도 있다. 일반적으로, 이중 패턴화 또는 다중 패턴화 프로세스는 포토리소그래피 및 자기 정렬식 프로세스(self-aligned process)를 결합하여, 예를 들면, 다르게는, 단일의 직접 포토리소그래피 프로세스를 사용하여 획득 가능한 것보다 더 작은 피치를 갖는 패턴이 생성되는 것을 허용한다. 예를 들면, 하나의 실시형태에서, 마스크가 기판 위에 형성되고 포토리소그래피 프로세스를 사용하여 패턴화된다. 스페이서가 자기 정렬식 프로세스를 사용하여 패턴화된 마스크 옆에 형성된다. 그 다음 마스크는 제거되고, 그 다음, 나머지 스페이서는 핀(66)을 패턴화하기 위해 사용될 수도 있다.
도 3은 n 타입 영역(50N) 및 p 타입 영역(50P)에서의 핀(66)을 예시적 목적을 위해 실질적으로 동일한 폭을 갖는 것으로 예시한다. 몇몇 실시형태에서, n 타입 영역(50N)에서의 핀(66)의 폭은 p 타입 영역(50P)에서의 핀(66)보다 더 넓거나 또는 더 얇을 수도 있다. 게다가, 핀(66) 및 나노구조체(55)의 각각이 전체에 걸쳐 일정한 폭을 갖는 것으로 예시되지만, 다른 실시형태에서, 핀(66) 및/또는 나노구조체(55)는, 핀(66) 및/또는 나노구조체(55)의 각각의 폭이 기판(50)을 향하는 방향에서 연속적으로 증가되도록 점점 가늘어지는(tapered) 측벽을 가질 수도 있다. 그러한 실시형태에서, 나노구조체(55)의 각각은 상이한 폭을 가질 수도 있고 형상이 사다리꼴일 수도 있다.
도 4에서, 쉘로우 트렌치 격리(STI) 영역(68)이 핀(66)에 인접하여 형성된다. STI 영역(68)은 기판(50), 핀(66), 및 나노구조체(55) 위에서, 그리고 인접한 핀(66) 사이에서 절연 재료를 성막하는 것에 의해 형성될 수도 있다. 절연 재료는, 산화물, 예컨대 실리콘 산화물, 질화물, 등등, 또는 이들의 조합과 같은 유전체 재료일 수도 있고, 고밀도 플라즈마 CVD(high-density plasma CVD; HDP-CVD), 유동 가능 CVD(flowable CVD; FCVD), 등등, 또는 이들의 조합에 의해 형성될 수도 있다. 임의의 허용 가능한 프로세스에 의해 형성되는 다른 절연 재료가 사용될 수도 있다. 예시된 실시형태에서, 절연 재료는 FCVD 프로세스에 의해 형성되는 실리콘 산화물이다. 일단 절연 재료가 형성되면 어닐 프로세스가 수행될 수도 있다. 한 실시형태에서, 절연 재료는 잉여(excess) 절연 재료가 나노구조체(55)를 커버하도록 형성된다. 비록 절연 재료가 단일의 층으로서 예시되지만, 몇몇 실시형태는 다수의 층을 활용할 수도 있다. 예를 들면, 몇몇 실시형태에서, 라이너(별개로 예시되지 않음)가 먼저 기판(50), 핀(66), 및 나노구조체(55)의 표면을 따라 형성될 수도 있다. 그 다음, 상기에서 논의되는 것들과 같은 충전 재료(fill material)가 라이너 위에 형성될 수도 있다.
그 다음, 제거 프로세스가 절연 재료에 적용되어 나노구조체(55) 위의 잉여 절연 재료를 제거한다. 몇몇 실시형태에서, 화학적 기계적 연마(CMP), 에칭백 프로세스, 이들의 조합, 또는 등등과 같은 평탄화 프로세스가 활용될 수도 있다. 평탄화 프로세스는, 평탄화 프로세스가 완료된 이후 절연 재료 및 나노구조체(55)의 상부면이 수평이 되도록 나노구조체(55)를 노출시킨다.
그 다음, 절연 재료는 STI 영역(68)을 형성하기 위해 리세스된다(recessed). 절연 재료는 n 타입 영역(50N) 및 p 타입 영역(50P)에서의 핀(66)의 상부 부분(upper portion)이 이웃하는 STI 영역(68) 사이에서부터 돌출되도록 리세스된다. 게다가, STI 영역(68)의 상부면은 예시되는 바와 같은 평평한 표면, 볼록한 표면, 오목한 표면(예컨대 디싱), 또는 이들의 조합을 가질 수도 있다. STI 영역(68)의 상부면은 적절한 에칭에 의해 평평하게, 볼록하게, 및/또는 오목하게 형성될 수도 있다. STI 영역(68)은, 절연 재료의 재료에 선택적인 것과 같은 허용 가능한 에칭 프로세스를 사용하여 리세스될 수도 있다(예를 들면, 핀(66) 및 나노구조체(55)의 재료보다 더 빠른 레이트에서 절연 재료의 재료를 에칭한다). 예를 들면, 희석 불화수소(dilute hydrofluoric; dHF) 산을 사용한 산화물 제거가, 예를 들면, 사용될 수도 있다.
도 2 내지 도 4와 관련하여 상기에서 설명되는 프로세스는 핀(66) 및 나노구조체(55)가 형성될 수도 있는 방법의 단지 하나의 예에 불과하다. 몇몇 실시형태에서, 핀(66) 및/또는 나노구조체(55)는 마스크 및 에피택셜 성장 프로세스를 사용하여 형성될 수도 있다. 예를 들면, 유전체 층이 기판(50)의 상부면 위에 형성될 수 있고, 트렌치가 유전체 층을 통해 에칭되어 기저의(underlying) 기판(50)을 노출시킬 수 있다. 에피택셜 구조체가 트렌치에서 에피택셜하게 성장될 수 있고, 유전체 층은 에피택셜 구조체가 유전체 층으로부터 돌출되어 핀(66) 및/또는 나노구조체(55)를 형성하도록 리세스될 수 있다. 에피택셜 구조체는, 제1 반도체 재료 및 제2 반도체 재료와 같은, 상기에서 논의되는 교대하는 반도체 재료를 포함할 수도 있다. 에피택셜 구조체가 에피택셜하게 성장되는 몇몇 실시형태에서, 에피택셜하게 성장된 재료는 성장 동안 현장에서(in situ) 도핑될 수도 있는데, 비록 현장 및 주입 도핑이 함께 사용될 수도 있지만, 이것은 이전의 및/또는 후속하는 주입을 제거할 수도 있다.
추가적으로, 제1 반도체 층(51)(및 결과적으로 나타나는 제1 나노구조체(52)) 및 제2 반도체 층(53)(및 결과적으로 나타나는 제2 나노구조체(54))은, 단지 예시적 목적을 위해, p 타입 영역(50P) 및 n 타입 영역(50N)에서 동일한 재료를 포함하는 것으로 본원에서 예시되고 논의된다. 그러한 만큼, 몇몇 실시형태에서, 제1 반도체 층(51) 및 제2 반도체 층(53) 중 하나 또는 둘 모두는 p 타입 영역(50P) 및 n 타입 영역(50N)에서 상이한 재료일 수도 있거나 또는 상이한 순서로 형성될 수도 있다.
게다가 도 4에서, 적절한 웰(well)(별개로 예시되지 않음)이 핀(66), 나노구조체(55), 및/또는 STI 영역(68)에서 형성될 수도 있다. 상이한 웰 타입을 갖는 실시형태에서, n 타입 영역(50N) 및 p 타입 영역(50P)에 대한 상이한 주입 단계는 포토레지스트 또는 다른 마스크(별개로 예시되지 않음)를 사용하여 달성될 수도 있다. 예를 들면, 포토레지스트는 n 타입 영역(50N) 및 p 타입 영역(50P)에서 핀(66) 및 STI 영역(68) 위에 형성될 수도 있다. 포토레지스트는 p 타입 영역(50P)을 노출시키도록 패턴화된다. 포토레지스트는 스핀 온 기술(spin-on technique)을 사용하는 것에 의해 형성될 수 있고 허용 가능한 포토리소그래피 기술을 사용하여 패턴화될 수 있다. 일단 포토레지스트가 패턴화되면, n 타입 불순물 주입이 p 타입 영역(50P)에서 수행되고, 포토레지스트는 n 타입 불순물이 n 타입 영역(50N) 안으로 주입되는 것을 실질적으로 방지하는 마스크로서 작용을 할 수도 있다. n 타입 불순물은 약 1013 원자/cm3에서부터 약 1014 원자/cm3까지의 범위 내의 농도로 영역에 주입되는 인, 비소, 안티몬, 또는 등등일 수도 있다. 주입 이후, 포토레지스트는, 예컨대, 허용 가능한 애싱 프로세스에 의해 제거된다.
p 타입 영역(50P)의 주입에 후속하여 또는 그 이전에, 포토레지스트 또는 다른 마스크(별개로 예시되지 않음)가 n 타입 영역(50N) 및 p 타입 영역(50P)의 핀(66), 나노구조체(55), 및 STI 영역(68) 위에 형성된다. 포토레지스트는 n 타입 영역(50N)을 노출시키도록 패턴화된다. 포토레지스트는 스핀 온 기술을 사용하는 것에 의해 형성될 수 있고 허용 가능한 포토리소그래피 기술을 사용하여 패턴화될 수 있다. 일단 포토레지스트가 패턴화되면, p 타입 불순물 주입이 n 타입 영역(50N)에서 수행될 수도 있고, 포토레지스트는 p 타입 불순물이 p 타입 영역(50P) 안으로 주입되는 것을 실질적으로 방지하는 마스크로서 작용을 할 수도 있다. p 타입 불순물은 약 1013 원자/cm3에서부터 약 1014 원자/cm3까지의 범위 내의 농도로 영역에 주입되는 붕소, 불화 붕소(boron fluoride), 인듐, 또는 등등일 수도 있다. 주입 이후, 포토레지스트는, 예컨대, 허용 가능한 애싱 프로세스에 의해 제거될 수도 있다.
n 타입 영역(50N) 및 p 타입 영역(50P)의 주입 이후, 주입 손상을 복구하기 위해 그리고 주입된 p 타입 및/또는 n 타입 불순물을 활성화하기 위해 어닐이 수행될 수도 있다. 몇몇 실시형태에서, 에피택셜 핀의 성장된 재료는 성장 동안 현장에서 도핑될 수도 있는데, 비록 현장 및 주입 도핑이 함께 사용될 수도 있을지라도, 이것은 주입을 제거할 수도 있다.
도 5에서, 더미 유전체 층(70)이 핀(66) 및/또는 나노구조체(55) 상에서 형성된다. 더미 유전체 층(70)은, 예를 들면, 실리콘 산화물, 실리콘 질화물(silicon nitride), 이들의 조합, 또는 등등일 수도 있고, 허용 가능한 기술에 따라 성막되거나 또는 열적으로 성장될 수도 있다. 더미 게이트 층(72)은 더미 유전체 층(70) 위에 형성되고, 마스크 층(74)이 더미 게이트 층(72) 위에 형성된다. 더미 게이트 층(72)은 더미 유전체 층(70) 위에 성막되고, 그 다음, 예컨대 CMP에 의해 평탄화될 수도 있다. 마스크 층(74)은 더미 게이트 층(72) 위에 성막될 수도 있다. 더미 게이트 층(72)은 전도성 또는 비전도성 재료일 수도 있고, 비정질 실리콘, 다결정 실리콘(폴리실리콘), 다결정 실리콘 게르마늄(poly-SiGe), 금속 질화물, 금속 실리사이드, 금속 산화물, 및 금속을 포함하는 그룹으로부터 선택될 수도 있다. 더미 게이트 층(72)은 물리적 기상 증착(PVD), CVD, 스퍼터 성막, 또는 선택된 재료를 성막하기 위한 다른 기술에 의해 성막될 수도 있다. 더미 게이트 층(72)은 분리 영역의 에칭으로부터 높은 에칭 선택도를 갖는 다른 재료로 제조될 수도 있다. 마스크 층(74)은, 예를 들면, 실리콘 질화물, 실리콘 산질화물(silicon oxynitride), 또는 등등을 포함할 수도 있다. 이 예에서, 단일의 더미 게이트 층(72) 및 단일의 마스크 층(74)이 n 타입 영역(50N) 및 p 타입 영역(50P)에 걸쳐 형성된다. 더미 유전체 층(70)은 단지 예시적인 목적을 위해 핀(66) 및 나노구조체(55)만을 커버하면서 도시된다는 것을 유의한다. 몇몇 실시형태에서, 더미 유전체 층(70)은 더미 유전체 층(70)이 STI 영역(68)을 커버하도록 성막될 수도 있고, 그 결과, 더미 유전체 층(70)은 더미 게이트 층(72)과 STI 영역(68) 사이에서 연장된다.
도 6a 내지 도 18c는 실시형태 디바이스의 제조에서의 다양한 추가적인 단계를 예시한다. 도 6a 내지 도 18c는 n 타입 영역(50N) 또는 p 타입 영역(50P) 중 어느 하나에서 피쳐를 예시한다. 도 6a 내지 도 6c에서, 마스크 층(74)(도 5 참조)은 마스크(78)를 형성하기 위해 허용 가능한 포토리소그래피 및 에칭 기술을 사용하여 패턴화될 수도 있다. 그 다음, 마스크(78)의 패턴은 더미 게이트 층(72)으로 그리고 더미 유전체 층(70)으로 전사되어, 각각, 더미 게이트(76) 및 더미 게이트 유전체(71)를 형성할 수도 있다. 더미 게이트(76)는 핀(66)의 각각의 채널 영역을 커버한다. 마스크(78)의 패턴은 인접한 더미 게이트(76)로부터 더미 게이트(76)의 각각을 물리적으로 분리하기 위해 사용될 수도 있다. 더미 게이트(76)는 또한 각각의 핀(66)의 길이 방향에 실질적으로 수직인 길이 방향을 가질 수도 있다.
도 7a 내지 도 7c에서, 제1 스페이서 층(80) 및 제2 스페이서 층(82)은 도 6a 내지 도 6c에서 예시되는 구조체 위에 형성된다. 제1 스페이서 층(80) 및 제2 스페이서 층(82)은, 후속하여, 자기 정렬식 소스/드레인 영역을 형성하기 위한 스페이서로서 작용하도록 패턴화될 것이다. 도 7a 내지 도 7c에서, 제1 스페이서 층(80)은 STI 영역(68)의 상부면; 핀(66), 나노구조체(55), 및 마스크(78)의 상부면 및 측벽; 및 더미 게이트(76) 및 더미 게이트 유전체(71)의 측벽 상에서 형성된다. 제2 스페이서 층(82)은 제1 스페이서 층(80) 위에 성막된다. 제1 스페이서 층(80)은 열 산화와 같은 기술을 사용하여 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 등등으로 형성될 수도 있거나 또는 CVD, ALD, 또는 등등에 의해 성막될 수도 있다. 제2 스페이서 층(82)은, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 등등과 같은, 제1 스페이서 층(80)의 재료와는 상이한 에칭 레이트를 갖는 재료로 형성될 수도 있고, CVD, ALD, 또는 등등에 의해 성막될 수도 있다.
제1 스페이서 층(80)이 형성된 이후 그리고 제2 스페이서 층(82)을 형성하기 이전에, 약하게 도핑된 소스/드레인(LDD) 영역(별개로 예시되지 않음)에 대한 주입이 수행될 수도 있다. 상이한 디바이스 타입을 갖는 실시형태에서, 상기의 도 4에서 논의되는 주입과 유사하게, 포토레지스트와 같은 마스크가 p 타입 영역(50P)을 노출시키면서 n 타입 영역(50N) 위에 형성될 수도 있고, 적절한 타입(예를 들면, p 타입)의 불순물이 p 타입 영역(50P)의 노출된 핀(66) 및 나노구조체(55) 안으로 주입될 수도 있다. 그 다음, 마스크는 제거될 수도 있다. 후속하여, 포토레지스트와 같은 마스크가 n 타입 영역(50N)을 노출시키면서 p 타입 영역(50P) 위에 형성될 수도 있고, 적절한 타입의 불순물(예를 들면, n 타입)이 n 타입 영역(50N)의 노출된 핀(66) 및 나노구조체(55) 안으로 주입될 수도 있다. 그 다음, 마스크는 제거될 수도 있다. n 타입 불순물은 앞서 논의되는 n 타입 불순물 중 임의의 것일 수도 있고, p 타입 불순물은 앞서 논의되는 p 타입 불순물 중 임의의 것일 수도 있다. 약하게 도핑된 소스/드레인 영역은 약 1×1015 원자/cm3에서부터 약 1×1019 원자/cm3까지의 범위 내의 불순물의 농도를 가질 수도 있다. 어닐은 주입 손상을 복구하기 위해 그리고 주입된 불순물을 활성화하기 위해 사용될 수도 있다.
도 8a 내지 도 8c에서, 제1 스페이서 층(80) 및 제2 스페이서 층(82)은 제1 스페이서 층(81) 및 제2 스페이서 층(83)을 형성하도록 에칭된다. 하기에서 더 상세하게 논의될 바와 같이, 제1 스페이서(81) 및 제2 스페이서(83)는, 자기 정렬식의 후속하여 형성되는 소스 드레인 영역을 형성하도록, 뿐만 아니라, 후속하는 프로세싱 동안 핀(66) 및/또는 나노구조체(55)의 측벽을 보호하도록 작용한다. 제1 스페이서 층(80) 및 제2 스페이서 층(82)은, 등방성 에칭 프로세스(예를 들면, 습식(wet) 에칭 프로세스), 이방성 에칭 프로세스(예를 들면, 건식(dry) 에칭 프로세스) 또는 등등과 같은 적절한 에칭 프로세스를 사용하여 에칭될 수도 있다. 몇몇 실시형태에서, 제2 스페이서 층(82)의 재료는 제1 스페이서 층(80)의 재료와는 상이한 에칭 레이트를 가지며, 그 결과, 제1 스페이서 층(80)은 제2 스페이서 층(82)을 패턴화할 때 에칭 정지 층으로서 작용할 수도 있고 제2 스페이서 층(82)은 제1 스페이서 층(80)을 패턴화할 때 마스크로서 역할을 할 수도 있다. 예를 들면, 제2 스페이서 층(82)은 제1 스페이서 층(80)이 에칭 정지 층으로 작용하는 이방성 에칭 프로세스를 사용하여 에칭될 수도 있는데, 여기서 제2 스페이서 층(82)의 나머지 부분은 도 8b에서 예시되는 바와 같이 제2 스페이서(83)를 형성한다. 그 이후, 제2 스페이서(83)는 제1 스페이서 층(80)의 노출된 부분을 에칭하면서 마스크로서 역할을 하고, 그에 의해, 도 8b 및 도 8c에서 예시되는 바와 같이 제1 스페이서(81)를 형성한다.
도 8b에서 예시되는 바와 같이, 제1 스페이서(81) 및 제2 스페이서(83)는 핀(66) 및/또는 나노구조체(55)의 측벽 상에 배치된다. 도 8c에서 예시되는 바와 같이, 몇몇 실시형태에서, 제2 스페이서 층(82)은 마스크(78), 더미 게이트(76), 및 더미 게이트 유전체(71)에 인접한 제1 스페이서 층(80) 위에서 제거될 수도 있고, 제1 스페이서(81)는 마스크(78), 더미 게이트(76), 및 더미 게이트 유전체(71)의 측벽 상에 배치된다. 다른 실시형태에서, 제2 스페이서 층(82)의 일부는 마스크(78), 더미 게이트(76), 및 더미 게이트 유전체(71)에 인접한 제1 스페이서 층(80) 위에 남아 있을 수도 있다.
상기의 개시는 일반적으로 스페이서 및 LDD 영역을 형성하는 프로세스를 설명한다는 것을 유의한다. 다른 프로세스 및 시퀀스가 사용될 수도 있다. 예를 들면, 더 적은 또는 추가적인 스페이서가 활용될 수도 있고, 상이한 시퀀스의 단계가 활용될 수도 있고(예를 들면, 제1 스페이서(81)는 제2 스페이서 층(82)을 성막하기 이전에 패턴화될 수도 있음), 추가적인 스페이서가 형성 및 제거될 수도 있고, 및/또는 등등일 수도 있다. 더구나, n 타입 및 p 타입 디바이스는 상이한 구조체 및 단계를 사용하여 형성될 수도 있다.
도 9a 내지 도 9c에서, 몇몇 실시형태에 따라, 제1 리세스(86) 및 제2 리세스(87)가 핀(66), 나노구조체(55), 및 기판(50)에서 형성된다. 에피택셜 소스/드레인 영역이 제1 리세스(86)에서 그리고 제2 리세스(87)에서 후속하여 형성될 것이다. 제1 리세스(86) 및 제2 리세스(87)는 제1 나노구조체(52) 및 제2 나노구조체(54)를 통해 기판(50) 안으로 연장될 수도 있다. 도 9b에서 예시되는 바와 같이, 핀(66)은 제1 리세스(86)의 하부면이 STI 영역(68)의 상부면 아래에 배치되도록 에칭될 수도 있다. 다른 실시형태에서, STI 영역(68)의 상부면은 제1 리세스(86)의 하부면과 수평을 이룰 수도 있거나 또는 그보다 더 높을 수도 있다. 제2 리세스(87)의 하부면은 제1 리세스(86)의 하부면 및 STI 영역(68)의 상부면 아래에 배치될 수도 있다. 제1 리세스(86) 및 제2 리세스(87)는, RIE, NBE, 또는 등등과 같은 이방성 에칭 프로세스를 사용하여 핀(66), 나노구조체(55), 및 기판(50)을 에칭하는 것에 의해 형성될 수도 있다. 제1 스페이서(81), 제2 스페이서(83), 및 마스크(78)는, 제1 리세스(86) 및 제2 리세스(87)를 형성하기 위해 사용되는 에칭 프로세스 동안 핀(66), 나노구조체(55), 및 기판(50)의 일부를 마스킹한다. 나노구조체(55) 및/또는 핀(66)의 각각의 층을 에칭하기 위해 단일의 에칭 프로세스 또는 다수의 에칭 프로세스가 사용될 수도 있다. 제1 리세스(86) 및 제2 리세스(87)가 소망되는 깊이에 도달한 이후 에칭을 중지하기 위해 타이밍이 조절된 에칭 프로세스가 사용될 수도 있다. 제2 리세스(87)는 제1 리세스(86)를 에칭하기 위해 사용되는 동일한 프로세스 및 제1 리세스(86)가 에칭되기 이전의 또는 이후의 추가적인 에칭 프로세스에 의해 에칭될 수도 있다. 몇몇 실시형태에서, 제1 리세스(86)에 대응하는 영역은, 제2 리세스(87)에 대한 추가적인 에칭 프로세스가 수행되는 동안, 마스킹될 수도 있다.
도 10a 내지 도 10c에서, 제1 리세스(86) 및 제2 리세스(87)에 의해 노출되는 제1 반도체 재료로 형성되는 다층 스택(64)의 층(예를 들면, 제1 나노구조체(52))의 측벽의 일부가 에칭되어 측벽 리세스(88)를 형성한다. 측벽 리세스(88)에 인접한 제1 나노구조체(52)의 측벽이 도 10c에서 직선인 것으로 예시되어 있지만, 측벽은 오목하거나 또는 볼록할 수도 있다. 측벽은 습식 에칭 또는 등등과 같은 등방성 에칭 프로세스를 사용하여 에칭될 수도 있다. 제1 나노구조체(52)가, 예를 들면, SiGe를 포함하고, 제2 나노구조체(54)가, 예를 들면, Si 또는 SiC를 포함하는 실시형태에서, 제1 나노구조체(52)의 측벽을 에칭하기 위해, 테트라메틸암모늄 수산화물(tetramethylammonium hydroxide; TMAH), 암모늄 수산화물(NH4OH), 또는 등등을 사용한 건식 에칭 프로세스가 사용될 수도 있다.
도 11a 내지 도 11d에서, 내부 스페이서(90)는 측벽 리세스(88)에서 형성된다. 내부 스페이서(90)는 도 10a 내지 도 10c에서 예시되는 구조체 위에 내부 스페이서 층(별개로 예시되지 않음)을 성막하는 것에 의해 형성될 수도 있다. 내부 스페이서(90)는 후속하여 형성되는 소스/드레인 영역과 게이트 구조체 사이의 분리 피쳐로서 역할을 하다. 하기에서 더 상세하게 논의될 바와 같이, 소스/드레인 영역 및 에피택셜 재료는 제1 리세스(86) 및 제2 리세스(87)에서 형성될 것이고, 한편, 제1 나노구조체(52)는 대응하는 게이트 구조체로 대체될 것이다.
내부 스페이서 층은 CVD, ALD, 또는 등등과 같은 등각 성막 프로세스(conformal deposition process)에 의해 성막될 수도 있다. 내부 스페이서 층은 실리콘 질화물(SiN) 또는 실리콘 산질화물(SiOxNy)과 같은 재료를 포함할 수도 있지만, 약 3.5보다 더 작은 k 값을 갖는 낮은 유전 상수(저유전율(low-k)) 재료와 같은 임의의 적절한 재료는 활용될 수도 있다. 예를 들면, 내부 스페이서 층은 SiN, SiOxNy, SiOCN, ZrN, TaCN, SiCN, SiO, SiOC, AlO, AlON, ZrO, HfO, TiO, ZrAlO, ZnO, TaO, LaO, YO, 등등, 또는 이들의 조합을 포함할 수도 있다. 내부 스페이서 층은, 그 다음, 내부 스페이서(90)를 형성하기 위해 이방성으로 에칭될 수도 있다. 내부 스페이서(90)의 외부 측벽이 제2 나노구조체(54)의 측벽과 같은 높이인 것으로 예시되지만, 내부 스페이서(90)의 외부 측벽은 제2 나노구조체(54)의 측벽을 넘어서 연장될 수도 있거나 또는 그 측벽으로부터 리세스될 수도 있다. 몇몇 실시형태에서, 내부 스페이서(90)는 약 1 nm 내지 약 10 nm의 범위 내의 폭을 가지는데, 이것은 후속하여 형성되는 소스/드레인 영역 및/또는 후속하여 형성되는 후면 비아(하기의 도 29a 내지 도 29c 참조)를, 후속하여 형성되는 게이트 구조체로부터 절연하는 데 유리할 수도 있다. 약 1 nm 미만의 두께를 갖는 내부 스페이서(90)는, 그들이 후속하는 게이트 구조체와 소스/드레인 영역 및/또는 후면 비아 사이에서 단락을 허용할 수도 있기 때문에, 불리할 수도 있다. 약 10 nm보다 더 큰 두께를 갖는 내부 스페이서(90)는, 그들이 게이트 구조체 및/또는 소스/드레인 영역의 폭을 감소시킬 수도 있기 때문에 불리할 수도 있는데, 이것은 디바이스 성능을 감소시킬 수도 있다.
또한, 내부 스페이서(90)의 외부 측벽이 도 11c에서 직선인 것으로 예시되지만, 내부 스페이서(90)의 외부 측벽은 오목하거나 또는 볼록할 수도 있다. 한 예로서, 도 11d는 제1 나노구조체(52)의 측벽이 오목하고, 내부 스페이서(90)의 외부 측벽이 오목하며, 내부 스페이서(90)가 제2 나노구조체(54)의 측벽으로부터 리세스되는 실시형태를 예시한다. 내부 스페이서 층은, RIE, NBE, 또는 등등과 같은 이방성 에칭 프로세스에 의해 에칭될 수도 있다. 내부 스페이서(90)는, 게이트 구조체를 형성하기 위해 사용되는 에칭 프로세스와 같은 후속하는 에칭 프로세스에 의해 후속하여 형성되는 소스/드레인 영역(예컨대, 도 12a 내지 도 12e와 관련하여 하기에서 논의되는 에피택셜 소스/드레인 영역(92))에 대한 손상을 방지하기 위해 사용될 수도 있다.
도 12a 내지 도 12d에서, 제1 에피택셜 재료(91)는 제2 리세스(87)에서 형성되고, 제2 에피택셜 재료(89)는 제1 리세스(86)에서 형성되고 제2 리세스(87)의 제1 에피택셜 재료(91) 위에 형성되고, 에피택셜 소스/드레인 영역(92)은 제2 리세스(87) 및 제1 리세스(86)에서 제2 에피택셜 재료(89) 위에 형성된다. 제2 리세스(87)에서 형성되는 제1 에피택셜 재료(91) 및 제2 에피택셜 재료(89)는 더미 반도체 영역(95)으로 또한 지칭될 수도 있다. 몇몇 실시형태에서, 더미 반도체 영역(95)(예를 들면, 제1 및 제2 에피택셜 재료(89 및 91)를 포함함)은 희생 재료일 수도 있는데, 이들은 후속하여 제거되어 후면 비아(예컨대, 도 30a 내지 도 30c와 관련하여 하기에서 논의되는 후면 비아(130))를 형성한다. 도 12b 내지 도 12d에서 예시되는 바와 같이, 제1 에피택셜 재료(91)의 상부면은 제1 리세스(86)의 하부면과 수평을 이룰 수도 있다. 그러나, 몇몇 실시형태에서, 제1 에피택셜 재료(91)의 상부면은 제1 리세스(86)의 하부면 아래에 또는 위에 배치될 수도 있다.
제1 에피택셜 재료(91)는 화학적 기상 증착(CVD), 원자 층 증착(ALD), 기상 에피택시(VPE), 분자 빔 에피택시(MBE), 또는 등등과 같은 프로세스를 사용하여 제2 리세스(87)에서 에피택셜하게 성장될 수도 있다. 제1 에피택셜 재료(91)는 실리콘 게르마늄 또는 등등과 같은 임의의 허용 가능한 재료를 포함할 수도 있다. 제1 에피택셜 재료(91)는 에피택셜 소스/드레인 영역(92), 기판(50), 및 유전체 층(예컨대, STI 영역(68))의 재료에 대해 높은 에칭 선택도를 갖는 재료로 형성될 수도 있다. 그러한 만큼, 제1 에피택셜 재료(91)는 에피택셜 소스/드레인 영역(92) 및 유전체 층을 유의미하게 제거하지 않으면서 제거되어 후면 비아로 대체될 수도 있다. 몇몇 실시형태에서, 제1 리세스(86)에서 제1 에피택셜 재료(91)가 형성되지 않도록 제1 에피택셜 재료(91)가 제2 리세스(87)에서 성장되는 동안 제1 리세스(86)는 마스킹될 수도 있다. 이것은 제1 에피택셜 재료(91)와는 상이할 수도 있는 제2 에피택셜 재료(89)(하기 참조)로 제1 리세스를 후속하여 충전하는 데 유용할 수도 있다. 제1 에피택셜 재료(91)가 형성된 이후, 제1 리세스(87) 내의 마스크는, 그 다음, 제거될 수도 있다.
그 다음, 제2 에피택셜 재료(89)는 제2 리세스(87)에서 그리고 제1 리세스(86)에서 제1 에피택셜 재료(91) 위에 형성된다. 도 12b 내지 도 12c에서 예시되는 바와 같이, 제2 에피택셜 재료(89)의 상부면은 STI 영역(68)의 상부면과 수평을 이룰 수도 있다. 그러나, 몇몇 실시형태에서, 제2 에피택셜 재료(89)의 상부면은 STI 영역(68)의 상부면 아래에 또는 위에 배치될 수도 있다. 제2 에피택셜 재료(89)는 화학적 기상 증착(CVD), 원자 층 증착(ALD), 기상 에피택시(VPE), 분자 빔 에피택시(MBE), 또는 등등과 같은 프로세스를 사용하여 제1 리세스(86)에서 그리고 제2 리세스(87)에서 에피택셜하게 성장될 수도 있다. 제2 에피택셜 재료(89)는 실리콘 게르마늄 또는 등등과 같은 임의의 허용 가능한 재료를 포함할 수도 있다. 몇몇 실시형태에서, 제2 에피택셜 재료(89)는 제1 에피택셜 재료(91)와 실질적으로 동일한 재료일 수도 있다. 다른 실시형태에서, 제2 에피택셜 재료(89)는 제1 에피택셜 재료(91)와는 상이할 수도 있다. 예를 들면, 제2 에피택셜 재료(89) 및 제1 에피택셜 재료(91) 각각은 실리콘 게르마늄을 포함할 수도 있지만; 그러나, 제2 에피택셜 재료(89)의 게르마늄 농도는 제1 에피택셜 재료(91)의 게르마늄 농도와는 상이할 수도 있다. 제1 에피택셜 재료(91)가 제2 에피택셜 재료(89)와 상이한 것은 제5 리세스(128)(하기의, 도 24a 내지 도 24c 참조)의 후속하는 형성을 위한 더미 재료로서 작용하는 데 유용할 수도 있다. 제2 에피택셜 재료(89)는 에피택셜 소스/드레인 영역(92), 기판(50), 및 유전체 층(예컨대, STI 영역(68))의 재료에 대해 높은 에칭 선택도를 갖는 재료로 형성될 수도 있다. 그러한 만큼, 제2 에피택셜 재료(89)는 에피택셜 소스/드레인 영역(92) 및 유전체 층을 유의미하게 제거하지 않으면서 제거되어 후면 비아로 대체될 수도 있다.
에피택셜 소스/드레인 영역(92)은, 그 다음, 제1 리세스(86)에서 그리고 제2 리세스(87)에서 제2 에피택셜 재료(89) 위에 형성된다. 몇몇 실시형태에서, 에피택셜 소스/드레인 영역(92)은 제2 나노구조체(54)에 스트레스를 인가할 수도 있고, 그에 의해, 성능을 개선시킬 수도 있다. 도 12c에서 예시되는 바와 같이, 에피택셜 소스/드레인 영역(92)은, 각각의 더미 게이트(76)가 에피택셜 소스/드레인 영역(92)의 각각의 이웃하는 쌍 사이에서 배치되도록, 제1 리세스(86) 및 제2 리세스(87)에서 형성된다. 몇몇 실시형태에서, 제1 스페이서(81)는 더미 게이트(76)로부터 에피택셜 소스/드레인 영역(92)을 분리하기 위해 사용되며 내부 스페이서(90)는, 에피택셜 소스/드레인 영역(92)이 결과적으로 나타나는 나노 FET의 후속하여 형성되는 게이트와 단락되지 않도록, 에피택셜 소스/드레인 영역(92)을 나노구조체(55)로부터 적절한 횡방향 거리만큼 분리하기 위해 사용된다.
n 타입 영역(50N), 예를 들면, NMOS 영역의 에피택셜 소스/드레인 영역(92)은 p 타입 영역(50P), 예를 들면, PMOS 영역을 마스킹하는 것에 의해 형성될 수도 있다. 그 다음, 에피택셜 소스/드레인 영역(92)은 n 타입 영역(50N)의 제1 리세스(86) 및 제2 리세스(87)에서 에피택셜하게 성장된다. 에피택셜 소스/드레인 영역(92)은 n 타입 나노 FET에 적절한 임의의 허용 가능한 재료를 포함할 수도 있다. 예를 들면, 제2 나노구조체(54)가 실리콘인 경우, 에피택셜 소스/드레인 영역(92)은, 실리콘, 실리콘 탄화물(silicon carbide), 인 도핑된 실리콘 탄화물, 실리콘 인화물(silicon phosphide), 또는 등등과 같은, 제2 나노구조체(54)에 인장 변형(tensile strain)을 가하는 재료를 포함할 수도 있다. 에피택셜 소스/드레인 영역(92)은 나노구조체(55)의 각각의 상부 표면(upper surface)으로부터 상승되는 표면을 가질 수도 있고 패싯을 가질 수도 있다.
p 타입 영역(50P), 예를 들면, PMOS 영역의 에피택셜 소스/드레인 영역(92)은 n 타입 영역(50N), 예를 들면, NMOS 영역을 마스킹하는 것에 의해 형성될 수도 있다. 그 다음, 에피택셜 소스/드레인 영역(92)은 p 타입 영역(50P)의 제1 리세스(86) 및 제2 리세스(87)에서 에피택셜하게 성장된다. 에피택셜 소스/드레인 영역(92)은 p 타입 나노 FET에 적절한 임의의 허용 가능한 재료를 포함할 수도 있다. 예를 들면, 제1 나노구조체(52)가 실리콘 게르마늄인 경우, 에피택셜 소스/드레인 영역(92)은, 실리콘-게르마늄, 붕소 도핑된 실리콘-게르마늄, 게르마늄, 게르마늄 주석, 또는 등등과 같은, 제1 나노구조체(52)에 압축 변형(compressive strain)을 인가하는 재료를 포함할 수도 있다. 에피택셜 소스/드레인 영역(92)은 또한 다층 스택(56)의 각각의 표면으로부터 상승되는 표면을 가질 수도 있고 패싯을 가질 수도 있다.
약하게 도핑된 소스/드레인 영역을 형성하기 위한 앞서 논의된 프로세스와 유사하게, 에피택셜 소스/드레인 영역(92), 제1 나노구조체(52), 제2 나노구조체(54), 및/또는 기판(50)은 소스/드레인 영역을 형성하도록 도펀트가 주입될 수도 있고, 어닐이 후속될 수도 있다. 소스/드레인 영역은 약 1×1019 원자/cm3와 약 1×1021 원자/cm3 사이의 불순물 농도를 가질 수도 있다. 소스/드레인 영역에 대한 n 타입 및/또는 p 타입 불순물은 앞서 논의되는 불순물 중 임의의 것일 수도 있다. 몇몇 실시형태에서, 에피택셜 소스/드레인 영역(92)은 성장 동안 현장에서 도핑될 수도 있다.
n 타입 영역(50N) 및 p 타입 영역(50P)에서 에피택셜 소스/드레인 영역(92)을 형성하기 위해 사용되는 에피택시 프로세스의 결과로서, 에피택셜 소스/드레인 영역(92)의 상부 표면은, 나노구조체(55)의 측벽을 넘어 바깥쪽으로 횡방향으로 확장되는 패싯을 구비한다. 몇몇 실시형태에서, 인접한 에피택셜 소스/드레인 영역(92)은 도 12b에 의해 예시되는 바와 같이 에피택시 프로세스가 완료된 이후 분리된 상태로 유지된다. 다른 실시형태에서, 이들 패싯(facet)은 동일한 나노 FET의 인접한 에피택셜 소스/드레인 영역(92)으로 하여금 도 12d에 의해 예시되는 바와 같이 병합되게 한다. 도 12b 및 도 12d에서 예시되는 실시형태에서, 제1 스페이서(81)는 STI 영역(68)의 상부면에 형성되고, 그에 의해, 에피택셜 성장을 차단할 수도 있다. 몇몇 다른 실시형태에서, 제1 스페이서(81)는 나노구조체(55)의 측벽의 부분을 커버하여 에피택셜 성장을 추가로 차단할 수도 있다. 몇몇 다른 실시형태에서, 제1 스페이서(81)를 형성하기 위해 사용되는 스페이서 에칭은 에피택셜 성장 영역이 STI 영역(68)의 표면으로 연장되게끔 스페이서 재료를 제거하도록 조정될 수도 있다.
에피택셜 소스/드레인 영역(92)은 하나 이상의 반도체 재료 층을 포함할 수도 있다. 예를 들면, 에피택셜 소스/드레인 영역(92)은 제1 반도체 재료 층(92A), 제2 반도체 재료 층(92B), 및 제3 반도체 재료 층(92C)을 포함할 수도 있다. 에피택셜 소스/드레인 영역(92)에 대해 임의의 수의 반도체 재료 층이 사용될 수도 있다. 제1 반도체 재료 층(92A), 제2 반도체 재료 층(92B), 및 제3 반도체 재료 층(92C)의 각각은 상이한 반도체 재료로 형성될 수도 있고 상이한 도펀트 농도로 도핑될 수도 있다. 몇몇 실시형태에서, 제1 반도체 재료 층(92A)은 제2 반도체 재료 층(92B)보다 더 낮고 제3 반도체 재료 층(92C)보다 더 높은 도펀트 농도를 가질 수도 있다. 에피택셜 소스/드레인 영역(92)이 세 개의 반도체 재료 층을 포함하는 실시형태에서, 제1 반도체 재료 층(92A)이 성막될 수도 있고, 제2 반도체 재료 층(92B)이 제1 반도체 재료 층(92A) 위에 성막될 수도 있고, 제3 반도체 재료 층(92C)이 제2 반도체 재료 층(92B) 위에 성막될 수도 있다.
도 12e는, 제1 나노구조체(52)의 측벽이 오목하고, 내부 스페이서(90)의 외부 측벽이 오목하고, 내부 스페이서(90)가 제2 나노구조체(54)의 측벽으로부터 리세스되는 실시형태를 예시한다. 도 12e에서 예시되는 바와 같이, 에피택셜 소스/드레인 영역(92)은 내부 스페이서(90)와 접촉하여 형성될 수도 있고 제2 나노구조체(54)의 측벽을 지나 연장될 수도 있다.
도 12f 및 도 12g는 도 12b에서 도시되는 바와 같은 영역(85)의 상세도를 예시한다. 도 12b 및 도 12f에 따른 몇몇 실시형태에서, 제1 에피택셜 재료(91) 및 제2 에피택셜 재료(89)의 폭은 실질적으로 동일하고 제1 에피택셜 재료(91)는 실질적으로 직선의 측벽을 갖는다. 도 12g에 따른 다른 실시형태에서, 제1 에피택셜 재료(91)는 둥글게 된 측벽을 갖는다. 제1 에피택셜 재료(91)는, 제2 에피택셜 재료(89)의 대향하는 측벽 사이에서 측정되는 폭보다 더 큰, 대향하는 둥글게 된 측벽 사이에서 측정되는 최대 폭을 가질 수도 있다. 제1 에피택셜 재료(91)의 둥글게 된 측벽은, 예를 들면, STI 영역(68)의 재료로의 제2 리세스(87)의 오버 에칭으로부터 유래할 수도 있다. 후속하는 도면은 예시의 용이성을 위해 도 12f의 실시형태에 기초하여 예시되고 논의되지만, 그러나, 후속하는 프로세싱은 도 12g의 실시형태에도 또한 적용될 수도 있다는 것이 이해되어야 한다.
도 13a 내지 도 13c에서, 제1 층간 유전체(ILD)(96)가 도 12a 내지 도 12c에서 예시되는 구조체 위에 성막된다. 제1 ILD(96)는 유전체 재료로 형성될 수도 있고, CVD, 플라즈마 강화 CVD(PECVD), 또는 FCVD와 같은 임의의 적절한 방법에 의해 성막될 수도 있다. 유전체 재료는 포스포 실리케이트 유리(phospho-silicate glass; PSG), 보로 실리케이트 유리(boro-silicate glass; BSG), 붕소 도핑된 포스포 실리케이트 유리(boron-doped phospho-silicate glass; BPSG), 도핑되지 않은 실리케이트 유리(undoped silicate glass; USG), 또는 등등을 포함할 수도 있다. 임의의 허용 가능한 프로세스에 의해 형성되는 다른 절연 재료가 사용될 수도 있다. 몇몇 실시형태에서, 콘택 에칭 정지 층(contact etch stop layer; CESL)(94)이 제1 ILD(96)와 에피택셜 소스/드레인 영역(92), 마스크(78), 및 제1 스페이서(81) 사이에서 배치된다. CESL(94)은, 위에 놓이는 제1 ILD(96)의 재료와는 상이한 에칭 레이트를 갖는, 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물, 또는 등등과 같은 유전체 재료를 포함할 수도 있다.
도 14a 내지 도 14c에서, 제1 ILD(96)의 상부면을 더미 게이트(76) 또는 마스크(78)의 상부면과 수평이 되게 하도록, CMP와 같은 평탄화 프로세스가 수행될 수도 있다. 평탄화 프로세스는 또한 더미 게이트(76) 상의 마스크(78), 및 마스크(78)의 측벽을 따른 제1 스페이서(81)의 일부를 제거할 수도 있다. 평탄화 프로세스 이후, 더미 게이트(76), 제1 스페이서(81), 및 제1 ILD(96)의 상부면은 프로세스 변동 내에서 수평으로 된다. 따라서, 더미 게이트(76)의 상부면은 제1 ILD(96)를 통해 노출된다. 몇몇 실시형태에서, 마스크(78)는 남아 있을 수도 있는데, 이 경우 평탄화 프로세스는 제1 ILD(96)의 상부면을 마스크(78) 및 제1 스페이서(81)의 상부면과 수평이 되게 한다.
도 15a 내지 도 15c에서, 더미 게이트(76), 및 존재하는 경우 마스크(78)는, 하나 이상의 에칭 단계에서 제거되고, 그 결과, 제3 리세스(98)가 형성된다. 제3 리세스(98) 내의 더미 게이트 유전체(71)의 부분도 또한 제거된다. 몇몇 실시형태에서, 더미 게이트(76) 및 더미 게이트 유전체(71)는 이방성 건식 에칭 프로세스에 의해 제거된다. 예를 들면, 에칭 프로세스는 제1 ILD(96) 또는 제1 스페이서(81)보다 더 빠른 레이트에서 더미 게이트(76)를 선택적으로 에칭하는 반응 가스(들)를 사용하는 건식 에칭 프로세스를 포함할 수도 있다. 제3 리세스(98)의 각각은, 후속하여 완성되는 나노 FET에서 채널 영역으로서 작용하는 나노구조체(55)의 부분을 노출시키고 및/또는 그 위에 놓인다. 채널 영역으로 작용하는 나노구조체(55)의 부분은 에피택셜 소스/드레인 영역(92)의 이웃하는 쌍 사이에서 배치된다. 제거 동안, 더미 게이트 유전체(71)는 더미 게이트(76)가 에칭될 때 에칭 정지 층으로서 사용될 수도 있다. 그 다음, 더미 게이트 유전체(71)는 더미 게이트(76)의 제거 이후에 제거될 수도 있다.
도 16a 내지 도 16c에서, 제1 나노구조체(52)는 제거되어 제3 리세스(98)를 연장시킨다. 제1 나노구조체(52)는 제1 나노구조체(52)의 재료에 선택적인 에천트를 사용하여 습식 에칭 또는 등등과 같은 등방성 에칭 프로세스를 수행하는 것에 의해 제거될 수도 있고, 한편 제2 나노구조체(54), 기판(50), STI 영역(68)은 제1 나노구조체(52)와 비교하여 상대적으로 에칭되지 않은 상태로 남아 있다. 제1 나노구조체(52)가, 예를 들면, SiGe를 포함하고, 제2 나노구조체(54A-54C)가, 예를 들면, Si 또는 SiC를 포함하는 실시형태에서, 제1 나노구조체(52)를 제거하기 위해, 테트라메틸암모늄 수산화물(TMAH), 암모늄 수산화물(NH4OH), 또는 등등이 사용될 수도 있다.
도 17a 내지 도 17c에서, 게이트 유전체 층(100) 및 게이트 전극(102)은 대체 게이트를 위해 형성된다. 게이트 유전체 층(100)은 제3 리세스(98)에서 등각적으로 성막된다. 게이트 유전체 층(100)은 기판(50)의 상부면 및 측벽 상에서 그리고 제2 나노구조체(54)의 상부면, 측벽 및 하부면 상에서 형성될 수도 있다. 게이트 유전체 층(100)은 또한 제1 ILD(96), CESL(94), 제1 스페이서(81), 및 STI 영역(68)의 상부면 상에서 그리고 제1 스페이서(81) 및 내부 스페이서(90)의 측벽 상에서 성막될 수도 있다.
몇몇 실시형태에 따르면, 게이트 유전체 층(100)은 산화물, 금속 산화물, 등등, 또는 이들의 조합과 같은 하나 이상의 유전체 층을 포함한다. 예를 들면, 몇몇 실시형태에서, 게이트 유전체는 실리콘 산화물 층 및 실리콘 산화물 층 위의 금속 산화물 층을 포함할 수도 있다. 몇몇 실시형태에서, 게이트 유전체 층(100)은 고유전율(high-k) 유전체 재료를 포함하고, 이들 실시형태에서, 게이트 유전체 층(100)은 약 7.0보다 더 큰 k 값을 가질 수도 있고, 하프늄, 알루미늄, 지르코늄, 란타늄, 망간, 바륨, 티타늄, 납, 및 이들의 조합의 실리케이트 또는 금속 산화물을 포함할 수도 있다. 게이트 유전체 층(100)의 구조체는 n 타입 영역(50N) 및 p 타입 영역(50P)에서 동일할 수도 있거나 또는 상이할 수도 있다. 게이트 유전체 층(100)의 형성 방법은 분자 빔 성막(molecular-beam deposition; MBD), ALD, PECVD, 및 등등을 포함할 수도 있다.
게이트 전극(102)은 게이트 유전체 층(100) 위에 각각 성막되고, 제3 리세스(98)의 나머지 부분을 충전한다. 게이트 전극(102)은, 티타늄 질화물(titanium nitride), 티타늄 산화물(titanium oxide), 탄탈룸 질화물(tantalum nitride), 탄탈룸 탄화물(tantalum carbide), 코발트, 루테늄, 알루미늄, 텅스텐, 이들의 조합, 또는 이들의 다층과 같은 금속 함유 재료를 포함할 수도 있다. 예를 들면, 비록 단일 층 게이트 전극(102)이 도 17a 및 도 17c에서 예시되지만, 게이트 전극(102)은 임의의 수의 라이너 층, 임의의 수의 일 함수 튜닝 층(work function tuning layer), 및 충전 재료를 포함할 수도 있다. 게이트 전극(102)을 구성하는 층의 임의의 조합은 n 타입 영역(50N)에서 인접한 제2 나노구조체(54) 중 인접한 것들 사이에서 그리고 제2 나노구조체(54A)와 기판(50) 사이에서 성막될 수도 있으며, p 타입 영역(50P)에서 제1 나노구조체(52) 중 인접한 것들 사이에서 성막될 수도 있다.
n 타입 영역(50N) 및 p 타입 영역(50P)에서 게이트 유전체 층(100)의 형성은, 각각의 영역 내의 게이트 유전체 층(100)이 동일한 재료로부터 형성되도록 동시에 발생할 수도 있고, 게이트 전극(102)의 형성은, 각각의 영역 내의 게이트 전극(102)이 동일한 재료로부터 형성되도록 동시에 발생할 수도 있다. 몇몇 실시형태에서, 각각의 영역 내의 게이트 유전체 층(100)은 별개의 프로세스에 의해 형성될 수도 있고, 그 결과, 게이트 유전체 층(100)은 상이한 재료일 수도 있고 및/또는 상이한 수의 층을 가질 수도 있고, 및/또는 각각의 영역 내의 게이트 전극(102)은 별개의 프로세스에 의해 형성될 수도 있고, 그 결과 게이트 전극(102)은 상이한 재료일 수도 있고 및/또는 상이한 수의 층을 가질 수도 있다. 별개의 프로세스를 사용할 때 적절한 영역을 마스킹하고 노출시키기 위해 다양한 마스킹 단계가 사용될 수도 있다.
제3 리세스(98)의 충전 이후, CMP와 같은 평탄화 프로세스가 수행되어 게이트 전극(102)의 재료 및 게이트 유전체 층(100)의 잉여 부분을 제거할 수도 있는데, 그 잉여 부분은 제1 ILD(96)의 상부면 위에 있다. 따라서, 게이트 전극(102) 및 게이트 유전체 층(100)의 재료의 나머지 부분은 결과적으로 나타나는 나노 FET의 대체 게이트 구조체를 형성한다. 게이트 전극(102) 및 게이트 유전체 층(100)은 일괄적으로 "게이트 구조체"로 지칭될 수도 있다.
도 18a 내지 도 18c에서, 게이트 구조체(게이트 유전체 층(100) 및 대응하는 위에 놓이는 게이트 전극(102)을 포함함)는 리세스되고, 그 결과, 리세스는 게이트 구조체 바로 위에 그리고 제1 스페이서(81)의 대향하는 부분 사이에서 형성된다. 실리콘 질화물, 실리콘 산질화물, 또는 등등과 같은 유전체 재료의 하나 이상의 층을 포함하는 게이트 마스크(104)가 리세스 내에 충전되고, 이어서, 제1 ILD(96) 위로 연장되는 유전체 재료의 잉여 부분을 제거하기 위한 평탄화 프로세스가 후속된다. 후속하여 형성되는 게이트 콘택(예컨대, 도 20a 내지 도 20c와 관련하여 하기에서 논의되는 게이트 콘택(114))은 게이트 마스크(104)를 관통하여 리세스된 게이트 전극(102)의 상부면과 접촉한다.
도 18a 내지 도 18c에 의해 추가로 예시되는 바와 같이, 제2 ILD(106)가 제1 ILD(96) 위에 그리고 게이트 마스크(104) 위에 성막된다. 몇몇 실시형태에서, 제2 ILD(106)는 FCVD에 의해 형성되는 유동 가능한 막이다. 몇몇 실시형태에서, 제2 ILD(106)는 PSG, BSG, BPSG, USG, 또는 등등과 같은 유전체 재료로 형성되고, CVD, PECVD, 또는 등등과 같은 임의의 적절한 방법에 의해 성막될 수도 있다.
도 19a 내지 도 19c에서, 제2 ILD(106), 제1 ILD(96), CESL(94), 및 게이트 마스크(104)는 에피택셜 소스/드레인 영역(92) 및/또는 게이트 구조체의 표면을 노출시키는 제4 리세스(108)를 형성하도록 에칭된다. 제4 리세스(108)는, RIE, NBE, 또는 등등과 같은 이방성 에칭 프로세스를 사용하여 에칭하는 것에 의해 형성될 수도 있다. 몇몇 실시형태에서, 제4 리세스(108)는 제1 에칭 프로세스를 사용하여 제2 ILD(106) 및 제1 ILD(96)를 통해 에칭될 수도 있고; 제2 에칭 프로세스를 사용하여 게이트 마스크(104)를 통해 에칭될 수도 있고; 그리고, 그 다음, 제3 에칭 프로세스를 사용하여 CESL(94)을 통해 에칭될 수도 있다. 제1 에칭 프로세스 및 제2 에칭 프로세스로부터 제2 ILD(106)의 부분을 마스킹하기 위해 포토레지스트와 같은 마스크가 제2 ILD(106) 위에 형성되어 패턴화될 수도 있다. 몇몇 실시형태에서, 에칭 프로세스는 오버 에칭될 수도 있고, 따라서, 제4 리세스(108)는 에피택셜 소스/드레인 영역(92) 및/또는 게이트 구조체 안으로 연장되고, 제4 리세스(108)의 저부는, 에피택셜 소스/드레인 영역(92) 및/또는 게이트 구조체와 수평을 이룰 수도 있거나(예를 들면, 동일한 레벨에 있거나, 또는 기판(50)으로부터 동일한 거리를 가짐), 또는 에피택셜 소스/드레인 영역(92) 및/또는 게이트 구조체보다 더 낮을 수도 있다(예를 들면, 기판(50)에 더 가까움). 비록 도 19c가 제4 리세스(108)를 동일한 단면에서 에피택셜 소스/드레인 영역(92) 및 게이트 구조체를 노출시키는 것으로 예시하지만, 다양한 실시형태에서, 에피택셜 소스/드레인 영역(92) 및 게이트 구조체는 상이한 단면에서 노출될 수도 있고, 그에 의해, 후속하여 형성되는 콘택을 단락시킬 위험성을 감소시킬 수도 있다.
제4 리세스(108)가 형성된 이후, 제1 실리사이드(110)로도 또한 지칭되는 제1 실리사이드 영역(110)이 에피택셜 소스/드레인 영역(92) 위에 형성된다. 몇몇 실시형태에서, 제1 실리사이드 영역(110)은, 에피택셜 소스/드레인 영역(92)의 노출된 부분 위에 실리사이드 또는 게르마나이드(germanide) 영역, 예컨대 니켈, 코발트, 티타늄, 탄탈룸, 백금, 텅스텐, 다른 귀금속, 다른 내화성 금속, 희토류 금속 또는 그들의 합금을 형성하기 위해 기저의 에피택셜 소스/드레인 영역(92)의 반도체 재료(예를 들면, 실리콘, 실리콘 게르마늄, 게르마늄)와 반응할 수 있는 금속(별개로 예시되지 않음)을 먼저 성막시키는 것, 그 다음, 제1 실리사이드 영역(110)을 형성하기 위해 열 어닐 프로세스를 수행하는 것에 의해 형성된다. 그 다음, 성막된 금속의 미반응 부분은, 예를 들면, 에칭 프로세스에 의해 제거된다. 비록 제1 실리사이드 영역(110)이 실리사이드 영역으로 지칭되지만, 제1 실리사이드 영역(110)은 또한 게르마나이드 영역, 또는 실리콘 게르마나이드 영역(예를 들면, 실리사이드 및 게르마나이드를 포함하는 영역)일 수도 있다. 몇몇 실시형태에서, 제1 실리사이드 영역(110)은 TiSi를 포함하고 약 2 nm와 약 10 nm 사이의 범위 내의 두께를 갖는다.
도 20a 내지 도 20c에서, 소스/드레인 콘택(112) 및 게이트 콘택(114)(콘택 플러그로 또한 지칭됨)는 제4 리세스(108)에서 형성된다. 소스/드레인 콘택(112) 및 게이트 콘택(114) 각각은, 배리어 층, 확산 층, 및 충전 재료와 같은 하나 이상의 층을 포함할 수도 있다. 예를 들면, 몇몇 실시형태에서, 소스/드레인 콘택(112) 및 게이트 콘택(114) 각각은 배리어 층 및 전도성 재료를 포함하고, 각각은 기저의 전도성 피쳐(예를 들면, 게이트 전극(102) 및/또는 제1 실리사이드 영역(110))에 전기적으로 커플링된다. 게이트 콘택(114)은 게이트 전극(102)에 전기적으로 커플링되고 소스/드레인 콘택(112)은 제1 실리사이드 영역(110)에 전기적으로 커플링된다. 배리어 층은 티타늄, 티타늄 질화물, 탄탈룸, 탄탈룸 질화물, 또는 등등을 포함할 수도 있다. 전도성 재료는 구리, 구리 합금, 은, 금, 텅스텐, 코발트, 알루미늄, 니켈, 또는 등등일 수도 있다. 제2 ILD(106)의 표면으로부터 잉여 재료를 제거하기 위해 CMP와 같은 평탄화 프로세스가 수행될 수도 있다. 에피택셜 소스/드레인 영역(92), 제2 나노구조체(54), 및 게이트 구조체(게이트 유전체 층(100) 및 게이트 전극(102) 포함함)는 일괄적으로 트랜지스터 구조체(109)로 지칭될 수도 있다. 트랜지스터 구조체(109)는 디바이스 층에서 형성될 수도 있는데, 제1 인터커넥트 구조체(예컨대, 도 21a 내지 도 21c와 관련하여 하기에서 논의되는 전면(front-side) 인터커넥트 구조체(120))가 그 전면 위에 형성되고 제2 인터커넥트 구조체(예컨대, 도 28a 내지 도 28i와 관련하여 하기에서 논의되는 후면 인터커넥트 구조체(136))가 그 후면 위에 형성된다. 비록 디바이스 층이 나노 FET를 갖는 것으로 설명되지만, 다른 실시형태는 상이한 타입의 트랜지스터(예를 들면, 평면형 FET, finFET, 박막 트랜지스터(thin film transistor; TFT), 또는 등등)를 갖는 디바이스 층을 포함할 수도 있다.
비록 도 20a 내지 도 20c가 에피택셜 소스/드레인 영역(92)의 각각으로 연장되는 소스/드레인 콘택(112)을 예시하지만, 소스/드레인 콘택(112)은 에피택셜 소스/드레인 영역(92) 중 소정의 것으로부터 생략될 수도 있다. 예를 들면, 하기에서 더욱 상세하게 설명되는 바와 같이, 전도성 피쳐(예를 들면, 후면 비아 또는 전력 레일)는 에피택셜 소스/드레인 영역(92) 중 하나 이상의 후면을 통해 후속하여 부착될 수도 있다. 이들 특정한 에피택셜 소스/드레인 영역(92)에 대해, 소스/드레인 콘택(112)은 생략될 수도 있거나 또는 임의의 위에 놓이는 전도성 라인(예컨대, 도 21a 내지 도 21c와 관련하여 하기에서 논의되는 제1 전도성 피쳐(122))에 전기적으로 연결되지 않는 더미 콘택일 수도 있다.
도 21a 내지 도 29c는, 트랜지스터 구조체(109) 상에 전면 인터커넥트 구조체 및 후면 인터커넥트 구조체를 형성하는 중간 단계를 예시한다. 전면 인터커넥트 구조체 및 후면 인터커넥트 구조체 각각은, 기판(50) 상에서 형성되는 나노 FET에 전기적으로 연결되는 전도성 피쳐를 포함할 수도 있다. 도 21a, 도 22a, 도 23a, 도 24a, 도 25a, 도 26a, 도 27a, 도 28a, 및 도 29a는 도 1에서 예시되는 참조 단면 A-A'를 예시한다. 도 21b, 도 22b, 도 23b, 도 24b, 도 25b, 도 26b, 도 27b, 도 28b, 및 도 29b는 도 1에서 예시되는 참조 단면 B-B'를 예시한다. 도 21c, 도 22c, 도 23c, 도 24c, 도 25c, 도 26c, 도 27c, 도 27d, 도 28c, 도 28e, 도 28f, 도 28g, 도 28i, 및 도 29c는 도 1에서 예시되는 참조 단면 C-C'를 예시한다. 도 21a 내지 도 29c에서 설명되는 프로세스 단계는 n 타입 영역(50N) 및 p 타입 영역(50P) 둘 모두에 적용될 수도 있다. 상기에서 언급되는 바와 같이, 후면 전도성 피쳐(예를 들면, 후면 비아 또는 전력 레일)는 에피택셜 소스/드레인 영역(92) 중 하나 이상에 연결될 수도 있다. 그러한 만큼, 소스/드레인 콘택(112)은, 옵션 사항으로(optionally), 에피택셜 소스/드레인 영역(92)으로부터 생략될 수도 있다.
도 21a 내지 도 21c에서, 전면 인터커넥트 구조체(120)가 제2 ILD(106) 상에서 형성된다. 전면 인터커넥트 구조체(120)가 트랜지스터 구조체(109)의 전면(예를 들면, 능동 디바이스가 형성되는 트랜지스터 구조체(109)의 면) 상에서 형성되기 때문에, 그것은 전면 인터커넥트 구조체로 지칭될 수도 있다.
전면 인터커넥트 구조체(120)는 하나 이상의 적층된 제1 유전체 층(124)에서 형성되는 제1 전도성 피쳐(122)의 하나 이상의 층을 포함할 수도 있다. 적층된 제1 유전체 층(124)의 각각은 저유전율 유전체 재료, 초저유전율(extra low-k; ELK) 유전체 재료, 또는 등등과 같은 유전체 재료를 포함할 수도 있다. 제1 유전체 층(124)은 CVD, ALD, PVD, PECVD, 또는 등등과 같은 적절한 프로세스를 사용하여 성막될 수도 있다.
제1 전도성 피쳐(122)는 전도성 라인 및 전도성 라인의 층을 인터커넥트하는 전도성 비아를 포함할 수도 있다. 전도성 비아는 전도성 라인의 층 사이에서 수직의 연결을 제공하기 위해 제1 유전체 층(124)의 각각의 것을 통해 연장될 수도 있다. 제1 전도성 피쳐(122)는 다마신(damascene) 프로세스, 듀얼 다마신(dual damascene) 프로세스, 또는 등등과 같은 임의의 허용 가능한 프로세스를 통해 형성될 수도 있다.
몇몇 실시형태에서, 제1 전도성 피쳐(122)는, 제1 전도성 피쳐(122)의 소망되는 패턴에 대응하는 트렌치를 형성하기 위해 포토리소그래피 및 에칭 기술의 조합을 활용하여 각각의 제1 유전체 층(124)이 패턴화되는 다마신 프로세스를 사용하여 형성될 수도 있다. 그 다음, 옵션 사항의(optional) 확산 배리어 및/또는 옵션 사항의 접착 층이 성막될 수도 있고 트렌치는 전도성 재료로 충전될 수도 있다. 배리어 층에 대한 적절한 재료는, 티타늄, 티타늄 질화물, 티타늄 산화물, 탄탈룸, 탄탈룸 질화물, 티타늄 산화물, 이들의 조합, 또는 등등을 포함하고, 전도성 재료에 대한 적절한 재료는 구리, 은, 금, 텅스텐, 알루미늄, 이들의 조합, 또는 등등을 포함한다. 한 실시형태에서, 제1 전도성 피쳐(122)는 구리 또는 구리 합금의 씨드 층을 성막하는 것, 및 전기 도금에 의해 트렌치를 충전하는 것에 의해 형성될 수도 있다. 화학적 기계적 평탄화(CMP) 프로세스 또는 등등은, 각각의 제1 유전체 층(124)의 표면으로부터 잉여 전도성 재료를 제거하기 위해 그리고 후속하는 프로세싱을 위해 제1 유전체 층(124) 및 제1 전도성 피쳐(122)의 표면을 평탄화하기 위해 사용될 수도 있다.
도 21a 내지 도 21c는 전면 인터커넥트 구조체(120)에서의 제1 전도성 피쳐(122) 및 제1 유전체 층(124)의 다섯 개 층을 예시한다. 그러나, 전면 인터커넥트 구조체(120)는 임의의 수의 제1 유전체 층(124)에 배치되는 임의의 수의 제1 전도성 피쳐(122)를 포함할 수도 있다는 것이 인식되어야 한다. 전면 인터커넥트 구조체(120)는 기능성 회로를 형성하기 위해 게이트 콘택(114) 및 소스/드레인 콘택(112)에 전기적으로 연결될 수도 있다. 몇몇 실시형태에서, 전면 인터커넥트 구조체(120)에 의해 형성되는 기능성 회로는 로직 회로, 메모리 회로, 이미지 센서 회로, 또는 등등을 포함할 수도 있다.
도 22a 내지 도 22c에서, 캐리어 기판(150)이 제1 본딩 층(152A) 및 제2 본딩 층(152B)(일괄적으로 본딩 층(152)으로 지칭됨)에 의해 전면 인터커넥트 구조체(120)의 상부면에 본딩된다. 캐리어 기판(150)은 유리 캐리어 기판, 세라믹 캐리어 기판, 웨이퍼(예를 들면, 실리콘 웨이퍼), 또는 등등일 수도 있다. 캐리어 기판(150)은 후속하는 프로세싱 단계 동안 그리고 완성된 디바이스에서 구조적 지지를 제공할 수도 있다.
다양한 실시형태에서, 캐리어 기판(150)은, 유전체 대 유전체 본딩, 또는 등등과 같은 적절한 기술을 사용하여 전면 인터커넥트 구조체(120)에 본딩될 수도 있다. 유전체 대 유전체 본딩은 전면 인터커넥트 구조체(120) 상에 제1 본딩 층(152A)을 성막하는 것을 포함할 수도 있다. 몇몇 실시형태에서, 제1 본딩 층(152A)은 CVD, ALD, PVD, 또는 등등에 의해 성막되는 실리콘 산화물(예를 들면, 고밀도 플라즈마(HDP) 산화물, 또는 등등)을 포함한다. 제2 본딩 층(152B)은, 마찬가지로, 예를 들면, CVD, ALD, PVD, 열 산화, 또는 등등을 사용하여 본딩 이전에 캐리어 기판(150)의 표면 상에서 형성되는 산화물 층일 수도 있다. 제1 본딩 층(152A) 및 제2 본딩 층(152B)에 대해 다른 적절한 재료가 사용될 수도 있다.
유전체 대 유전체 본딩 프로세스는 제1 본딩 층(152A) 및 제2 본딩 층(152B) 중 하나 이상에 표면 처리를 적용하는 것을 더 포함할 수도 있다. 표면 처리는 플라즈마 처리를 포함할 수도 있다. 플라즈마 처리는 진공 환경에서 수행될 수도 있다. 플라즈마 처리 이후, 표면 처리는, 본딩 층(152) 중 하나 이상에 적용될 수도 있는 세정 프로세스(예를 들면, 탈이온수 또는 등등을 사용한 헹굼)를 더 포함할 수도 있다. 그 다음, 캐리어 기판(150)은 전면 인터커넥트 구조체(120)와 정렬되고, 두 개는 전면 인터커넥트 구조체(120)에 대한 캐리어 기판(150)의 사전 본딩을 개시하기 위해 서로에 대해 가압된다. 사전 본딩은 실온에서(예를 들면, 약 21 ℃와 약 25 ℃ 사이에서) 수행될 수도 있다. 사전 본딩 이후, 예를 들면, 전면 인터커넥트 구조체(120) 및 캐리어 기판(150)을, 예를 들면, 약 170 ℃ 내지 약 500 ℃의 온도로 가열하는 것에 의해 어닐링 프로세스가 적용될 수도 있다.
게다가, 도 22a 내지 도 22c에서, 캐리어 기판(150)이 전면 인터커넥트 구조체(120)에 본딩된 이후, 트랜지스터 구조체(109)의 후면이 상방을 향하도록 디바이스는 뒤집힐 수도 있다. 트랜지스터 구조체(109)의 후면은, 능동 디바이스가 형성되는 트랜지스터 구조체(109)의 전면과 반대되는 면을 지칭할 수도 있다.
도 23a 내지 도 23c에서, 박형화 프로세스가 기판(50)의 후면에 적용될 수도 있다. 박형화 프로세스는 평탄화 프로세스(예를 들면, 기계적 연마, CMP, 또는 등등), 에칭백 프로세스, 이들의 조합, 또는 등등을 포함할 수도 있다. 박형화 프로세스는 전면 인터커넥트 구조체(120) 반대편에 있는 제1 에피택셜 재료(91)의 표면을 노출시킬 수도 있다. 게다가, 기판(50)의 일부는 박형화 프로세스 이후에 게이트 구조체(예를 들면, 게이트 전극(102) 및 게이트 유전체 층(100)) 및 나노구조체(55) 위에 남아 있을 수도 있다. 도 23a 내지 도 23c에서 예시되는 바와 같이, 기판(50), 제1 에피택셜 재료(91), STI 영역(68), 및 핀(66)의 후면 표면은 박형화 프로세스 후속하여 서로 수평을 이룰 수도 있다.
도 24a 내지 도 24c에서, 제1 에피택셜 재료(91) 및 제1 에피택셜 재료(91)와 소스/드레인 영역(92) 사이에 위치되는 제2 에피택셜 재료(89)의 제1 부분은 제거되어 제5 리세스(128)를 형성한다. 핀(66) 및 기판(50)의 나머지 부분을 제거하기 이전에 제5 리세스(128)(하기의 도 29a 내지 도 29c 참조)에서 후면 비아가 후속하여 형성될 수도 있는데, 이것은 더 넓은 후면 비아를 달성하는 데 유용할 수도 있고, 그에 의해, 더 큰 접촉 영역이 더 나은 접촉 저항 및 개선된 디바이스 성능을 획득하는 것을 허용할 수도 있다. 제1 에피택셜 재료(91) 및 제2 에피택셜 재료(89)의 제1 부분은 습식 에칭 프로세스와 같은 등방성 에칭 프로세스일 수도 있는 적절한 에칭 프로세스에 의해 제거될 수도 있다. 몇몇 실시형태에서, 에칭 프로세스는 에피택셜 소스/드레인 영역(92)의 일부를 제거하여, 제5 리세스(128)의 볼록한 저부를 생성할 수도 있다. 다른 실시형태에서, 에칭 프로세스는, 제1 에피택셜 재료(91) 및 제2 에피택셜 재료(89)의 제1 부분이 STI 영역(68) 또는 에피택셜 소스/드레인 영역(92)의 재료를 유의미하게 제거하지 않으면서 제거될 수도 있도록, 제1 에피택셜 재료(91) 및 제2 에피택셜 재료(89)의 제1 부분의 재료 대해 높은 에칭 선택도를 가질 수도 있다. 제5 리세스(128)는 STI 영역(68)의 측벽, 에피택셜 소스/드레인 영역(92)의 후면, 제1 스페이서(81)의 측벽, 및 내부 스페이서(90)의 측벽을 노출시킬 수도 있다.
도 25a 내지 도 25c에서, 마스크(204)가 제5 리세스(128)에서 형성된다. 몇몇 실시형태에서, 마스크(204)는, 예를 들면, 유전체, 유기 재료, 저부 반사 방지 코팅(bottom anti-reflective coating; BARC) 재료, 또는 등등으로 형성될 수도 있고, 예를 들면, 스핀 코팅, PECVD, CVD, 또는 등등에 의해 성막될 수도 있다. 성막 이후, 제5 리세스(128)의 외부로부터 재료를 제거하고 제5 리세스(128)의 측벽을 부분적으로 노출시키기 위해, 그에 의해, 마스크(204)를 형성하기 위해, 에칭백 프로세스가 수행될 수도 있다. 에칭백 프로세스는, 제5 리세스(128)의 상부 측벽이 노출되도록, 기판(50)의 상부면 아래로 그리고 또한 STI 영역(68)의 상부면 아래로 마스크(204)를 리세스할 수도 있다. 마스크(204)는 약 20 nm에서부터 약 40 nm까지의 범위에 이르는 두께로 형성될 수도 있다. 마스크(204)는, 도 26a 내지 도 26c와 관련하여 하기에서 설명되는 제5 리세스(128)를 넓히기 위한 후속하는 프로세스에서 사용될 수도 있고, 확대 프로세스(widening process)에 후속하여 제5 리세스(128)의 형상을 제어하기 위해 소망되는 두께로 성막될 수도 있다. 마스크(204)는 후속하는 에칭 프로세스 동안 기저의 소스/드레인 영역(92)을 추가로 보호할 수도 있다.
도 26a 내지 도 26c에서, 제5 리세스(128)는 넓어지고 마스크(204)는 제거된다. 제5 리세스(128)를 넓히는 것은 또한, 제5 리세스(128)의 측벽을 둥글게 할 수도 있다. 제5 리세스(128)는 건식 에칭 프로세스, 또는 등등과 같은 적절한 에칭 프로세스에 의해 넓어질 수도 있다. 건식 에칭은, 예를 들면, O2, Cl2, HCl, HBr, 등등, 또는 이들의 조합과 같은 실리콘을 에칭하는 데 적절한 에칭 가스를 사용할 수도 있다. 에칭 프로세스는 제5 리세스(128)에 의해 노출되는(예를 들면, 마스크(204)에 의해 커버되지 않는) STI 영역(68) 및 기판(50)의 측벽을 에칭할 수도 있다. 도 26b 및 도 26c에서 예시되는 바와 같이, 에칭 프로세스에 후속하여, 제5 리세스(128)는 디바이스의 전면을 향해 더 좁아지게 되는 점점 가늘어지는 프로파일을 가질 수도 있다. 제5 리세스(128)의 최대 폭(RW1) 대 제5 리세스(128)의 최소 폭(RW2)의 비율은 약 1.1에서부터 약 1.8까지일 수도 있다. 제5 리세스(128)를 넓히는 것은, 더 큰 후면 비아가 후속하여 형성되는 것을 허용할 수도 있는데, 이것은, 유리하게는, 접촉 저항을 감소시키고 후면 비아에 대한 접촉이 오정렬되는 가능성을 감소시킨다. 제5 리세스(128)가 넓어진 이후, 그 다음, 마스크(204)는 BARC에 대한 선택적 에칭, 애싱 프로세스, 또는 등등과 같은 적절한 프로세스를 사용하여 제거될 수도 있다.
도 27a 내지 도 27c에서, 제1 유전체 라이너(206)로도 또한 지칭되는 제1 라이너(206)가 제5 리세스(128)의 측벽 상에서 형성된다. 제1 라이너(206)는 도 26a 내지 도 26c에서 예시되는 구조체 위에 제1 라이너 층(별개로 예시되지 않음)을 성막하는 것에 의해 형성될 수도 있다. 제1 라이너 층은 CVD, ALD, 또는 등등에 의해 성막될 수도 있다. 제1 라이너 층은 실리콘 질화물(SiN), 실리콘 산화물(SiO), 하프늄 실리사이드(hafnium silicide)(HfSi), 실리콘 산탄화물(silicon oxycarbide)(SiOC), 알루미늄 산화물(aluminum oxide)(AlO), 지르코늄 실리사이드(zirconium silicide)(ZrSi), 알루미늄 산질화물(aluminum oxynitride)(AlON), 지르코늄 산화물(zirconium oxide)(ZrO), 하프늄 산화물(hafnium oxide)(HfO), 티타늄 산화물(TiO), 지르코늄 알루미늄 산화물(zirconium aluminum oxide)(ZrAlO), 아연 산화물(zinc oxide)(ZnO), 탄탈룸 산화물(tantalum oxide)(TaO), 란타늄 산화물(lanthanum oxide)(LaO), 이트륨 산화물(yttrium oxide)(YO), 탄탈룸 탄질화물(tantalum carbonitride)(TaCN), 실리콘 산탄질화물(silicon oxycarbonitride)(SiOCN), 실리콘(Si), 지르코늄 질화물(zirconium nitride)(ZrN), 실리콘 탄질화물(silicon carbonitride)(SiCN), 이들의 조합 또는 다수의 층, 또는 등등으로 형성될 수도 있다.
그 다음, 제1 라이너 층이 에칭되어 제1 라이너(206)를 형성한다. 제1 라이너 층은 적절한 에칭 프로세스, 습식 에칭, 건식 에칭, 이들의 조합, 또는 등등을 사용하여 에칭될 수도 있다. 에칭 프로세스는 몇몇 실시형태에서 이방성일 수도 있다. 에칭 프로세스는 제1 라이너 층의 측면 부분(lateral portion)을 제거하고 제5 리세스(128)의 측벽 상에서 제1 라이너(206)를 남긴다. 몇몇 실시형태에서, 에칭 프로세스는 제5 리세스(128)의 상부 부분으로부터 제1 라이너(206)를 추가로 제거할 수도 있다(예를 들면, 도 34d 참조). 제1 라이너(206)는 약 1 nm 내지 약 5 nm의 범위 내의 두께를 가질 수도 있는데, 그것이 기판(50)의 측벽 상에서의 제2 실리사이드 영역(129)(하기의 도 28a 내지 도 28c 참조)의 후속하는 형성을 감소시킬 수도 있기 때문에, 이것은 유리할 수도 있다. 약 1 nm 미만의 두께를 갖는 제1 라이너(206)는, 그것이 기판(50)의 측벽 상에서 제2 실리사이드 영역(129)의 증가된 형성으로 이어질 수도 있기 때문에, 불리할 수도 있다. 약 5 nm보다 더 큰 두께를 갖는 제1 라이너(206)는, 그것이 후속하여 형성되는 후면 비아(130)(하기의 도 29a 내지 도 29c 참조)의 좁아진 폭으로 이어질 수도 있기 때문에 불리할 수도 있는데, 좁아진 폭은 디바이스 성능을 저하시킬 수도 있다.
도 28a 내지 도 28c에서, 제2 실리사이드(129)로도 또한 지칭되는 제2 실리사이드 영역(129)은 에피택셜 소스/드레인 영역(92)의 후면 상의 제5 리세스(128)에서 형성된다. 핀(66) 및 기판(50)의 나머지 부분을 제거하기 이전에 제2 실리사이드 영역(129)을 형성하는 것은 제2 실리사이드 영역(129)의 더 큰 표면 영역을 허용하는 것에 의해 실리사이드 형성을 개선하는 데 유용할 수도 있다. 이것은 후속하여 형성되는 후면 비아의 접촉 저항을 감소시킬 수도 있다(하기의 도 29a 내지 도 29c 참조). 몇몇 실시형태에서, 제2 실리사이드 영역(129)은, 에피택셜 소스/드레인 영역(92)의 후면의 노출된 부분 위에 실리사이드 또는 게르마나이드 영역을 형성하기 위해, 니켈, 코발트, 티타늄, 탄탈룸, 백금, 텅스텐, 다른 귀금속, 다른 내화 금속, 희토류 금속 또는 그들의 합금과 같은, 에피택셜 소스/드레인 영역(92)의 기저의 후면의 반도체 재료(예를 들면, 실리콘, 실리콘 게르마늄, 게르마늄)와 반응할 수도 있는 금속(별개로 예시되지 않음)을 먼저 성막하는 것, 그 다음, 제2 실리사이드 영역(129)을 형성하기 위해 열 어닐 프로세스를 수행하는 것에 의해 형성된다. 그 다음, 성막된 금속의 미반응 부분은, 예를 들면, 에칭 프로세스에 의해 제거된다. 비록 제2 실리사이드 영역(129)이 실리사이드 영역으로 지칭되지만, 제2 실리사이드 영역(129)은 또한 게르마나이드 영역, 또는 실리콘 게르마나이드 영역(예를 들면, 실리사이드 및 게르마나이드를 포함하는 영역)일 수도 있다. 몇몇 실시형태에서, n 타입 영역(50N)에서의 제2 실리사이드 영역(129)은 TiSi, CrSi, TaSi, MoSi, ZrSi, HfSi, ScSi, Ysi, HoSi, TbSI, GdSi, LuSi, DySi, ErSi, YbSi, 등등, 또는 이들의 조합을 포함하고, p 타입 영역(50P)에서의 제2 실리사이드 영역(129)은 NiSi, CoSi, MnSi, WSi, FeSi, RhSi, PdSi, RuSi, PtSi, IrSi, OsSi, 등등, 또는 이들의 조합을 포함한다.
몇몇 실시형태에서, 제2 실리사이드 영역(129)은 약 1 nm와 약 10 nm 사이의 범위 내의 두께를 가지는데, 이것은 접촉 저항을 감소시키고 디바이스 기능을 개선하는 데 유리할 수도 있다. 약 1 nm 미만의 두께를 갖는 제2 실리사이드 영역(129)은, 실리사이드가 너무 얇을 수도 있고 비효율적인 실리사이드 두께에 기인하여 증가된 접촉 저항으로 나타날 수도 있기 때문에 불리할 수도 있다. 약 10 nm보다 더 큰 두께를 갖는 제2 실리사이드 영역(129)은, 그것이 디바이스 성능을 저하시키는 더 높은 저항으로 이어질 수도 있기 때문에 불리할 수도 있다.
도 29a 내지 도 29c에서, 콘택 또는 전도성 콘택(130)으로도 또한 지칭되는 후면 비아(130)가 제5 리세스(128)에서 형성된다. 핀(66) 및 기판(50)의 나머지 부분을 제거하기 이전에 후면 비아(130)를 형성하는 것은 후면 비아(130)의 더 큰 폭을 달성하는 데 유용할 수도 있다. 이것은 기저의 소스/드레인 영역(92)과의 더 큰 접촉 영역으로 이어질 수도 있는데, 이것은 접촉 저항을 감소시킬 수도 있고 더 나은 디바이스 성능을 달성할 수도 있다. 후면 비아(130)는 배리어 층, 확산 층, 및 충전 재료와 같은 하나 이상의 층을 포함할 수도 있다. 후면 비아(130)는 제2 실리사이드 영역(129)을 통해 에피택셜 소스/드레인 영역(92)에 전기적으로 커플링될 수도 있다. 후면 비아(130)는 텅스텐(W), 루테늄(Ru), 코발트(Co), 구리(Cu), 티타늄(Ti), 티타늄 질화물(TiN), 탄탈룸(Ta), 탄탈룸 질화물(TaN), 몰리브덴(Mo), 니켈(Ni), 이들의 조합, 또는 등등을 포함할 수도 있다. 기판(50) 및 STI 영역(68)의 표면으로부터 잉여 재료를 제거하기 위해 CMP와 같은 평탄화 프로세스가 수행될 수도 있다.
몇몇 실시형태에서, 도 29c에 따라 예시되는 바와 같이, 후면 비아(130)는 게이트 전극(102)의 최상단(topmost) 표면의 레벨로부터 후면 비아(130)의 저부 정점까지 측정되는 깊이(D1)까지 연장되고, 깊이(D1)는 약 0.5 nm 내지 약 10 nm의 범위 내에 있을 수도 있다. 다른 실시형태에서, 후면 비아(130)의 저부 정점은 게이트 전극(102)(예시되지 않음)의 최상부면과 수평을 이룬다.
도 30a 내지 도 30c에서, 핀(66) 및 기판(50)의 나머지 부분이 제거된다. 핀(66) 및 기판(50)은 등방성 에칭 프로세스(예를 들면, 습식 에칭 프로세스), 이방성 에칭 프로세스(예를 들면, 건식 에칭 프로세스), 또는 등등과 같은 적절한 에칭 프로세스를 사용하여 에칭될 수도 있다. 에칭 프로세스는, 핀(66) 및 기판(50)의 재료에 대해 선택적인(예를 들면, 후면 비아(130), 제1 라이너(206), STI 영역(68), 게이트 유전체 층(100), 내부 스페이서(90), 및 에피택셜 소스/드레인 영역(92)의 재료보다 더 빠른 레이트에서 핀(66) 및 기판(50)의 재료를 에칭하는) 에칭 프로세스일 수도 있다. 핀(66) 및 기판(50)을 에칭한 이후, STI 영역(68), 게이트 유전체 층(100), 내부 스페이서(90), 및 에피택셜 소스/드레인 영역(92)의 표면이 노출될 수도 있다. 핀(66)의 나머지 부분의 제거는 게이트 유전체 층(100) 및 에피택셜 소스/드레인 영역(92)의 후면 표면을 노출시키는 제6 리세스(210)를 형성할 수도 있다. 몇몇 실시형태에서, 에칭 프로세스는 에피택셜 소스/드레인 영역(92)의 노출된 후면 부분을 제거하여, 에피택셜 소스/드레인 영역(92)의 오목한 후면 표면을 생성할 수도 있다. 제6 리세스(210)는, 앞서 논의된 제5 리세스(128)(예를 들면, 도 24a 내지 도 24c 참조) 및 제5 리세스(128)에서 형성되는 대응하는 후면 비아(130)와 동일한 깊이 또는 상이한 깊이로 연장될 수도 있다.
도 31a 내지 도 31c에서, 절연성 플러그(212)가 제6 리세스(210) 내에서 그리고 도 30a 내지 도 30c에서 예시되는 구조체의 노출된 표면 위에서 충전된다. 몇몇 실시형태에서, 절연성 플러그(212)는 에피택셜 소스/드레인 영역(92)과 물리적으로 접촉하는 볼록한 저부 프로파일을 포함한다. 몇몇 실시형태에서, 절연성 플러그(212)는 제2 유전체 라이너(214)로도 또한 지칭되는 제2 라이너(214) 및 제2 유전체 층(125)을 포함한다. 후면 비아(130)의 외부 측벽 상에 제2 라이너(214) 및 제2 유전체 층(125)을 형성하는 것은 후면 비아(130)가 더 넓은 폭을 가지고 형성되는 것을 허용할 수도 있는데, 이것은 접촉 저항 및 디바이스 성능을 개선시킬 수도 있다. 몇몇 실시형태에서, 제2 라이너(214)는 제1 라이너(206), STI 영역(68), 게이트 유전체 층(100), 에피택셜 소스/드레인 영역(92), 및 내부 스페이서(90) 위에 형성된다. 제2 라이너 층(214)은, 실리콘 질화물(SiN), 실리콘 산화물(SiO), 하프늄 실리사이드(HfSi), 실리콘 산탄화물(SiOC), 알루미늄 산화물(AlO), 지르코늄 실리사이드(ZrSi), 알루미늄 산질화물(AlON), 지르코늄 산화물(ZrO), 하프늄 산화물(HfO), 티타늄 산화물(TiO), 지르코늄 알루미늄 산화물(ZrAlO), 아연 산화물(ZnO), 탄탈룸 산화물(TaO), 란타늄 산화물(LaO), 이트륨 산화물(YO), 탄탈룸 탄질화물(TaCN), 실리콘 산탄질화물(SiOCN), 실리콘(Si), 지르코늄 질화물(ZrN), 실리콘 탄질화물(SiCN), 이들의 조합 또는 다수의 층, 또는 등등과 같은 유전체 재료를 포함할 수도 있다.
제2 라이너(214)는 약 1 nm 내지 약 10 nm의 범위 내의 두께를 가질 수도 있으며, 이것은 제2 유전체 층(125)(하기 참조)에 대해 수행되는 후속하는 어닐 프로세스로부터 기저의 에피택셜 소스/드레인 영역(92)을 보호하는 데 유리할 수도 있다. 약 1 nm 미만의 두께를 갖는 제2 라이너(214)는, 그것이 후속하는 어닐 프로세스로부터 기저의 에피택셜 소스/드레인 영역(92)을 보호하기에 충분히 두껍지 않을 수도 있기 때문에, 불리할 수도 있다. 약 10 nm보다 더 큰 두께를 갖는 제2 라이너(214)는, 그것의 상대적으로 높은 유전율 값(k-value)이 바람직하지 않게 높은 기생 커패시턴스를 초래할 수도 있기 때문에, 불리할 수도 있다.
제2 유전체 층(125)은 제2 라이너(214) 위에 형성된다. 몇몇 실시형태에서, 제2 유전체 층(125)은 FCVD 또는 등등에 의해 형성되는 유동 가능한 막이다. 몇몇 실시형태에서, 제2 유전체 층(125)은 PSG, BSG, BPSG, USG, 또는 등등과 같은 유전체 재료로 형성되고, CVD, PECVD, 또는 등등과 같은 임의의 적절한 방법에 의해 성막될 수도 있다. 몇몇 실시형태에서, 제2 유전체 층(125)은, 실리콘 질화물(SiN), 실리콘 산화물(SiO), 하프늄 실리사이드(HfSi), 실리콘 산탄화물(SiOC), 알루미늄 산화물(AlO), 지르코늄 실리사이드(ZrSi), 알루미늄 산질화물(AlON), 지르코늄 산화물(ZrO), 하프늄 산화물(HfO), 티타늄 산화물(TiO), 지르코늄 알루미늄 산화물(ZrAlO), 아연 산화물(ZnO), 탄탈룸 산화물(TaO), 란타늄 산화물(LaO), 이트륨 산화물(YO), 탄탈룸 탄질화물(TaCN), 실리콘 질화물(SiN), 실리콘 산탄질화물(SiOCN), 실리콘(Si), 지르코늄 질화물(ZrN), 실리콘 탄질화물(SiCN), 이들의 조합 또는 다수의 층, 또는 등등을 포함한다. 몇몇 실시형태에서, 제2 유전체 층(125) 및 제2 라이너(214)는 실질적으로 동일한 재료를 포함할 수도 있다. 다른 실시형태에서, 제2 유전체 층(125)은 제2 라이너(214)와는 상이한 재료를 포함할 수도 있다. 예를 들면, 제2 유전체 층(125)은 제2 라이너(214)보다 더 낮은 유전율 값을 가질 수도 있다.
몇몇 실시형태에서, 일단 제2 유전체 층(125)이 형성되면 제2 유전체 층(125)의 산화를 개선시키고 그것의 유전 속성을 개선하기 위해 어닐 프로세스가 수행된다. 제2 유전체 층(125) 및 제2 라이너(214)의 상부면이 STI 영역(68) 및 후면 비아(130)의 상부면과 수평을 이루도록 제2 유전체 층(125) 및 제2 라이너(214)의 재료를 제거하기 위해 CMP 프로세스 또는 등등이 사용될 수도 있다.
도 32a 내지 도 32c에서, 전도성 라인(134) 및 제3 유전체 층(132)은 제2 유전체 층(125), STI 영역(68) 및 후면 비아(130) 위에 형성된다. 제3 유전체 층(132)은 제2 유전체 층(125)과 유사할 수도 있다. 예를 들면, 제3 유전체 층(132)은 제2 유전체 층(125)과 유사한 재료로 그리고 유사한 프로세스를 사용하여 형성될 수도 있다.
전도성 라인(134)은 제3 유전체 층(132)에서 형성된다. 전도성 라인(134)을 형성하는 것은, 예를 들면, 포토리소그래피 및 에칭 프로세스의 조합을 사용하여 제3 유전체 층(132)에서 리세스를 패턴화하는 것을 포함할 수도 있다. 제3 유전체 층(132)에서의 리세스의 패턴은 전도성 라인(134)의 패턴에 대응할 수도 있다. 그 다음, 전도성 라인(134)은 리세스에서 전도성 재료를 성막하는 것에 의해 형성된다. 몇몇 실시형태에서, 전도성 라인(134)은, 단일의 층 또는 상이한 재료로 형성되는 복수의 하위 층을 포함하는 복합 층일 수도 있는 금속 층을 포함한다. 몇몇 실시형태에서, 전도성 라인(134)은 구리, 알루미늄, 코발트, 텅스텐, 티타늄, 탄탈룸, 루테늄, 또는 등등을 포함한다. 리세스를 전도성 재료로 채우기 이전에, 옵션 사항인(optional) 확산 배리어 및/또는 옵션 사항인 접착 층이 성막될 수도 있다. 배리어 층/접착 층에 적절한 재료는 티타늄, 티타늄 질화물, 티타늄 산화물, 탄탈룸, 탄탈룸 질화물, 티타늄 산화물, 또는 등등을 포함한다. 전도성 라인(134)은, 예를 들면, CVD, ALD, PVD, 도금, 또는 등등을 사용하여 형성될 수도 있다. 전도성 라인(134)은 후면 비아(130) 및 제2 실리사이드 영역(129)을 통해 에피택셜 소스/드레인 영역(92)에 물리적으로 그리고 전기적으로 커플링된다. 평탄화 프로세스(예를 들면, CMP, 연삭, 에칭백, 또는 등등)는 제3 유전체 층(132) 위에 형성되는 전도성 라인(134)의 잉여 부분을 제거하기 위해 수행될 수도 있다.
몇몇 실시형태에서, 전도성 라인(134)은, 에피택셜 소스/드레인 영역(92)을 기준 전압, 공급 전압, 또는 등등에 전기적으로 연결하는 전도성 라인인 전력 레일이다. 전력 레일을, 반도체 다이의 전면 상에서 배치하는 것이 아닌, 결과적으로 생성되는 반도체 다이의 후면 상에서 배치하는 것에 의해, 이점이 달성될 수도 있다. 예를 들면, 나노 FET의 게이트 밀도 및/또는 전면 인터커넥트 구조체(120)의 인터커넥트 밀도가 증가될 수도 있다. 게다가, 반도체 다이의 후면은 더 넓은 전력 레일을 수용하여, 저항을 감소시키고 나노 FET로의 전력 전달의 효율성을 증가시킬 수도 있다. 예를 들면, 전도성 라인(134)의 폭은, 전면 인터커넥트 구조체(120)의 제1 레벨 전도성 라인(예를 들면, 제1 전도성 피쳐(122))의 폭의 적어도 두 배일 수도 있다.
도 33a 내지 도 34c에서, 후면 인터커넥트 구조체(136)의 나머지 부분은 제3 유전체 층(132) 및 전도성 라인(134) 위에 형성된다. 후면 인터커넥트 구조체(136)는, 그것이 트랜지스터 구조체(109)의 후면(예를 들면, 능동 디바이스가 형성되는 트랜지스터 구조체(109)의 면 반대 위치에 있는 트랜지스터 구조체(109)의 면) 상에서 형성되기 때문에, 후면 인터커넥트 구조체로 지칭될 수도 있다. 후면 인터커넥트 구조체(136)는 제2 유전체 층(125), 제3 유전체 층(132), 후면 비아(130), 및 전도성 라인(134)을 포함할 수도 있다.
후면 인터커넥트 구조체(136)의 나머지 부분은 재료를 포함할 수도 있고, 도 21a 내지 도 21d와 관련하여 상기에서 논의되는, 전면 인터커넥트 구조체(120)에 대해 사용되는 것들과 동일한 또는 유사한 프로세스를 사용하여 형성될 수도 있다. 특히, 후면 인터커넥트 구조체(136)는 제4 유전체 층(138)에서 형성되는 제2 전도성 피쳐(140)의 적층된 층을 포함할 수도 있다. 제2 전도성 피쳐(140)는 (예를 들면, 후속하여 형성되는 콘택 패드 및 외부 커넥터로의 그리고 그들로부터의 라우팅을 위한) 라우팅 라인을 포함할 수도 있다. 제2 전도성 피쳐(140)는 또한, 저항기, 커패시터, 인덕터, 또는 등등과 같은 하나 이상의 임베딩된 수동 디바이스를 포함하도록 패턴화될 수도 있다. 임베딩된 수동 디바이스는 나노 FET의 후면 상에서 회로(예를 들면, 전력 회로)를 제공하기 위해 전도성 라인(134)(예를 들면, 전력 레일)과 통합될 수도 있다.
도 34a 내지 도 34c에서, 패시베이션 층(144), UBM(146), 및 외부 커넥터(148)가 후면 인터커넥트 구조체(136) 위에 형성된다. 패시베이션 층(144)은 PBO, 폴리이미드, BCB, 또는 등등과 같은 폴리머를 포함할 수도 있다. 대안적으로, 패시베이션 층(144)은 실리콘 산화물, 실리콘 질화물, 실리콘 탄화물, 실리콘 산질화물, 또는 등등과 같은 비 유기(non-organic) 유전체 재료를 포함할 수도 있다. 패시베이션 층(144)은, 예를 들면, CVD, PVD, ALD, 또는 등등에 의해 성막될 수도 있다.
UBM(146)은 패시베이션 층(144)을 통해 후면 인터커넥트 구조체(136)의 제2 전도성 피쳐(140)로 형성되고 외부 커넥터(148)는 UBM(146) 상에서 형성된다. UBM(146)은 도금 프로세스, 또는 등등에 의해 형성되는 구리, 니켈, 금, 또는 등등의 하나 이상의 층을 포함할 수도 있다. 외부 커넥터(148)(예를 들면, 솔더 볼)는 UBM(146) 상에서 형성된다. 외부 커넥터(148)의 형성은 UBM(146)의 노출된 부분 상에서 솔더 볼을 배치하는 것 및 솔더 볼을 리플로우하는 것을 포함할 수도 있다. 몇몇 실시형태에서, 외부 커넥터(148)의 형성은 최상단 제2 전도성 피쳐(140) 위에 솔더 영역을 형성하기 위해 도금 단계를 수행하는 것 및 그 다음 솔더 영역을 리플로우하는 것을 포함한다. UBM(146) 및 외부 커넥터(148)는, 다른 디바이스 다이, 재배선 구조체(redistribution structure), 인쇄 회로 기판(printed circuit board; PCB), 마더보드, 또는 등등과 같은 다른 전기 부품에 대한 입력/출력 연결을 제공하기 위해 사용될 수도 있다. UBM(146) 및 외부 커넥터(148)는 또한, 상기에서 설명되는 나노 FET에 신호, 공급 전압, 및/또는 접지 연결을 제공할 수도 있는 후면 입력/출력 패드로 지칭될 수도 있다.
도 34d 내지 도 34f는 도 34b 및 도 34c의 영역의 상세도를 예시한다. 도 34d는, 몇몇 실시형태에 따른, 도 34c에서 도시되는 영역(300)의 상세도를 예시한다. 후면 비아(130)는 도 1의 단면 C-C'를 따라 내부 스페이서(90) 위의 제2 유전체 층(125)의 레벨에서 대향하는 측벽 사이에서 측정되는, 약 25 nm 내지 약 50 nm의 범위 내의 최소 제1 폭(W1)을 가질 수도 있는데, 그것이 더 낮은 접촉 저항을 가능하게 할 수도 있기 때문에 이것은 유리할 수도 있고, 이것은 디바이스 성능을 개선시킬 수도 있다. 약 25 nm 미만인 제1 폭(W1)은, 그것이 디바이스 성능을 저하시킬 수도 있는 더 높은 접촉 저항으로 이어질 수도 있기 때문에, 불리할 수도 있다. 약 50 nm보다 더 큰 제1 폭(W1)은, 그것이 인접한 후면 비아(130)로의 누출에 대한 위험성을 증가시킬 수도 있기 때문에, 불리할 수도 있다. 후면 비아(130)는 후면 비아(130)의 상부면으로부터 후면 비아(130)의 저부 정점까지 측정되는, 약 15 nm 내지 약 50 nm의 범위 내의 최소 제1 높이(H1)를 가질 수도 있는데, 이것은 디바이스와 후속하여 형성되는 전도성 라인(134)(하기의 도 32a 내지 도 32c 참조) 사이에서 양호한 연결을 달성하는 데 유리할 수도 있다. 약 15 nm 미만인 제1 높이(H1)는, 그것이 디바이스와 후속하여 형성되는 전도성 라인(134) 사이의 누설의 높은 위험성으로 이어질 수도 있기 때문에 불리할 수도 있다. 약 50 nm보다 더 큰 제1 높이(H1)는, 그것이 후면 비아(130)에 대한 높은 저항으로 이어질 수도 있기 때문에, 불리할 수도 있다.
에피택셜 소스/드레인 영역(92)은, 도 1의 단면 C-C'를 따라 제2 나노구조체(54)의 대향하는 측벽 사이에서 측정되는, 약 15 nm 내지 약 25 nm의 범위 내의 최소 제2 폭(W2)을 가질 수도 있는데, 그것이 소스/드레인 저항을 낮출 수도 있기 때문에 이것은 유리할 수도 있고, 이것은 디바이스 성능을 개선시킬 수도 있다. 제2 폭(W2)이 약 15 nm 미만인 것은, 더 좁은 W2가 소스/드레인 저항을 증가시킬 수도 있고 디바이스 성능을 저하시킬 수도 있기 때문에, 불리할 수도 있다. 약 25 nm보다 더 큰 제2 폭(W2)은, 그것이 게이트 길이 및 스페이서 폭을 감소시키는 것에 기인하여 디바이스 성능 저하를 초래할 수도 있기 때문에, 불리할 수도 있다. 몇몇 실시형태에서, 제1 폭(W1)은 제2 폭(W2)보다 더 큰데, 이것은 접촉 저항을 감소시키고 디바이스 기능을 개선하는 데 유용할 수도 있다.
도 34e 및 도 34f는, 몇몇 실시형태에 따른, 도 34b에서 도시되는 영역(400 및 500)의 상세도를 각각 예시한다. 후면 비아(130)는 도 1의 단면 B-B'를 따라 제1 라이너(206)의 대향하는 측벽 사이에서 측정되는, 약 5 nm 내지 약 50 nm의 범위 내의 최소 제3 폭(W3)을 가질 수도 있는데, 그것이 후면 비아(130)에 대한 저항을 낮출 수도 있기 때문에 이것은 유리할 수도 있고, 이것은 디바이스 성능을 개선시킬 수도 있다. 약 5 nm 미만인 제3 폭(W3)은, 그것이 후면 비아(130)에 대한 더 높은 저항으로 이어질 수도 있기 때문에, 불리할 수도 있는데, 이것은 디바이스 성능이 감소시킬 수도 있다. 약 50 nm보다 더 큰 제3 폭(W3)은, 그것이 인접한 후면 비아(130)로의 누출의 위험성을 증가시킬 수도 있기 때문에, 불리할 수도 있다. 절연성 플러그(212)는 도 1의 단면 C-C'를 따라 STI 영역(68)의 대향하는 측벽 사이에서 측정되는, 약 10 nm 내지 약 30 nm 범위 내의 최소 제4 폭(W4)을 가질 수도 있다. 몇몇 실시형태에서, 후면 비아(130)의 제3 폭(W3)은 절연성 플러그(212)의 제4 폭(W4)보다 더 크다. 몇몇 실시형태에서, 후면 비아(130)의 제1 폭(W1)은 절연성 플러그(212)의 제4 폭(W4)보다 더 크다.
도 35a 내지 도 35e는 에피택셜 소스/드레인 영역(92)이 절연성 핀(280)에 의해 분리되는 다른 실시형태를 예시한다. 도 35a는 단면 A-A'를 따라 예시되며, 도 34a와 유사한 구조체를 도시하지만 그러나 게이트 전극(102)에 인접한 절연성 핀(280) 및 절연성 핀(280)을 커버하는 게이트 유전체(100)를 갖는다. 도 35b는 단면 B-B'를 따라 예시되며 도 35b와 유사한 구조체를 도시하지만 그러나 절연성 핀(280)과 절연성 핀(280)을 커버하는 CESL(94) 사이에서 배치되는 에피택셜 소스/드레인 영역(92)을 갖는다. 도 35c는 단면 C-C'를 따라 예시되며 도 34c와 실질적으로 유사한 구조체를 도시한다. 절연성 핀(280)은 에칭에 의해 핀(66)을 형성한 이후에(도 4 참조) 그리고 더미 게이트(76)의 형성 이전에(도 5 참조) 형성될 수도 있다. 절연성 핀(280)은, CVD, ALD, PECVD, 또는 등등과 같은 등각적 성막 프로세스를 사용하여 핀(66)의 측벽 상에 희생 층(명시적으로 예시되지 않음)을 성막하는 것에 의해 형성될 수도 있다. 몇몇 실시형태에서, 희생 재료는 제1 반도체 재료(51) 또는 제2 반도체 재료(53)와 동일한 재료 조성을 갖는 반도체 재료(예를 들면, SiGe, Si, 또는 등등)이다. 희생 재료는 희생 재료 위의 핀(66) 사이에서 그리고 희생 재료의 측벽 사이에서 리세스를 정의할 수도 있다. 하나 이상의 절연성 재료가 리세스에서 성막되어 절연성 핀(280)을 형성한다. 예를 들면, 라이너(281) 및 충전 재료(283)가 CVD, ALD, PECVD, 또는 등등에 의해 리세스에서 성막될 수도 있다. 라이너(281)는, 예를 들면, 질화물(예를 들면, 실리콘 질화물) 또는 등등을 포함할 수도 있고, 충전 재료(283)는, 예를 들면, 산화물(예를 들면, 실리콘 산화물) 또는 등등을 포함할 수도 있다. 실시형태에서, 라이너(281) 및 충전 재료(283)의 일부는 부분적으로 에칭될 수도 있고, HfO, ZrO, 또는 등등과 같은 고유전율 재료(285)가 라이너(281) 및 충전 재료(283) 위의 그 리세스 안으로 성막될 수도 있다.
절연성 핀(280)은, 상이한 전도성 타입을 가질 수도 있는 인접한 에피택셜 소스/드레인 영역(92) 사이에서 절연성 경계를 제공한다. 절연성 핀(280)이 형성된 이후, 희생 재료는, 나노구조체(52)를 정의하기 위해 제1 반도체 재료(51) 및/또는 제2 반도체 재료(53)를 제거하는 것과 동시에 제거될 수도 있다.
도 35d 및 도 35e는, 몇몇 실시형태에 따른, 도 35b에서 도시되는 영역(600) 및 도 35b에서 도시되는 영역(700)의 상세도를 각각 예시한다. 몇몇 실시형태에서, 에피택셜 소스/드레인 영역(92)은 절연성 핀(280)의 측벽과 접촉할 수도 있고, 제1 ILD(96)의 부분은 절연성 핀(280), STI 영역(68), 및 제1 라이너(206) 또는 제2 라이너(214) 사이에서 성막될 수도 있다. 제1 ILD(96)의 부분은, 하부 폭보다 더 작은 상부 폭을 갖는 병목 프로파일(bottleneck profile)을 형성하기 위한 절연성 플러그(212) 및 후면 비아(130)로 나타날 수도 있다. 도 35d는 STI 영역(68)의 하부면과 수평을 이루는 후면 비아(130)의 최소 제5 폭(W5) 및 STI 영역(68) 아래의 후면 비아(130)의 가장 넓은 부분을 가로질러 측정되는 후면 비아(130)의 제6 폭(W6)을 예시한다. 제5 폭(W5)은 제6 폭(W6)보다 더 작아서, 후면 비아(130)의 병목 프로파일을 형성한다. 도 35e는 STI 영역(68)의 하부면과 수평을 이루는 절연성 플러그(212)의 최소 제7 폭(W7) 및 STI 영역(68) 아래의 절연성 플러그(212)의 가장 넓은 부분에 걸쳐 측정되는 절연성 플러그(212)의 제8 폭(W8)을 예시한다. 제7 폭(W7)은 제8 폭(W8)보다 더 작아서, 후면 비아(130)의 병목 프로파일을 형성한다.
실시형태는 이점을 달성할 수도 있다. 후면 비아는 핀 및 기판의 나머지 부분을 제거하기 이전에 후면 비아를 형성하는 것에 의해 넓어질 수도 있다. 라이너 형성 및 후속하는 에칭은, 그들이 후면 비아의 외부에 적용되기 때문에, 후면 비아의 폭을 감소시키지 않을 수도 있다. 핀 및 기판 제거 이전에 형성되는 더 넓은 후면 비아로부터 더 나은 접촉 저항, 실리사이드 형성, 및 결과적으로 나타나는 더 나은 디바이스 성능이 획득될 수도 있다.
몇몇 실시형태에 따르면, 디바이스는: 제1 트랜지스터를 포함하는 디바이스 층; 디바이스 층의 전면 상의 제1 인터커넥트 구조체; 및 디바이스 층의 후면 상의 제2 인터커넥트 구조체를 포함한다. 제2 인터커넥트 구조체는: 디바이스 층의 후면 상의 제1 유전체 재료; 제1 유전체 재료를 통해 제1 트랜지스터의 제1 소스/드레인 영역으로 연장되는 콘택 - 콘택의 제1 폭은 제1 소스/드레인 영역의 제2 폭보다 더 크고, 콘택의 제1 폭은 제1 유전체 재료의 레벨에서 측정되고, 제1 소스/드레인 영역의 제2 폭은 제1 트랜지스터의 제1 나노구조체로부터 제2 나노구조체까지 측정됨 - ; 및 콘택을 통해 제1 소스/드레인 영역에 전기적으로 연결되는 제1 전도성 라인을 포함하는 제1 전도성 층을 포함한다. 한 실시형태에서, 제1 폭은 25 nm 내지 50 nm의 범위 내에 있고, 제2 폭은 15 nm 내지 25 nm의 범위 내에 있고, 콘택은 15 nm 내지 50 nm의 범위 내의 높이를 갖는다. 한 실시형태에서, 디바이스는 콘택의 측벽 상에서 절연성 스페이서를 더 포함하는데, 스페이서는 제1 유전체 재료로부터 콘택을 분리한다. 한 실시형태에서, 절연성 스페이서는 제1 유전체 재료보다 제1 인터커넥트 구조체에 더 가깝게 연장된다.
몇몇 실시형태에 따르면, 디바이스는: 디바이스 층의 제1 트랜지스터 - 제1 트랜지스터는 제1 소스/드레인 영역 및 제2 소스/드레인 영역을 포함함 - ; 디바이스 층의 후면 상의 제1 유전체 재료; 제1 유전체 재료를 통해 제1 소스/드레인 영역으로 연장되는 제1 전도성 콘택; 및 제1 유전체 재료를 통해 제2 소스/드레인 영역으로 연장되는 절연성 플러그 - 제1 전도성 콘택의 제1 폭은 절연성 플러그의 제2 폭보다 더 크고, 제1 폭 및 제2 폭 각각은 제1 유전체 재료의 레벨에서 측정됨 - 를 포함한다. 한 실시형태에서, 절연성 플러그는: 제1 유전체 재료의 측벽 상의 유전체 라이너; 및 제2 유전체 재료를 포함하되, 유전체 라이너는 제1 유전체 재료로부터 제2 유전체 재료를 분리하고, 유전체 라이너는 제2 소스/드레인 영역으로부터 제2 유전체 재료를 분리한다. 한 실시형태에서, 제1 유전체 재료는 쉘로우 트렌치 격리(STI) 영역이다. 한 실시형태에서, 절연성 플러그는 제2 소스/드레인 영역과 물리적으로 접촉하는 볼록한 저부 프로파일을 포함한다. 한 실시형태에서, 절연성 플러그는 병목 프로파일을 포함한다.
몇몇 실시형태에 따르면, 방법은: 반도체 기판 상에 제1 트랜지스터를 형성하는 것 - 제1 트랜지스터는 제1 소스/드레인 영역을 포함함 - ; 더미 반도체 영역을 노출시키기 위해 반도체 기판을 평탄화하는 것; 제1 소스/드레인 영역의 후면을 노출시키는 제1 개구를 정의하기 위해 더미 반도체 영역을 제거하는 것; 제1 개구를 넓히는 것 - 제1 개구를 넓히는 것은 반도체 기판을 에칭하는 것을 포함함 - ; 제1 개구를 넓힌 이후, 제1 개구에서 콘택을 형성하는 것 - 콘택은 제1 소스/드레인 영역에 전기적으로 커플링됨 - ; 및 제1 개구에서 콘택을 형성한 이후, 반도체 기판의 나머지 부분을 제거하는 것을 포함한다. 한 실시형태에서, 반도체 기판의 나머지 부분을 제거하는 것은 쉘로우 트렌치 격리 영역을 통해 연장되는 제2 개구를 정의하는데, 여기서 방법은 제2 개구에서 절연성 플러그를 형성하는 것을 더 포함하고, 절연성 플러그는 제1 트랜지스터의 제2 소스/드레인 영역으로 연장된다. 한 실시형태에서, 절연성 플러그를 형성하는 것은: 제2 개구의 측벽 및 하부면 상에 제1 유전체 라이너를 성막하는 것; 및 제2 개구에서 제1 유전체 라이너 위에 제1 유전체 재료를 성막하는 것을 포함한다. 한 실시형태에서, 방법은: 제1 개구에서 콘택을 형성하기 이전에, 제1 개구의 측벽 상에 제2 유전체 라이너를 성막하는 것을 더 포함한다. 한 실시형태에서, 방법은: 제1 개구에서 콘택을 형성하기 이전에, 제1 소스/드레인 영역의 후면에서 실리사이드를 형성하는 것을 더 포함한다. 한 실시형태에서, 방법은: 제1 개구에서 마스크 - 마스크는 제1 개구를 넓히는 동안 제1 소스/드레인 영역을 커버함 - 를 성막하는 것; 및 제1 개구에서 콘택을 형성하기 이전에 마스크를 제거하는 것을 더 포함한다. 한 실시형태에서, 마스크는 저부 반사 방지 코팅(BARC) 재료를 포함한다. 한 실시형태에서, 제1 개구를 넓힌 이후, 제1 개구는 최대 폭 및 최소 폭을 포함하는데, 최대 폭 대 최소 폭의 비율은 1.1 내지 1.8의 범위 내에 있다. 한 실시형태에서, 반도체 기판을 에칭하는 것은 O2, Cl2, HCl, 또는 HBr을 사용하여 건식 에칭 프로세스를 수행하는 것을 포함한다. 한 실시형태에서, 콘택의 제1 폭은 제1 소스/드레인 영역의 제2 폭보다 더 큰데, 콘택의 제1 폭은 쉘로우 트렌치 격리(STI) 영역의 레벨에서 측정되고, 콘택은 STI 영역을 통해 연장되고, 제1 소스/드레인 영역의 제2 폭은 제1 트랜지스터의 제1 나노구조체로부터 제2 나노구조체까지 측정된다. 한 실시형태에서, 제1 폭은 25 nm 내지 50 nm의 범위 내에 있고 제2 폭은 15 nm 내지 25 nm의 범위 내에 있다.
전술한 내용은, 기술 분야의 숙련된 자가 본 개시의 양태를 더 잘 이해할 수도 있도록 여러 가지 실시형태의 피쳐를 개략적으로 나타낸다(outline). 기술 분야의 숙련된 자는, 그들이 동일한 목적을 실행하기 위해 및/또는 본원에서 소개되는 실시형태의 동일한 이점을 달성하기 위해 다른 프로세스 및 구조체를 설계 또는 수정하기 위한 기초로서 본 개시를 쉽게 사용할 수도 있다는 것을 인식해야 한다. 기술 분야의 숙련된 자는 또한, 그러한 등가적 구성이 본 개시의 취지와 범위를 벗어나지 않는다는 것, 및 그들이 본 개시의 취지와 범위를 벗어나지 않으면서 본원에서 다양한 변경, 대체, 수정을 가할 수도 있다는 것을 인식해야 한다.
실시예들
실시예 1. 디바이스에 있어서,
제1 트랜지스터를 포함하는 디바이스 층;
상기 디바이스 층의 전면(front-side) 상의 제1 인터커넥트 구조체; 및
상기 디바이스 층의 후면(backside) 상의 제2 인터커넥트 구조체
를 포함하며, 상기 제2 인터커넥트 구조체는:
상기 디바이스 층의 후면 상의 제1 유전체 재료;
상기 제1 유전체 재료를 통해 상기 제1 트랜지스터의 제1 소스/드레인 영역으로 연장되는 콘택 ― 상기 콘택의 제1 폭은 상기 제1 소스/드레인 영역의 제2 폭보다 더 크고, 상기 콘택의 제1 폭은 상기 제1 유전체 재료의 레벨에서 측정되고, 상기 제1 소스/드레인 영역의 제2 폭은 상기 제1 트랜지스터의 제1 나노구조체로부터 제2 나노구조체까지 측정됨 ― ; 및
상기 콘택을 통해 상기 제1 소스/드레인 영역에 전기적으로 연결되는 제1 전도성 라인을 포함하는 제1 전도성 층
을 포함하는, 디바이스.
실시예 2. 실시예 1에 있어서,
상기 제1 폭은 25 nm 내지 50 nm의 범위 내에 있고, 상기 제2 폭은 15 nm 내지 25 nm의 범위 내에 있고, 상기 콘택은 15 nm 내지 50 nm의 범위 내의 높이를 갖는, 디바이스.
실시예 3. 실시예 1에 있어서,
상기 콘택의 측벽 상에서 절연성 스페이서를 더 포함하되, 상기 스페이서는 상기 제1 유전체 재료로부터 상기 콘택을 분리하는, 디바이스.
실시예 4. 실시예 3에 있어서,
상기 절연성 스페이서는 상기 제1 유전체 재료보다 상기 제1 인터커넥트 구조체에 더 가깝게 연장되는, 디바이스.
실시예 5. 디바이스에 있어서,
디바이스 층의 제1 트랜지스터 ― 상기 제1 트랜지스터는 제1 소스/드레인 영역 및 제2 소스/드레인 영역을 포함함 ― ;
상기 디바이스 층의 후면 상의 제1 유전체 재료;
상기 제1 유전체 재료를 통해 상기 제1 소스/드레인 영역으로 연장되는 제1 전도성 콘택; 및
상기 제1 유전체 재료를 통해 상기 제2 소스/드레인 영역으로 연장되는 절연성 플러그 ― 상기 제1 전도성 콘택의 제1 폭은 상기 절연성 플러그의 제2 폭보다 더 크고, 상기 제1 폭 및 상기 제2 폭 각각은 상기 제1 유전체 재료의 레벨에서 측정됨 ―
를 포함하는, 디바이스.
실시예 6. 실시예 5에 있어서,
상기 절연성 플러그는:
상기 제1 유전체 재료의 측벽 상의 유전체 라이너; 및
제2 유전체 재료
를 포함하고, 상기 유전체 라이너는 상기 제1 유전체 재료로부터 상기 제2 유전체 재료를 분리하고, 상기 유전체 라이너는 상기 제2 소스/드레인 영역으로부터 상기 제2 유전체 재료를 분리하는, 디바이스.
실시예 7. 실시예 5에 있어서,
상기 제1 유전체 재료는 쉘로우 트렌치 격리(shallow trench isolation; STI) 영역인, 디바이스.
실시예 8. 실시예 5에 있어서,
상기 절연성 플러그는 상기 제2 소스/드레인 영역과 물리적으로 접촉하는 볼록한 저부 프로파일(convex bottom profile)을 포함하는, 디바이스.
실시예 9. 실시예 5에 있어서,
상기 절연성 플러그는 병목 프로파일(bottleneck profile)을 포함하는, 디바이스.
실시예 10. 방법에 있어서,
반도체 기판 상에 제1 트랜지스터를 형성하는 단계 ― 상기 제1 트랜지스터는 제1 소스/드레인 영역을 포함함 ― ;
더미 반도체 영역을 노출시키기 위해 상기 반도체 기판을 평탄화하는 단계;
상기 제1 소스/드레인 영역의 후면을 노출시키는 제1 개구를 정의하기 위해 상기 더미 반도체 영역을 제거하는 단계;
상기 제1 개구를 넓히는 단계 ― 상기 제1 개구를 넓히는 단계는 상기 반도체 기판을 에칭하는 단계를 포함함 ― ;
상기 제1 개구를 넓힌 이후, 상기 제1 개구에서 콘택을 형성하는 단계 ― 상기 콘택은 상기 제1 소스/드레인 영역에 전기적으로 커플링됨 ― ; 및
상기 제1 개구에서 상기 콘택을 형성한 이후, 상기 반도체 기판의 나머지 부분을 제거하는 단계
를 포함하는, 방법.
실시예 11. 실시예 10에 있어서,
상기 반도체 기판의 나머지 부분을 제거하는 단계는 쉘로우 트렌치 격리 영역을 통해 연장되는 제2 개구를 정의하며, 상기 방법은 상기 제2 개구에서 절연성 플러그를 형성하는 단계를 더 포함하고, 상기 절연성 플러그는 상기 제1 트랜지스터의 제2 소스/드레인 영역으로 연장되는, 방법.
실시예 12. 실시예 11에 있어서,
상기 절연성 플러그를 형성하는 단계는:
상기 제2 개구의 측벽 및 하부면(bottom surface) 상에 제1 유전체 라이너를 성막하는 단계; 및
상기 제2 개구에서 상기 제1 유전체 라이너 위에 제1 유전체 재료를 성막하는 단계
를 포함하는, 방법.
실시예 13. 실시예 10에 있어서,
상기 제1 개구에서 상기 콘택을 형성하기 이전에, 상기 제1 개구의 측벽 상에 제2 유전체 라이너를 성막하는 단계를 더 포함하는, 방법.
실시예 14. 실시예 10에 있어서,
상기 제1 개구에서 상기 콘택을 형성하기 이전에, 상기 제1 소스/드레인 영역의 후면에서 실리사이드를 형성하는 단계를 더 포함하는, 방법.
실시예 15. 실시예 10에 있어서,
상기 제1 개구에서 마스크 ― 상기 마스크는 상기 제1 개구를 넓히는 동안 상기 제1 소스/드레인 영역을 커버함 ― 를 성막하는 단계; 및
상기 제1 개구에서 상기 콘택을 형성하기 이전에 상기 마스크를 제거하는 단계
를 더 포함하는, 방법.
실시예 16. 실시예 15에 있어서,
상기 마스크는 저부 반사 방지 코팅(bottom anti-reflective coating; BARC) 재료를 포함하는, 방법.
실시예 17. 실시예 10에 있어서,
상기 제1 개구를 넓힌 이후, 상기 제1 개구는 최대 폭 및 최소 폭을 포함하되, 상기 최대 폭 대 상기 최소 폭의 비율은 1.1 내지 1.8의 범위 내에 있는, 방법.
실시예 18. 실시예 10에 있어서,
상기 반도체 기판을 에칭하는 단계는 O2, Cl2, HCl, 또는 HBr을 사용하여 건식 에칭 프로세스(dry etching process)를 수행하는 단계를 포함하는, 방법.
실시예 19. 실시예 10에 있어서,
상기 콘택의 제1 폭은 상기 제1 소스/드레인 영역의 제2 폭보다 더 크되, 상기 콘택의 제1 폭은 쉘로우 트렌치 격리(STI) 영역의 레벨에서 측정되고, 상기 콘택은 상기 STI 영역을 통해 연장되고, 상기 제1 소스/드레인 영역의 제2 폭은 상기 제1 트랜지스터의 제1 나노구조체로부터 제2 나노구조체까지 측정되는, 방법.
실시예 20. 실시예 19에 있어서,
상기 제1 폭은 25 nm 내지 50 nm의 범위 내에 있고 상기 제2 폭은 15 nm 내지 25 nm의 범위 내에 있는, 방법.

Claims (10)

  1. 디바이스에 있어서,
    제1 트랜지스터를 포함하는 디바이스 층;
    상기 디바이스 층의 전면(front-side) 상의 제1 인터커넥트 구조체; 및
    상기 디바이스 층의 후면(backside) 상의 제2 인터커넥트 구조체
    를 포함하며, 상기 제2 인터커넥트 구조체는:
    상기 디바이스 층의 후면 상의 제1 유전체 재료;
    상기 제1 유전체 재료를 통해 상기 제1 트랜지스터의 제1 소스/드레인 영역으로 연장되는 콘택 ― 상기 콘택의 제1 폭은 상기 제1 소스/드레인 영역의 제2 폭보다 더 크고, 상기 콘택의 제1 폭은 상기 제1 유전체 재료의 레벨에서 측정되고, 상기 제1 소스/드레인 영역의 제2 폭은 상기 제1 트랜지스터의 제1 나노구조체로부터 제2 나노구조체까지 측정됨 ― ; 및
    상기 콘택을 통해 상기 제1 소스/드레인 영역에 전기적으로 연결되는 제1 전도성 라인을 포함하는 제1 전도성 층
    을 포함하는, 디바이스.
  2. 제1항에 있어서,
    상기 제1 폭은 25 nm 내지 50 nm의 범위 내에 있고, 상기 제2 폭은 15 nm 내지 25 nm의 범위 내에 있고, 상기 콘택은 15 nm 내지 50 nm의 범위 내의 높이를 갖는, 디바이스.
  3. 제1항에 있어서,
    상기 콘택의 측벽 상에서 절연성 스페이서를 더 포함하되, 상기 스페이서는 상기 제1 유전체 재료로부터 상기 콘택을 분리하는, 디바이스.
  4. 제3항에 있어서,
    상기 절연성 스페이서는 상기 제1 유전체 재료보다 상기 제1 인터커넥트 구조체에 더 가깝게 연장되는, 디바이스.
  5. 디바이스에 있어서,
    디바이스 층의 제1 트랜지스터 ― 상기 제1 트랜지스터는 제1 소스/드레인 영역 및 제2 소스/드레인 영역을 포함함 ― ;
    상기 디바이스 층의 후면 상의 제1 유전체 재료;
    상기 제1 유전체 재료를 통해 상기 제1 소스/드레인 영역으로 연장되는 제1 전도성 콘택; 및
    상기 제1 유전체 재료를 통해 상기 제2 소스/드레인 영역으로 연장되는 절연성 플러그 ― 상기 제1 전도성 콘택의 제1 폭은 상기 절연성 플러그의 제2 폭보다 더 크고, 상기 제1 폭 및 상기 제2 폭 각각은 상기 제1 유전체 재료의 레벨에서 측정됨 ―
    를 포함하는, 디바이스.
  6. 제5항에 있어서,
    상기 절연성 플러그는:
    상기 제1 유전체 재료의 측벽 상의 유전체 라이너; 및
    제2 유전체 재료
    를 포함하고, 상기 유전체 라이너는 상기 제1 유전체 재료로부터 상기 제2 유전체 재료를 분리하고, 상기 유전체 라이너는 상기 제2 소스/드레인 영역으로부터 상기 제2 유전체 재료를 분리하는, 디바이스.
  7. 제5항에 있어서,
    상기 제1 유전체 재료는 쉘로우 트렌치 격리(shallow trench isolation; STI) 영역인, 디바이스.
  8. 제5항에 있어서,
    상기 절연성 플러그는 상기 제2 소스/드레인 영역과 물리적으로 접촉하는 볼록한 저부 프로파일(convex bottom profile)을 포함하는, 디바이스.
  9. 제5항에 있어서,
    상기 절연성 플러그는 병목 프로파일(bottleneck profile)을 포함하는, 디바이스.
  10. 방법에 있어서,
    반도체 기판 상에 제1 트랜지스터를 형성하는 단계 ― 상기 제1 트랜지스터는 제1 소스/드레인 영역을 포함함 ― ;
    더미 반도체 영역을 노출시키기 위해 상기 반도체 기판을 평탄화하는 단계;
    상기 제1 소스/드레인 영역의 후면을 노출시키는 제1 개구를 정의하기 위해 상기 더미 반도체 영역을 제거하는 단계;
    상기 제1 개구를 넓히는 단계 ― 상기 제1 개구를 넓히는 단계는 상기 반도체 기판을 에칭하는 단계를 포함함 ― ;
    상기 제1 개구를 넓힌 이후, 상기 제1 개구에서 콘택을 형성하는 단계 ― 상기 콘택은 상기 제1 소스/드레인 영역에 전기적으로 커플링됨 ― ; 및
    상기 제1 개구에서 상기 콘택을 형성한 이후, 상기 반도체 기판의 나머지 부분을 제거하는 단계
    를 포함하는, 방법.
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