TW202205460A - 形成半導體裝置的方法 - Google Patents

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林彥伯
李威養
彭遠清
林家彬
郭俊銘
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Abstract

一種方法包括：在基板上方沈積虛設半導體層及第一半導體層；在虛設半導體層的側壁上形成多個間隔物；在基板中形成第一磊晶材料；暴露虛設半導體層及第一磊晶材料，其中暴露虛設半導體層及第一磊晶材料的步驟包括薄化基板之背側的步驟；蝕刻虛設半導體層以暴露第一半導體層，其中間隔物在蝕刻虛設半導體層同時保留於第一半導體層之末端部分上方且與末端部分接觸；使用間隔物作為遮罩來蝕刻第一半導體層的數個部分；及用背側通孔替換第二磊晶材料及第一磊晶材料，背側通孔電耦接至第一電晶體的源極/汲極區。

Description

半導體裝置及形成半導體裝置的方法
無
半導體裝置用於多種電子應用，諸如例如個人電腦、手機、數位攝影機及其他電子裝備中。半導體裝置通常藉由以下操作來製造：在半導體基板上方依序沈積絕緣或介電層、導電層及半導體材料層，及使用微影來使各種材料層圖案化以在基板上形成電路組件及元件。
半導體行業藉由最小特徵尺寸上的連續減小而繼續改良各種電子組件(例如，電晶體、二極體、電阻器、電容器等)的整合密度，此情形允許更多組件整合至給定區域中。然而，隨著最小特徵尺寸被減小，應解決的額外問題出現。
無
以下揭示內容提供用於實施本揭露之不同特徵的許多不同實施例或實例。下文描述組件及配置之特定實例以簡化本揭露。當然，此等組件及配置僅為實例且並非意欲為限制性的。舉例而言，在以下描述中第一特徵於第二特徵上方或上的形成可包括第一及第二特徵直接接觸地形成的實施例，且亦可包括額外特徵可形成於第一特徵與第二特徵之間使得第一特徵及第二特徵可不直接接觸的實施例。此外，本揭露在各種實例中可重複參考數字及/或字母。此重複係出於簡單及清楚之目的，且本身並不指明所論述之各種實施例及/或組態之間的關係。
另外，空間相對術語，諸如「……下面」、「下方」、「下部」、「……上方」、「上部」及類似者本文中可出於易於描述而使用以描述如諸圖中圖示的一個元素或特徵與另一(些)元素或特徵之關係。空間相對術語意欲涵蓋裝置的使用或操作中之除了諸圖中描繪之定向外的不同定向。設備可以其他方式定向(旋轉90度或處於其他定向)，且本文中使用之空間相對描述詞可同樣經因此解譯。
各種實施例提供應用至但不限於在半導體裝置中形成背側通孔的方法及包括背側通孔之半導體裝置。方法包括在奈米片材堆疊之最頂層上形成虛設半導體層。虛設半導體層形成於側壁間隔物之間。虛設半導體層被蝕刻穿過，使得奈米片材堆疊之最頂層的末端部分保留藉由側壁間隔物覆蓋。奈米片材堆疊之最頂層的中間部分接著被移除，同時使用側壁間隔物來遮蔽最頂層的末端部分。本文中所揭示之一或多個實施例的有利特徵可包括減小在蝕刻製程期間對磊晶源極/汲極區與奈米片材堆疊之下伏於奈米片材堆疊之最頂層的數個層之間的介面之損害。此外，在蝕刻製程期間，奈米片材之最頂層可沿著首選方向來蝕刻，該些首選方向留下奈米片材堆疊之最頂層的末端部分。奈米片材堆疊之最頂層的剩餘末端部分提供保護免受由對磊晶源極/汲極區與奈米片材堆疊之下伏層之間的介面之過度蝕刻引起的損害。本文中所揭示之實施例可允許較大製程窗，且因此允許在形成背側通孔期間的更大製程可變性，從而引起製造良率的增大。另外，因為對磊晶源極/汲極區與奈米片材堆疊之下伏於奈米片材堆疊之最頂層下方的通道層之間的介面的減小之損害，本文中所描述之實施例具有靜電放電的減小之易損性且可併入於靜電敏感裝置(electrostatic-sensitive devices；ESD)中。
本文中論述之一些實施例在包括奈米FET之IC晶粒的情形下描述。然而，替代奈米FET或與奈米FET相組合，各種實施例可應用至包括其他類型之電晶體(例如，鰭片式場效電晶體(fin field effect transistor；FinFET)、平面電晶體，或類似者)的IC晶粒。
第1圖圖示根據一些實施例的三維視圖中之奈米FET(例如，奈米導線FET、奈米片材FET或類似者)的實例。奈米FET包含基板50 (例如，半導體基板)上之鰭片66上方的奈米結構55 (例如，奈米片材、奈米導線或類似者)，其中奈米結構55充當奈米FET的通道區。奈米結構55可包括p型奈米結構、n型奈米結構或前述兩者的組合。淺溝槽隔離(Shallow trench isolation；STI)區68設置於鄰近鰭片66之間，該些鄰近鰭片可在相鄰STI區68上方且自相鄰STI區之間突出。儘管STI區68描述/圖示為與基板50分離，但如本文中所使用，術語「基板」可單獨指半導體基板或可指半導體基板與STI區的組合。另外，儘管鰭片66之底部部分圖示為單獨的、與基板50連續的材料，但鰭片66及/或基板50之底部部分可包含單一材料或複數種材料。在此情形下，鰭片66指在相鄰STI區68之間延伸的部分。
閘極介電層100在鰭片66之頂表面上方且沿著奈米結構55之頂表面、側壁及底表面。閘極電極102在閘極介電層100上方。第一磊晶源極/汲極區92及第二磊晶區95在閘極介電層100及閘極電極102的相對側上設置於鰭片66上。
第1圖進一步圖示用於後續諸圖中的參考橫截面。橫截面A-A’係沿著閘極電極102之縱向軸線且在一方向上，該方向例如垂直於奈米FET之第一磊晶源極/汲極區92或第二磊晶源極/汲極區95之間的電流流動的方向。橫截面B-B’平行於橫截面A-A’且延伸通過多個奈米FET之第一磊晶源極/汲極區92或第二磊晶源極/汲極區95。橫截面C-C’垂直於橫截面A-A’且平行於奈米FET之鰭片66的縱向軸線，且在例如奈米FET之第一磊晶源極/汲極區92或第二磊晶源極/汲極區95之間的電流流動之方向上。為了清楚，後續諸圖參考此等參考橫截面。
本文中所論述之一些實施例在使用後閘極製程(gate-last process)形成的奈米FET的情形下予以論述。在其他實施例中，可使用先閘極製程(gate-first process)。又，一些實施例預期到用於諸如平面FET之平面裝置或用於鰭片場效電晶體(fin field-effect transistor；FinFET)中的態樣。
第2圖至第35C圖為根據一些實施例的奈米FET之製造中中間階段的橫截面圖。第2圖至第5圖、第6A圖、第7A圖、第8A圖、第9A圖、第12A圖、第13A圖、第14A圖、第15A圖、第16A圖、第17A圖、第18A圖、第19A圖、第20A圖、第21A圖、第22A圖、第23A圖、第24A圖、第25A圖、第26A圖、第27A圖、第28A圖、第29A圖、第30A圖、第31A圖、第32A圖、第33A圖、第34A圖及第35A圖圖示在第1圖中圖示之參考橫截面A-A’。第6B圖、第7B圖、第8B圖、第9B圖、第12B圖、第13B圖、第13D圖、第14B圖、第15B圖、第16B圖、第17B圖、第18B圖、第19B圖、第20B圖、第21B圖、第22B圖、第23B圖、第24B圖、第25B圖、第26B圖、第27B圖、第28B圖、第29B圖、第30B圖、第31B圖、第32B圖、第33B圖、第34B圖及第35B圖圖示在第1圖中圖示之參考橫截面B-B’。第6C圖、第7C圖、第8C圖、第9C圖、第10圖、第11A圖、第11B圖、第12C圖、第13C圖、第13E圖、第14C圖、第15C圖、第16C圖、第17C圖、第18C圖、第19C圖、第20C圖、第21C圖、第22C圖、第23C圖、第24C圖、第25C圖、第26C圖、第27C圖、第28C圖、第28D圖、第29C圖、第29D圖、第30C圖、第31C圖、第32C圖、第33C圖、第34C圖及第35C圖圖示在第1圖中圖示之參考橫截面C-C’。
在第2圖中，設置基板50。基板50可為半導體基板，諸如塊體半導體、絕緣體上半導體(semiconductor-on-insulator；SOI)基板或類似者，該基板可經摻雜(例如，運用p型或n型摻雜劑)或未經摻雜。基板50可為晶圓，諸如矽晶圓。大體而言，SOI基板為形成於絕緣體層上的半導體材料層。絕緣體層可為例如嵌埋氧化物(buried oxide；BOX)層、氧化矽層或類似者。絕緣體層設置於基板上，通常矽或玻璃基板上。亦可使用諸如多層或梯度分布基板的其他基板。在一些實施例中，基板50之半導體材料可包括：矽；鍺；包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦的化合物半導體；合金半導體，包括矽鍺、磷砷化鎵、砷化鋁銦、砷化鋁鎵、砷化鎵銦、磷化鎵銦，及/或磷砷化鎵銦；或其組合。
基板50具有n型區50N及p型區50P。n型區50N可用於形成n型裝置，諸如NMOS電晶體，例如n型奈米FET；且p型區50P可用於形成p型裝置，諸如PMOS電晶體，例如p型奈米FET。n型區50N可與p型區50P實體分離(如藉由分隔器20所圖示)，且任何數量裝置特徵(例如，其他主動裝置、經摻雜區、隔離結構等)可設置於n型區50N與p型區50P之間。儘管一個n型區50N及一個p型區50P予以圖示，但可提供任何數量n型區50N及p型區50P。
另外，在第2圖中，多層堆疊64形成於基板50上方。多層堆疊64包括第一半導體層51A至51C的交替層(統稱為第一半導體層51)及第二半導體層53A至53D的交替層(統稱為第二半導體層53)。多層堆疊亦包括虛設半導體層57。出於圖示之目的且如下文更詳細地論述，第一半導體層51A、51B及51C將被移除，且第二半導體層53A、53B及53C將經圖案化以在n型區50N及p型區50P中形成奈米FET的通道區。然而，在一些實施例中，第一半導體層51A、51B及51C可被移除，且第二半導體層53A、53B及53C可經圖案化以在n型區50N中形成奈米FET的通道區，且第二半導體層53A、53B及53C可經移除且第一半導體層51A、51B及51C可經圖案化以在p型區50P中形成奈米FET的通道區。在一些實施例中，第二半導體層53A、53B及53C可被移除，且第一半導體層51A、51B及51C可經圖案化以在n型區50N中形成奈米FET的通道區，且第一半導體層51A、51B及51C可經移除且第二半導體層53A、53B及53C可經圖案化以在p型區50P中形成奈米FET的通道區。在一些實施例中，第二半導體層53A、53B及53C可被移除，且第一半導體層51A、51B及51C可經圖案化以在n型區50N中及p型區50P兩者中形成奈米FET的通道區。
出於圖示性目的，多層堆疊64圖示為包括第一半導體層51的三個層，及第二半導體層53的四個層。在一些實施例中，多層堆疊64可包括任何數量第一半導體層51及第二半導體層53。多層堆疊64之數個層中的每一者可使用諸如以下各者的製程來磊晶生長：化學氣相沈積(chemical vapor deposition；CVD)、原子層沈積(atomic layer deposition；ALD)、氣相磊晶生長(vapor phase epitaxy；VPE)、原子束磊晶生長(molecular beam epitaxy；MBE)或類似者。在各種實施例中，第一半導體層51及虛設半導體層57可由適合於p型奈米FET的第一半導體材料，諸如矽鍺或類似者形成；且第二半導體層53可由適合於n型奈米FET的第二半導體材料，諸如矽、碳化矽或類似者形成。出於圖示性目的，多層堆疊64圖示為具有適合於p型奈米FET的最頂半導體層。在一些實施例中，多層堆疊64可經形成，使得最底層為適合於n型奈米FET的半導體層。
第一半導體材料及第二半導體材料可為相對於彼此具有高蝕刻選擇性的材料。因此，第一半導體材料的第一半導體層51及虛設半導體層57可在不顯著移除第二半導體材料之第二半導體層53的情況下被移除，藉此允許第二半導體層53A、53B及53C被圖案化以形成奈米FET的通道區。類似地，在第二半導體層53經移除且第一半導體層51A、51B及51C經圖案化以形成通道區的實施例中，第二半導體材料的第二半導體層53可在不顯著移除第一半導體材料之第一半導體層51的情況下被移除，藉此允許第一半導體層51A、51B及51C經圖案化以形成奈米FET的通道區。
現參看第3圖，根據一些實施例，鰭片66形成於基板50中，且奈米結構55形成於多層堆疊64中。在一些實施例中，奈米結構55及鰭片66可分別藉由在多層堆疊64及基板50中蝕刻出溝槽而形成於多層堆疊64及基板50中。蝕刻可為任何適當的蝕刻製程，諸如反應性離子蝕刻(reactive ion etch；RIE)、中子束蝕刻(neutral beam etch；NBE)、類似者或其組合。蝕刻可為各向異性的。藉由蝕刻多層堆疊64形成奈米結構55可進一步界定來自虛設半導體層57的虛設奈米結構58，自第一半導體層51界定第一奈米結構52A至52C(統稱為第一奈米結構52)，且自第二半導體層53界定第二奈米結構54A至54D (統稱為第二奈米結構54)。第一奈米結構52、虛設奈米結構58及第二奈米結構54可被統稱為奈米結構55。在一些實施例中，虛設奈米結構58可具有在自約3 nm至約5 nm之範圍內的厚度T1，且第二奈米結構54D可具有在自約6 nm至約7 nm之範圍內的厚度T2。
鰭片66及奈米結構55可藉由任何合適方法來圖案化。舉例而言，鰭片66及奈米結構55可使用一或多種光微影術製程，包括雙重圖案化或多重圖案化製程來圖案化。大體而言，雙重圖案化或多重圖案化製程組合光微影術及自對準製程，從而允許圖案被產生，該些圖案相較於使用單一直接光微影術製程以其他方式可獲得的圖案具有例如較小間距。舉例而言，在一個實施例中，犧牲層形成於基板上方，且使用光微影術製程來圖案化。間隔物使用自對準製程沿著經圖案化之犧牲層來形成。犧牲層接著經移除，且剩餘間隔物可接著用於使鰭片66圖案化。
第3圖出於圖示性目的圖示n型區50N及p型區50P中的鰭片66為具有大體上相等的寬度。在一些實施例中，n型區50N中之鰭片66的寬度相較於p型區50P中的鰭片66可較大或較小。另外，雖然鰭片66及奈米結構55中之每一者圖示為具有一致寬度產出率，但在其他實施例中，鰭片66及/或奈米結構55可具有漸縮側壁，使得鰭片66及/或奈米結構55中每一者的寬度在朝向基板50的方向上連續地增大。在此類實施例中，奈米結構55中之每一者可具有不同寬度且形狀為梯形。
在第4圖中，淺溝槽隔離區(shallow trench isolation；STI)區68相鄰於鰭片66形成。STI區68可藉由在基板50、鰭片66及奈米結構55上方且相鄰鰭片66之間沈積絕緣材料來形成。絕緣材料可為諸如氧化矽之氧化物、氮化物、類似者或其組合，且可藉由高密度電漿CVD (high-density plasma CVD；HDP-CVD)、流動性CVD (flowable CVD；FCVD)、類似者或其組合來形成。藉由任何適當的製程形成的其他絕緣材料可予以使用。在所圖示實施例中，絕緣材料為藉由FCVD製程形成的氧化矽。一旦形成了絕緣材料，退火製程便可予以執行。在一實施例中，絕緣材料經形成，使得過量絕緣材料覆蓋奈米結構55。儘管絕緣材料圖示為單一層，但一些實施例可利用多個層。舉例而言，在一些實施例中，襯裡(並未分離地圖示)可首先沿著基板50、鰭片66及奈米結構55的表面形成。其後，諸如上文論述之彼等的填充材料可形成於襯裡上方。
移除製程接著應用至絕緣材料以移除奈米結構55上方的過量絕緣材料。在一些實施例中，諸如化學機械研磨(chemical mechanical polish；CMP)、回蝕製程、其組合或類似者的平坦化製程可予以利用。平坦化製程暴露奈米結構55，使得奈米結構55及絕緣材料之頂表面在平坦化製程完成之後為平齊的。
絕緣材料接著經凹陷以形成STI區68。絕緣材料經凹陷，使得n型區50N及p型區50P中鰭片66的上部部分自相鄰STI區68之間突出。另外，STI區68之頂表面如所圖示可具有平坦表面、凸起表面、凹陷表面(諸如，碟形)，或其組合。STI區68的頂表面可藉由適當蝕刻形成為平坦的、凸起的及/或凹陷的。STI區68可使用適當的蝕刻製程，諸如對於絕緣材料之材料為選擇性的製程(例如，相較於鰭片66及奈米結構55的材料以更快速度蝕刻絕緣材料的材料)凹陷。舉例而言，使用例如稀釋氟化氫(dilute hydrofluoric；dHF)的氧化物移除可予以使用。
上文關於第2圖至第4圖描述的製程為鰭片66及奈米結構55可如何形成的僅一個實例。在一些實施例中，鰭片66及/或奈米結構55可使用遮罩及磊晶生長製程來形成。舉例而言，介電層可形成於基板50之頂表面上方，且溝槽可蝕刻穿過介電層以暴露下伏的基板50。磊晶結構可磊晶生長於溝槽中，且介電層可經凹陷，使得磊晶結構自介電層突出以形成鰭片66及/或奈米結構55。磊晶結構可包含上文論述之交替半導體材料，諸如第一半導體材料及第二半導體材料。在磊晶結構經磊晶生長的一些實施例中，磊晶生長材料可在生長期間可原地進行摻雜，此情形可消除先前及/或後續佈植，儘管原地且佈植摻雜可一起使用。
另外，僅出於圖示目的，第一半導體層51 (及所得第一奈米結構52)及第二半導體層53 (及所得第二奈米結構54)本文中予以圖示且論述為在p型區50P及n型區50N中包含相同材料。因此，在一些實施例中，第一半導體層51及第二半導體層53中的一或兩者可為不同材料，或以不同次序形成於p型區50P及n型區50N中。
另外，在第4圖中，適當井(並未分離地圖示)可形成於鰭片66、奈米結構55及/或STI區68中。在具有不同井類型之實施例中，針對n型區50N及p型區50P的不同佈植步驟可使用光阻劑或其他遮罩(並未分離地圖示)來達成。舉例而言，光阻劑可形成於n型區50N及p型區50P中之鰭片66及STI區68上方。光阻劑經圖案化以暴露p型區50P。光阻劑可藉由使用旋塗技術來形成，且可使用適當的光微影術技術來圖案化。一旦光阻劑經組圖案化，n型雜質佈植在p型區50P中執行，且光阻劑可充當遮罩以實質上防止n型雜質佈植至n型區50N中。n型雜質可為佈植於區中的磷、砷、銻或類似者達在自約1013 原子/cm3 至約1014 原子/cm3 之範圍內的濃度。在佈植之後，光阻劑諸如藉由適當的灰化製程來移除。
在對p型區50P進行佈植之後或之前，光阻劑或其他遮罩(並未分離地圖示)形成於p型區50P及n型區50N中之鰭片66、奈米結構55及STI區68上方。光阻劑經圖案化以暴露n型區50N。光阻劑可藉由使用旋塗技術來形成，且可使用適當的光微影術技術來圖案化。一旦光阻劑經組圖案化，p型雜質佈植便可在n型區50N中執行，且光阻劑可充當遮罩以實質上防止p型雜質佈植至p型區50P中。p型雜質可為佈植於區中的硼、氟化硼、銦或類似者達在自約1013 原子/cm3 至約1014 原子/cm3 之範圍內的濃度。在佈植之後，光阻劑可諸如藉由適當的灰化製程來移除。
在n型區50N及p型區50P的佈植之後，退火可經執行以修復佈植損害且使經佈植之p型及/或n型雜質活化。在一些實施例中，磊晶鰭片之生長材料可在生長期間原地進行摻雜，其可消除先佈植，儘管原地且佈植摻雜可一起使用。
在第5圖中，虛設介電層70形成於鰭片66及/或奈米結構55上。虛設介電層70可例如為氧化矽、氮化矽、其組合或類似者，且可根據適當的技術來沈積或熱生長。虛設閘極層72形成於虛設介電層70上方，且遮罩層74形成於虛設閘極層72上方。虛設閘極層72可沈積於虛設介電層70上方，且接著諸如藉由CMP來平坦化。遮罩層74可沈積於虛設閘極層72上方。虛設閘極層72可為導電或非導電材料，且可選自包括以下各者的群組：非晶矽、多晶矽(polycrystalline-silicon、polysilicon)、多晶矽鍺(poly-crystalline silicon-germanium、poly-SiGe)、金屬氮化物、金屬矽化物、金屬氧化物及金屬。虛設閘極層72可藉由物理氣相沈積(physical vapor deposition；PVD)、CVD、濺鍍沈積或用於沈積所選擇材料之其他技術來沈積。虛設閘極層72可由自隔離區之蝕刻具有高蝕刻選擇性的其他材料製成。遮罩層74可包括例如氮化矽、氮氧化矽或類似者。在此實例中，單一虛設閘極層72及單一遮罩層74越過n型區50N及p型區50P形成。請注意，僅出於圖示性目的，虛設介電層70繪示為覆蓋僅鰭片66及奈米結構55。在一些實施例中，虛設介電層70可經沈積，使得虛設介電層70覆蓋STI區68，使得虛設介電層70在虛設閘極層72與STI區68之間延伸。
第6A圖至第21C圖圖示製造實施例裝置中的各種額外步驟。第6A圖至第21C圖圖示n型區50N或p型區50P中的特徵。在第6A圖至第6C圖中，遮罩層74(參見第5圖)可使用適當的光微影術及蝕刻技術來圖案化以形成遮罩78。遮罩78之圖案可轉印至虛設閘極層72及虛設介電層70以分別形成虛設閘極76及虛設閘極介電質71。虛設閘極76覆蓋鰭片66的每一通道區。遮罩78的圖案可用以實體分離虛設閘極76中的每一者與相鄰虛設閘極76。虛設閘極76亦可具有大體上垂直於每一鰭片66之縱向方向的縱向方向。
在第7A圖至第7C圖中，第一間隔物層80及第二間隔物層82形成於圖示於第6A圖至第6C圖中之結構上方。第一間隔物層80及第二間隔物層82將隨後經圖案化以充當用於形成自對準源極/汲極區的間隔物。在第7A圖至第7C圖中，第一間隔物層80形成於STI區68之頂表面；鰭片66、奈米結構55及遮罩78的頂表面及側壁；及虛設閘極76及虛設閘極介電質71的側壁上。第二間隔物層82沈積於第一間隔物層80上方。第一間隔物層80可使用諸如熱氧化的技術由氧化矽、氮化矽、氮氧化矽或類似者形成，或藉由CVD、ALD或類似者來沈積。第二間隔物層82可由相較於第一間隔物層80之材料不同的蝕刻速度的材料，諸如氧化矽、氮化矽、氮氧化矽或類似者形成，且可藉由CVD、ALD或類似者沈積。
在形成第一間隔物層80之後且在形成第二間隔物層82之前，經輕度摻雜源極/汲極(lightly doped source/drain；LDD)區(並未分離地圖示)的佈植可予以執行。在具有不同裝置類型的實施例中，類似於上文在第4圖中論述的佈植，諸如光阻劑之遮罩可形成於n型區50N上方，同時暴露p型區50P，且適當類型(例如，p型)雜質可佈植至p型區50P中的暴露鰭片66及奈米結構55中。可接著移除遮罩。隨後，諸如光阻劑之遮罩可形成於p型區50P上方，同時暴露n型區50N，且適當類型(例如，n型)雜質可佈植至n型區50N中的暴露鰭片66及奈米結構55中。可接著移除遮罩。n型雜質可具有先前論述之n型雜質中的任一者，且p型雜質可為先前論述之p型雜質中的任一者。輕度摻雜源極/汲極區可具有在自約1x1015 原子/cm3 至約1x1019 原子/cm3 之範圍內的雜質濃度。退火可用以修復佈植損害且使經佈植雜質活化。
在第8A圖至第8C圖中，第一間隔物層80及第二間隔物層82經蝕刻以形成第一間隔物81及第二間隔物83。如下文將更詳細地論述，在後續處理期間，第一間隔物81及第二間隔物83起作用以自對準隨後形成的源極汲極區以及保護鰭片66及/或奈米結構55的側壁。第一間隔物層80及第二間隔物層82可使用合適蝕刻製程，諸如各向同性蝕刻製程(例如，濕式蝕刻製程)、各向異性蝕刻製程(例如，乾式蝕刻製程)或類似者來蝕刻。在一些實施例中，第二間隔物層82之材料相較於第一間隔物層80之材料具有不同蝕刻速度，使得第一間隔物層80在圖案化第二間隔物層82時可充當蝕刻停止層，且使得第二間隔物層82在圖案化第一間隔物層80時可充當遮罩。舉例而言，第二間隔物層82可使用各向異性蝕刻製程來蝕刻，其中第一間隔物層80充當蝕刻停止層，其中第二間隔物層82的剩餘部分形成第二間隔物83，如第8B圖中所圖示。其後，第二間隔物83充當遮罩，同時蝕刻第一間隔物層80的暴露部分，藉此形成第一間隔物81，如第8B圖及第8C圖中所圖示。
如第8B圖中所圖示，第一間隔物81及第二間隔物83設置於鰭片66及/或奈米結構55的側壁上。如第8C圖中所圖示，在一些實施例中，相鄰於遮罩78、虛設閘極76及虛設閘極介電質71的第二間隔物層82自第一間隔物層80上方移除，且第一間隔物81設置於遮罩78、虛設閘極76及虛設閘極介電質71的側壁上。在其他實施例中，相鄰於遮罩78、虛設閘極76及虛設閘極介電質71的第二間隔物層82的一部分仍保留於第一間隔物層80上方。
請注意，以上揭示內容大體上描述形成間隔物及LDD區的製程。可使用其他製程及序列。舉例而言，可利用較少或額外間隔物，可利用不同序列的步驟(例如，第一間隔物81可在沈積第二間隔物層82之前經圖案化)，額外間隔物可經形成且移除，及/或類似者。此外，n型及p型裝置可使用不同結構及步驟來形成。
在第9A圖至第9C圖中，根據一些實施例，第一凹部86及第二凹部87形成於奈米結構55中。磊晶材料及磊晶源極/汲極區將隨後形成於第一凹部86及第二凹部87中。第一凹部86及第二凹部87可延伸通過第一奈米結構52、虛設奈米結構58及第二奈米結構54。如第9B圖中所圖示，STI區68之頂表面可與第一凹部86及第二凹部87的底表面平齊。在各種實施例中，奈米結構55可經蝕刻，使得第一凹部86及第二凹部87的底表面設置於STI區68或類似者之頂表面下方。
第一凹部86及第二凹部87可藉由使用各向異性蝕刻製程，諸如RIE、NBE或類似者蝕刻奈米結構55來形成。第一間隔物81、第二間隔物83及遮罩78在用以形成第一凹部86及第二凹部87的蝕刻製程期間遮蔽鰭片66、奈米結構55及基板50的數個部分。單一蝕刻製程或多個蝕刻製程可用以蝕刻奈米結構55的每一層。定時蝕刻製程可用以在第一凹部86及第二凹部87達到所要深度之後停止蝕刻。第二凹部87可藉由與用以蝕刻第一凹部86相同的製程來蝕刻。
在第10圖中，藉由第一凹部86及第二凹部87暴露的由第一半導體材料形成的多層堆疊64之數個層的側壁之數個部分(例如，第一奈米結構52及虛設奈米結構58)經蝕刻以形成側壁凹部88。儘管相鄰於側壁凹部88之第一奈米結構52及虛設奈米結構58的側壁在第10圖中圖示為筆直的，但側壁可為凹陷或凸起的。側壁可使用各向同性蝕刻製程，諸如濕式蝕刻或類似者來蝕刻。在第一奈米結構52及虛設奈米結構58包括例如SiGe且第二奈米結構54包括例如Si或SiC的實施例中，運用氫氧化四甲銨(tetramethylammonium hydroxide；TMAH)、氫氧化銨(ammonium hydroxide；NH4 OH)或類似者的乾式蝕刻製程可用以蝕刻第一奈米結構52及虛設奈米結構58的側壁。如第10圖中所圖示，第一凹部86及第二凹部87可具有與虛設奈米結構58之底表面平齊的底表面。
在第11A圖中，第一內部間隔物90形成於側壁凹部88中。第一內部間隔物90可藉由將內部間隔物層(未分離地圖示)沈積於圖示於第10圖中之結構上方來形成。第一內部間隔物90充當隨後形成之源極/汲極區與閘極結構之間的隔離特徵。如下文將更詳細地論述，磊晶源極/汲極區及磊晶材料將形成於第一凹部86及第二凹部87中，同時第一奈米結構52A、52B及52C將用對應閘極結構替換。此外，形成於虛設奈米結構58之側壁上的第一內部間隔物90充當蝕刻遮罩以在第27A圖至第28D圖中描述的蝕刻製程期間保護第二奈米結構54D的末端部分。
內部間隔物層可藉由保形沈積製程，諸如CVD、ALD或類似者來沈積。內部間隔物層可包含諸如氮碳化矽(SiCN)或氮碳氧化矽(SiOCN)的材料。在其他實施例中，可利用氮化矽或氮氧化矽，或諸如具有小於約3.5之低介電常數(低k)材料的任何合適材料。內部間隔物層可接著經各向異性蝕刻以形成第一內部間隔物90。儘管第一內部間隔物90的外部側壁圖示為與第二奈米結構54的側壁平齊，但第一內部間隔物90的外部側壁可延伸超出第二奈米結構54的側壁或自該些側壁凹陷。
此外，儘管第一內部間隔物90之外部側壁在第11A圖中圖示為筆直的，但第一內部間隔物90的外部側壁可為凹陷或凸起的。作為實例，第11B圖圖示一實施例，其中第一奈米結構52及虛設奈米結構58之側壁為凹陷的，第一內部間隔物90之外部側壁為凹陷的，且第一內部間隔物90自第二奈米結構54的側壁凹陷。內部間隔物層可藉由各向異性蝕刻製程，諸如RIE、NBE或類似者來蝕刻。第一內部間隔物90可用以藉由後續蝕刻製程，諸如用以形成閘極結構的蝕刻製程來防止對隨後形成的源極/汲極區(下文關於第13A圖至第13E圖所論述)的損害。
在第12A圖至第12C圖中，介電襯裡202形成於第一凹部86及第二凹部87中。在一些實施例中，介電襯裡202形成於繪示於第11A圖中的結構上方，且包含氮化矽、氧化矽、氮氧化矽或類似者。介電襯裡202可藉由ALD、CVD或類似製程形成。介電襯裡202之側向部分可接著使用合適蝕刻製程，諸如各向同性蝕刻製程(例如，濕式蝕刻製程)、各向異性蝕刻製程(例如，乾式蝕刻製程)或類似者來蝕刻。底部抗反射塗佈(Bottom Anti-Reflective Coating；BARC)層204可接著形成於第一凹部86中以遮蔽第一凹部86，同時第二凹部87使用各向異性蝕刻製程，諸如RIE、NBE或類似者來進一步蝕刻，以使第二凹部87延伸至所要深度。單一蝕刻製程或多個蝕刻製程可用以蝕刻鰭片66及/或基板50以使第二凹部87延伸。定時蝕刻製程可用以在第二凹部87達到所要深度之後停止蝕刻。第二凹部87在虛設奈米結構58及第一凹部86的底表面下方可具有深度D1。第二凹部87之深度可經選擇以控制隨後形成之背側通孔的尺寸。介電襯裡202在描述於第12A圖至第12C圖中之蝕刻製程期間保護第一奈米結構52、虛設奈米結構58、第二奈米結構54及第一內部間隔物90的側壁免受損害。
在第13A圖至第13C圖中，第一磊晶材料91形成於第二凹部87中，同時BARC層204(見第12C圖)用以遮蔽第一凹部86。一旦第一磊晶材料91在第二凹部87中形成達所要高度，介電襯裡202(見第12C圖)便藉由合適蝕刻製程自第二凹部87移除，且BARC層204及介電襯裡202藉由合適蝕刻製程自第一凹部86移除。第二磊晶材料93形成於第二凹部87中之第一磊晶材料91上方，且第二磊晶材料93形成於第一凹部86中。第一磊晶源極/汲極區92形成於第二凹部87中，且第二磊晶源極/汲極區95形成於第一凹部86中。在一些實施例中，第二凹部87中之第一磊晶材料91及第二磊晶材料93可為犧牲材料，該些犧牲材料隨後經移除以形成背側通孔(諸如下文關於第32A圖至第32C圖所論述的背側通孔130)。第一磊晶材料91及第二磊晶材料93可使用諸如以下各者的製程來磊晶生長：化學氣相沈積(chemical vapor deposition；CVD)、原子層沈積(atomic layer deposition；ALD)、氣相磊晶生長(vapor phase epitaxy；VPE)、原子束磊晶生長(molecular beam epitaxy；MBE)或類似者。
第一磊晶材料91及第二磊晶材料93可包括任何適當的材料，諸如矽鍺或類似者。第一磊晶材料91及第二磊晶材料93可由對於第一磊晶源極/汲極區92、第二磊晶源極/汲極區95、基板50及介電層(諸如STI區68)之材料具有高蝕刻選擇性的材料形成。因此，第二凹部87中之第一磊晶材料91及第二磊晶材料93可被移除並用背側通孔替換，而無需顯著移除第一磊晶源極/汲極區92、第二磊晶源極/汲極區95、基板50及介電層。
在一些實施例中，第二磊晶材料93可由相較於第一磊晶材料91之材料具有較低鍺濃度的材料形成，且虛設奈米結構58可由相較於第二磊晶材料93具有較低鍺濃度的材料形成。舉例而言，第二磊晶材料93中的鍺原子濃度範圍可為約20 %至約25 %，第一磊晶材料91中之鍺原子濃度範圍可為約20 %至約25 %，且虛設奈米結構58中的鍺原子濃度範圍可為約20 %至約25 %。具有較高鍺濃度的材料相較於具有較低鍺濃度的材料可以較高速度蝕刻。由具有較低鍺濃度之材料形成第二磊晶材料93及由具有較高鍺濃度的材料形成第一磊晶材料91允許第一磊晶材料91相較於第二磊晶材料93以較高蝕刻速度蝕刻，且第二磊晶材料93在用以自第二凹部87移除第一磊晶材料91及第二磊晶材料93 (下文關於第31A圖至第31C圖所論述)的後續蝕刻製程期間保護磊晶源極/汲極區。在一些實施例中，形成與第一磊晶源極/汲極區92分離之第一磊晶材料91(例如，具有較高鍺濃度)歸因於具有介入保護層(例如，第二磊晶材料93)的第一磊晶材料91的高蝕刻速度提供有效益處。相鄰於第一磊晶源極/汲極區形成具有較低鍺濃度的第二磊晶材料93歸因於其較低蝕刻速度提供較大蝕刻保護。提供第一磊晶材料91及第二磊晶材料93兩者允許第一磊晶材料91及第二磊晶材料93自第二凹部87快速移除，同一亦防止對第一磊晶源極/汲極區92的損害。
第一磊晶材料91及第二磊晶材料93的厚度可經選擇以控制隨後形成之背側通孔的尺寸(諸如下文關於第32A圖至第32C圖所論述的背側通孔130)。第一磊晶源極/汲極區92接著形成於第二凹部87中且第二磊晶材料93上方，且第二磊晶源極/汲極區95形成於第一凹部86中且第二磊晶材料93上方。在一些實施例中，第一磊晶源極/汲極區92及第二磊晶源極/汲極區95可對第二奈米結構54A、54B及54C施加應力，藉此改良效能。如第13C圖中所圖示，第一磊晶源極/汲極區92形成於第二凹部87中，且第二磊晶源極/汲極區95形成於第一凹部86中，使得每一虛設閘極76設置於每一數對相鄰的第一磊晶源極/汲極區92/第二磊晶源極/汲極區95之間。在一些實施例中，第一間隔物81用以分離第一磊晶源極/汲極區92及第二磊晶源極/汲極區95與虛設閘極76，且第一內部間隔物90用以使第一磊晶源極/汲極區92及第二磊晶源極/汲極區95與第一奈米結構52A、52B及52C分離開達適當側向距離，使得第一磊晶源極/汲極區92及第二磊晶源極/汲極區95並不與所得奈米FET的隨後形成之閘極短路連接。如第13B圖至第13E圖中所圖示，第一磊晶源極/汲極區92之底表面可與第二磊晶源極/汲極區95的底表面平齊地設置。
n型區50N，例如NMOS區中的第一磊晶源極/汲極區92及第二磊晶源極/汲極區95可藉由遮蔽p型區50P，例如PMOS區來形成。接著，第一磊晶源極/汲極區92及第二磊晶源極/汲極區95分別磊晶生長於n型區50N中的第二凹部87及第一凹部86中。第一磊晶源極/汲極區92及第二磊晶源極/汲極區95可包括適合於n型奈米FET的任何適當的材料。舉例而言，若第二奈米結構54為矽，則第一磊晶源極/汲極區92及第二磊晶源極/汲極區95可包括施加張應力於第二奈米結構54A、54B及54C上的材料，諸如矽、碳化矽、經磷摻雜碳化矽、磷化矽或類似者。第一磊晶源極/汲極區92及第二磊晶源極/汲極區95可具有自奈米結構55之每一上表面提升的表面，且可具有刻面。
此外，n型區50N中的第一磊晶源極/汲極區92可包括相對於第一磊晶材料91及第二磊晶材料93之材料具有高蝕刻選擇性的材料。舉例而言，第一磊晶源極/汲極區92相較於第一磊晶材料91及第二磊晶材料93可具有較低鍺濃度，使得第一磊晶材料91及第二磊晶材料93可在不顯著移除第一磊晶源極/汲極區92的情況下被移除。
p型區50P，例如PMOS區中的第一磊晶源極/汲極區92及第二磊晶源極/汲極區95可藉由遮蔽n型區50N，例如NMOS區來形成。接著，第一磊晶源極/汲極區92及第二磊晶源極/汲極區95分別磊晶生長於p型區50P中的第二凹部87及第一凹部86中。第一磊晶源極/汲極區92及第二磊晶源極/汲極區95可包括適合於p型奈米FET的任何適當的材料。舉例而言，若第一奈米結構52為矽鍺，則第一磊晶源極/汲極區92及第二磊晶源極/汲極區95可包含施加壓縮應力於第一奈米結構52A、52B及52C上的材料，諸如矽鍺、經硼摻雜之矽鍺、鍺、鍺錫或類似者。第一磊晶源極/汲極區92及第二磊晶源極/汲極區95亦可具有自奈米結構55之每一表面提升的表面，且可具有刻面。
此外，p型區50P中的第一磊晶源極/汲極區92可包括相對於第一磊晶材料91及第二磊晶材料93之材料具有高蝕刻選擇性的材料。舉例而言，第一磊晶源極/汲極區92相較於第一磊晶材料91及第二磊晶材料93可具有較低鍺濃度。在一些實施例中，第一磊晶源極/汲極區92中的鍺原子濃度範圍可為約15%至約50%。在一些實施例中，第一磊晶源極/汲極區92的相鄰於第二磊晶材料93的數個部分(諸如下文進一步詳細地論述的第一半導體材料層92A)可具有較低鍺濃度，且第一磊晶源極/汲極區92的剩餘部分可具有較高鍺濃度。舉例而言，第一磊晶源極/汲極區92的相鄰於第二磊晶材料93的數個部分可具有範圍為約10%至約30%的鍺原子濃度，而第一磊晶源極/汲極區92的剩餘部分具有範圍為約15%至約50%的鍺原子濃度。因此，第一磊晶材料91及第二磊晶材料93可在不顯著移除第一磊晶源極/汲極區92情況下被移除。
類似於針對形成輕度摻雜源極/汲極區繼之以退火論述的製程，第一磊晶源極/汲極區92、第二磊晶源極/汲極區95、第一奈米結構52、第二奈米結構54、虛設奈米結構58及/或基板50可運用摻雜劑進行摻雜以形成源極/汲極區。源極/汲極區可具有在約1x1019 原子/cm3 與約1x1021 原子/cm3 之間的雜質濃度。源極/汲極區的n型及/或p型雜質可為先前論述之雜質中的任一者。在一些實施例中，第一磊晶源極/汲極區92及第二磊晶源極/汲極區95可在生長期間經原位摻雜。
作為用以在n型區50N及p型區50P中形成第一磊晶源極/汲極區92及第二磊晶源極/汲極區95的磊晶生長製程之結果，第一磊晶源極/汲極區92及第二磊晶源極/汲極區95的上表面具有側向向外擴展超出奈米結構55之側壁的刻面。在一些實施例中，此等刻面使得相同奈米FET的相鄰的第一磊晶源極/汲極區92及第二磊晶源極/汲極區95合併，如藉由第13B圖所圖示。在其他實施例中，相鄰的第一磊晶源極/汲極區92及第二磊晶源極/汲極區95在磊晶生長製程完成之後保留分離，如藉由第13D圖所圖示。在圖示於第13B圖及第13D圖中之實施例中，第一間隔物81可經形成達STI區68的頂表面，藉此阻斷磊晶生長。在一些其他實施例中，第一間隔物81可覆蓋奈米結構55之側壁的數個部分，從而進一步阻斷磊晶生長。在一些其他實施例中，用以形成第一間隔物81的間隔物蝕刻可經調整以移除間隔物材料以允許磊晶生長區延伸至STI區68的表面。
第一磊晶源極/汲極區92及第二磊晶源極/汲極區95可包含一或多個半導體材料層。舉例而言，第一磊晶源極/汲極區92可包含第一半導體材料層92A、第二半導體材料層92B及第三半導體材料層92C。第二磊晶源極/汲極區95可包含第一半導體材料層95A、第二半導體材料層95B及第三半導體材料層95C。任何數量半導體材料層可用於第一磊晶源極/汲極區92及第二磊晶源極/汲極區95。第一半導體材料層92A/95A、第二半導體材料層92B/95B及第三半導體材料層92C/95C中的每一者可由不同半導體材料形成，且可經摻雜達不同摻雜劑濃度。在一些實施例中，第一半導體材料層92A/95A可具有小於第二半導體材料層92B/95B且大於第三半導體材料層92C/95C的摻雜劑濃度。在一些實施例中，第一半導體材料層92A可具有小於第二半導體材料層92B及第三半導體材料層92C的鍺濃度，以便提供第一半導體材料層92A與第一磊晶材料91及第二磊晶材料93之間的良好蝕刻選擇性。在第一磊晶源極/汲極區92及第二磊晶源極/汲極區95包含三個半導體材料層的實施例中，第一半導體材料層92A/95A可經沈積，第二半導體材料層92B/95B可經沈積於第一半導體材料層92A/95A上方，且第三半導體材料層92C/95C可沈積於第二半導體材料層92B/95B上方。
第13E圖圖示具有放大之第一磊晶源極/汲極區92及放大之第二磊晶源極/汲極區95以允許減小之尖端近接性的實施例。尖端近接性可指特定磊晶源極/汲極區92/95與相鄰的虛設閘極76之間的最小側向距離(例如，第13E圖中的距離D2)。為了形成放大之第一磊晶源極/汲極區92及放大之第二磊晶源極/汲極區95，根據一些實施例，第一凹部86及第二凹部87形成於第8A圖至第8C圖中之結構中之奈米結構55中。第一凹部86及第二凹部87之上部部分相較於第一凹部86及第二凹部87的下部部分可經擴展。第一凹部86及第二凹部87之上部部分可藉由使用氫氧化四甲銨(tetramethyl ammonium hydroxide；TMAH)或類似者的蝕刻製程來形成。磊晶材料及磊晶源極/汲極區隨後形成於第一凹部86及第二凹部87中。放大之第一磊晶源極/汲極區92及放大的第二磊晶源極/汲極區95形成於第二凹部87及第一凹部86的上部部分中。在一些實施例中，放大之第一磊晶源極/汲極區92及放大的第二磊晶源極/汲極區95可具有刻面。在一些實施例中，放大之第一磊晶源極/汲極區92及放大之第二磊晶源極/汲極區95中每一者的寬度W1可大於放大之第一磊晶源極/汲極區92及放大之第二磊晶源極/汲極區95中每一者之最頂部分的寬度W2。放大之第一磊晶源極/汲極區92及放大之第二磊晶源極/汲極區95中每一者的寬度W1亦可大於放大之第一磊晶源極/汲極區92及放大之第二磊晶源極/汲極區95中每一者之最底部分的寬度W3。
在第14A圖至第14C圖中，第一層間介電質(interlayer dielectric；ILD) 96沈積於圖示於第13A圖至第13C圖中的結構上方。第一ILD 96可由介電材料形成，且可藉由任何合適方法，諸如CVD、電漿增強型CVD (plasma-enhanced CVD；PECVD)或FCVD沈積。介電材料可包括磷矽玻璃(phospho-silicate glass；PSG)、硼矽玻璃(boro-silicate glass；BSG)、硼磷矽玻璃(boron-doped phospho-silicate glass；BPSG)、無摻雜矽玻璃(undoped silicate glass；USG)或類似者。可使用藉由任何適當的製程形成的其他絕緣材料。在一些實施例中，觸點蝕刻停止層(contact etch stop layer；CESL) 94設置於第一ILD 96與第一磊晶源極/汲極區92、第二磊晶源極/汲極區95、遮罩78及第一間隔物81之間。CESL 94可包含具有不同於上覆第一ILD 96之材料之蝕刻速度的介電材料，諸如氮化矽、氧化矽、氮氧化矽或類似者。
在第15A圖至第15C圖中，諸如CMP之平坦化製程可經執行以使第一ILD 96的頂表面與虛設閘極76或遮罩78(見第14A圖)之頂表面平齊。平坦化製程亦可移除虛設閘極76上的遮罩78，及第一間隔物81沿著遮罩78之側壁的數個部分。在平坦化製程之後，虛設閘極76、第一間隔物81及第一ILD 96的頂表面在製程變化內為平齊的。因此，虛設閘極76之頂表面經由第一ILD 96暴露。在一些實施例中，遮罩78在平坦化製程使第一ILD 96之頂表面與遮罩78及第一間隔物81之頂表面平齊的狀況下可保留。
在第16A圖至第16C圖中，虛設閘極76及遮罩78(若存在)在一或多個蝕刻步驟中被移除，使得第三凹部98被形成。第三凹部98中虛設閘極介電質71(見第15C圖)之數個部分亦被移除。在一些實施例中，虛設閘極76及虛設閘極介電質71藉由各向異性乾式蝕刻製程來移除。舉例而言，蝕刻製程可包括使用反應氣體的乾式蝕刻製程，反應氣體以快於第一ILD 96或第一間隔物81的速度選擇性地蝕刻虛設閘極76。第三凹部98中之每一者暴露及/或上覆奈米結構55的部分，該些部分充當後續完成奈米FET中的通道區。奈米結構55的充當通道區的數個部分設置於數對相鄰的第一磊晶源極/汲極區92與第二磊晶源極/汲極區95之間。在移除期間，當虛設閘極76經蝕刻時，虛設閘極介電質71可用作蝕刻停止層。虛設閘極介電質71可接著在移除虛設閘極76之後被移除。
在第17A圖至第17C圖中，第一奈米結構52A、52B及52C經移除，從而使第三凹部98延伸。第一奈米結構52A、52B及52C可藉由執行諸如濕式蝕刻之各向同性蝕刻製程或類似者使用對於第一奈米結構52A、52B及52C為選擇性的蝕刻劑來移除，而虛設奈米結構58、第二奈米結構54、基板50、STI區68相較於第一奈米結構52A、52B及52C保留相對未經蝕刻。在第一奈米結構52包括例如SiGe且虛設奈米結構58具有低於第一奈米結構52A、52B及52C之鍺濃度的鍺濃度且第二奈米結構54包括例如Si或SiC的實施例中，氫氧化四甲銨(tetramethylammonium hydroxide；TMAH)、氫氧化銨(NH4 OH)或類似者可用以移除第一奈米結構52A、52B、52C。
在第18A圖至第18C圖中，閘極介電層100及閘極電極102經形成用於替換閘極。閘極介電層100在第三凹部98中經保形地沈積。閘極介電層100可形成於第二奈米結構54A、54B及54C之頂表面、側壁及底表面，第二奈米結構54D的頂表面及側壁，以及虛設奈米結構58的側壁上。閘極介電層100亦可沈積於第一ILD 96、CESL 94、第一間隔物81及STI區68的頂表面上且第一間隔物81及第一內部間隔物90的側壁上。
根據一些實施例，閘極介電層100包含一或多個介電層，諸如氧化物、金屬氧化物、類似者或其組合。舉例而言，在一些實施例中，閘極介電質可包含氧化矽層及氧化矽層上方的金屬氧化物層。在一些實施例中，閘極介電層100包括高k介電材料，且在此等實施例中，閘極介電層100可具有大於約7.0之k值，且可包括金屬氧化物，或鉿、鋁、鋯、鑭、錳、鋇、鈦、鉛及其組合的矽酸鹽。閘極介電層100的結構在n型區50N及p型區50P中可相同或不同。閘極介電層100之形成方法可包括離子束沈積(molecular-beam deposition；MBD)、ALD、PECVD，及類似者。
閘極電極102分別沈積於閘極介電層100上方，且填充第三凹部98的剩餘部分。閘極電極102可包括含金屬材料，諸如氮化鈦、氧化鈦、氮化鉭、碳化鉭、鈷、釕、鋁、鎢、其組合，或其多層。舉例而言，儘管單一層閘極電極102圖示於第18A圖及第18C圖中，但閘極電極102可包含任何數量襯裡層、任何數量功函數調諧層，及填充材料。構成閘極電極102的層之任何組合可沈積於第二奈米結構54的相鄰者之間。
閘極介電層100在n型區50N及p型區50P中的形成可同時發生，使得每一區中之閘極介電層100由相同材料形成，且閘極電極102的形成可同時發生使得每一區中的閘極電極102由相同材料形成。在一些實施例中，每一區中之閘極介電層100可藉由獨特製程形成，使得閘極介電層100可為不同材料及/或具有不同數量層，及/或每一區中之閘極電極102可藉由獨特製程形成，使得閘極電極102可為不同材料及/或具有不同數量層。各種遮蔽步驟在使用獨特製程時可用以遮蔽且暴露適當區。
在填充第三凹部98之後，平坦化製程，諸如CMP可經執行以移除閘極介電層100及閘極電極102之材料的額外部分，該些額外部分在第一ILD 96的頂表面上方。閘極電極102及閘極介電層100之材料的剩餘部分因此形成所得奈米FET的替換閘極結構。閘極電極102及閘極介電層100可統稱為「閘極結構」。
在第19A圖至第19C圖中，閘極結構(包括閘極介電層100及對應的上覆閘極電極102)經凹陷，使得凹部直接形成於閘極結構上方且第一間隔物81的相對部分之間。包含介電材料，諸如氮化矽、氮氧化矽或類似者之介電材料之一或多個層的閘極遮罩104填充於凹部中，繼之以平坦化製程以移除在第一ILD 96上方延伸的介電材料之額外部分。隨後形成的閘極觸點(諸如下文關於第21A圖至第21C圖論述的閘極觸點114)穿透閘極遮罩104以接觸經凹陷閘極電極102的頂表面。
如藉由第19A圖至第19C圖進一步圖示，第二ILD 106沈積於第一ILD 96上方且閘極遮罩104上方。在一些實施例中，第二ILD 106為藉由FCVD形成的可流動膜。在一些實施例中，第二ILD 106由諸如PSG、BSG、BPSG、USG或類似者的介電材料形成，且可藉由諸如CVD、PECVD或類似者的任何合適方法來沈積。
在第20A圖至第20C圖中，第二ILD 106、第一ILD 96、CESL 94及閘極遮罩104經蝕刻以形成第四凹部108，該些第四凹部暴露第一磊晶源極/汲極區92、第二磊晶源極/汲極區95及/或閘極結構的表面。第四凹部108可藉由使用各向異性蝕刻製程，諸如RIE、NBE或類似者來蝕刻。在一些實施例中，第四凹部108可使用第一蝕刻製程蝕刻穿過第二ILD 106及第一ILD 96；可使用第二蝕刻製程被蝕刻穿過閘極遮罩104；且可接著使用第三蝕刻製程蝕刻穿過CESL 94。諸如光阻劑之遮罩可在第二ILD 106上方形成且圖案化以遮蔽第二ILD 106的數個部分不受第一蝕刻製程及第二蝕刻製程影響。在一些實施例中，蝕刻製程可過度蝕刻，且因此第四凹部108延伸至第一磊晶源極/汲極區92、第二磊晶源極/汲極區95及/或閘極結構中，且第四凹部108之底部可與第一磊晶源極/汲極區92、第二磊晶源極/汲極區95及/或閘極結構平齊(例如，處於同一位準，或距基板50具有相同距離)，或低於前述三者(例如靠近於基板50)。儘管第20C圖圖示第四凹部108為暴露同一橫截面中的第一磊晶源極/汲極區92、第二磊晶源極/汲極區95及/或閘極結構，但在各種實施例中，第一磊晶源極/汲極區92、第二磊晶源極/汲極區95及/或閘極結構在不同橫截面中暴露，藉此減小使隨後形成之觸點短路連接的風險。
在形成第四凹部108之後，第一矽化物區110形成於第一磊晶源極/汲極區92及第二磊晶源極/汲極區95上方。在一些實施例中，第一矽化物區110藉由以下操作來形成：首先沈積能夠與下伏的第一磊晶源極/汲極區92及第二磊晶源極/汲極區95(例如，矽、矽鍺、鍺)之半導體材料反應以形成矽化物或鍺化物區的金屬(未特別圖示)於第一磊晶源極/汲極區92及第二磊晶源極/汲極區95的暴露部分上方，該些金屬係諸如鎳、鈷、鈦、鉭、鉑、鎢、其他貴金屬、其他耐火金屬、稀土金屬或其合金；接著執行熱退火製程以形成第一矽化物區110。所沈積金屬之未經反應部分接著例如藉由蝕刻製程來移除。儘管第一矽化物區110被稱作矽化物區，但第一矽化物區110亦可為鍺化物區或矽鍺化物區(例如，包含矽化物及鍺化物的區)。在實施例中，第一矽化物區110包含矽化鈦，且具有範圍為約2 nm至約10 nm的厚度。
在第21A圖至第21C圖中，源極/汲極觸點112及閘極觸點114 (亦被稱作觸點栓塞)形成於第四凹部108中。源極/汲極觸點112及閘極觸點114可各自包含一或多個層，諸如阻障層、擴散層及填充材料。舉例而言，在一些實施例中，源極/汲極觸點112及閘極觸點114各自包括阻障層及導電材料，且各自電耦接至下伏的導電特徵(例如，閘極電極102及/或第一矽化物區110)。閘極觸點114電耦接至閘極電極102，且源極/汲極觸點112經由第一矽化物區110電耦接至第一磊晶源極/汲極區92及第二磊晶源極/汲極區95。阻障層可包括鈦、氮化鈦、鉭、氮化鉭，或類似者。導電材料可為銅、銅合金、銀、金、鎢、鈷、鋁、鎳或類似者。諸如CMP之平坦化製程可經執行以自第二ILD 106之表面移除額外材料。第一磊晶源極/汲極區92、第二磊晶源極/汲極區95、第二奈米結構54A、54B及54C，及閘極結構(包括閘極介電層100及閘極電極102)可被統稱為電晶體結構109。電晶體結構109可形成於裝置層中，其中第一互連結構(諸如，下文關於第22A圖至第22C圖論述之前側互連結構120)形成於其前側上，且第二互連結構(諸如，下文關於第34A圖至第34C圖所論述的背側互連結構136)形成於其背側上方。儘管裝置層描述為具有奈米FET，但其他實施例可包括具有不同類型之電晶體(例如，平面FET、鰭片式FET、薄膜電晶體(thin film transistor；TFT)或類似者)的裝置層。
儘管第21A圖至第21C圖圖示延伸至第一磊晶源極/汲極區92及第二磊晶源極/汲極區95中每一者的源極/汲極觸點112，但源極/汲極觸點112可自第一磊晶源極/汲極區92中的某些被省略。舉例而言，如下文更詳細地解釋，導電特徵(例如，背側通孔或電力軌條)可隨後經由第一磊晶源極/汲極區92中之一或多者的背側附接。對於此等特定第一磊晶源極/汲極區92，源極/汲極觸點112可被忽略，或可為並未電連接至任何下伏導電接線(諸如，下文關於第22A圖至第22C圖論述的第一導電特徵122)的虛設觸點。
第22A圖至第35C圖圖示在電晶體結構109上形成前側互連結構及背側互連結構的中間步驟。前側互連結構及背側互連結構可各自包含電連接至形成於基板50上之奈米FET的導電特徵。第22A圖、第23A圖、第24A圖、第25A圖、第26A圖、第27A圖、第28A圖、第29A圖、第30A圖、第31A圖、第32A圖、第33A圖、第34A圖及第35A圖圖示在第1圖中圖示之參考橫截面A-A’。第22B圖、第23B圖、第24B圖、第25B圖、第26B圖、第27B圖、第28B圖、第29B圖、第30B圖、第31B圖、第32B圖、第33B圖、第34B圖及第35B圖圖示在第1圖中圖示之參考橫截面B-B’。第22C圖、第23C圖、第24C圖、第25C圖、第26C圖、第27C圖、第28C圖、第28D圖、第29C圖、第29D圖、第30C圖、第31C圖、第32C圖、第33C圖、第34C圖及第35C圖圖示在第1圖中圖示之參考橫截面C-C’。描述於第22A圖至第35C圖中之製程步驟可應用至n型區50N及p型區50P兩者。如上文所提及，背側導電特徵(例如，背側通孔、導電軌條或類似者)可連接至第一磊晶源極/汲極區92中的一或多者。因此，源極/汲極觸點112可視需要自第一磊晶源極/汲極區92省略。
在第22A圖至第22C圖中，前側互連結構120形成於第二ILD 106上。前側互連結構120可被稱作前側互連結構，此係因為前側互連結構形成於電晶體結構109的前側(例如，電晶體結構109的形成主動裝置所在的側)上。
前側互連結構120可包含形成於一或多個堆疊第一介電層124中之第一導電特徵122的一或多個層。經堆疊之第一介電層124中之每一者可包含介電材料，諸如低k介電材料、超低k (kextra low-k；ELK)介電材料或類似者。第一介電層124可使用適當製程，諸如CVD、ALD、PVD、PECVD或類似者來沈積。
第一導電特徵122可包含導電接線及互連導電接線之層的導電通孔。導電通孔可延伸通過第一介電層124中的每一者以提供導電接線層之間的垂直連接。第一導電特徵122可經由任何適當的製程，諸如鑲嵌製程、雙重鑲嵌製程或類似者來形成。
在一些實施例中，第一導電特徵122可使用鑲嵌製程形成，該鑲嵌製程中，每一第一介電層124利用光微影與蝕刻技術的組合來圖案化以形成對應於第一導電特徵122之所要圖案的溝槽。可選擴散阻障及/或可選黏著層可經沈積，且溝槽可接著填充有導電材料。阻障層之合適材料包括鈦、氮化鈦、氧化鈦、鉭、氮化鉭、氧化鈦、其組合或類似者，且導電材料的合適材料包括銅、銀、金、鎢、鋁、其組合或類似者。在實施例中，第一導電特徵122可藉由沈積銅或銅合金的種子層且藉由電鍍填充溝槽來形成。化學機械平坦化(chemical mechanical planarization；CMP)製程或類似者可用以自每一第一介電層124的表面移除過量導電材料且平坦化第一介電層124及第一導電特徵122的表面以供隨後處理。
第22A圖至第22C圖圖示前側互連結構120中第一導電特徵122及第一介電層124的五個層。然而，應瞭解，前側互連結構120可包含設置於任何數量的第一介電層124中的任何數量的第一導電特徵122。前側互連結構120可電連接至閘極觸點114及源極/汲極觸點112以形成功能電路。在一些實施例中，藉由前側互連結構120形成的功能電路可包含邏輯電路、記憶體電路、影像感測器電路或類似者。
在第23A圖至第23C圖中，第一載體基板150藉由第一接合層152A及第二接合層152B(統稱為接合層152)接合至前側互連結構120的頂表面。第一載體基板150可為玻璃載體基板、陶瓷載體基板、晶圓(例如，矽晶圓)或類似者。第一載體基板150在後續處理步驟期間且在完整裝置中提供結構支撐件。
在各種實施例中，第一載體基板150可使用合適技術，諸如介電質至介電質接合或類似者而接合至前側互連結構120。介電質至介電質接合可包含將第一接合層152A沈積於前側互連結構120上。在一些實施例中，第一接合層152A包含藉由CVD、ALD、PVD或類似者沈積的氧化矽(例如，高密度電漿(high-density plasma；HDP)氧化物或類似者)。第二接合層152B可同樣為氧化物層，該氧化物層使用例如CVD、ALD、PVD、熱氧化或類似者在接合之前形成於第一載體基板150的表面上。其他合適材料可用於第一接合層152A及第二接合層152B。
介電質至介電質接合製程可進一步包括施加表面處置至第一接合層152A及第二接合層152B中的一或多者。表面處置可包括電漿處置。電漿處置可在真空環境中執行。在電漿處置之後，表面處置可進一步包括可施加至接合層152中之一或多者的清洗製程(例如，運用去離子水或類似者的沖洗)。第一載體基板150接著與前側互連結構120對準，且兩者抵靠彼此按壓以起始第一載體基板150至前側互連結構120的預接合。預接合可在室溫(例如，自約21℃至約25℃)下執行。在預接合之後，退火製程可藉由例如加熱前側互連結構120及第一載體基板150至約170℃之溫度來施加。
另外，在第23A圖至第23C圖中，在第一載體基板150接合至前側互連結構120之後，裝置可經翻轉，使得電晶體結構109之背側面向上。電晶體結構109之背側可指與電晶體結構109之前側相對的側，主動裝置形成於該背側上。
在第24A圖至第24C圖中，薄化製程可施加至基板50的背側。薄化製程可包含平坦化製程(例如，機械研磨、CMP或類似者)、回蝕製程、其組合，或類似者。作為基板50之薄化的結果，STI區68及第一磊晶材料91之背側表面可被暴露。在薄化製程之後，STI區68、第一磊晶材料91及基板50的頂表面可為平齊的。
在第25A圖至第25C圖中，基板50及鰭片66可使用合適蝕刻製程，諸如各向同性蝕刻製程(例如，濕式蝕刻製程)、各向異性蝕刻製程(例如，乾式蝕刻製程)或類似者來蝕刻。基板50及鰭片66可藉由蝕刻製程完全移除，該蝕刻製程對於基板50/鰭片66的材料為選擇性的(例如以快於STI區68及第一磊晶材料91之材料的速度蝕刻基板50/鰭片66的材料)。作為蝕刻製程的結果，基板50/鰭片66被移除，且STI區68之側壁的數個部分可被暴露。在一些實施例中，作為在蝕刻製程期間對第一磊晶材料91的損害，第一磊晶材料91亦可具有經由間隙97暴露的側壁之數個部分。舉例而言，第一磊晶材料91在與STI區68之介面處的數個部分由於蝕刻製程可被損害且經移除以形成間隙97。此外，虛設奈米結構58及第二奈米結構54D在蝕刻製程之後可保留於閘極結構(例如，閘極電極102及閘極介電層100)上方。
在第26A圖至第26C圖中，虛設奈米結構58藉由合適蝕刻製程來移除，該合適蝕刻製程可為各向同性蝕刻製程，諸如濕式蝕刻製程。蝕刻製程對於虛設奈米結構58的材料可具有高蝕刻選擇性。因此，虛設奈米結構58可在不顯著移除STI區68、第二奈米結構54D或閘極介電層100的材料情況下被移除。在虛設奈米結構58包括例如SiGe且第二奈米結構54D包括例如Si或SiC的實施例中，氫氧化四甲銨(tetramethylammonium hydroxide；TMAH)、氫氧化銨(ammonium hydroxide；NH4 OH)或類似者可用以移除虛設奈米結構58。在蝕刻製程期間，第一磊晶材料91及第二磊晶材料93的經暴露部分亦可經凹陷。然而，第一內部間隔物90及第一磊晶材料91在蝕刻期間可遮蔽第二磊晶材料93的數個部分，使得第二磊晶材料93的此等部分保留。第二磊晶材料93之剩餘部分可對應於在第一磊晶源極/汲極區92下方且與第一內部間隔物90接觸的數個部分。
在第27A圖至第28C圖中，蝕刻製程經執行以蝕刻穿過第二奈米結構54D以形成空腔200 (繪示於第28C圖中)。根據一些實施例中，第27A圖至第27C圖繪示蝕刻製程期間製造奈米FET中中間階段的橫截面視圖。根據一些實施例中，第28A圖至第28C圖繪示蝕刻製程完成之後製造奈米FET中中間階段的橫截面視圖。在蝕刻製程期間，第二奈米結構54D的數個部分經移除，同時第一內部間隔物90遮蔽第二奈米結構54D的末端部分。因此，第二奈米結構54D之末端部分在蝕刻製程之後保留。在第二奈米結構54D包括例如Si或SiC的實施例中，蝕刻製程可包括各向異性濕式蝕刻製程，該濕式蝕刻製程包括將第二奈米結構54D暴露至包含氫氧化四甲銨(tetramethylammonium hydroxide；TMAH)或類似者的蝕刻劑。蝕刻製程對於第二奈米結構54D的材料可為選擇性的(例如，相較於STI區68、第二磊晶材料93及第一磊晶材料91的材料以較快速度來蝕刻第二奈米結構54D的材料)。第27C圖圖示蝕刻製程為定向蝕刻第二奈米結構54D以形成空腔200(隨後繪示於第28C圖中)的各向異性蝕刻製程，該些空腔具有側壁，其中在每一側壁與平行於第一載體基板150之頂表面之平面之間的輪廓角度α。所形成之空腔200的輪廓角度α可取決於第二奈米結構54D之材料的晶體定向。在第二奈米結構54D包含具有在＜110＞族晶體定向上之晶體定向的矽之實施例中，輪廓角度α可在49.7°至59.7°的範圍內。第28C圖圖示在蝕刻製程之後，所形成之空腔200可具有梯形形狀。
已觀測到，在如下兩個操作中存在有利的特徵：形成包含虛設奈米結構58之多層堆疊64，及蝕刻虛設奈米結構58，使得第二奈米結構54D的末端部分藉由第一內部間隔物90覆蓋。在形成背側通孔期間，第二奈米結構54D之中間部分被移除，同時留下第二奈米結構54D的與第二磊晶材料93之側壁實體接觸的末端部分，該些末端部分直接在第一磊晶源極/汲極區92及第二磊晶區95上方。舉例而言，形成虛設奈米結構58允許多層堆疊64之第一磊晶源極/汲極區92、第二磊晶區95及最頂通道層之間的介面之改良的保護而免受形成背側通孔同時所使用之蝕刻劑影響。因此，製造缺陷可被減小，裝置效能降級可被避免，製程窗可被增大，且製造良率可得以改良。另外，多層堆疊64之第一磊晶源極/汲極區92、第二磊晶區95及最頂通道層之間的介面之改良之保護產生可具有對靜電放電之減小之易損性的裝置。
第28D圖圖示第二奈米結構54D包含矽的實施例，矽具有在＜100＞族晶體方向上的晶體定向。在第28D圖中，形成空腔200，該些空腔在蝕刻製程之後具有菱形形狀。蝕刻製程可包括各向異性濕式蝕刻製程，該製程包括將第二奈米結構54D暴露至包含氫氧化四甲銨(tetramethylammonium hydroxide；TMAH)或類似者的蝕刻劑，該蝕刻劑以自約1%至約10%之範圍內的濃度存在、處於範圍為約25℃至約70℃的溫度且處於範圍為約1000 cc/分鐘至約2000 cc/分鐘的流速。
在第29A圖至第29C圖中，第一內部間隔物90可使用合適的蝕刻製程，諸如各向異性蝕刻製程(例如，濕式蝕刻製程)或類似者來移除，其所使用的蝕刻劑包含氨水溶液(NH4 OH)、過氧化氫(H2 O2 )、鹽酸(HCl)或類似者。在蝕刻製程期間，第二奈米結構54D、第一磊晶材料91及第二磊晶材料93的數個部分亦可經蝕刻。根據一實施例，在蝕刻製程之後，空腔200中之每一者可具有彎曲側壁及/或彎曲底部(繪示於第29D圖中)。
在第30A圖至第30C圖中，介電襯裡129沈積於第29A圖至第29C圖的結構上方。介電襯裡129可包括氮化物(例如，氮化矽或類似者)、其組合或類似者。介電襯裡129可藉由CVD、ALD或類似者來沈積。介電襯裡129可與以下各者實體接觸：STI區68之側壁及背側表面、第一磊晶材料91的側壁及背側表面，及第二磊晶材料93的側壁及背側表面。
接著，介電層125沈積於裝置的背側上。如第30A圖至第30C圖中所圖示，介電層125可沈積於介電襯裡129上方。介電層125可藉由諸如CVD、ALD或類似者來沈積。介電層125可包含諸如氧化矽或類似者的材料，儘管可利用任何合適材料，諸如具有小於約3.5之k值的低介電常數(low-dielectric constant；low-k)材料。接著，諸如CMP製程之平坦化製程可經執行以使介電層125及介電襯裡129之頂表面與STI區68的頂表面平齊。在平坦化製程之後，STI區68、介電層125、介電襯裡129及第一磊晶材料91的頂表面在製程變化內為平齊的。因此，磊晶材料91之頂表面經由介電層125暴露。介電層125可具有厚度H1，該厚度可用以控制隨後形成之背側通孔的延伸通過介電層125的長度。在平坦化之後，根據一實施例，間隙2可填充有來自介電襯裡129及/或介電層125的殘餘物。
在第31A圖至第31C圖中，直接將第一磊晶源極/汲極區92上方的第一磊晶材料91及第二磊晶材料93移除，以形成第五凹部128，且第二矽化物區131形成於第五凹部128中。第一磊晶材料91及第二磊晶材料93可藉由合適蝕刻製程來移除，該合適蝕刻製程可為各向同性蝕刻製程，諸如濕式蝕刻製程。蝕刻製程對於第一磊晶材料91及第二磊晶材料93的材料可具有高蝕刻選擇性。因此，第一磊晶材料91及第二磊晶材料93可在不顯著移除介電層125、介電襯裡129、STI區68或第一磊晶源極/汲極區92情況下被移除。如先前所論述，第二磊晶材料93可由具有較低鍺濃度之材料形成，使得第二磊晶材料93之蝕刻速度較低以便在用以移除第一磊晶材料91及第二磊晶材料93的蝕刻製程期間保護第一磊晶源極/汲極區92免受過度蝕刻。第五凹部128可暴露以下各者：介電襯裡129、第二奈米結構54D之數個部分之側壁、STI區68的側壁，及第一磊晶源極/汲極區92的背側表面。
第二矽化物區131可接著形成於第一磊晶源極/汲極區92之背側上的第五凹部128中。第二矽化物區131可類似於上文關於第20A圖至第20C圖所描述的第一矽化物區110。舉例而言，第二矽化物區131可由類似材料且使用與第一矽化物區110類似的製程形成。
在第32A圖至第32C圖中，背側通孔130形成於第五凹部128中。背側通孔130可延伸通過介電層125及介電襯裡129，且可經由第二矽化物區131電耦接至第一磊晶源極/汲極區92。背側通孔130可各自包含一或多個層，諸如阻障層、擴散層及填充材料。舉例而言，在一些實施例中，背側通孔130各自包括阻障層及導電材料，且各自電耦接至下伏導電特徵(例如，第二矽化物區131)。背側通孔130經由第二矽化物區131電耦接至第一磊晶源極/汲極區92。阻障層可包括鈦、氮化鈦、鉭、氮化鉭，或類似者。導電材料可為銅、銅合金、銀、金、鎢、鈷、鋁、鎳、釕或類似者。
在第33A圖至第33C圖中，背側通孔130經平坦化，且接著形成導電接線134及介電層132。諸如CMP之平坦化製程可經執行以使背側通孔130之背側表面與介電層125之背側表面平齊。第一襯裡層133、第二襯裡層135、導電接線134及介電層132可接著形成於介電層125上方。介電層132可類似於第二ILD 106。舉例而言，介電層132可由相同或類似於第二ILD 106的材料且使用相同或類似於用於第二ILD 106之彼等的製程來形成。
第一襯裡層133、第二襯裡層135及導電接線134形成於介電層132中。舉例而言，形成第一襯裡層133、第二襯裡層135及導電接線134可包括使用光微影術及蝕刻製程的組合來圖案化介電層132中的凹部。第一襯裡層133接著藉由將介電材料沈積於凹部中來形成。第一襯裡層133可包含可使用例如CVD、ALD或類似者形成的氧化鋁或類似者。第二襯裡層135接著形成於第一襯裡層133上方。第二襯裡層135可包含可使用例如CVD、ALD或類似者形成的SiC、SiCH3 或類似者。凹部使用光微影術及蝕刻製程的組合圖案化於第一襯裡層133及第二襯裡層135中以暴露背側通孔130的背側表面。導電接線134接著藉由將導電材料沈積於第一襯裡層133及第二襯裡層135上方來形成。導電材料亦填充第一襯裡層133及第二襯裡層135中的凹部以實體接觸背側通孔130。在一些實施例中，導電接線134包含金屬層，該金屬層可為單一層或包含由不同材料形成之複數個子層的複合層。在一些實施例中，導電接線134包含銅、鋁、鈷、鎢、鈦、鉭、釕或類似者。可選擴散阻障層及/或可選黏著層可在用導電材料填充凹部之前予以沈積。針對阻障層/黏著層的合適材料包括鈦、氮化鈦、氧化鈦、鉭、氮化鉭、氧化鈦或類似者。導電接線134可使用例如CVD、ALD、PVD、鍍覆或類似者來形成。導電接線134經由背側通孔130及第二矽化物區131電耦接至第一磊晶源極/汲極區92。平坦化製程(例如，CMP、研磨、回蝕或類似者)可經執行以移除形成於介電層132上方的第一襯裡層133、第二襯裡層135及導電接線134的過量部分。
在一些實施例中，導電接線134為背側電力軌條，背側電力軌條為將第一磊晶源極/汲極區92電連接至參考電壓、供應電壓或類似者的導電接線。藉由將電力軌條置放於所得半導體晶粒之背側上而非半導體晶粒的前側上，可達成優勢。舉例而言，奈米FET之閘極密度及/或前側互連結構120的互連件密度可被增大。另外，半導體晶粒之背側可容納更寬電力軌條，從而減小電阻且增大至奈米FET之電力遞送的效率。舉例而言，導電接線134之寬度可為前側互連結構120之第一位準導電接線(例如，第一導電特徵122)之寬度的至少兩倍。
在第34A圖至第34C圖中，背側互連結構136之剩餘部分形成於第一襯裡層133、第二襯裡層135、介電層132及導電接線134上方。背側互連結構136可被稱作背側互連結構，此係因為背側互連結構形成於電晶體結構109的背側(例如，電晶體結構109的與電晶體結構109之形成有主動裝置的側相對的側)上。背側互連結構136可包含介電層132、第一襯裡層133、第二襯裡層135及導電接線134。
背側互連結構136之剩餘部分可包含與上文關於第22A圖至第22C圖論述的用於前側互連結構120之材料相同或類似的材料，且使用相同或類似於用於前側互連結構120之製程的製程來形成。詳言之，背側互連結構136可包含形成於介電層138中的第二導電特徵140的堆疊層。第二導電特徵140可包括佈線接線(例如，用於佈線至且自隨後形成的觸點襯墊及外部連接器)。第二導電結構140可進一步經圖案化以包括一或多個嵌入式被動裝置，諸如電阻器、電容器、電感器或類似者。嵌入式被動裝置可與導電接線134(例如，電力軌條)成一體式以在奈米FET的背側上提供電路(例如，電力電路)。
在第35A圖至第35C圖中，鈍化層144、凸塊下金屬 146及外部連接器148形成於背側互連結構136上方。鈍化層144可包含聚合物，諸如PBO、聚醯亞胺、BCB或類似者。替代地，鈍化層144可包括無機介電材料，諸如氧化矽、氮化矽、碳化矽、氮氧化矽或類似者。鈍化層144可藉由例如CVD、PVD、ALD或類似者來沈積。
凸塊下金屬 146穿過鈍化層144形成至背側互連結構136中的第二導電特徵140，且外部連接器148形成於凸塊下金屬 146上。凸塊下金屬 146可包含銅、鎳、或類似者的一或多個層，前述各物質藉由鍍覆製程或類似者來形成。外部連接器148 (例如，焊球)形成於凸塊下金屬 146上。外部連接器148之形成可包括將焊球置放於凸塊下金屬 146的經暴露部分上且對焊球進行回悍。在一些實施例中，外部連接器148的形成包括執行鍍覆步驟以在最頂第二導電特徵140上方形成焊料區，且接著對焊料區進行回焊。凸塊下金屬 146及外部連接器148可用以提供輸入/輸出連接至其他電組件，諸如其他裝置晶粒、重分佈結構、印刷電路板(printed circuit board；PCB)、母板或其類似者中。凸塊下金屬 146及外部連接器148亦可被稱作背側輸入/輸出襯墊，該些襯墊可提供信號、供電電壓及/或接地連接至上文所描述的奈米FET。
本揭露之實施例具有一些有利特徵。於在半導體裝置中形成背側通孔期間，在奈米片材堆疊之最頂層上形成虛設半導體層及蝕刻穿過虛設半導體層，使得奈米片材堆疊之最頂層的末端部分藉由側壁間隔物覆蓋，可藉由後續蝕刻製程同時使用側壁間隔物遮蔽最頂層的末端部分來允許移除奈米片材堆疊之最頂層的中間部分。此情形可允許減小後續蝕刻製程期間對磊晶源極/汲極區與奈米片材堆疊的下伏於奈米片材堆疊之最頂層的數個層之間的介面之損害。此外，在蝕刻製程期間，奈米片材之最頂層可沿著留下奈米片材之最頂層之數個部分的首選方向蝕刻，這些部分提供保護而免受藉由對磊晶源極/汲極區與奈米片材堆疊的下伏於奈米片材之最頂層的數個層之間的介面的過度蝕刻引起的損害。本文中所揭示之實施例可允許較大製程窗，且因此允許在形成背側通孔期間的更大製程可變性，從而引起製造良率的增大。另外，減小對磊晶源極/汲極區與奈米片材堆疊的下伏於奈米片材之最頂層的數個層之間的介面的損害產生對靜電放電可具有減小之易損性的裝置。
根據一實施例，一種方法包括：在基板上方沈積虛設半導體層及第一半導體層；在虛設半導體層的側壁上形成間隔物；在基板中形成第一磊晶材料；暴露虛設半導體層及第一磊晶材料，其中暴露虛設半導體層及第一磊晶材料包括薄化基板之背側；蝕刻虛設半導體層以暴露第一半導體層，其中間隔物在蝕刻虛設半導體層同時保留於第一半導體層之末端部分上方且與末端部分接觸；使用間隔物作為遮罩來蝕刻第一半導體層的數個部分；及用背側通孔替換第二磊晶材料及第一磊晶材料，背側通孔電耦接至第一電晶體的源極/汲極區。在一實施例中，虛設半導體層具有在自約3 nm至約5 nm之範圍內的厚度，且第一半導體層具有在自約6 nm至約7 nm之範圍內的厚度。在一實施例中，間隔物包括氮碳化矽(SiCN)或碳氮氧化矽(SiOCN)。在一實施例中，第一磊晶材料、第二磊晶材料及虛設半導體層包括矽鍺，其中第一磊晶材料相較於第二磊晶材料具有較高鍺原子濃度，且其中第二磊晶材料相較於虛設半導體層具有較高鍺原子濃度。在一實施例中，第一磊晶材料具有在自20 %至25 %之範圍內的鍺原子濃度，第二磊晶材料具有在自約20 %至25 %之範圍內的鍺原子濃度，且虛設半導體層具有在20 %至25 %之範圍內的鍺原子濃度。在一實施例中，第一半導體層包括矽，矽具有在＜110＞族晶體方向上的晶體定向。在一實施例中，背側通孔的與第一半導體層之側壁接觸的第一部分具有一寬度，寬度大於背側通孔之其他部分的寬度。在一實施例中，第一半導體層包括矽，矽具有在＜100＞族晶體方向上的晶體定向。
根據又一實施例，一種方法包括：在半導體基板上方沈積虛設半導體層；在虛設半導體層上方沈積第一半導體層；在半導體基板中形成虛設背側通孔，其中虛設背側通孔延伸通過虛設半導體層及第一半導體層，且其中間隔物隔離虛設背側通孔與虛設半導體層；蝕刻半導體基板的背側以暴露虛設背側通孔、間隔物及虛設半導體層；移除虛設半導體層以暴露第一半導體層；藉由使用間隔物作為蝕刻遮罩蝕刻第一半導體層來在第一半導體層中形成空腔；及用導電材料替換虛設背側通孔以形成背側通孔。在一實施例中，虛設半導體層及第一半導體層包含不同材料。在一實施例中，虛設背側通孔包括第一磊晶材料及第二磊晶材料。在一實施例中，方法進一步包括在虛設背側通孔上方形成電晶體之源極/汲極區，其中源極/汲極區中的鍺原子濃度低於第一磊晶材料及第二磊晶材料的鍺原子濃度。在一實施例中，在形成虛設背側通孔之後，間隔物接觸虛設背側通孔的第二磊晶材料。在一實施例中，移除虛設半導體層包括使用氫氧化四甲銨(tetramethylammonium hydroxide；TMAH)的濕式蝕刻製程。
根據一實施例，一種裝置包括：第一裝置層中的第一電晶體結構；第一裝置層之前側上的前側互連結構；第一裝置層之背側上的第一介電層；及背側通孔，背側通孔延伸通過第一介電層至第一電晶體結構的源極/汲極區，其中背側通孔之下部部分與第一半導體層的第一側壁直接接觸，且其中第一介電層延伸通過第一半導體層。在一實施例中，第一半導體層的第二側壁與第一半導體層之底表面形成一角度，角度在自49.7°至59.7°的範圍內。在一實施例中，第一半導體層包括矽，矽具有在＜110＞族晶體方向上的晶體定向。在一實施例中，第一半導體層之材料及第一電晶體結構之通道區的材料相同。在一實施例中，源極/汲極區的第一部分接觸通道區，其中源極/汲極區之第一部分的第一寬度大於源極/汲極區之頂表面的第二寬度及源極/汲極區之底表面的第三寬度。在一實施例中，第一半導體層具有一高度，高度在自約6 nm至約7 nm的範圍內。
前述內容概述若干實施例之特徵，使得熟習此項技術者可更佳地理解本揭露之態樣。熟習此項技術者應瞭解，其可易於使用本揭露作為用於設計或修改用於實施本文中引入之實施例之相同目的及/或達成相同優勢之其他製程及結構的基礎。熟習此項技術者亦應認識到，此類等效構造並不偏離本揭露之精神及範疇，且此類等效構造可在本文中進行各種改變、取代及替代而不偏離本揭露的精神及範疇。
2:間隙 50:基板 50N:n型區 50P:p型區 51:第一半導體層 51A:第一半導體層 51B:第一半導體層 51C:第一半導體層 52:第一奈米結構 52A:第一奈米結構 52B:第一奈米結構 52C:第一奈米結構 53:第二半導體層 53A:第二半導體層 53B:第二半導體層 53C:第二半導體層 53D:第二半導體層 54:第二奈米結構 54A:第二奈米結構 54B:第二奈米結構 54C:第二奈米結構 54D:第二奈米結構 55:奈米結構 57:虛設半導體層 58:虛設奈米結構 64:多層堆疊 66:鰭片 68:淺溝槽隔離(STI)區 70:虛設介電層 71:虛設閘極介電質 72:虛設閘極層 74:遮罩層 76:虛設閘極 78:遮罩 80:第一間隔物層 81:第一間隔物 82:第二間隔物層 83:第二間隔物 86:第一凹部 87:第二凹部 88:側壁凹部 90:第一內部間隔物 91:第一磊晶材料 92:第一磊晶源極/汲極區 92A:第一半導體材料層 92B:第二半導體材料層 92C:第三半導體材料層 93:第二磊晶材料 94:觸點蝕刻停止層(CESL) 95:第二磊晶源極/汲極區 95A:第一半導體材料層 95B:第二半導體材料層 95C:第三半導體材料層 96:第一層間介電質(ILD) 97:間隙 98:第三凹部 100:閘極介電層 102:閘極電極 104:閘極遮罩 106:第二層間介電質(ILD) 108:第四凹部 109:電晶體結構 110:第一矽化物區 112:源極/汲極觸點 114:閘極觸點 120:前側互連結構 122:第一導電特徵 124:第一介電層 125:介電層 128:第五凹部 129:介電襯裡 130:背側通孔 131:第二矽化物區 132:介電層 133:第一襯裡層 134:導電接線 135:第二襯裡層 136:背側互連結構 138:介電層 140:第二導電特徵 144:鈍化層 146:凸塊下金屬 148:外部連接器 150:第一載體基板 152:接合層 152A:第一接合層 152B:第二接合層 200:空腔 202:介電襯裡 204:底部抗反射塗佈(BARC)層 D1:深度 D2:距離 H1:厚度 T1:厚度 T2:厚度 W1:寬度 W2:寬度 W3:寬度
本揭露之態樣在與隨附圖式一起研讀時自以下詳細描述內容來最佳地理解。應注意，根據行業中之標準慣例，各種特徵未按比例繪製。實際上，各種特徵之尺寸可為了論述清楚經任意地增大或減小。 第1圖圖示根據一些實施例的三維視圖中奈米結構場效電晶體(nanostructure field-effect transistor；nano-FET)的實例。 第2圖、第3圖、第4圖、第5圖、第6A圖、第6B圖、第6C圖、第7A圖、第7B圖、第7C圖、第8A圖、第8B圖、第8C圖、第9A圖、第9B圖、第9C圖、第10圖、第11A圖、第11B圖、第12A圖、第12B圖、第12C圖、第13A圖、第13B圖、第13C圖、第13D圖、第13E圖、第14A圖、第14B圖、第14C圖、第15A圖、第15B圖、第15C圖、第16A圖、第16B圖、第16C圖、第17A圖、第17B圖、第17C圖、第18A圖、第18B圖、第18C圖、第19A圖、第19B圖、第19C圖、第20A圖、第20B圖、第20C圖、第21A圖、第21B圖、第21C圖、第22A圖、第22B圖、第22C圖、第23A圖、第23B圖、第23C圖、第24A圖、第24B圖、第24C圖、第25A圖、第25B圖、第25C圖、第26A圖、第26B圖、第26C圖、第27A圖、第27B圖、第27C圖、第28A圖、第28B圖、第28C圖、第28D圖、第29A圖、第29B圖、第29C圖、第29D圖、第30A圖、第30B圖、第30C圖、第31A圖、第31B圖、第31C圖、第32A圖、第32B圖、第32C圖、第33A圖、第33B圖、第33C圖、第34A圖、第34B圖、第34C圖、第35A圖、第35B圖及第35C圖為根據一些實施例的奈米FET之製造中中間階段的橫截面視圖。
國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無
54A:第二奈米結構
54B:第二奈米結構
54C:第二奈米結構
54D:第二奈米結構
81:第一間隔物
92:第一磊晶源極/汲極區
94:觸點蝕刻停止層(CESL)
95:第二磊晶源極/汲極區
96:第一層間介電質(ILD)
100:閘極介電層
102:閘極電極
106:第二層間介電質(ILD)
112:源極/汲極觸點
114:閘極觸點
122:第一導電特徵
124:第一介電層
125:介電層
129:介電襯裡
130:背側通孔
131:第二矽化物區
133:第一襯裡層
134:導電接線
135:第二襯裡層
136:背側互連結構
138:介電層
140:第二導電特徵
144:鈍化層
146:凸塊下金屬
148:外部連接器
150:第一載體基板
152:接合層
152A:第一接合層
152B:第二接合層

Claims (20)

  1. 一種方法，包含以下步驟： 在一基板上方沈積一虛設半導體層及一第一半導體層； 在該虛設半導體層的側壁上形成複數個間隔物； 在該基板中形成一第一磊晶材料； 暴露該虛設半導體層及該第一磊晶材料，其中暴露該虛設半導體層及該第一磊晶材料的步驟包含薄化該基板之一背側的步驟； 蝕刻該虛設半導體層以暴露該第一半導體層，其中該些間隔物在蝕刻該虛設半導體層同時保留於該第一半導體層之複數個末端部分上方且與該些末端部分接觸； 使用該些間隔物作為一遮罩來蝕刻該第一半導體層的複數個部分；及 用一背側通孔替換一第二磊晶材料及該第一磊晶材料，該背側通孔電耦接至一第一電晶體的一源極/汲極區。
  2. 如請求項1所述之方法，其中該虛設半導體層具有在自約3 nm至約5 nm之範圍內的厚度，且該第一半導體層具有在自約6 nm至約7 nm之範圍內的厚度。
  3. 如請求項1所述之方法，其中該些間隔物包含氮碳化矽(SiCN)或碳氮氧化矽(SiOCN)。
  4. 如請求項1所述之方法，其中該第一磊晶材料、該第二磊晶材料及該虛設半導體層包含矽鍺，其中該第一磊晶材料相較於該第二磊晶材料具有較高鍺原子濃度，且其中該第二磊晶材料相較於該虛設半導體層具有較高鍺原子濃度。
  5. 如請求項4所述之方法，其中該第一磊晶材料具有在自20 %至25 %之範圍內的鍺原子濃度，該第二磊晶材料具有在自20 %至25 %之範圍內的鍺原子濃度，且該虛設半導體層具有在20 %至25 %之範圍內的鍺原子濃度。
  6. 如請求項1所述之方法，其中該第一半導體層包含矽，該矽具有在一＜110＞族晶體方向上的一晶體定向。
  7. 如請求項1所述之方法，其中該背側通孔的與該第一半導體層之側壁接觸的一第一部分具有一寬度，該寬度大於該背側通孔之其他部分的寬度。
  8. 如請求項1所述之方法，其中該第一半導體層包含矽，矽具有在一＜100＞族晶體方向上的一晶體定向。
  9. 一種方法，包含以下步驟： 在一半導體基板上方沈積一虛設半導體層； 在該虛設半導體層上方沈積一第一半導體層； 在該半導體基板中形成一虛設背側通孔，其中該虛設背側通孔延伸通過該虛設半導體層及該第一半導體層，且其中複數個間隔物隔離該虛設背側通孔與該虛設半導體層； 蝕刻該半導體基板的一背側以暴露該虛設背側通孔、該些間隔物及該虛設半導體層； 移除該虛設半導體層以暴露該第一半導體層； 藉由使用該些間隔物作為一蝕刻遮罩蝕刻該第一半導體層來在該第一半導體層中形成一空腔；及 用一導電材料替換該虛設背側通孔以形成一背側通孔。
  10. 如請求項9所述之方法，其中該虛設半導體層及該第一半導體層包含不同材料。
  11. 如請求項9所述之方法，其中該虛設背側通孔包含一第一磊晶材料及一第二磊晶材料。
  12. 如請求項11所述之方法，進一步包含以下步驟：在該虛設背側通孔上方形成一電晶體之一源極/汲極區，其中該源極/汲極區中的鍺原子濃度低於該第一磊晶材料及該第二磊晶材料的鍺原子濃度。
  13. 如請求項11所述之方法，其中在形成該虛設背側通孔之後，該些間隔物接觸該虛設背側通孔的該第二磊晶材料。
  14. 如請求項9所述之方法，其中移除該虛設半導體層的步驟包含以下步驟：使用氫氧化四甲銨(TMAH)的一濕式蝕刻製程。
  15. 一種裝置，包含： 一第一裝置層中的一第一電晶體結構； 該第一裝置層之一前側上的一前側互連結構； 該第一裝置層之一背側上的一第一介電層；及 一背側通孔，該背側通孔延伸通過該第一介電層至該第一電晶體結構的一源極/汲極區，其中該背側通孔之一下部部分與一第一半導體層的一第一側壁直接接觸，且其中該第一介電層延伸通過該第一半導體層。
  16. 如請求項15所述之裝置，其中該第一半導體層的一第二側壁與該第一半導體層之一底表面形成一角度，該角度在自49.7°至約59.7°的一範圍內。
  17. 如請求項15所述之裝置，其中該第一半導體層包含矽，矽具有在一＜110＞族晶體方向上之一晶體定向。
  18. 如請求項15所述之裝置，其中該第一半導體層之材料與該第一電晶體結構之一通道區的材料相同。
  19. 如請求項18所述之裝置，其中該源極/汲極區的一第一部分接觸該通道區，其中該源極/汲極區之該第一部分的一第一寬度大於該源極/汲極區之一頂表面的一第二寬度及該源極/汲極區之一底表面的一第三寬度。
  20. 如請求項15所述之裝置，其中該第一半導體層具有一高度，該高度在自約6 nm至約7 nm的範圍內。
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