TWI821132B - 具有經增加接觸面積之自對準背側接觸點 - Google Patents

具有經增加接觸面積之自對準背側接觸點 Download PDF

Info

Publication number
TWI821132B
TWI821132B TW112108010A TW112108010A TWI821132B TW I821132 B TWI821132 B TW I821132B TW 112108010 A TW112108010 A TW 112108010A TW 112108010 A TW112108010 A TW 112108010A TW I821132 B TWI821132 B TW I821132B
Authority
TW
Taiwan
Prior art keywords
source
drain
contact
drain contact
drain region
Prior art date
Application number
TW112108010A
Other languages
English (en)
Other versions
TW202349710A (zh
Inventor
瑞龍 謝
崔起植
俊利 王
索納特 高希
朱立安 弗洛吉爾
成敏圭
西歐多羅斯 Ｅ 史坦達特
尼可拉斯 簡 盧貝特
惠明 卜
Original Assignee
美商萬國商業機器公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 美商萬國商業機器公司 filed Critical 美商萬國商業機器公司
Application granted granted Critical
Publication of TWI821132B publication Critical patent/TWI821132B/zh
Publication of TW202349710A publication Critical patent/TW202349710A/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41733—Source or drain electrodes for field effect devices for thin film transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/4175—Source or drain electrodes for field effect devices for lateral devices where the connection to the source or drain region is done through at least one part of the semiconductor substrate thickness, e.g. with connecting sink or with via-hole
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66439—Unipolar field-effect transistors with a one- or zero-dimensional channel, e.g. quantum wire FET, in-plane gate transistor [IPG], single electron transistor [SET], striped channel transistor, Coulomb blockade transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/775—Field effect transistors with one dimensional charge carrier gas channel, e.g. quantum wire FET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78603—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the insulating substrate or support

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Nanotechnology (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Bipolar Transistors (AREA)
  • Thin Film Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

鄰近於一第一電晶體之一第一源極汲極區、鄰近於一第二電晶體之一第二源極汲極區、在該第一源極汲極區上方之一上部源極汲極接觸點、在該第二源極汲極區下方之一底部源極汲極接觸點，該底部源極汲極接觸點與該上部源極汲極接觸點在相對側上，該底部源極汲極接觸點之一水平表面鄰近於圍繞該第二源極汲極區的介電側隔片之一水平表面。一實施例，其中一底部源極汲極接觸點圍繞一源極汲極區之之豎直側。一種方法包括：形成一第一奈米片堆疊及一第二奈米片堆疊；形成至鄰近於該第一奈米片堆疊的一第一源極汲極區之一頂部源極汲極接觸點；形成至鄰近於該第二奈米片堆疊的一第二源極汲極區之一下部水平表面的一底部源極汲極接觸點。

Description

具有經增加接觸面積之自對準背側接觸點
本發明大體上係關於半導體製造領域，且更特定言之，係關於背側接觸點。
互補金屬氧化物半導體(CMOS)技術常用於場效電晶體(下文中稱為「FET」)作為先進積體電路(下文稱為「IC」)之部分，諸如中央處理單元(下文中稱為「CPU」)、記憶體、儲存裝置，及其類似者。隨著減小電晶體裝置的尺寸的需求繼續，奈米片FET有助於達成減小的FET裝置佔據面積，同時維持FET裝置效能。奈米片裝置含有半導體通道材料部分的一或多個層，該一或多個層具有實質上小於其寬度的豎直厚度。奈米片FET包括在一對源極/汲極磊晶區之間延伸的複數個堆疊奈米片。該裝置可為環繞式閘極裝置或電晶體，其中閘極圍繞奈米片通道之一部分。
根據一實施例，提供一種半導體裝置。該半導體裝置包括鄰近於一基板上的一第一電晶體之一第一源極汲極區、鄰近於該基板上的一第二電晶體之一第二源極汲極區、在該第一源極汲極區上方豎直對準且電連接至該第一源極汲極區之一上部源極汲極接觸點，及在該第二源極汲極區下方豎直對準且電連接至該第二源極汲極區之一底部源極汲極接觸點，其中該底部源極汲極接觸點與該上部源極汲極接觸點在該半導體裝置之相對側上，其中該底部源極汲極接觸點之一水平表面鄰近於圍繞該第二源極汲極區的介電側隔片之一水平表面，其中該底部源極汲極接觸點之一寬度比該第二源極汲極之一寬度還寬。
根據一實施例，提供一種半導體裝置。該半導體裝置包括一第一源極汲極區、在第一源極汲極區下方豎直對準且電連接至該第一源極汲極區之一底部源極汲極接觸點，其中該底部源極汲極接觸點圍繞該第二源極汲極區之豎直側。
根據一實施例，提供一種方法。該方法包括：在一基板上形成一第一奈米片堆疊及一第二奈米片堆疊；形成至鄰近於該第一奈米片堆疊之一第一源極汲極區的一上部水平表面之一頂部源極汲極接觸點；將一載體晶圓在該第一奈米片堆疊及該第二奈米片堆疊上方接合至該基板之一上部表面；及形成至鄰近於該第二奈米片堆疊之一第二源極汲極區的一下部水平表面之一底部源極汲極接觸點，該底部源極汲極接觸點與該第二源極汲極區豎直對準，其中該底部源極汲極接觸點圍繞該第二源極汲極區之豎直側。
本文中揭示所主張結構及方法之詳細實施例；然而，可理解，所揭示實施例僅說明可以各種形式體現的所主張之結構及方法。然而，本發明可以許多不同形式體現且不應解釋為限於本文中所闡述之例示性實施例。在描述中，可省略熟知之特徵及技術之細節以避免不必要地混淆所呈現之實施例。
本說明書中對「一個實施例」、「一實施例」、「一實例實施例」等之參考指示所描述之實施例可包括特定特徵、結構或特性，但每一實施例可能未必包括該特定特徵、結構或特性。此外，此等片語未必指代相同實施例。此外，在結合一實施例來描述一特定特徵、結構或特性時，應主張，無論是否予以明確描述，結合其他實施例實現此特徵、結構或特性在熟習此項技術者之認識範圍內。
應理解，當諸如層、區或基板之元件稱為「在」另一元件「上」或「上方」時，其可直接在另一元件上或亦可存在介入元件。相比之下，當元件稱為「直接在」另一元件「上」或「直接在」另一元件「上方」時，不存在介入元件。亦應理解，當元件稱為「連接」或「耦接」至另一元件時，其可直接連接或耦接至另一元件，或可存在介入元件。相比之下，當一元件稱為「直接連接」或「直接耦接」至另一元件時，不存在介入元件。
為了不混淆本發明之實施例的呈現，在以下詳細描述中，此項技術中已知之一些處理步驟或操作可出於呈現及出於說明之目的而組合，且在一些實例中可能尚未詳細地描述。在其他情況下，可能根本不描述此項技術中已知之一些處理步驟或操作。應理解，以下描述相當集中於本發明之各種實施例的獨特特徵或元件。
奈米片場效電晶體(下文中稱為「FET」)可由矽與矽鍺的交替層形成，該等交替層接著形成為堆疊奈米片。環繞式閘極結構可形成於奈米片的區段之所有豎直側及水平頂部表面上。源極-汲極結構可形成於堆疊奈米片結構的相對端處。
形成奈米片FET可具有以下步驟。在基板上形成堆疊奈米片之層，在堆疊奈米片之層中彼此平行地形成渠溝以形成鰭片，且接著垂直於該等渠溝形成犧牲閘極。額外渠溝形成於犧牲閘極之間，垂直於原始渠溝。在本發明之一實施例中，渠溝可延伸至基板及形成於基板中之渠溝之一部分中的犧牲層中。可形成此渠溝，其中可隨後形成至源極汲極之背側接觸點。可移除堆疊奈米片的犧牲層之外部部分，且可形成內部隔片，其中移除堆疊奈米片的犧牲層的外部部分。形成自奈米片堆疊的經曝露通道層延伸出的源極汲極區。源極汲極區可形成於渠溝上方。移除犧牲閘極，且移除犧牲層之剩餘部分。可形成金屬閘極，其中移除犧牲閘極及犧牲層之圍繞通道層的剩餘部分。可形成至金屬閘極及源極汲極之接觸點，具體言之，形成至在源極汲極下方並不具有犧牲層之源極汲極區的接觸點。可進行佈線及通孔之後段製程(BEOL)層之進一步形成。
形成背側接觸點的實施例可包括將載體基板在BEOL層上方接合至具有BEOL層的所形成奈米片FET的上部表面，上下顛倒該結構，且接著在犧牲層上方形成背側開口且移除犧牲層。可在背側開口中形成至源極汲極之自對準犧牲背側接觸點。額外線及通孔層可形成於背側接觸點上方，且可連接至背側接觸點。
形成背側接觸點的實施例可包括對於豎直地圍繞源極汲極之介電隔片使用與奈米片堆疊下方的底部介電隔離之材料不同的材料。當形成背側開口時，可選擇性地移除介電隔片之部分，且可形成圍繞源極汲極的豎直側表面之一部分並且覆蓋源極汲極之底部表面的自對準犧牲背側接觸點。
形成自對準犧牲背側接觸點存在若干優點，包括自結構上方或結構下方形成源極汲極接觸點以及以較大間隔形成接觸點的靈活性，此係因為在奈米片裝置上方可能總體上需要較少接觸點。具有自對準接觸點歸因於相比於前側微影(歸因於晶圓變形或厚度的不均勻性)的相對背側微影對準準確性的額外優點。藉由在源極汲極磊晶下方形成犧牲背側接觸點占位器，使得預先界定背側接觸點之位置而形成自對準接觸點，且該形成不再依賴於背側微影製程之疊對效能。
本發明大體上係關於半導體製造領域，且更特定言之，係關於背側接觸點。
本發明之實施例揭示根據說明性實施例的具有自對準背側接觸點的FET奈米片的結構及其形成方法，其藉由參看圖1至圖43中的隨附圖式在下文詳細地描述。
現參看圖1、圖2及圖3，根據一例示性實施例展示在中間製造階段處的半導體結構100 (下文稱為「結構」)。圖1為結構100之俯視圖。圖2為沿著截面線X-X之結構100之橫截面圖。圖3為沿著截面線Y-Y且垂直於截面線X-X之結構100的橫截面圖。可形成或提供圖1之結構100。結構100可包括基板及矽鍺層106。
基板可為絕緣體上矽(「SOI」)基板，其包括矽基板102、在矽基板102上之內埋氧化物層104 (下文稱為「BOX SiO2」)及在BOX SiO2 104上之薄矽層105。在其他實施例中，基板可為例如大塊基板，其可由若干已知半導體材料(諸如，矽、鍺、矽鍺合金以及化合物(例如，III-V及II-VI)半導體材料)中之任一者製成。化合物半導體材料之非限制性實例包括砷化鎵、砷化銦及磷化銦或砷化銦鎵。通常，基板可為大致數百微米厚，但不限於此。
現參看圖4及圖5，根據一例示性實施例展示結構100。圖4及圖5各自分別為沿著截面線X-X及Y-Y之結構100之橫截面圖。圖4與圖5垂直於彼此。由矽鍺層106及薄矽層105形成堆疊犧牲層108及氧化矽層107。
矽鍺層106可磊晶生長，且保形地覆蓋結構100上的薄矽層105之上部表面。矽鍺層106可例如為鍺濃度為約35原子百分比至85原子百分比之矽鍺，但可使用大於85%及小於35%之百分比。
術語「磊晶生長及/或沈積」及「磊晶生長及/或沈積的」意謂半導體材料在半導體材料之沈積表面上之生長，其中生長之半導體材料具有與沈積表面之半導體材料相同的結晶特性。在磊晶沈積技術中，控制藉由源氣體提供的化學反應物，且設定系統參數，從而使得沈積原子以充足能量到達半導體基板之沈積表面以在該表面上來回移動，且將其定向至沈積表面之原子的晶體配置。因此，磊晶半導體材料具有與上面形成磊晶半導體材料之沈積表面相同的結晶特性。
各種磊晶生長技術的實例包括例如快速熱化學氣相沈積(RTCVD)、低能量電漿沈積(LEPD)、超高真空化學氣相沈積(UHVCVD)、低壓化學氣相沈積(LPCVD)、大氣壓化學氣相沈積(APCVD)及分子束磊晶法(MBE)。用於磊晶沈積之溫度通常在約550℃至約900℃之範圍內。儘管較高溫度通常導致較快沈積，但較快沈積可導致晶體缺陷及膜開裂。
結構100可經受熱氧化製程。此導致鍺自矽鍺層106與薄矽層105擴散以形成堆疊犧牲層108及氧化矽層107。
堆疊犧牲層108可例如為鍺濃度為約55原子百分比的矽鍺，但可使用大於55%及小於55%之百分比。將隨後選擇性地移除堆疊犧牲層108至剩餘交替層，如下文所描述。可藉由生長矽鍺層106繼之以矽鍺縮合製程而將基板之薄矽層105轉換為堆疊犧牲層108。
現參看圖6及圖7，根據一例示性實施例展示結構100。圖6及圖7各自分別為沿著截面線X-X及Y-Y之結構100之橫截面圖。圖6與圖7垂直於彼此。可移除氧化矽層107。堆疊奈米片可形成於結構100上。
可藉由此項技術中已知的方法移除氧化矽層107，從而曝露堆疊犧牲層108的上部表面。
犧牲半導體材料與半導體通道材料的交替層可統稱為堆疊奈米片。
犧牲半導體材料與半導體通道材料之交替層可包括犧牲半導體材料層110 (下文稱為「犧牲層」)，其由半導體通道材料層112 (下文中稱為「通道層」)覆蓋、由犧牲層110覆蓋、由通道層112覆蓋、由犧牲層110覆蓋、由通道層112覆蓋。
犧牲層110與通道層112之交替層可藉由在基板上循序磊晶生長彼此堆疊的第一半導體材料與第二半導體材料之交替層而形成。應注意，雖然描繪有限數目個交替層，但可形成任何數目個交替層。分別提供犧牲半導體材料層及半導體通道材料層之第一半導體材料及第二半導體材料的磊晶生長可利用任何熟知的前驅氣體或氣體混合物來執行。可使用如氫氣、氮氣、氦氣及氬氣之載氣。
每一犧牲層110由第一半導體材料組成，該第一半導體材料在組成上不同於BOX SiO2 104、通道層112及堆疊犧牲層108之至少上部部分。在一實施例中，每一犧牲層110可為矽-鍺半導體合金，且具有小於50原子百分比之鍺濃度。在另一實例中，每一犧牲層110的鍺濃度可在約20原子百分比至約40原子百分比之範圍內。每一犧牲層110可使用如上文所描述之已知沈積技術或磊晶生長技術而形成。
每一通道層112由第二半導體材料組成，該第二半導體材料在組成上不同於BOX SiO2 104、犧牲層110及堆疊犧牲層108之至少上部部分。每一通道層112具有與犧牲層110的第一半導體材料不同的蝕刻速率，且具有與堆疊犧牲層108不同的蝕刻速率。第二半導體材料可為例如矽。每一通道層112之第二半導體材料可使用已知沈積技術或磊晶生長技術而形成，如上文所描述。
犧牲層110可具有範圍介於約5 nm至約15 nm的厚度，且通道層112可具有範圍介於約4 nm至約12 nm的厚度。每一犧牲層110可具有與每一通道層112之厚度相同或不同的厚度。在一實施例中，每一犧牲層110具有相同厚度。在一實施例中，每一通道層112具有相同厚度。堆疊犧牲層108可各自具有範圍介於約5 nm至約12 nm的厚度。
現參看圖8、圖9及圖10，根據一例示性實施例展示結構100。圖8為結構100之俯視圖。圖9及圖10各自分別為沿著截面線X-X及Y-Y之結構100之橫截面圖。圖9與圖10垂直於彼此。
藉由移除奈米片的非所需部分以形成渠溝114來界定有效裝置區。可形成犧牲閘極116及閘極罩蓋118。截面X-X係沿著奈米片堆疊之鰭片，平行於鄰近渠溝114且垂直於犧牲閘極116。截面Y-Y在鄰近犧牲閘極116之間，平行於犧牲閘極116且垂直於奈米片堆疊的鰭片。
堆疊犧牲層108以及犧牲層110與通道層112的交替層可形成於鰭片中。該等鰭片可具有垂直於截面線Y-Y且平行於截面線X-X的長度。鰭片可藉由此項技術中已知的方法形成，且包括諸如在交替層上形成硬式遮罩、圖案化硬式遮罩以及藉由移除堆疊奈米片的每一層的部分後續形成一或多個渠溝114的步驟。渠溝114可藉由各向異性蝕刻技術(諸如，反應性離子蝕刻(RIE))且在蝕刻每一奈米片堆疊之間的BOX SiO2 104的一部分時停止而將奈米片堆疊形成於鰭片中。BOX SiO2 104可提供鄰近奈米片堆疊之間的實體及電隔離。
奈米片堆疊的每一鰭片可包括堆疊犧牲層108，由犧牲層110覆蓋、由通道層112覆蓋、由犧牲層110覆蓋、由通道層112覆蓋、由犧牲層110覆蓋、由通道層112覆蓋。作為說明，在本申請案的圖式中描繪三個鰭片，但可形成任何數目個鰭片。
可用於本發明之實施例中之材料堆疊不限於圖8、圖9及圖10中所繪示之特定實施例。在圖8、圖9以及圖10中，且僅作為實例，奈米片堆疊包括與三個通道層112交替的犧牲層110之三個層。奈米片堆疊可包括任何數目個犧牲層110及通道層112。奈米片堆疊用以產生環繞式閘極裝置，其包括用於p-FET或n-FET的豎直堆疊半導體通道材料奈米片。
犧牲閘極116及閘極罩蓋118正交(垂直)於鰭片形成。作為說明，在本申請案的圖式中描繪三個犧牲閘極116，但可形成任何數目個犧牲閘極116。犧牲閘極116可包括單種犧牲材料或兩個或更多種犧牲材料的堆疊。至少一種犧牲材料可藉由形成材料(或各種材料)之一(或多個)毯覆層且接著藉由微影及蝕刻圖案化該材料(或各種材料)而形成。犧牲閘極116可包括任何材料，包括例如多晶矽、非晶矽或其多層組合。在非晶矽用作犧牲閘極116的材料的實施例中，SiO2的薄層首先經沈積以分離奈米片堆疊與非晶矽。可使用任何沈積技術形成犧牲閘極116，包括例如化學氣相沈積(CVD)、物理氣相沈積(PVD)、高密度電漿(HDP)沈積以及旋塗技術。視情況，閘極罩蓋118可根據已知技術形成為犧牲閘極116之部分。
在一實施例中，犧牲閘極116經沈積有足以填充或實質上填充鄰近奈米片結構之間的空間並覆蓋奈米片堆疊的最上部通道層112的水平上部表面的厚度。犧牲閘極116可鄰近於奈米片堆疊或鰭片的豎直側表面。犧牲閘極116可覆蓋鄰近奈米片堆疊之間的BOX SiO2 104的上部水平表面。犧牲閘極116的高度可比基礎結構厚得多，且相對於奈米片堆疊可具有在100 nm與150 nm之間的高度。閘極罩蓋118可覆蓋犧牲閘極116之上部水平表面。閘極圖案化可藉由習知微影及蝕刻製程執行，使得閘極罩蓋118之部分及犧牲閘極116之部分自隨後形成之源極汲極區移除。
現參看圖11及圖12，根據一例示性實施例展示結構100。圖11及圖12各自分別為沿著截面線X-X及Y-Y之結構100之橫截面圖。圖11與圖12垂直於彼此。可移除堆疊犧牲層108。可形成底部介電隔離122 (下文中稱為「BDI」)及介電隔片124。
可藉由此項技術中已知之方法選擇性地移除堆疊犧牲層108。舉例而言，乾式蝕刻技術可用以選擇性地移除堆疊犧牲層108，諸如使用氣相HCl乾式蝕刻。可相對於矽基板102、BOX SiO2 104、通道層112、犧牲層110、犧牲閘極116及閘極罩蓋118選擇性移除堆疊犧牲層108。
BDI 122可在移除堆疊犧牲層108時形成。BDI 122可形成於奈米片堆疊之最下部犧牲層110下方及BOX SiO2 104上方。
介電隔片124可形成於奈米片堆疊的豎直側表面上，包括通道層112的豎直側表面及犧牲層110的豎直側表面。介電隔片124可形成於犧牲閘極116及閘極罩蓋118之豎直側表面上。
BDI 122及介電隔片124可藉由保形地沈積介電材料，繼之以各向同性蝕刻而形成。隔片124可藉由保形介電材料沈積及各向異性RIE製程形成。可使用典型沈積技術(例如原子層沈積(ALD)、分子層沈積(MLD)、化學氣相沈積(CVD)、物理氣相沈積(PVD)、高密度電漿(HDP)沈積以及旋塗技術)接著使用各向異性豎直蝕刻製程(諸如反應性離子蝕刻(RIE))或任何合適蝕刻製程來沈積BDI 122及介電隔片124。在一實施例中，BDI 122及介電隔片124可各自包括一或多個層。BDI 122及介電隔片124可各自包含任何介電材料，諸如氮化矽(SiN)、氮化矽硼碳(SiBCN)、氮化矽碳(SiOCN)、氧化鋁(AlOx)、SiC，且可包括單層或可包括多層介電材料。BDI 122與介電隔片124可各自包括相同材料或不同材料。
現參看圖13及圖14，根據一例示性實施例展示結構100。圖13及圖14各自分別為沿著截面線X-X及Y-Y之結構100之橫截面圖。圖13與圖14垂直於彼此。可形成源極/汲極渠溝120。
犧牲層110、通道層112與BDI 122的交替層可藉由此項技術中已知的方法形成為奈米片堆疊。源極/汲極渠溝120的長度可垂直於截面線X-X且平行於截面線Y-Y且垂直於鰭片。源極/汲極渠溝120可藉由各向異性蝕刻技術(諸如反應性離子蝕刻(RIE))且在蝕刻每一奈米片堆疊之間的BOX SiO2 104的一部分時停止而形成於具有圍繞介電隔片124的每一犧牲閘極116之間。BOX SiO2 104可提供鄰近奈米片堆疊之間的實體及電隔離。
每一奈米片堆疊可包括BDI 122，由犧牲層110覆蓋、由通道層112覆蓋、由犧牲層110覆蓋、由通道層112覆蓋、由犧牲層110覆蓋、由通道層112覆蓋。奈米片堆疊上方為犧牲閘極116及閘極罩蓋118，其中介電隔片124在相對豎直側上。奈米片堆疊可與圍繞犧牲閘極及閘極罩蓋118的介電隔片124豎直對準。
如圖14中所示，可在鄰近犧牲閘極116、閘極罩蓋118及介電隔片124之間移除奈米片堆疊的數個部分。介電隔片124可保持豎直，其中奈米片堆疊沿著截面線X-X移除。
現參看圖15、圖16及圖17，根據一例示性實施例展示結構100。圖15為結構100之俯視圖。圖16及圖17各自分別為沿著截面線X-X及Y-Y之結構100之橫截面圖。圖16與圖17垂直於彼此。背側接觸渠溝134可使用習知微影及蝕刻製程在BOX SiO2 104中經圖案化。微影軟遮罩，諸如有機平坦化層130 (下文中稱為「OPL」)可用於圖案化製程。
OPL 130可藉由使用典型沈積技術(例如旋塗)的毯覆式沈積而形成。OPL 130可為自平坦化有機材料，包括碳、氫、氧且視情況氮、氟及矽。OPL 130可為標準C xH y聚合物。材料之非限制性實例包括但不限於可購自Cheil Chemical Co., Ltd之CHM701B，可購自JSR Corporation之HM8006及HM8014，及可購自ShinEtsu Chemical, Co., Ltd之ODL-102或ODL-401。
乾式蝕刻技術可用於選擇性地移除OPL 130的一部分，其隨後用於形成背側接觸渠溝134。
背側接觸渠溝134可在鄰近奈米片堆疊上方形成於一對鄰近犧牲閘極116、閘極罩蓋118以及圍繞每一犧牲閘極116的介電隔片124之間，如圖12的截面線X-X中所示。背側接觸渠溝134可形成於一對介電隔片124之間，其中在鄰近犧牲閘極116之間移除奈米片堆疊之一部分，如圖13的截面線Y-Y中所示。
背側接觸渠溝134可藉由各向異性蝕刻技術(諸如反應性離子蝕刻(RIE))、移除OPL 130與BOX SiO2 104之對準部分，且在蝕刻矽基板102之一部分時停止而形成。
背側接觸渠溝134可促進形成自對準背側接觸點。背側接觸渠溝134可形成於結構100的選擇區域中，其中可形成至隨後形成的源極汲極的未來底部接觸點。結構100上可存在一或多個背側接觸渠溝134。
現參看圖18及圖19，根據一例示性實施例展示結構100。圖18圖19各自分別為沿著截面線X-X及Y-Y之結構100之橫截面圖。圖18與圖19垂直於彼此。可形成犧牲背側接觸點占位器136。
犧牲背側接觸點占位器136可形成於背側接觸渠溝134中，從而填充背側接觸渠溝134之一部分。犧牲背側接觸點占位器136之下部表面可鄰近於矽基板102之上部表面。犧牲背側接觸點占位器136之豎直側表面可鄰近於BOX SiO2 104之豎直側表面。犧牲背側接觸點占位器136之豎直側表面的一部分可鄰近於圍繞背側接觸渠溝134之介電隔片124之豎直側表面的一部分。犧牲背側接觸點占位器136之豎直側表面的一部分可鄰近於BDI 122之豎直側表面的一部分。
犧牲背側接觸點占位器136可藉由保形地沈積或生長犧牲材料，繼之以乾式及濕式各向異性蝕刻及凹入步驟之組合而形成。可使用典型沈積技術(例如原子層沈積(ALD)、分子層沈積(MLD)、化學氣相沈積(CVD)、物理氣相沈積(PVD)、高密度電漿(HDP)沈積以及旋塗技術)接著使用各向異性豎直蝕刻製程(諸如反應性離子蝕刻(RIE))或任何合適蝕刻製程來沈積犧牲背側接觸點占位器136。犧牲占位器材料亦可藉由磊晶(諸如半導體材料)自基板102選擇性地生長。在一實施例中，犧牲背側接觸點占位器136可包括一或多個層。在一實施例中，犧牲背側接觸點占位器136可包括可相對於BOX SiO2 104選擇性移除層之任何材料，諸如SiGe、Ge、III-V半導體、氮氧化矽、氮化矽、SiBCN、SiOC、SiC、AlOx、TiOx或此等材料之任何組合。
現參看圖20及圖21，根據一例示性實施例展示結構100。圖20及圖21各自分別為沿著截面線X-X及Y-Y之結構100之橫截面圖。圖20與圖21垂直於彼此。可移除OPL 130。可移除犧牲層110的外部部分。可形成內部隔片140。可形成源極汲極144。
濕式蝕刻或乾式灰化技術可用於選擇性地移除對矽基板102、BOX SiO2 104、犧牲層110、通道層112、犧牲閘極116、閘極罩蓋118、BDI 122、介電隔片124及犧牲背側接觸點占位器136具有選擇性的OPL 130。
可使用已知技術選擇性地移除犧牲層110的外部部分。舉例而言，濕式或乾式蝕刻製程可與適當化學物質一起使用以移除犧牲層110中之每一者的部分。用於蝕刻製程之材料可為選擇性的以使得保留且不蝕刻通道層112、犧牲背側接觸點占位器136、介電隔片124、BDI 122、閘極罩蓋118、犧牲閘極116、通道層112、BOX SiO2 104及矽基板102。在蝕刻之後，犧牲層110之藉由犧牲閘極116在相對側上覆蓋的部分可保持為奈米片堆疊的部分。
內部隔片140可藉由保形地沈積或生長介電材料，繼之以乾式及濕式各向同性蝕刻及凹入步驟的組合而形成。可使用典型沈積技術(例如原子層沈積(ALD)、分子層沈積(MLD)、化學氣相沈積(CVD)、物理氣相沈積(PVD)、高密度電漿(HDP)沈積以及旋塗技術)接著使用各向同性蝕刻製程(諸如濕式蝕刻製程)或任何合適蝕刻製程來沈積內部隔片140。在一實施例中，內部隔片140可包括一或多個層。在一實施例中，內部隔片140可包括任何介電材料，諸如氮氧化矽、氮化矽、SiBCN、SiOC或此等材料之任何組合。
內部隔片140可完全填充在通道層112之間的空間中，此處犧牲層110之部分先前已移除。
內部隔片140之豎直側表面可與通道層112之豎直側表面及圍繞犧牲閘極116及閘極罩蓋118之介電隔片124的豎直側表面對準。
源極汲極144可在犧牲閘極116的相對側上圍繞奈米片堆疊的豎直部分磊晶生長。源極汲極144之下部表面可鄰近於犧牲背側接觸點占位器136之上部表面。在不具有犧牲背側接觸點占位器136之彼等區域中，源極汲極144之下部表面可鄰近於BOX SiO2 104之上部表面。源極汲極144的豎直側表面可鄰近於內部隔片140的豎直側表面、BDI 122的豎直側表面以及通道層112的豎直側表面。相比於最上部通道層112之上部表面，源極汲極144之上部表面可距BOX SiO2 104更大距離。
現參看圖22及圖23，根據一例示性實施例展示結構100。圖22及圖23各自分別為沿著截面線X-X及Y-Y之結構100之橫截面圖。圖22與圖23垂直於彼此。可形成層間介電質(下文中稱為「ILD」) 148。
ILD 148可藉由保形地沈積或生長介電材料，繼之以CMP或蝕刻步驟而形成。可使用典型沈積技術(例如，原子層沈積(ALD)、分子層沈積(MLD)、化學氣相沈積(CVD)、物理氣相沈積(PVD)、高密度電漿(HDP)沈積以及旋塗技術)接著使用平坦化製程(諸如，CMP或任何合適蝕刻製程)來沈積ILD 148。在一實施例中，ILD 148可包括一或多個層。在一實施例中，ILD 148可包括任何介電材料，諸如氧化矽、氮氧化矽、氮化矽、SiBCN、SiOC、低k介電質或此等材料之任何組合。ILD 148的下部表面可鄰近於源極汲極144的上部表面。ILD 148之額外下部表面可鄰近於BOX SiO2 104之上部表面。ILD 148的豎直側表面可鄰近於介電隔片124的豎直側表面。
化學機械拋光(CMP)技術可用於移除過量材料，且拋光結構100之上部表面，從而移除閘極罩蓋118且曝露犧牲閘極116之上部水平表面。結構100的上部表面亦可包括ILD 148的上部水平表面及介電隔片124的上部水平表面。
現參看圖24及圖25，根據一例示性實施例展示結構100。圖24及圖25各自分別為沿著截面線X-X及Y-Y之結構100之橫截面圖。圖24與圖25垂直於彼此。可移除犧牲閘極116。可移除犧牲層110。可形成高k金屬閘極152。
可藉由此項技術中已知的方法移除犧牲閘極116。相對於通道層112、內部隔片140、ILD 148、介電隔片124、BDI 122、犧牲背側接觸點占位器136、BOX SiO2 104及矽基板102選擇性地移除犧牲層110。舉例而言，乾式蝕刻製程可用以選擇性地移除犧牲層110，諸如使用氣相HCl乾式蝕刻。可曝露通道層112的上部表面及下部表面。可曝露BDI 122的上部表面。
根據一例示性實施例，高k金屬閘極152可保形地形成於結構100上。高k金屬閘極152形成於奈米片堆疊的每一腔體中，且圍繞通道層112的懸置部分。高k金屬閘極152形成圍繞奈米片堆疊的曝露部分的層。高k金屬閘極152可覆蓋BDI 122的經曝露上部水平表面、側隔片140的一側的經曝露豎直側表面、介電隔片124的一側的經曝露豎直表面以及BDI 122的經曝露上部水平表面。高k金屬閘極152可覆蓋通道層110的豎直側表面、上部水平表面以及下部水平表面。高k金屬閘極152可填充奈米片堆疊上方的介電隔片124之間的空間，此處移除了犧牲閘極116。
可使用典型沈積技術(例如，原子層沈積(ALD)、分子層沈積(MLD)及化學氣相沈積(CVD))來沈積高k金屬閘極152。在一實施例中，高k金屬閘極152可包括多於一個層，例如高k介電材料之保形層，該高k介電材料諸如HfO 2、ZrO 2、La 2O 3、Al 2O 3、TiO 2、SrTiO 3、LaAlO 3、Y 2O 3、HfO xN y、ZrO xN y、La 2O xN y、Al 2O xN y、TiO xN y、SrTiO xN y、LaAlO xN y、Y 2O xN y、SiON、SiN x、其矽酸鹽及其合金。在一實施例中，p-FET裝置之功函數金屬可包括金屬氮化物，例如氮化鈦或氮化鉭、碳化鈦、碳化鈦鋁或此項技術中已知的其他合適材料。在一實施例中，n-FET裝置的功函數金屬可包括例如碳化鈦鋁或此項技術中已知的其他合適材料。在一實施例中，功函數金屬可包括一或多個層以達成所要裝置特性。
化學機械拋光(CMP)技術可用以移除過量材料，且拋光結構100之上部表面。結構100的上部表面可包括ILD 148的上部水平表面、介電隔片124的上部水平表面以及高k金屬閘極152的上部水平表面。
現參看圖26及圖27，根據一例示性實施例展示結構100。圖26及圖27各自分別為沿著截面線X-X及Y-Y之結構100之橫截面圖。圖26與圖27垂直於彼此。可形成層間介電質(下文中稱為「ILD」) 154。可形成上部接觸點156。
ILD 154可如針對ILD 148所描述保形地形成。ILD 154的下部水平表面可鄰近於高k金屬閘極152的上部水平表面、介電隔片124的上部水平表面以及ILD 148的上部水平表面。
開口(未展示)可在結構100中經由ILD 154以及ILD 148製成，從而曝露源極汲極144的上部水平表面。上部接觸點156可形成於開口(未展示)中以形成至源極汲極144之接觸點。如圖23中所展示，存在2個上部接觸點156。結構100上可存在任何數目個上部接觸點156。
可形成至不具有在源極汲極144下方之犧牲背側接觸點占位器136的源極汲極144之上部接觸點156。具有犧牲背側接觸點占位器136之源極汲極144可具有如稍後處理步驟中形成之底部接觸點。源極汲極144中之每一者可具有上部接觸點156或底部接觸點。
化學機械拋光(CMP)技術可用於移除過量材料，且拋光結構100之上部表面，從而曝露ILD 154之上部水平表面及上部接觸點156之上部水平表面。
現參看圖28及圖29，根據一例示性實施例展示結構100。圖28及圖29各自分別為沿著截面線X-X及Y-Y之結構100之橫截面圖。圖28與圖29垂直於彼此。可形成後段製程(下文中稱為「BEOL」)層160 (下文中稱為「BEOL」)。載體晶圓162可接合至結構100。
BEOL層160可包括形成於現有結構上方、接觸點145及ILD 154上方之佈線及通孔層。在一實施例中，BEOL層160可包括12層或更多層金屬線及通孔。可使用已知技術形成BEOL層160。
載體晶圓162可附接至結構100的上部表面，安裝於BEOL層160的上部表面上。載體晶圓可使用習知晶圓接合製程附接，諸如介電質-介電質接合或銅-銅接合製程。
現參看圖30及圖31，根據一例示性實施例展示結構100。圖30及圖31各自分別為沿著截面線X-X及Y-Y之結構100之橫截面圖。圖30與圖31垂直於彼此。可翻轉結構100，且可移除矽基板102。
結構100可經顛倒而使得載體晶圓162現展示於圖30及圖31之底部處、結構之最低點處，且矽基板102之下部表面現展示於結構之上部層級處以供進一步處理。
可使用處理步驟(諸如晶圓研磨、CMP、RIE及濕式蝕刻製程)之組合選擇性地移除矽基板102。製程之最終階段可包括選擇性地蝕刻矽基板102之任何剩餘矽，以曝露BOX SiO2 104之表面且曝露犧牲背側接觸點占位器136。
可移除矽基板102，且結構100之上部水平表面包括犧牲背側接觸點占位器136之上部水平表面及BOX SiO2 104之上部水平表面。可存在多於一個犧牲背側接觸點占位器136。犧牲背側接觸點占位器136中之每一者可鄰近於不具有上部接觸點156之源極汲極144。
現參看圖32及圖33，根據一例示性實施例展示結構100。圖32及圖33各自分別為沿著截面線X-X及Y-Y之結構100之橫截面圖。圖32與圖33垂直於彼此。可移除犧牲背側接觸點占位器136，且可形成底部接觸開口166。
可使用已知技術選擇性地移除犧牲背側接觸點占位器136，從而形成底接觸開口166。舉例而言，濕式或乾式蝕刻製程可與適當化學物質一起使用以移除犧牲背側接觸點占位器136。用於蝕刻製程之材料可為選擇性的，以使得BDI 122及BOX SiO2 104保留且不被蝕刻。
現參看圖34及圖35，根據一例示性實施例展示結構100。圖34及圖35各自分別為沿著截面線X-X及Y-Y之結構100之橫截面圖。圖34與圖35垂直於彼此。可執行接觸開口擴大清潔。
可進行接觸開口擴大清潔，其可擴大底部接觸開口166之大小且移除源極汲極144上方之任何原生氧化物，且在此製程期間，可蝕刻BOX SiO2 104之水平部分及BOX SiO2 104之豎直部分，從而增加底部接觸開口166之大小。接觸開口擴大清潔之實例可包括DHF濕式清潔或SiCoNi乾式清潔製程。Siconi為Applied Materials公司之商標。
接觸開口擴大清潔可曝露BDI 122的上部表面的一部分。接觸開口擴大清潔可曝露圍繞底部接觸開口166之一對介電隔片124之上部表面的一部分及豎直表面的一部分。儘管底部接觸開口166擴大，但歸因於BDI 122，高k金屬閘極152與底部接觸開口166隔離。擴大的底部接觸開口166有益於形成較大矽化物及金屬插塞體積，從而有助於降低底部接觸開口166中隨後形成的接觸點的接觸電阻。
現參看圖36及圖37，根據一例示性實施例展示結構100。圖36及圖37各自分別為沿著截面線X-X及Y-Y之結構100之橫截面圖。圖36與圖37垂直於彼此。可形成底部接觸點172。
底部接觸點172可形成於底部接觸開口166中以形成至源極汲極144之接觸點。如圖36及圖37中所示，存在一個底部接觸點172。結構100上可存在任何數目個底部接觸點172。
形成底部接觸點172涉及用高導電性金屬材料填充底部接觸開口166。為了清楚起見，未展示底部接觸點172內之個別金屬材料。儘管底部接觸點172之主體包括諸如Co、Ru或Mo之元素金屬以減小其體電阻率，但直接鄰近於源極汲極144之半導體的金屬化合物經選擇以減小底部接觸點172與源極汲極144之半導體之間的接觸電阻。在一個實施例中，鄰近於源極汲極144之半導體的金屬化合物為金屬矽化物或鍺烷矽化物。此化合物可藉由使諸如鈦之元素金屬與源極汲極144之半導體反應而產生。雖然使金屬矽化物/鍺烷矽化物薄，典型地小於3 nm，但其設定半導體-金屬界面之肖特基障壁且最終設定該界面之接觸電阻率。金屬矽化物/鍺烷矽化物可藉由薄導電金屬襯裡(諸如氮化鈦襯裡)與底部接觸點172之元素金屬填充物分離。源極汲極144之半導體中的高濃度自由載流子及金屬矽化物/鍺烷矽化物與源極汲極144之半導體之間的低肖特基障壁對於n型及p型半導體兩者允許背側接觸結構的約10 - 9W·cm 2之低接觸電阻率。底部接觸點172內存在多種金屬化合物不會影響其串聯電阻，此係因為相比於元素金屬填充，使額外界面化合物及襯裡較薄，且每一金屬-金屬界面電阻至少比半導體-金屬界面之電阻低一個數量級。
源極汲極144與底部接觸點172之鄰近金屬化合物的接觸電阻率可等於或小於1e-9歐姆cm 2。源極汲極144之自由電載流子(電子或電洞)的體積濃度可等於或大於7e20 cm - 3。
相比而言，源極汲極144至接觸點156的接觸電阻率可大於或等於2e-9歐姆cm 2。源極汲極144之自由電載流子(電子或電洞)的體積濃度可小於或等於5e20 cm - 3。
可形成至不具有上部接觸點156的源極汲極144之底部接觸點172。源極汲極144可具有上部接觸點156或底部接觸點172。此提供用於源極汲極接觸點之更多選項。在一實例中，n-FET奈米片堆疊的源極汲極144可各自具有上部接觸點156，且p-FET奈米片堆疊的源極汲極144可各自具有底部接觸點172。替代方案亦為一實施例。
化學機械拋光(CMP)技術可用以移除過量材料，且拋光結構100之上部表面。結構100的上部表面可包括BOX SiO2 104的上部水平表面及底部接觸點172的上部水平表面。
現參看圖38及圖39，根據一例示性實施例展示結構100。圖38及圖39各自分別為沿著截面線X-X及Y-Y之結構100之橫截面圖。圖38與圖39垂直於彼此。可形成層間介電質(下文中稱為「ILD」) 176。可形成背側電力軌(下文中稱為「BPR」) 178及背側電力輸送網路(下文中稱為「BSPDN」) 180。
ILD 176可藉由保形地沈積或生長介電材料而形成，如針對ILD 148所描述。ILD 148的下部表面可鄰近於BOX SiO2 104的上部水平表面及底部接觸點172的上部水平表面。
BPR 178可使用已知技術形成於ILD 176中之開口(未展示)中。在一實施例中，BPR 178可平行於截面線X-X且垂直於截面線Y-Y。BPR 178的下部水平表面可鄰近於底部接觸點172的上部水平表面。如圖39中所展示，存在三個BPR 178，然而，在結構100中可存在任何數目個BPR 178。
BSPDN 180可形成於ILD 176上及BPR 178上。BSPDN 180可包括形成於現有結構上方、ILD 176上方以及BPR 178上的額外佈線及通孔層。在一實施例中，BSPDN 180可包括3個或更多個線及通孔層。可使用已知技術形成BSPDN 180。
所得結構100包括具有自對準背側接觸點，即底部接觸點172的FET奈米片，從而提供具有擴大大小的接觸點，而不會短接至高k金屬閘極152，從而提供用於在結構的背側上形成至FET奈米片的底部接觸點172的額外選項。
現參看圖40及圖41，根據一例示性實施例展示結構101。圖40及圖41各自分別為沿著截面線X-X及Y-Y之結構101之橫截面圖。圖40與圖41垂直於彼此。結構101為結構100之替代實施例。結構101可如針對結構100所描述而形成，且為描繪在圖34及圖35中所展示之彼等處理步驟之後的處理步驟之替代實施例。具有類似名稱之所有部分可如針對圖1至圖39所描述而形成。
可藉由選擇性移除介電隔片124的圍繞開口166的源極汲極144的部分來增加如圖34及圖35中所示的開口166。在此實施例中，介電隔片124為與BDI 122不同的材料，且可經選擇性地蝕刻。在一實施例中，介電隔片124可包括SiN、SiBCN或SiOCN，且BDI可包括SiC。
底部接觸點173可形成於開口166中，該開口現在具有增加的體積。底部接觸點173可圍繞源極汲極144的側表面的部分。
底部接觸點173可形成於底部接觸開口166中以形成至源極汲極144之接觸點。如圖40及圖41中所示，存在一個底部接觸點173。結構101上可存在任何數目個底部接觸點173。
可形成至不具有上部接觸點156的源極汲極144之底部接觸點173。源極汲極144可具有上部接觸點156或底部接觸點173。此提供用於源極汲極接觸點之更多選項。在一實例中，n-FET奈米片堆疊的源極汲極144可各自具有上部接觸點156，且p-FET奈米片堆疊的源極汲極144可各自具有底部接觸點173。替代方案亦為一實施例。
化學機械拋光(CMP)技術可用以移除過量材料，且拋光結構101之上部表面。結構101的上部表面可包括BOX SiO2 104的上部水平表面及底部接觸點173的上部水平表面。
現參看圖42及圖43，根據一例示性實施例展示結構101。圖42及圖43各自分別為沿著截面線X-X及Y-Y之結構101之橫截面圖。圖42與圖43垂直於彼此。可形成層間介電質(下文中稱為「ILD」) 176。可形成背側電力軌(下文中稱為「BPR」) 178及背側電力輸送網路(下文中稱為「BSPDN」) 180。
ILD 176可藉由保形地沈積或生長介電材料而形成，如針對ILD 148所描述。ILD 148的下部表面可鄰近於BOX SiO2 104的上部水平表面及底部接觸點173的上部水平表面。
BPR 178可使用已知技術形成於ILD 176中之開口(未展示)中。在一實施例中，BPR 178可平行於截面線X-X且垂直於截面線Y-Y。BPR 178的下部水平表面可鄰近於底部接觸點173的上部水平表面。如圖43中所展示，存在三個BPR 178，然而，在結構100中可存在任何數目個BPR 178。
BSPDN 180可形成於ILD 176上及BPR 178上。BSPDN 180可包括形成於現有結構上方、ILD 176上方以及BPR 178上的額外佈線及通孔層。在一實施例中，BSPDN 180可包括3個或更多個線及通孔層。可使用已知技術形成BSPDN 180。
所得結構101包括具有自對準背側接觸點，即接觸點173的FET奈米片，從而提供與結構100的接觸點172相比大小擴大的接觸點。接觸點172係藉由延伸至其中介電隔片124之圍繞源極汲極144之部分被移除，以形成圍繞源極汲極144之纏繞式接觸點而形成，該源極汲極不具有至高k金屬閘極15之短接。此提供用於在結構的背側上形成至FET奈米片的接觸點的額外選項。
結構101相較於結構100的優點為底部接觸點173相較於結構100中的底部接觸點172具有與結構101中的源極汲極144的更大表面積接觸。此具有降低所使用材料在給定接觸電阻率下的接觸電阻之優點。
已出於說明目的呈現本發明之各種實施例之描述，但該描述並不意欲為詳盡的或限於所揭示之實施例。在不背離本發明之範疇及精神的情況下，一般技術者將容易瞭解許多修改及變化。本文中所使用的術語經選擇以最佳解釋實施例的原理、實際應用或對市場中發現之技術的技術改良，或使得其他一般熟習此項技術者能夠理解本文中所揭示之實施例。
100:半導體結構 101:結構 102:矽基板 104:內埋氧化物層/BOX SiO2 105:薄矽層 106:矽鍺層 107:氧化矽層 108:堆疊犧牲層 110:犧牲半導體材料層 112:半導體通道材料層/最上部通道層 114:渠溝 116:犧牲閘極 118:閘極罩蓋 120:源極/汲極渠溝 122:底部介電隔離 124:介電隔片 130:有機平坦化層 134:背側接觸渠溝 136:犧牲背側接觸點占位器 140:內部隔片 144:源極汲極 148:層間介電質 152:高k金屬閘極 154:層間介電質 156:上部接觸點 160:BEOL層 162:載體晶圓 166:底部接觸開口 172:底部接觸點 173:底部接觸點 176:層間介電質 178:背側電力軌 180:背側電力輸送網路
根據待結合隨附圖式閱讀之本發明的例示性實施例的以下詳細描述，本發明之此等特徵及其他特徵及優勢將變得顯而易見。圖式之各種特徵未按比例繪製，由於圖示在促進熟習此項技術者結合詳細描述理解本發明方面為清楚的。在圖式中：
圖1繪示根據一例示性實施例之在中間製造階段處的半導體結構之俯視圖；
圖2及圖3各自分別繪示根據一例示性實施例之沿著截面線X-X及Y-Y的圖1之半導體結構之橫截面圖；
圖4及圖5各自分別繪示根據例示性實施例之沿著截面線X-X及Y-Y之半導體結構的橫截面圖，且繪示堆疊犧牲層之形成；
圖6及圖7各自分別繪示根據一例示性實施例之沿著截面線X-X及Y-Y之半導體結構的橫截面圖，且繪示犧牲層及半導體層之形成；
圖8繪示根據一例示性實施例之半導體結構的俯視圖，且繪示犧牲層閘極及閘極罩蓋之形成；
圖9及圖10各自分別繪示根據一例示性實施例之沿著截面線X-X及Y-Y的圖8之半導體結構之橫截面圖；
圖11及圖12各自分別繪示根據一例示性實施例之沿著截面線X-X及Y-Y之半導體結構的橫截面圖，且繪示源極/汲極渠溝之形成；
圖13及圖14各自分別繪示根據一例示性實施例之沿著截面線X-X及Y-Y的半導體結構之橫截面圖，且繪示層之選擇性移除；
圖15繪示根據一例示性實施例之半導體結構的俯視圖，且繪示有機圖案化層之形成；
圖16及圖17各自分別繪示根據一例示性實施例之沿著截面線X-X及Y-Y的圖15之半導體結構之橫截面圖；
圖18及圖19各自分別繪示根據一例示性實施例之沿著截面線X-X及Y-Y之半導體結構的橫截面圖，且繪示犧牲背側接觸點占位器之形成；
圖20及圖21各自分別繪示根據一例示性實施例之沿著截面線X-X及Y-Y之半導體結構的橫截面圖，且繪示內部隔片及源極汲極之形成；
圖22及圖23各自分別繪示根據一例示性實施例之沿著截面線X-X及Y-Y之半導體結構的橫截面圖，且繪示層間介電質之形成；
圖24及圖25各自分別繪示根據一例示性實施例之沿著截面線X-X及Y-Y的半導體結構之橫截面圖，且繪示犧牲閘極及犧牲層之移除以及替換高k金屬閘極之形成；
圖26及圖27各自分別繪示根據一例示性實施例之沿著截面線X-X及Y-Y之半導體結構的橫截面圖，且繪示層間介電質及接觸點之形成；
圖28及圖29各自分別繪示根據一例示性實施例之沿著截面線X-X及Y-Y之半導體結構的橫截面圖，且繪示後段製程層之形成及載體晶圓至半導體結構之接合；
圖30及圖31各自分別繪示根據一例示性實施例之沿著截面線X-X及Y-Y的半導體結構之橫截面圖，且繪示半導體結構之翻轉及半導體結構之基板之一部分的移除；
圖32及圖33各自分別繪示根據一例示性實施例之沿著截面線X-X及Y-Y的半導體結構之橫截面圖，且繪示犧牲背側接觸點占位器之移除及底部接觸開口之形成；
圖34及圖35各自分別繪示根據一例示性實施例之沿著截面線X-X及Y-Y之半導體結構的橫截面圖，且繪示磊晶前清潔；
圖36及圖37各自分別繪示根據一例示性實施例之沿著截面線X-X及Y-Y之半導體結構的橫截面圖，且繪示底部接觸點之形成；
圖38及圖39各自分別繪示根據一例示性實施例之沿著截面線X-X及Y-Y之半導體結構的橫截面圖，且繪示層間介電質、背側電力軌及背側電力輸送網路之形成；
圖40及圖41各自分別繪示根據一例示性實施例之沿著截面線X-X及Y-Y之替代半導體結構的橫截面圖，且繪示底部接觸點之形成；及
圖42及圖43各自分別繪示根據一例示性實施例之沿著截面線X-X及Y-Y之替代半導體結構的橫截面圖，且繪示層間介電質、背側電力軌及背側電力輸送網路之形成。
應瞭解，為說明之簡單及清晰起見，圖式中所展示之元件未必按比例繪製。舉例而言，為清楚起見，可相對於其他元件放大一些元件之尺寸。此外，在認為適當時，已在圖式中重複附圖標號以指示對應或類似特徵。
100:半導體結構
102:矽基板
104:內埋氧化物層/BOX SiO2
105:薄矽層
106:矽鍺層

Claims (20)

  1. 一種半導體裝置，其包含： 鄰近於一基板上的一第一電晶體之一第一源極汲極區； 鄰近於該基板上的一第二電晶體之一第二源極汲極區； 在該第一源極汲極區上方豎直對準且電連接至該第一源極汲極區之一上部源極汲極接觸點；及 在該第二源極汲極區下方豎直對準且電連接至該第二源極汲極區之一底部源極汲極接觸點，其中該底部源極汲極接觸點與該上部源極汲極接觸點在該半導體裝置之相對側上， 其中該底部源極汲極接觸點之一水平表面鄰近於圍繞該第二源極汲極區的介電側隔片之一水平表面， 其中該底部源極汲極接觸點之一寬度比第二源極汲極之一寬度還寬。
  2. 如請求項1之半導體裝置，其中 該底部源極汲極接觸點包含鄰近於在該第二電晶體下方的一底部介電隔離區的一豎直側表面之一豎直側表面。
  3. 如請求項1之半導體裝置，其中 該底部源極汲極接觸點包含鄰近於在該基板與該第二電晶體之間的一底部隔離區的一水平下部表面之一部分的一水平上部表面之一部分。
  4. 如請求項1之半導體裝置，其進一步包含： 在該底部源極汲極接觸點下方之一背側電力軌，其連接至該底部源極汲極接觸點。
  5. 如請求項4之半導體裝置，其進一步包含： 在內埋式電力軌下方之一背側電力輸送網路。
  6. 一種半導體裝置，其包含： 一第一源極汲極區； 在該第一源極汲極區下方豎直對準且電連接至該第一源極汲極區之一底部源極汲極接觸點， 其中該底部源極汲極接觸點圍繞第二源極汲極區之豎直側。
  7. 如請求項6之半導體裝置，其中 該底部源極汲極接觸點包含鄰近於在第二奈米片堆疊下方的一底部介電隔離區的一豎直側表面之一豎直側表面。
  8. 如請求項6之半導體裝置，其中 該底部源極汲極接觸點包含鄰近於圍繞該第一源極汲極區之一襯裡的一水平表面之一水平表面。
  9. 如請求項6之半導體裝置，其進一步包含： 在該底部源極汲極接觸點下方之一背側電力軌，其連接至該底部源極汲極接觸點。
  10. 如請求項9之半導體裝置，其進一步包含： 在內埋式電力軌下方之一背側電力輸送網路。
  11. 一種方法，其包含： 在一基板上形成一第一奈米片堆疊及一第二奈米片堆疊； 形成至鄰近於該第一奈米片堆疊之一第一源極汲極區的一上部水平表面之一頂部源極汲極接觸點； 將一載體晶圓在該第一奈米片堆疊及該第二奈米片堆疊上方接合至該基板之一上部表面；及 形成至鄰近於該第二奈米片堆疊之一第二源極汲極區的一下部水平表面之一底部源極汲極接觸點，該底部源極汲極接觸點與該第二源極汲極區豎直對準，其中 該底部源極汲極接觸點圍繞該第二源極汲極區之豎直側。
  12. 如請求項11之方法，其中 該底部源極汲極接觸點包含鄰近於在該第二奈米片堆疊下方的一底部介電隔離區的一豎直側表面之一豎直側表面。
  13. 如請求項12之方法，其中 該底部源極汲極接觸點包含鄰近於第二源極汲極之一襯裡的一豎直側表面之一豎直側表面，其中該第二源極汲極之該襯裡在該第二源極汲極與該第二奈米片堆疊之一閘極的一功函數金屬之間。
  14. 如請求項11之方法，其進一步包含： 在該底部源極汲極接觸點與該第二源極汲極區之間的一磊晶區。
  15. 如請求項14之方法，其中 該磊晶區之一下部水平表面在該第二奈米片堆疊下方的一底部介電隔離區之一下部水平表面下方。
  16. 如請求項11之方法，其進一步包含： 在該底部源極汲極接觸點上方之一內埋式電力軌，其連接至該底部源極汲極接觸點；及 在該內埋式電力軌上方之一背側電力輸送網路。
  17. 如請求項11之方法，其進一步包含： 在該第一奈米片堆疊下方且在該第二奈米片堆疊下方之一底部介電隔離區。
  18. 如請求項11之方法，其中 該第一奈米片堆疊包含豎直對準且彼此堆疊的一功函數金屬與一半導體通道材料的交替層；且 該第二奈米片堆疊包含豎直對準且彼此堆疊的一功函數金屬與該半導體通道材料的交替層。
  19. 如請求項11之方法，其進一步包含： 在該底部源極汲極接觸點與該第一源極汲極區之間的一未摻雜矽緩衝磊晶區。
  20. 如請求項11之方法，其進一步包含： 在該第一源極汲極區之相對側上的豎直隔片。
TW112108010A 2022-05-24 2023-03-06 具有經增加接觸面積之自對準背側接觸點 TWI821132B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US17/664,662 US20230411466A1 (en) 2022-05-24 2022-05-24 Self-aligned backside contact with increased contact area
US17/664,662 2022-05-24

Publications (2)

Publication Number Publication Date
TWI821132B true TWI821132B (zh) 2023-11-01
TW202349710A TW202349710A (zh) 2023-12-16

Family

ID=85706816

Family Applications (1)

Application Number Title Priority Date Filing Date
TW112108010A TWI821132B (zh) 2022-05-24 2023-03-06 具有經增加接觸面積之自對準背側接觸點

Country Status (3)

Country Link
US (1) US20230411466A1 (zh)
TW (1) TWI821132B (zh)
WO (1) WO2023227271A1 (zh)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW202129971A (zh) * 2019-12-26 2021-08-01 美商英特爾股份有限公司 具有低長寬比隔離結構和子鰭的環繞式閘極積體電路結構
TW202205460A (zh) * 2020-05-29 2022-02-01 台灣積體電路製造股份有限公司 形成半導體裝置的方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11276643B2 (en) * 2020-07-22 2022-03-15 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with backside spacer and methods of forming the same
US11437480B2 (en) * 2020-11-13 2022-09-06 Taiwan Semiconductor Manufacturing Company, Ltd. Forming a cavity with a wet etch for backside contact formation

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW202129971A (zh) * 2019-12-26 2021-08-01 美商英特爾股份有限公司 具有低長寬比隔離結構和子鰭的環繞式閘極積體電路結構
TW202205460A (zh) * 2020-05-29 2022-02-01 台灣積體電路製造股份有限公司 形成半導體裝置的方法

Also Published As

Publication number Publication date
TW202349710A (zh) 2023-12-16
US20230411466A1 (en) 2023-12-21
WO2023227271A1 (en) 2023-11-30

Similar Documents

Publication Publication Date Title
US10748901B2 (en) Interlayer via contacts for monolithic three-dimensional semiconductor integrated circuit devices
US9978868B2 (en) Negative capacitance field effect transistor with charged dielectric material
US10546957B2 (en) Nanosheet FET including all-around source/drain contact
US11282838B2 (en) Stacked gate structures
US10367061B1 (en) Replacement metal gate and inner spacer formation in three dimensional structures using sacrificial silicon germanium
US11527535B2 (en) Variable sheet forkFET device
US10777465B2 (en) Integration of vertical-transport transistors and planar transistors
US20240258387A1 (en) Complementary Field Effect Transistors and Methods of Forming the Same
TWI821132B (zh) 具有經增加接觸面積之自對準背側接觸點
TWI849780B (zh) 具有經增加接觸面積之自對準背側接觸點
US20240194691A1 (en) Enlarged overlap between backside power rail and backside contact
TWI847734B (zh) 半導體裝置及其形成方法與電晶體
US20240105606A1 (en) Backside power rail with tight space
US11764298B2 (en) VTFET with buried power rails
KR20240154064A (ko) 증가된 접점 면적을 갖는 자체-정렬된 후면 접점
US20240096946A1 (en) Dual dielectric stressors
US20240213248A1 (en) Stacked transistors having self aligned backside contact with backside replacement metal gate
US20240222229A1 (en) Back side contacts for semiconductor devices
US20240290864A1 (en) Backside gate contact, backside gate etch stop layer, and methods of forming same
US20240072133A1 (en) Backside and frontside contacts for semiconductor device
US20240153990A1 (en) Field effect transistor with backside source/drain contact
US20240088038A1 (en) Backside contact with full wrap-around contact
US20240304625A1 (en) Stacked upper transistor and lower transistor
US20230420502A1 (en) Subtractive source drain contact for stacked devices
US20240063121A1 (en) Backside contact for semiconductor device