TWI847734B

TWI847734B - 半導體裝置及其形成方法與電晶體

Info

Publication number: TWI847734B
Application number: TW112120006A
Authority: TW
Inventors: 尼可拉斯安東尼蘭齊洛; 樓倫斯Ａ克萊文葛; 候薩德爾加薩布哈; 瑞龍謝; 保振李
Original assignee: 美商萬國商業機器公司
Priority date: 2022-10-24
Filing date: 2023-05-30
Publication date: 2024-07-01

Abstract

本發明提供一種半導體裝置，其包括一背側電力軌、一背側接地軌及該背側電力軌與該背側接地軌之間的一背側隔離軌。該背側隔離軌可在該背側電力軌與該背側接地軌之間提供充分電隔離，藉此使得該背側電力軌及該背側接地軌能相對地接近彼此而定位。該背側隔離軌亦可糾正該背側電力軌與該背側接地軌之間的實際電氣短路。

Description

半導體裝置及其形成方法與電晶體

本揭示係關於用於半導體裝置之製造方法及所得結構。更具體言之，本揭示係關於製造方法及所得結構，該等所得結構電連接至藉由背側隔離軌經恰當電隔離的背側電力軌。

積體電路(「IC」)結構可包括彙集具有不同功能性之層，諸如內連線、電力分佈網路、邏輯晶片、記憶體晶片、射頻(RF)晶片及其類似者。藉助於實例而非限制，邏輯晶片可包括中央處理單元(CPU)，且記憶體晶片可包括靜態存取記憶體(SRAM)陣列、動態隨機存取記憶體(DRAM)陣列、磁性隨機存取記憶體(MRAM)陣列、其他類型之記憶體陣列或其組合。三維(3D)積體電路(3D IC)結構為基於IC結構發展之非單片式豎直結構且可包括例如經由各種接合技術(諸如混合接合)堆疊於彼此頂部上之兩個至八個二維(2D)覆晶。在IC及3D IC結構中，該等層中之各者可藉由微凸塊、經由矽穿孔(TSV)、混合接合、其他類型之互連結構或其組合互連。

IC結構由包括電力線及接地線之電力電線柵格供電。電力電線柵格可電連接至IC封裝之一端，且經由導電結構(諸如由TSV形成之電力柵格柱)將電力供應至各層。然而，隨著更多層堆疊於彼此頂部上， IC結構中TSV層及互連件結構的增加可引起電阻增加及IR下降(例如大於5%壓降)。另外，用以經由互連層將電力遞送至裝置層之TSV可佔據用於信號線之寶貴的配線空間，增加互連件及TSV之電阻，劣化晶片之效能且縮短IC結構的使用壽命。將背側電力軌與背側接地軌充分電隔離已具挑戰性。在一種解決方案中，在IC裝置之設計期間管理背側電力軌與背側接地軌之間的最小尺寸以最小化背側電力軌與背側接地軌之間的缺陷，諸如隧穿缺陷及其帶來的短路。在另一解決方案中，諸如信號線之一或多個佈線結構可置放於背側電力軌與背側接地軌之間。已知驗證測試可判定何時信號線與電力軌或接地軌之間存在短路。然而，此類已知驗證測試可能無法充分識別電力軌與接地軌之間是否直接存在短路。因此，出於此等或其他原因，背側電力軌及背側接地軌傳統上已間隔相對較遠。

應注意，本申請案中所描述之結構及方法亦可應用於其他導電結構，諸如信號載運電線、接地電線及任何其他適合之導電結構。

在本揭示之一實施例中，呈現一種半導體裝置。該半導體裝置包括一基板及在該基板上之一或多個積體電路(IC)微裝置。該一或多個IC微裝置包括一第一節點及一第二節點。該半導體裝置包括一第一背側接觸點，其連接至該第一節點之一底部表面的一部分；及一第二背側接觸點，其連接至該第二節點之一底部表面的一部分。該半導體裝置包括連接至該第一背側接觸點之一背側電力軌及連接至該第二節點之一背側接地軌。該半導體裝置包括該背側電力軌與該背側接地軌之間的一背側隔離軌。

在本揭示之另一實施例中，呈現一種形成一半導體裝置之方法。該方法包括經由一介電層形成一背側電力軌及一背側接地軌。該方法進一步包括在形成該背側電力軌及該背側接地軌之後，在該背側電力軌與該背側接地軌之間形成穿過該介電層的一背側隔離軌。

在一些實例中，該背側電力軌之一頂部表面位於該背側隔離軌之一頂部表面下方及/或該背側接地軌之一頂部表面位於該背側隔離軌之一頂部表面下方。

在一些實例中，該背側電力軌及該背側接地軌位於一第一介電材料之一第一層內，且該背側隔離軌由不同於該第一介電材料之一第二介電材料形成。

在一些實例中，該背側電力軌之一側壁抵靠該第一介電材料，且該背側隔離軌之一第一側壁抵靠該第一介電材料。類似地，在一些實例中，該背側接地軌之一側壁抵靠該第一介電材料，且該背側隔離軌之一第二側壁抵靠該第一介電材料。

在一些實例中，該背側接地軌之一前表面與該背側隔離軌之一前表面共面，且該背側接地軌之一後表面與該背側隔離軌之一後表面共面。類似地，在一些實例中，該背側電力軌之一前表面與該背側隔離軌之一前表面共面，且該背側電力軌之一後表面與該背側隔離軌之一後表面共面。

在一些實例中，該背側電力軌之一前表面及該背側接地軌之一前表面相對於該背側隔離軌之一前表面插入，且該背側電力軌之一後表面及該背側接地軌之一後表面相對於該背側隔離軌之一後表面插入。

在本揭示之另一實施例中，呈現一種電晶體。該電晶體包括：一或多個通道區；一閘極，其連接至該一或多個通道區；一第一源極或汲極(S/D)區，其連接至該一或多個通道區；一第二S/D區，其連接至該一或多個通道區；一第一背側接觸點，其連接至該第一S/D區之一底部表面；及一第二背側接觸點，其連接至該第二S/D區之一底部表面；一背側電力軌，其連接至該第一背側接觸點；及一背側接地軌，其連接至該第二節點；以及一背側隔離軌，其位於該背側電力軌與該背側接地軌之間。

大體而言，本文中所描述之此等實施例係關於藉由利用一背側電力軌及一背側接地軌來減少IC及/或3D IC結構中之IR下降。舉例而言，本揭示之實施例包括諸如以下之特徵：(i)一背側電力分佈網路(BSPDN)，其形成於該IC結構之一背側上；(ii)一電力軌及一接地軌，其連接至該BSPDN；(iii)一隔離軌，其位於該電力軌與該接地軌之間。該背側電力分佈網路可提供以下益處，尤其(i)減小自電源至嵌入式裝置之IR下降；以及(ii)增加該層間介電層內之用於信號線之配線空間。該隔離軌可提供以下益處，尤其(i)當該電力軌與該接地軌直接鄰近時在其間的充分電隔離(亦即，針對該隔離軌，不需要將信號線或其他類似結構置放於該電力軌與接地軌之間以提供其間的充足尺寸)及(ii)解除該電力軌與該接地軌之間的實際電氣短路或其他類似缺陷。

以上發明內容並不意欲描述本揭示之各所圖示實施例或每一實施或實例。

100:半導體裝置

102:基板

103:奈米線堆疊

104:絕緣體層

106:犧牲層

108:主動半導體層

116:犧牲閘極

118:閘極硬式遮罩

120:閘極間隔件

121:犧牲閘極結構

122:內部間隔件

124:源極/汲極區

125:底部表面

126:層間介電質

126.1:ILD

130:高κ層

134:功函數金屬閘極

135:替換閘極結構

160:閘極接觸點

162:BEOL結構

164:載體晶圓

170:ILD

170.1:ILD

170.2:ILD

170.3:ILD

171:S/D接觸溝渠

172:S/D接觸點

180:背側電力軌

181:背側接地軌

182:背側電力分佈網路

200:半導體裝置

202:背側隔離軌溝槽

204:背側隔離軌

205:前表面

207:後表面

211:前表面

213:後表面

215:前表面

217:後表面

230:區

240:電氣短路區

271:背側接觸溝槽

272:背側接觸點

282:背側軌溝槽

300:製程

302:方塊

304:方塊

306:方塊

308:方塊

310:方塊

312:方塊

314:方塊

316:方塊

318:方塊

400:製程

402:方塊

404:方塊

406:方塊

408:方塊

410:方塊

包括於本申請案中之圖式併入至說明書中且形成說明書之部分。圖式圖示了本揭示之實施例，且連同說明書一起解釋本揭示之原理。圖式僅說明某些實施例且不限制本揭示。

圖1至圖13描繪根據實施例之包括背側電力軌及背側接地軌的例示性半導體裝置之各種製造結構視圖。

圖14至圖26描繪根據實施例之例示性半導體裝置的各種製造結構視圖，該等半導體裝置經製造為包括背側電力軌、背側接地軌及背側隔離軌。

圖27及圖28描繪根據實施例之製造包括背側電力軌、背側接地軌及背側隔離軌之半導體裝置的方法。

本揭示描述一種例示性IC結構，其包括藉由背側電力軌及/或背側接地軌中之一或多者電連接至BSPDN的場效電晶體(FET)。FET為一種類型的IC微裝置。存在多種不同類型之FET，諸如但不限於FinFET、環繞式閘極(GAA)FET、奈米線GAA FET、叉片FET及其類似物。其他類型之IC微裝置可為二極體、閘極、儲存單元或類似者。儘管在圖式中描繪一個例示性IC微裝置(亦即，奈米線GAA FET)，但本揭示之實施例不應限於此且可應用於可連接背側電力軌及/或背側接地軌之其他IC微裝置。

圖式中之流程圖及橫截面圖示出根據各種實施例之製造半導體裝置，諸如IC、處理器、FPGA、記憶體模組或類似者之方法。在一些替代實施中，製造步驟可以與圖式中所指出次序不同的次序發生，且某些額外製造步驟可實施於圖式中所提到的步驟之間。此外，圖式中所描繪之分層結構中之任一者可含有多個子層。

本文中參考相關圖式描述本揭示之各種實施例。可設計出替代實施例而不脫離本揭示之範疇。應注意，不同連接及位置關係(例如，在之上、在之下、鄰接，等)係在以下描述及圖式中之元件之間闡述。除非另外規定，否則此等連接及/或位置關係可為直接或間接的，且本揭示在此方面不意欲為限制性的。因此，實體之耦接可指直接或間接耦接，且實體之間之位置關係可為直接或間接位置關係。作為間接位置關係之實例，參考當前描述在層「B」之上方形成層「A」包括一或多個中間層(例如，層「C」)在層「A」與層「B」之間的情形，只要層「A」及層「B」之相關特性及功能大體上並未被中間層改變即可。

以下定義及縮寫將用於解譯申請專利範圍及本說明書。如本文中所使用，術語「包含(comprises/comprising)」、「包括(includes/including)」、「具有(has/having)」、「含有(contains或containing)」或其任何其他變體意欲涵蓋非排他性包括物。舉例而言，包含要素清單之組合物、混合物、製程、方法、物品或設備未必僅限於彼等要素，但可包括未明確地列出或此類組合物、混合物、製程、方法、物品或設備所固有之其他要素。

下文中出於描述之目的，術語「上部」、「下部」、「右側」、「左側」、「豎直」、「水平」、「頂部」、「底部」及其衍生物應係關於所描述結構及方法，如圖式中所定向。術語「上覆」、「在頂上」、「在頂部上」、「定位於……上」或「定位於頂上」意謂諸如第一結構之第一元件存在於諸如第二結構之第二元件上，其中諸如介面結構之介入元件可存在於第一元件與第二元件之間。術語「直接接觸」意謂諸如第一結構之第一元件與諸如第二結構之第二元件在兩個元件之介面處無任何中間導電、絕緣或半導體層的情況下連接。應注意，術語「對……具有選擇性」，諸如「第一元件對第二元件具有選擇性」意謂可蝕刻第一元件，且第二元件可充當蝕刻終止件。

出於簡潔起見，在本文中可或可不詳細地描述與半導體裝置及IC製造相關的習知元件。此外，本文中所描述之各種任務及處理步驟可併入至具有未詳細地描述於本文中之額外步驟或功能性的更全面製程或處理製程中。製造半導體裝置的各種步驟為熟知的且因此為簡潔起見，許多習知步驟將僅在本文中簡單地提及或將完全省略且無需提供熟知製程細節。

一般而言，用以形成將封裝至IC中之微晶片的各種製程屬於四個通用類別，亦即，膜沈積、移除/蝕刻、半導體摻雜及圖案化/微影。沈積係使材料生長於、塗佈或以其他方式轉移至晶圓上的任何製程。可用技術包括物理氣相沈積(PVD)、化學氣相沈積(CVD)、電化學沈積(ECD)、分子束磊晶法(MBE)，及近年來的原子層沈積(ALD)等。移除/蝕刻為自晶圓移除材料之任何製程。實例包括蝕刻製程(濕式或乾式)及化學機械平坦化(CMP)以及其類似者。半導體摻雜為藉由摻雜例如電晶體源極及汲極，大體上藉由擴散及/或藉由離子植入來修改電屬性。此等摻雜製程之後為熔爐退火或快速熱退火(RTA)。退火用以活化所植入摻雜劑。導體(例如，多晶矽、鋁、銅等)及絕緣體(例如，各種形式之二氧化矽、氮化矽等)兩者之膜用於連接及隔離電晶體及其組件。半導體基板之各種區的選擇性摻雜允許藉由電壓之施加而改變基板之導電性。藉由創建此等各種組件之結構，數百萬電晶體可經構建且佈線在一起以形成現代微電子裝置之複雜電路系統。半導體微影為在半導體基板上形成三維凹凸影像或圖案以用於將圖案後續轉印至基板。在半導體微影中，圖案由稱為光阻之光敏聚合物形成。為了構建構成電晶體之複雜結構及連接電路之數百萬電晶體之許多導線，多次重複微影及蝕刻圖案轉印步驟。印刷於晶圓上之各圖案經對準至先前形成之圖案，且緩慢地構建導體、絕緣體及選擇性摻雜區以形成最終裝置。

現轉至更具體言之與本揭示之態樣相關的技術之概述，金屬氧化物半導體場效電晶體(MOSFET)可用於放大或切換電子信號。MOSFET具有源極電極、汲極電極及金屬氧化物閘極電極。金屬氧化物閘極電極之金屬閘極部分與主半導體n通道或p通道藉由絕緣材料(例如二氧化矽或玻璃)之薄層而電絕緣，此使得MOSFET之輸入電阻相對較高。閘極電壓控制自源極至汲極之電流路徑為開路(「斷開」)或電阻性路徑(「接通」)。n型場效電晶體(nFET)及p型場效電晶體(pFET)為兩種類型之互補MOSFET。nFET包括n摻雜源極及汲極接面且使用電子作為電流載流子。pFET包括p摻雜源極及汲極接面且使用電洞作為電流載流子。互補金屬氧化物半導體(CMOS)為使用互補及對稱的p型與n型MOSFET對來實施邏輯功能之技術。如上文所提及，pFET上之電洞遷移率可對總體裝置效能具有影響。

FET之晶圓佔據面積與通道材料之電導率相關。若通道材料具有相對較高導電性，則FET可製得為具有較小晶圓佔據面積。增加通道導電性且減小FET大小之已知方法為形成奈米結構之通道。舉例而言，GAA奈米線FET藉由形成呈一系列奈米線形式之通道區而提供相對較小FET佔據面積。在已知GAA組態中，奈米線GAA FET包括源極區、汲極區及在源極區與汲極區之間的堆疊奈米線通道。半導體奈米線FET裝置通常包括充當通道之一或多個懸浮奈米線。閘極包圍堆疊之奈米線通道且調節穿過源極區與汲極區之間的奈米線通道之電子。GAA奈米線FET係藉由形成通道奈米線與犧牲奈米線之交替層來製造。在FET裝置完成之前，自通道奈米線釋放犧牲奈米線。對於n型FET，通道奈米線通常為矽(Si)且犧牲奈米線通常為矽鍺(SiGe)。對於p型FET，通道奈米線可為SiGe且犧牲奈米線可為Si。在一些實施中，p型FET之通道奈米線可為SiGe或Si，而犧牲奈米線可為Si或SiGe。自由第一類型之半導體材料(例如n型FET之Si及用於p型FET之SiGe)形成之通道奈米線及由第二類型之半導體材料(例如用於n型FET之SiGe及用於p型FET之Si)形成之犧牲奈米線的交替層形成GAA奈米線提供優良通道靜電控制，其為持續縮放閘極長度所需的。

在某些半導體結構中，已難以整合連接至可應用IC微裝置之背側接觸點及背側電力軌及/或背側接地軌，此係由於例如已存在對於背側電力軌相對遠離背側接地軌的傳統需求。然而，本揭示之實施例提供定位於背側電力軌與背側接地軌之間的背側隔離軌。因而，背側電力軌與背側接地軌可相對接近彼此定位且允許此類軌與IC微裝置之間的相對較短佈線長度，藉此改良總體裝置效能。

現參考圖式，其中相同編號表示相同或類似元件且最初參考圖1，此圖描繪根據實施例之處於製造製程的中間階段的半導體裝置100之俯視圖及橫截面視圖。

半導體裝置100可形成於基板結構上方。基板結構可為塊狀半導體基板。在一個實例中，塊狀半導體基板可為含矽材料。適合於塊狀半導體基板之含矽材料之說明性實例包括但不限於矽、矽鍺、矽鍺碳化物、碳化矽、多晶矽、磊晶矽、非晶矽及其多層。儘管矽(Si)為晶圓製造中主要使用之半導體材料，但可採用替代半導體材料，諸如但不限於砷化鎵、氮化鎵、碲化鎘、硒化鋅及III-V化合物半導體及/或II-VI化合物半導體。III-V化合物半導體為包括元素週期表之第III族之至少一種元素及元素週期表之第V族之至少一種元素的材料。II-VI化合物半導體為包括來自元素週期表之第II族的至少一種元素及來自元素週期表之第VI族的至少一種元素的材料。在另一實施中，如所描繪，基板結構包括基板102及絕緣體層104。基板102可包含上文所列之彼等的任何其他適合之材料且絕緣體層104可為介電層，諸如氧化物，且可被稱作內埋氧化物(BOX)層。介電層可為任何適合之介電質、氧化物或類似者，且該介電層可將IC微裝置(例如，奈米線FET或類似者)與底部基板102充分電隔離。

如圖1中所示，在初始製造處理之後，半導體裝置100可包括基板102、絕緣體層104、包括主動半導體層108及犧牲層106之奈米線堆疊103、犧牲閘極116(圖2中所示)、閘極硬式遮罩118(圖2中所示)、閘極間隔件120(圖2中所示)及內部間隔件122(圖2中所示)。

絕緣體層104可形成於基板102上。因此，在各種實例中，提供基板102，絕緣體層104沈積於基板102上方，且接著奈米線堆疊103形成於絕緣體層104上方。替代地，初始基板可為基板上之絕緣體，諸如SiGeOI(絕緣體基板上之SiGe)、SOI(絕緣體上矽基板或其類似者)。

奈米線堆疊103可藉由最初形成交替的毯覆式犧牲層及毯覆式主動半導體層來形成。在某些實例中，毯覆式犧牲層中之第一者最初直接形成於絕緣體層104之上部表面上。在其他實例中，某些層可形成於絕緣體層104之上部表面與毯覆式犧牲層中之第一者之間。在一實例中，各毯覆式犧牲層由矽-鍺(例如SiGe，其中Ge在約25至40%範圍內)構成。接著，毯覆式主動半導體層形成於毯覆式犧牲層中之第一者之上部表面上。在一實例中，毯覆式主動半導體層由矽構成。犧牲層之若干額外毯覆式層及毯覆式主動半導體層交替地形成。在所說明實例中，存在總計三個毯覆式犧牲層及三個毯覆式主動半導體層，其經交替地圖案化以形成奈米線堆疊103。然而，應瞭解，可形成任何適合數目個交替層。儘管特別預期，毯覆式犧牲層可由SiGe形成且毯覆式主動半導體層可由Si形成，但應理解，可替代地使用任何適當材料，只要兩種半導體材料相對於彼此具有蝕刻選擇性即可。如本文中所使用，參考材料移除製程之術語「選擇性」標示針對第一材料之材料移除的速率大於針對材料移除製程所應用之結構的至少另一材料之移除的速率。交替半導體材料可藉由任何適當機制沈積。第一及第二半導體材料(亦即，毯覆式犧牲層及毯覆式主動半導體層之材料)可彼此磊晶生長，但亦涵蓋替代沈積製程，諸如化學氣相沈積(CVD)、物理氣相沈積(PVD)、原子層沈積(ALD)或氣體簇型離子束(GCIB)沈積。

在某些實施例中，毯覆式犧牲層具有例如大致3nm至大致20nm範圍內之豎直厚度。在某些實施例中，毯覆式主動半導體層具有例如大致3nm至大致10nm範圍內之豎直厚度。儘管半導體結構100中描繪六個總犧牲層及主動半導體層，但應瞭解，奈米線堆疊103可包括任何適合數目個層。儘管將3nm至20nm之範圍引用為厚度之實例範圍，但可使用此等層之其他厚度。在某些實例中，毯覆式犧牲層或毯覆式主動半導體層中之某一者可相對於彼此具有不同厚度。因此，可執行多個磊晶生長製程以形成交替的毯覆式犧牲層及毯覆式主動半導體層。

在某些實施例中，可能需要在奈米線堆疊中之鄰近奈米線層之間具有小豎直間隔(VSP)以減小寄生電容且改良電路速度。舉例而言，VSP(第一奈米線層之底部表面與鄰近第二奈米線層之頂部表面之間的距離)可在5nm至15nm的範圍內。然而，VSP必須具有足夠值以容納將形成於藉由隨後移除由毯覆式犧牲層形成之犧牲層106的各別部分產生的空間中之閘極。

在一些實施中，遮罩層(未圖示)形成於最上部毯覆式主動半導體層上。遮罩層可包含熟習此項技術者已知的任何適合之材料。遮罩層經圖案化且用以執行奈米線圖案化製程。在奈米線圖案化製程中，任何適合之材料移除製程(例如反應性離子蝕刻或RIE)可用於將各種毯覆式層的部分向下移除至絕緣體層104之層級。在對各種毯覆式層之圖案化製程之後，形成一或多個奈米線堆疊103。如所描繪，在各奈米線堆疊103內，存在分別由相關聯毯覆式層形成之交替的犧牲層106及主動半導體層108。隨後，可移除遮罩層。

現參考圖2，此圖描繪在其中形成犧牲閘極結構121之額外製造操作之後的半導體裝置100之橫截面視圖。犧牲閘極結構121可包括形成於犧牲閘極氧化物層(圖中未示)上之犧牲閘極116及形成於犧牲閘極116上之閘極硬式遮罩118。

犧牲閘極116可藉由熟習此項技術者已知之任何適合之沈積及/或圖案化製程形成於犧牲閘極氧化物層上。在一個實例中，犧牲閘極116係藉由沈積薄犧牲閘極氧化物(例如SiO₂或其類似者)層(未示出)，接著沈積非晶矽(a-Si)層作為犧牲閘極116而形成。犧牲閘極116可由多晶矽(多晶矽)、非晶矽及/或氧化物(諸如SiO₂)構成。閘極硬式遮罩118亦形成於犧牲閘極116之頂側上。形成閘極硬式遮罩118用於後續奈米線圖案化。閘極硬式遮罩118可由各種氮化物材料構成，該等氮化物材料包括但不限於氮化物、氧化物、氮化矽(SiN)及/或氮化物材料及氧化材料的組合。在某些實施例中，犧牲閘極116延伸至頁中及延伸至頁外以環繞奈米線堆疊103之前部及後部，且後續移除犧牲閘極116允許用於後續移除犧牲層106之存取點。在某些實例中，閘極圖案化可藉由首先圖案化閘極硬式遮罩118且接著使用圖案化閘極硬式遮罩118來蝕刻犧牲閘極116來執行。為清楚起見，犧牲閘極116及閘極硬式遮罩118之組合結構在本文中可稱為犧牲閘極結構121。

現參考圖3，此圖描繪在其中間隔件120形成在犧牲閘極結構121之側壁及前表面及後表面上的額外製造操作之後的半導體裝置100之橫截面視圖。間隔件120可藉由任何適合之技術沈積，諸如ALD、CVD、PVD、熱氧化、其組合或其他適合之技術。間隔件120材料可為介電材料，諸如氮化矽、SiBCN、SiNC、SiN、SiCO、SiNOC或其組合或其類似者，且可包括單一材料層或不同材料層。

現參考圖4，此圖式描繪在其中奈米線堆疊103藉由移除其未受犧牲閘極結構121及/或間隔件120保護的部分而圖案化之額外製造操作之後且在其中犧牲層106凹入之額外製造操作之後的半導體裝置100之橫截面視圖。

奈米線堆疊103之未受犧牲閘極結構121及/或間隔件120保護的非所需部分可經蝕刻或以其他方式移除。蝕刻可使用絕緣體層104之頂部表面作為蝕刻終止層。奈米線堆疊103之保留的一或多個部分可為通常在犧牲閘極結構121下方及/或間隔件120保護的其此類部分。

隨後，半導體裝置100經歷方向性反應性離子蝕刻(RIE)製程，其可移除犧牲層106之不由犧牲閘極116(及犧牲閘極硬式遮罩118)覆蓋的部分。RIE可使用基於硼之化學物質或基於氯之化學物質，例如其選擇性地使犧牲層106之暴露部分(例如，犧牲層106通常在間隔件120下方之彼等部分等)凹陷而不顯著地移除主動半導體層108。

隨後，將內部間隔件122添加於先前形成至犧牲層106中之凹槽中。在某些實施例中，在形成內部間隔件122之後，執行等向性蝕刻製程以產生與主動半導體層108之外部豎直邊緣對準的內部間隔件122之外部豎直邊緣。在某些實施例中，內部間隔件122之材料為介電材料，諸如SiN、SiO、SiBCN、SiOCN、SiCO等。

現參考圖5，此圖式描繪在其中源極/汲極(S/D)區124形成於相鄰奈米線堆疊之側壁上方及絕緣體層104上方的額外製造操作之後且在其中層間介電質(ILD)126形成於絕緣體層104上方及S/D區124上方的額外製造操作之後的半導體裝置100之橫截面視圖。

S/D區124形成分別為各相鄰奈米線FET之源極或汲極。S/D區124可磊晶生長或形成。術語「磊晶生長及/或沈積」及「磊晶形成及/或生長」意謂半導體材料(晶體材料)在另一半導體材料(晶體材料)之沈積表面上生長，其中正生長的半導體材料(晶體上覆層)具有與沈積表面之半導體材料(晶種材料)大體上相同的晶體特性。在磊晶沈積製程中，控制由源氣體提供之化學反應物且設置系統參數，使得沈積原子以充足能量到達半導體基板之沈積表面以在表面上來回移動，使得沈積原子本身定向至沈積表面之原子的晶體配置。因此，磊晶生長半導體材料具有與磊晶生長材料形成所在之沈積表面大體上相同的晶體特性。舉例而言，沈積於(100)定向結晶表面上之磊晶生長半導體材料可採用(100)定向。在一些實施例中，磊晶生長及/或沈積製程選擇性地形成於半導體表面上，且通常並不在暴露表面，諸如二氧化矽或氮化矽表面上沈積材料。

S/D區124可藉由在凹槽或相鄰奈米線FET之間的開口內磊晶生長源極/汲極磊晶區來形成。在一些實例中，S/D區124係藉由原位摻雜磊晶成長形成。在一些實施例中，S/D區124磊晶成長可在半導體裝置100之上部表面上方過度生長。

適合之n型摻雜劑包括但不限於磷(P)，且適合之p型摻雜劑包括但不限於硼(B)。原位摻雜製程的使用僅為實例。舉例而言，吾入可替代地採用異位製程以將摻雜劑引入至源極及汲極中。其他摻雜技術可用於將摻雜劑併入底部源極/汲極區中。摻雜技術包括但不限於離子植入、氣相摻雜、電漿摻雜、電漿浸潤離子植入、叢集摻雜、輸注摻雜、液相摻雜、固相摻雜、原位磊晶生長或彼等技術之任何適合的組合。在較佳實施例中，S/D磊晶生長條件促進用於p型電晶體的原位硼摻雜SiGe及用於n型電晶體之磷或砷摻雜矽或Si：C。S/D區124中之摻雜濃度可在1×10¹⁹cm^-3至2×10²¹cm^-3範圍內，或較佳地2×10²⁰cm^-3至7×10²⁰cm^-3之間。

在某些實施中，S/D區124可部分地凹入，使得移除S/D區124之上部部分。舉例而言，一或多個S/D區124之上部部分可經蝕刻或以其他方式移除。蝕刻可經定時或以其他方式控制以停止S/D區124之移除，使得S/D區124之頂部表面位於最頂端主動半導體層108之上部表面上方。

隨後，ILD 126可在S/D區124周圍且在絕緣體層104上形成。ILD 126可藉由將介電材料沈積在S/D區124上及絕緣體層104上形成。ILD 126可為任何適合之材料，諸如多孔矽酸鹽、摻碳氧化物、二氧化矽、氮化矽、氮氧化矽或其他介電材料。可利用形成ILD 126之任何已知方式。ILD 126可使用例如CVD、PECVD、ALD、可流動CVD、旋塗式介電質或PVD形成。

在一實例中，ILD 126可經形成為半導體裝置100之頂部表面上方的厚度，且隨後經回蝕使得ILD 126之頂部表面與閘極硬式遮罩118之頂部表面及/或間隔件120之頂部表面共面。在另一實例中，可執行諸如CMP之平坦化製程以產生半導體裝置100之平坦表面。

現參考圖6，此圖描繪在其中移除犧牲閘極結構121(圖5中所示)之額外製造操作之後的半導體裝置100之橫截面視圖。犧牲閘極結構121可藉由諸如CMP之平坦化製程最初移除閘極硬式遮罩118而移除，其產生半導體裝置100之平坦上部表面。舉例而言，在平坦化製程之後，間隔件120之頂部表面、犧牲閘極116之頂部表面及ILD 126之頂部表面可為共面的。隨後，可藉由諸如蝕刻之移除技術移除犧牲閘極116及犧牲閘極氧化物。

替代地，如所描繪，犧牲閘極結構121可藉由移除技術(諸如一或多個系列之蝕刻)移除閘極硬式遮罩118、犧牲閘極116及犧牲閘極氧化物而移除。舉例而言，此移除可藉由蝕刻製程實現，該蝕刻製程可包括乾式蝕刻製程，諸如RIE、電漿蝕刻、離子蝕刻或雷射剝蝕。蝕刻可進一步包括濕式化學蝕刻製程，其中一或多種化學蝕刻劑用於移除硬式遮罩118、犧牲閘極116及犧牲閘極氧化物。

現參考圖7，此圖式描繪在其中犧牲層106(圖6中所示)經移除、釋放或其類似者的額外製造操作之後的半導體裝置100之橫截面視圖。在其之後，歸因於移除犧牲層106，主動半導體層108之間存在空隙空間。應瞭解，在移除犧牲閘極116、犧牲氧化物層及犧牲層106等期間，使用並未顯著地移除主動半導體層108、絕緣體層104、內部間隔件122等之材料的恰當蝕刻劑。乾式及濕式蝕刻製程可具有可調節的蝕刻參數，諸如所使用之蝕刻劑、蝕刻溫度、蝕刻溶液濃度、蝕刻壓力、電源功率、RF偏置電壓、RF偏置電力、蝕刻劑流速及其他適合的參數。乾式蝕刻製程可包括使用基於氯之化學物質之偏置電漿蝕刻製程。其他乾式蝕刻劑氣體可包括四氟化碳(CF4)、三氟化氮(NF3)、六氟化硫(SF6)及氦(He)，及三氟化氯(ClF3)。乾式蝕刻亦可使用諸如深度反應性離子蝕刻(DRIE)之機制異向性地執行。化學氣相蝕刻可用作選擇性蝕刻方法，且蝕刻氣體可包括氯化氫(HCl)、四氟甲烷(CF4)及與氫(H2)之氣體混合物。化學氣相蝕刻可藉由CVD在適合之壓力及溫度下執行。

現參考圖8，此圖式描繪在其中替換閘極結構135代替犧牲閘極結構121形成於主動半導體層108中之一或多者周圍的額外製造操作之後的半導體裝置100之橫截面視圖。

替換閘極結構135可藉由最初在間隔件120之內表面及主動半導體層108、內部間隔件122等的內表面上形成介面層(未示出)而形成。接著，高κ層130經形成以覆蓋介面層之暴露表面的表面。高κ層130可藉由任何適合之技術沈積，諸如ALD、CVD、金屬有機CVD(MOCVD)、物理氣相沈積(PVD)、熱氧化、其組合或其他適合的技術。高κ介電材料為具有比SiO₂之介電常數更高的介電常數之材料，且可包括例如LaO、AlO、ZrO、TiO、Ta₂O₅、Y₂O₃、SrTiO₃(STO)、BaTiO₃(BTO)、BaZrO、HfZrO、HfLaO、HfSiO、LaSiO、AlSiO、HfTaO、HfTiO、(Ba,Sr)TiO₃(BST)、Al₂O₃、Si₃N₄、氮氧化物(SiON)或其他適合的材料。高κ層130可包括單層或多層，諸如金屬層、內襯層、潤濕層及黏著層。在其他實施例中，高κ層130可包括例如Ti、Ag、Al、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、TaN、Ru、Mo、Al、WN、Cu、W或任何適合之材料。

替換閘極結構135可進一步藉由在高κ層130上沈積功函數金屬(WFM)閘極134(或替換閘極)而形成。WFM閘極134可包含金屬，諸如銅(Cu)、鈷(Co)、鋁(Al)、鉑(Pt)、金(Au)、鎢(W)、鈦(Ti)、氮(N)或其任何組合。金屬可藉由適合之沈積製程沈積，例如化學氣相沈積(CVD)、電漿增強式化學氣相沈積(PECVD)、物理氣相沈積(PVD)、電鍍、熱或電子束蒸發或濺鍍。在各種例示性實施例中，WFM閘極134之高度可藉由化學機械拋光(CMP)及/或蝕刻而減小。因此，可藉由CMP提供平坦化製程。其他平坦化製程可包括研磨及拋光。一般而言，功函數金屬(WFM)閘極134設定裝置之臨限電壓(Vt)。高κ層130將WFM閘極134與奈米線通道(亦即，主動半導體層108)分離。可能需要其他金屬以進一步微調有效功函數(eWF)及/或達成與在平行於奈米線通道之平面的方向上流經閘極之電流相關聯的所需電阻值。

現參考圖9，此圖式為在額外製造操作之後的半導體裝置100之橫截面視圖，其中形成ILD 126.1(例如，使ILD 126增厚等)，可形成閘極接觸點160、形成BEOL結構162且附接載體晶圓164。

ILD 126.1可形成於ILD 126之頂部表面及半導體裝置100之其他頂部表面上，如圖8中所描繪。ILD 126.1可藉由沈積介電材料形成，諸如多孔矽酸鹽、摻碳氧化物、二氧化矽、氮化矽、氮氧化矽或其他介電材料。可利用形成ILD 126.1之任何已知方式。ILD 126.1可使用例如CVD、PECVD、ALD、可流動CVD、旋塗式介電質或PVD形成。

隨後，閘極接觸點160係藉由在ILD 126.1內形成閘極接觸溝槽且在第一替換閘極結構135上方將導電材料沈積在閘極接觸溝槽內而形成。閘極接觸點160可由矽化物襯裡(諸如，Ni、NiPt或Ti等)、金屬黏著襯裡(諸如，TiN、TaN等)及導電金屬填充物(諸如，Al、Ru、W、Co、Cu等)組成。閘極接觸點160之形成可包括蝕刻ILD 126.1以形成通孔開口，沈積材料且執行諸如CMP製程或機械研磨製程之平坦化製程，以移除導電障壁層及導電材料之過量部分。隨後，閘極接觸點160之頂部表面與ILD 126.1之頂部表面可共面。閘極接觸點160可在中段(MOL)製程期間形成。

BEOL結構162包括金屬化層級、相關聯金屬化介電層、連接金屬化層級內之金屬化特徵與下伏裝置或結構之通孔及/或導電接合墊或其類似者。BEOL結構162包括形成於閘極接觸點160上方以與其進行電接觸的信號線或線路，諸如導電線、導電跡線或其類似者。信號線在本文中定義為經組態以電載運隨時間改變或以其他方式動態之功能性或邏輯電位或信號的導電佈線特徵。在一些實例中，BEOL結構162內可存在5個金屬層級M₀至M₄。在一些實例中，BEOL結構162內可存在大於10個金屬層級M₀至M_x。在一些實例中，閘極接觸點160可接觸第一FET之替換閘極結構135且將該替換閘極結構連接至位於最低金屬層級M₀內之跡線、電源平面或其類似者。

在完成BEOL結構162時，載體晶圓164可接合或以其他方式附接至BEOL結構162之頂部表面，如所描繪。載體晶圓164可藉由任何載流子接合技術附接至半導體裝置100。

現參考圖10，此圖式為在額外製造操作之後的半導體裝置100之橫截面視圖，其中半導體裝置100可經翻轉用於背側處理，基板102經移除且形成ILD 170。可藉由任何移除技術移除基板102，諸如晶片研磨、CMP、乾式及濕式蝕刻之組合。基板102之移除暴露絕緣體層104之底部表面。

ILD 170可藉由將介電材料沈積於絕緣體層104上而形成。ILD 170可為任何適合之材料，諸如多孔矽酸鹽、摻碳氧化物、二氧化矽、氮化矽、氮氧化矽或其他介電材料。可利用形成ILD 170之任何已知方式。ILD 170可使用例如CVD、PECVD、ALD、可流動CVD、旋塗式介電質或PVD形成。

現參考圖11，此圖式為在額外製造操作之後的半導體裝置100之橫截面視圖。其中形成S/D接觸溝槽171。S/D接觸溝槽171係由自半導體裝置之背側穿過ILD 170且穿過絕緣體層104而形成且可暴露各別S/D區124之底部表面125的一部分。在一些實例中，S/D區124可為S/D接觸溝槽171之形成中的蝕刻終止層。

現參考圖12，此圖為在額外製造操作之後的半導體裝置100之橫截面視圖，其中形成S/D接觸點172。各S/D接觸點172可直接接觸至少各別單一S/D區124之暴露底部表面。背側S/D接觸點172可由矽化物襯裡(諸如Ni、NiPt或Ti等)、金屬黏著襯裡(諸如TiN、TaN等)及導電金屬填充物(諸如Al、Ru、W、Co、Cu等)組成。在一些實例中，S/D接觸點172可為接觸特徵，諸如針對分別在圖13中示出的背側電力軌180或背側接地軌181之豎直內連存取(VIA)，諸如背側線路、背側電源平面或其類似者。背側S/D接觸點172之形成可包括蝕刻ILD 170及絕緣體層104以形成通孔開口；形成延長至通孔開口中之毯覆式導電障壁層；將金屬性或導電材料沈積於毯覆式導電障壁層上方且執行諸如CMP製程或機械研磨製程之平坦化製程以移除導電障壁層及導電材料的過量部分。隨後，S/D接觸點172之底部表面與ILD 170之底部表面可共面。

現參考圖13，此圖為在額外製造操作之後的半導體裝置100之橫截面視圖，其中形成ILD 170.1(例如，使ILD 170增厚等)，形成背側電力軌180及背側接地軌181且形成背側電力分佈網路(BSPDN)182。

ILD 170.1可形成於ILD 170之底部表面及半導體裝置100之其他底部表面上，如圖12中所描繪。ILD 170.1可藉由沈積介電材料形成，諸如多孔矽酸鹽、摻碳氧化物、二氧化矽、氮化矽、氮氧化矽或其他介電材料。可利用形成ILD 170.1之任何已知方式。ILD 170.1可使用例如CVD、PECVD、ALD、可流動CVD、旋塗式介電質或PVD形成。

隨後，背側電力軌180及背側接地軌181藉由在ILD 170.1內形成各別背側軌溝槽且在各別S/D接觸點172上方將導電材料沈積在背側軌溝槽內而形成。背側軌溝槽可暴露各別S/D接觸點172之整體底部表面。背側電力軌180及背側接地軌181可直接接觸至少各別S/D接觸點172之暴露底部表面。

背側電力軌180及背側接地軌181可由金屬，諸如銅、鋁、鎢、鈷、其金屬合金或其類似物組成。在一些實例中，背側電力軌180可為電源平面(例如，VDD電源平面等)且背側接地軌181可為接地平面(VSS電源平面等)。背側電力軌180及背側接地軌181可包括導電區以及在導電區的側壁及上部表面與ILD 170.1及/或ILD 170之間的導電障壁層。導電障壁層可由鈦、氮化鈦、鉭、氮化鉭、鈷、其組合或其類似者形成。導電區可由金屬形成，諸如銅、鋁、鎢、鈷、其合金或其類似者。背側電力軌180及背側接地軌181之形成可包括蝕刻ILD 170.1以形成電源平面開口；形成延長至電源平面開口中之毯覆式導電障壁層；將金屬性或導電材料沈積於毯覆式導電障壁層上方且執行諸如CMP製程或機械研磨製程之平坦化製程以移除導電障壁層及導電材料的過量部分。隨後，背側電力軌180之底部表面及背側接地軌181之底部表面與ILD 170之底部表面可共面。BSPDN 182包括已知的電力分佈網路特徵及/或結構，以將VDD電位充分地提供至背側電力軌180且將VSS電位充分地提供至背側接地軌181。背側電力軌在本文中定義為導電佈線特徵，其經組態以電攜載隨時間不改變或以其他方式靜態的電力電位。背側接地軌在本文中定義為導電佈線特徵，其經組態以電攜載隨時間不改變或以其他方式為靜態的接地電位。

為了清楚起見，如所描繪，半導體裝置100可包括具有第一替換閘極結構135及第一替換閘極結構135之頂部表面上的相關聯閘極接觸點160的FET。閘極接觸點160電連接至通常在FET上方之BEOL佈線特徵。FET可進一步包括第一S/D區124(例如FET源極)及第一S/D區124之底部表面上的相關聯背側S/D接觸點172。S/D接觸點172電連接至通常在FET下方之背側電力軌180。FET可進一步包括第二S/D區124(例如FET汲極)及第二S/D區124之底部表面上的相關聯背側S/D接觸點172。S/D接觸點172電連接至通常在FET下方之背側接地軌181。

現參考圖14，此圖描繪根據實施例之處於製造製程之中間段的半導體裝置200之橫截面視圖。為了清楚起見，半導體裝置200可具有相對於半導體裝置100類似的結構特徵。舉例而言，半導體裝置200可具有絕緣體層104、形成於絕緣體層104上之一或多個IC微裝置，諸如FET、二極體、閘極、儲存單元或其類似者(未示出)。一或多個IC微裝置可具有連接至前側接觸點(類似於閘極接觸點160)且連接至BEOL佈線特徵之電氣節點。此外，一或多個IC微裝置可具有連接至背側接觸點272且分別連接至背側電力軌180或背側接地軌181之電氣節點。

在例示性製造操作中，其中半導體裝置200可經翻轉以用於背側處理，移除基板102且形成ILD 170。可藉由任何移除技術移除基板102，諸如晶片研磨、CMP、乾式及濕式蝕刻之組合。基板102之移除暴露絕緣體層104之底部表面。

在所描繪實例中，另一蝕刻選擇性ILD 170.2可藉由將對ILD 170具有蝕刻選擇性之介電材料沈積在ILD 170上而形成。ILD 170.2可為任何適合之材料，諸如多孔矽酸鹽、摻碳氧化物、二氧化矽、氮化矽、氮氧化矽或對ILD 170具有蝕刻選擇性之其他介電材料。可利用形成ILD 170.2之任何已知方式。ILD 170.2可使用例如CVD、PECVD、ALD、可流動CVD、旋塗式介電質或PVD形成。

隨後，形成背側接觸溝槽271。背側接觸溝槽271由自半導體裝置之背側穿過ILD 170.2、穿過ILD 170且穿過絕緣體層104而形成且可暴露其上方的IC微裝置之相關聯電氣節點之底部表面的一部分。在一些實例中，其上方之IC微裝置的此電氣節點可為形成各別背側接觸溝槽271中之蝕刻終止層。

隨後，背側接觸點272形成於各背側接觸溝槽271內。各背側接觸點272可直接接觸至少其上方之相關聯IC微裝置的暴露電氣節點。背側接觸點272可由矽化物襯裡(諸如Ni、NiPt或Ti等)、金屬黏著襯裡(諸如TiN、TaN等)及導電金屬填充物(諸如Al、Ru、W、Co、Cu等)組成。在一些實例中，背側接觸點272可為接觸特徵，諸如針對分別在圖15中示出的背側電力軌180或背側接地軌181之豎直內連存取(VIA)，諸如背側線路、背側電源平面或其類似者。背側接觸點272之形成可包括蝕刻ILD 170.2；蝕刻ILD 170且蝕刻絕緣體層104以形成通孔開口；形成延長至通孔開口中之毯覆式導電障壁層；將金屬性或導電材料沈積於毯覆式導電障壁層上方且執行諸如CMP製程或機械研磨製程之平坦化製程以移除導電障壁層及導電材料的過量部分。隨後，背側接觸點272之底部表面與ILD 170.2之底部表面可共面。

隨後，ILD 170.3形成於ILD 170.2之底部表面及背側接觸點272之各別底部表面上。ILD 170.3可藉由沈積介電材料形成，諸如多孔矽酸鹽、摻碳氧化物、二氧化矽、氮化矽、氮氧化矽或其他介電材料。如所描繪，ILD 170.3可為相對於ILD 170之相同材料。可利用形成ILD 170.3之任何已知方式。ILD 170.3可使用例如CVD、PECVD、ALD、可流動CVD、旋塗式介電質或PVD形成。

隨後，一或多個背側軌溝槽282形成於ILD 170.3內。一個背側軌溝槽282可暴露各別背側接觸點272之整個底部表面125。遮罩層(未示出)可形成於ILD 170.3之底部表面上。遮罩層可包含熟習此項技術者已知的任何適合之材料。遮罩層經圖案化以在其中通常在背側接觸點272下方之位置處產生開口。穿過遮罩中之開口，ILD 170.3之此類未保護部分可經蝕刻掉或以其他方式移除(例如反應性離子蝕刻或RIE)至ILD 170.2之層級。

現參考圖15，此圖式描繪根據實施例之處於製造製程之另一階段的半導體裝置200之橫截面視圖。在當前製造階段中，導電材料沈積於各別背側接觸點272上方之背側軌溝槽282內，藉此形成至少一個背側電力軌180及至少一個背側接地軌181。背側電力軌180及背側接地軌181可直接接觸至少相關聯背側接觸點272之暴露底部表面。在實施例中，背側電力軌180與背側接地軌181之間可不存在其他導電背側佈線特徵，諸如信號線、導線、跡線或其類似者。舉例而言，背側電力軌180與背側接地軌181之間不存在信號線。背側電力軌180及背側接地軌181可包括導電區以及在導電區的側壁及上部表面與ILD 170.3及/或ILD 170.2之間的導電障壁層。背側電力軌180及背側接地軌181之形成可包括蝕刻ILD 170.3以形成背側軌溝槽282；形成延長至背側軌溝槽282中之毯覆式導電障壁層；將金屬性或導電材料沈積於毯覆式導電障壁層上方且執行諸如CMP製程或機械研磨製程之平坦化製程以移除導電障壁層及導電材料的過量部分。隨後，背側電力軌180之底部表面及背側接地軌181之底部表面與ILD 170.3之底部表面可共面。

現參考圖16，此圖式描繪根據實施例之處於製造製程之另一階段的半導體裝置200之橫截面視圖。在本製造階段中，一或多個背側隔離軌溝槽202形成於背側電力軌180與背側接地軌181之間。在所描繪之實例中，背側隔離軌溝槽202形成為大於背側電力軌180及背側接地軌181的深度的深度。換言之，背側隔離軌溝槽202可形成於與背側電力軌180及背側接地軌181相同的層(亦即，ILD 170.3)中且形成於該層上的一或多個層內(例如，ILD 170.2)。以此方式，背側隔離軌溝槽202可形成於ILD 170.3內以及ILD 170.2內。舉例而言，依序蝕刻製程可利用ILD 170作為蝕刻終止層首先移除ILD 170.3之一部分且隨後移除ILD 170.2之另一部分。

遮罩層(未示出)可形成於ILD 170.3之底部表面及背側電力軌180及背側接地軌181之底部表面上。遮罩層可包含熟習此項技術者已知的任何適合之材料。遮罩層經圖案化以在其中在通常在背側電力軌180與背側接地軌181之間的位置處產生開口。穿過遮罩中之開口，ILD 170.3及ILD 170.2之此類未保護部分可經蝕刻掉或以其他方式移除(例如反應性離子蝕刻或RIE)至ILD 170之層級。

由於背側電力軌180與背側接地軌181之間可不存在其他導電特徵，因此可不存在定位於背側電力軌180與背側隔離軌溝槽202之間或背側接地軌181與背側隔離軌溝槽202之間的導電特徵。舉例而言，在背側電力軌180與背側隔離軌溝槽202之間及背側接地軌181與背側隔離軌溝槽202之間的ILD 170.2內及ILD 170.3內可不存在導電特徵。

現參考圖17，此圖式描繪根據實施例之處於製造製程之另一階段的半導體裝置200之橫截面視圖。在本製造階段中，隔離材料(諸如介電材料或類似者)沈積於背側隔離軌溝槽202內，藉此在背側電力軌180與背側接地軌181之間形成背側隔離軌204。

背側隔離軌204可藉由沈積介電材料形成，諸如多孔矽酸鹽、摻碳氧化物、二氧化矽、氮化矽、氮氧化矽或其他介電材料。在一個實例中，背側隔離軌204可為相對於一或多個ILD 170、ILD 170.2或ILD 170.3之相同材料。替代地，如所描繪，背側隔離軌204可為相對於ILD 170、ILD 170.2及ILD 170.3不同的材料。舉例而言，ILD 170、ILD 170.2及ILD 170.3可為一或多種高κ介電材料且背側隔離軌204可為二氧化矽、氮化矽、氮氧化矽或其類似者。可利用形成背側隔離軌204之任何已知方式。背側隔離軌204可使用例如CVD、PECVD、ALD、可流動CVD、旋塗式介電質或PVD形成。

背側隔離軌204之形成可包括蝕刻ILD 170.3及ILD 170.2以形成背側隔離軌溝槽202，形成延長至背側軌溝槽282中之毯覆式介電層且執行諸如CMP製程或機械研磨製程之平坦化製程以移除介電材料的過量部分。隨後，背側電力軌180之底部表面、背側接地軌181之底部表面、ILD 170.3之底部表面及背側隔離軌204之底部表面可共面。

出於清晰性起見，由於背側電力軌180與背側接地軌181之間的區230內可不存在其他導電特徵，因此可不存在位於背側電力軌180與背側隔離軌204之間或背側接地軌181與背側隔離軌204之間的區230內之導電特徵。舉例而言，在背側電力軌180與背側隔離軌204之間及背側接地軌181與背側隔離軌204之間的區230內之ILD 170.2內及ILD 170.3內可不存在導電特徵。在一特定實例中，背側電力軌180與背側隔離軌204之間及背側接地軌181與背側隔離軌204之間的區230內可不存在信號線。

此外，出於清晰性起見，儘管背側電力軌180及背側接地軌181經描繪為鄰近的且位於相同列或層級中(亦即，背側電力軌180及背側接地軌181位於相同ILD 170.3中)，背側電力軌180及背側接地軌181可為鄰近的且嵌套或位於不同列中。舉例而言，背側電力軌180可位於ILD 170.3中且背側接地軌181可位於ILD 170.2中。在此等實例中，背側隔離軌204之頂部表面可與背側電力軌180或背側接地軌181之最上部頂部表面共面或高於該最上部頂部表面。在上文之實例中，因此，背側隔離軌204之頂部表面可與ILD 170.2之頂部表面、ILD 170之頂部表面或其類似者共面。

現參考圖18，此圖式描繪根據實施例之處於製造製程之另一階段的半導體裝置200之法線視圖。舉例而言，圖18描繪圖17中所描繪之半導體裝置200的底部表面。如所描繪，背側電力軌180之前表面211及後表面213可與背側隔離軌204之相關聯前表面205及後表面207共面。同樣地，背側接地軌181之前表面215及後表面217可與背側隔離軌204之相關聯前表面205及後表面207共面。亦即，背側隔離軌204可充分電隔離背側電力軌180之整個長度(亦即，前表面211與後表面213之間的尺寸)且背側隔離軌204可充分電隔離背側接地軌181之整個長度(亦即，前表面215與後表面217之間的尺寸)。

替代地，背側電力軌180之前表面211及後表面213可插入背側隔離軌204之相關聯前表面205及後表面207前端。同樣地，背側接地軌181之前表面215及後表面217可插入有背側隔離軌204之相關聯前表面205及後表面207。亦即，與背側隔離軌204之前表面205及後表面207相關聯的尺寸可大於背側電力軌180之前表面211與後表面213之間的尺寸，且可大於背側接地軌181之前表面215與後表面217之間的尺寸。

以此等方式，在該領域或操作中，可藉由背側隔離軌204有效地阻斷或以其他方式降低引起背側電力軌180與背側接地軌181之間的電氣短路的導電材料遷移缺陷。換言之，為避免或最小化由背側電力軌180與背側接地軌181之間的電氣短路引起之遷移缺陷傾向，背側隔離軌204可定位於至少相鄰背側電力軌180及背側接地軌181的整個長度之間。

現參考圖19，此圖式描繪根據實施例之處於製造製程之中間階段的替代半導體裝置200之橫截面視圖。在例示性製造操作中，其中半導體裝置200可經翻轉以用於背側處理，移除基板102且形成ILD 170。可藉由任何移除技術移除基板102，諸如晶片研磨、CMP、乾式及濕式蝕刻之組合。基板102之移除暴露絕緣體層104之底部表面。

在所描繪實例中，另一蝕刻選擇性ILD 170.1可藉由將對ILD 170具有蝕刻選擇性之介電材料沈積在ILD 170上而形成。ILD 170.1可為任何適合之材料，諸如多孔矽酸鹽、摻碳氧化物、二氧化矽、氮化矽、氮氧化矽或對ILD 170具有蝕刻選擇性之其他介電材料。可利用形成ILD 170.1之任何已知方式。ILD 170.1可使用例如CVD、PECVD、ALD、可流動CVD、旋塗式介電質或PVD形成。

隨後，形成背側接觸溝槽271。背側接觸溝槽271由半導體裝置之背側穿過ILD 170且穿過絕緣體層104形成且可暴露其上方之一或多個IC微裝置之相關聯電氣節點的底部表面之一部分。在一些實例中，IC微裝置之此等電氣節點可為形成各別背側接觸溝槽271中之蝕刻終止層。

隨後，背側接觸點272形成於各背側接觸溝槽271內。各背側接觸點272可直接接觸至少其上方之IC微裝置之暴露電氣節點。背側接觸點272可由矽化物襯裡(諸如Ni、NiPt或Ti等)、金屬黏著襯裡(諸如TiN、TaN等)及導電金屬填充物(諸如Al、Ru、W、Co、Cu等)組成。在一些實例中，背側接觸點272可為接觸特徵，諸如針對分別在圖20中示出的背側電力軌180或背側接地軌181之豎直內連存取(VIA)，諸如背側線路、背側電源平面或其類似者。背側接觸點272之形成可包括蝕刻ILD 170且蝕刻絕緣體層104以形成通孔開口；形成延長至通孔開口中之毯覆式導電障壁層；將金屬性或導電材料沈積於毯覆式導電障壁層上方且執行諸如CMP製程或機械研磨製程之平坦化製程以移除導電障壁層及導電材料的過量部分。隨後，背側接觸點272之底部表面125與ILD 170之底部表面可共面。

隨後，ILD 170.1形成於ILD 170之底部表面及背側接觸點272之各別底部表面上。ILD 170.1可藉由沈積介電材料形成，諸如多孔矽酸鹽、摻碳氧化物、二氧化矽、氮化矽、氮氧化矽或其他介電材料。如所描繪，ILD 170.1可為相對於ILD 170之材料具有蝕刻選擇性之材料。可利用形成ILD 170.1之任何已知方式。ILD 170.1可使用例如CVD、PECVD、ALD、可流動CVD、旋塗式介電質或PVD形成。

隨後，一或多個背側軌溝槽282形成於ILD 170.3內。一個背側軌溝槽282可暴露各別背側接觸點272之整個底部表面。遮罩層(未示出)可形成於ILD 170.1之底部表面上。遮罩層可包含熟習此項技術者已知的任何適合之材料。遮罩層經圖案化以在其中通常在背側接觸點272下方之位置處產生開口。穿過遮罩中之開口，ILD 170.1之此類未保護部分可經蝕刻掉或以其他方式移除(例如反應性離子蝕刻或RIE)至ILD 170之層級。

現參考圖20，此圖式描繪根據實施例之處於製造製程之另一階段的半導體裝置200之橫截面視圖。在當前製造階段中，導電材料沈積於各別背側接觸點272上方之背側軌溝槽282(圖19中所示)內，藉此形成至少一個背側電力軌180及至少一個背側接地軌181。背側電力軌180及背側接地軌181可直接接觸至少相關聯背側接觸點272之暴露底部表面。在實施例中，背側電力軌180與背側接地軌181之間可不存在其他導電背側佈線特徵，諸如信號線、導線、跡線或其類似者。舉例而言，背側電力軌180與背側接地軌181之間不存在信號線。背側電力軌180及背側接地軌181可包括導電區以及在導電區的側壁及上部表面與ILD 170.1及/或ILD 170之間的導電障壁層。背側電力軌180及背側接地軌181之形成可包括蝕刻ILD 170.1以形成背側軌溝槽282；形成延長至背側軌溝槽282中之毯覆式導電障壁層；將金屬性或導電材料沈積於毯覆式導電障壁層上方且執行諸如CMP製程或機械研磨製程之平坦化製程以移除導電障壁層及導電材料的過量部分。隨後，背側電力軌180之底部表面及背側接地軌181之底部表面與ILD 170.1之底部表面可共面。

現參考圖21，此圖式描繪根據實施例之處於製造製程之另一階段的半導體裝置200之橫截面視圖。在本製造階段中，一或多個背側隔離軌溝槽202形成於背側電力軌180與背側接地軌181之間。在所描繪之實例中，背側隔離軌溝槽202形成為相對於背側電力軌180及背側接地軌181相同的深度。換言之，背側隔離軌溝槽202可形成於與背側電力軌180及背側接地軌181相同的層(亦即，ILD 170.1)中。

遮罩層(未示出)可形成於ILD 170.1之底部表面及背側電力軌180及背側接地軌181之底部表面上。遮罩層可包含熟習此項技術者已知的任何適合之材料。遮罩層經圖案化以在其中在通常在背側電力軌180與背側接地軌181之間的位置處產生開口。穿過遮罩中之開口，ILD 170.1 之此類未保護部分可經蝕刻掉或以其他方式移除(例如反應性離子蝕刻或RIE)至ILD 170之層級。

由於背側電力軌180與背側接地軌181之間可不存在其他導電特徵，因此可不存在定位於背側電力軌180與背側隔離軌溝槽202之間或背側接地軌181與背側隔離軌溝槽202之間的導電特徵。舉例而言，背側電力軌180與背側接地軌181之間的ILD 170.1內可不存在導電特徵。

現參考圖22，此圖式描繪根據實施例之處於製造製程之另一階段的半導體裝置200之橫截面視圖。在本製造階段中，隔離材料(諸如介電材料或類似者)沈積於背側隔離軌溝槽202內，藉此在背側電力軌180與背側接地軌181之間形成背側隔離軌204。

背側隔離軌204可藉由沈積介電材料形成，諸如多孔矽酸鹽、摻碳氧化物、二氧化矽、氮化矽、氮氧化矽或其他介電材料。在一個實例中，背側隔離軌204可為相對於一或多個ILD 170、ILD 170.1之相同材料。替代地，如所描繪，背側隔離軌204可為相對於ILD 170及ILD 170.1不同的材料。舉例而言，ILD 170及ILD 170.1可為一或多種高κ介電材料且背側隔離軌204可為二氧化矽、氮化矽、氮氧化矽或其類似者。可利用形成背側隔離軌204之任何已知方式。背側隔離軌204可使用例如CVD、PECVD、ALD、可流動CVD、旋塗式介電質或PVD形成。

背側隔離軌204之形成可包括蝕刻ILD 170.1以形成背側隔離軌溝槽202(圖21中所示)，形成延長至背側軌溝槽282中之毯覆式介電層且執行諸如CMP製程或機械研磨製程之平坦化製程以移除介電材料的過量部分。隨後，背側電力軌180之底部表面、背側接地軌181之底部表面、ILD 170.1之底部表面及背側隔離軌204之底部表面可共面。

出於清晰性起見，由於背側電力軌180與背側接地軌181之間的區230內可不存在其他導電特徵，因此可不存在位於背側電力軌180與背側隔離軌204之間或背側接地軌181與背側隔離軌204之間的區230內之導電特徵。舉例而言，在背側電力軌180與背側隔離軌204之間及背側接地軌181與背側隔離軌204之間的區230內之ILD 170.1內可不存在導電特徵。在一特定實例中，背側電力軌180與背側隔離軌204之間及背側接地軌181與背側隔離軌204之間的區230內可不存在信號線。

為了清楚起見，儘管半導體裝置200經描繪為具有背側電力軌180與背側接地軌181之間的單一背側隔離軌，但多個背側隔離軌204可定位於背側電力軌180與背側接地軌181之間。

現參考圖23，此圖式描繪根據實施例之半導體裝置200的橫截面視圖。在當前製造階段中，導電材料沈積於各別背側接觸點272上方之背側軌溝槽282內，藉此形成至少一個背側電力軌180及至少一個背側接地軌181。背側電力軌180及背側接地軌181可分別直接接觸至少相關聯背側接觸點272之暴露底部表面。

在所描繪之實例中，缺陷已引起背側電力軌180與背側接地軌181之間的電氣短路區240。換言之，導電材料已不當地形成或不當地沈積於背側電力軌180與背側接地軌181之間。導電電氣短路區240通常直接連接背側電力軌180及背側接地軌181，藉此使背側電力軌180及背側接地軌181短路。此類型電氣短路可由各種缺陷引起，諸如隧穿缺陷、背側電力軌180或背側接地軌181導電材料沈積缺陷、背側軌溝槽282形成缺陷或其類似者。

現參考圖24，此圖式描繪根據實施例之處於製造製程之另一階段的半導體裝置200之橫截面視圖。在本製造階段中，一或多個背側隔離軌溝槽202形成於背側電力軌180與背側接地軌181之間且穿過電氣短路區240。此類背側隔離軌溝槽202之形成可使電氣短路區240實體地分離、分裂或其類似者。換言之，穿過電氣短路區240之背側隔離軌溝槽202實體地分離背側電力軌180與背側接地軌181。

現參考圖25，此圖式描繪根據實施例之處於製造製程之另一階段的半導體裝置200之橫截面視圖。在本製造階段中，隔離材料(諸如介電材料或類似者)沈積於背側隔離軌溝槽202內，藉此在背側電力軌180與背側接地軌181之間形成背側隔離軌204。背側隔離軌204之形成可使電氣短路區240(圖24中所示)之分裂部分實體地分離、分裂或其類似者且充分電隔離。換言之，背側隔離軌204實體地分離且充分地電隔離背側電力軌180之電氣短路區240部分與背側接地軌181之電氣短路區240部分。

現參考圖26，此圖式描繪根據實施例之半導體裝置200的法線視圖。舉例而言，圖26描繪圖25中所描繪之半導體裝置200的底部表面。如所描繪，背側電力軌180之前表面211及後表面213可與背側隔離軌204之相關聯前表面205及後表面207共面。同樣地，背側接地軌181之前表面215及後表面217可與背側隔離軌204之相關聯前表面205及後表面207共面。亦即，背側隔離軌204可充分電隔離背側電力軌180之整個長度(亦即，前表面211與後表面213之間的尺寸)且背側隔離軌204可充分電隔離背側接地軌181之整個長度(亦即，前表面215與後表面217之間的尺寸)。此外，如所描繪，背側隔離軌204之相關聯前表面205及後表面207的尺寸可大於電氣短路區240之相關聯尺寸。因而，背側隔離軌204可沿著其整個長度充分實體地分離且電隔離電氣短路區240之部分。

以此方式，背側電力軌180與背側接地軌181之間的電氣短路區240可藉由背側隔離軌204有效地糾正。換言之，背側隔離軌204可糾正或修正背側電力軌180與背側接地軌181之間的實際電氣短路。

圖27描繪根據實施例之製造包括背側電力軌180與背側接地軌181之間的背側隔離軌204之半導體裝置的製程300。製程300始於方塊302，其中圖案化奈米結構堆疊，在奈米結構堆疊周圍形成犧牲閘極結構，在犧牲閘極結構周圍形成閘極間隔件，使奈米結構堆疊中位於閘極間隔件下方之犧牲奈米結構層定向地凹陷，且在藉由定向間隔形成之凹槽內形成內部間隔件。

在方塊304處，S/D區形成於圖案化奈米結構堆疊之任一側上。舉例而言，第一S/D區124形成於圖案化奈米結構堆疊之第一側上，且第二S/D區124形成於圖案化奈米結構堆疊之相對第二側上。S/D區124可接觸圖案化奈米結構堆疊之主動半導體層108的各別第一端表面。在一些實例中，ILD 126可形成於S/D區124上。

在方塊306處，移除犧牲閘極結構，移除奈米結構堆疊內之犧牲奈米結構層，且暴露主動半導體層(亦即，奈米結構通道)。舉例而言，移除犧牲閘極116，移除犧牲層106且暴露主動半導體層108。在方塊308處，在奈米結構通道周圍形成替換閘極結構135。舉例而言，替換閘極結構135在暴露主動半導體層108周圍形成。

在方塊310處，閘極接觸點形成於替換閘極結構之上或上方，BEOL結構形成於第一S/D接觸點上方且載體晶圓附接至半導體裝置100之頂部表面或前側。舉例而言，閘極接觸點160形成於替換閘極結構135之頂部表面上且接觸該頂部表面。BEOL結構162形成於閘極接觸點 160上方且附接載體晶圓164。

在方塊312處，至少第一S/D區124及/或第二S/D區124之底部表面自背側暴露。舉例而言，使用載體晶圓164，半導體裝置經翻轉且基板102可經移除且替換為ILD 170。一或多個背側接觸溝槽171可形成於ILD 170內，該ILD分別暴露第一S/D區124及/或第二S/D區124之底部表面的至少一部分。

在方塊314處，各別S/D接觸點形成於S/D區124下方，背側電力軌及背側接地軌形成於S/D接觸點下方，及/或BSPSN形成於背側電力軌下方。舉例而言，S/D接觸點172可形成於背側接觸溝槽171內，背側電力軌180及背側接地軌181可分別形成於一個S/D接觸點172下方，且BSPDN 182可形成於背側電力軌180及背側接地軌181下方。

在方塊316處，背側隔離軌溝槽202形成於背側電力軌180與背側接地軌181之間，且在方塊318處，背側隔離軌204形成於背側電力軌180與背側接地軌181之間的背側隔離軌溝槽202內。

圖28描繪根據實施例之製造包括背側電力軌180與背側接地軌181之間的背側隔離軌204之半導體裝置的製程400。製程400始於方塊402，其中在基板上或內形成IC微裝置，諸如FET、二極體、儲存單元或其類似者。一或多個IC微裝置可包括至少兩個節點，諸如源極及汲極，諸如在輸入節點及輸出節點中或其類似者。舉例而言，一個IC微裝置可包括第一節點及第二節點，第一IC微裝置可包括第一節點，且電連接之第二IC微裝置可包括第二節點。

在方塊404處，暴露第一節點之底部表面的一部分且暴露第二節點之底部表面的一部分。舉例而言，第一S/D區124之底部表面的一部分經暴露且第二S/D區124之底部表面的一部分經暴露。舉例而言，一或多個背側接觸溝槽171可形成於ILD 170內，該ILD分別暴露第一節點及第二節點之底部表面的至少一部分。

在方塊406處，各別節點接觸點形成於第一節點及/或第二節點下方。舉例而言，節點接觸點(例如S/D接觸點172或其類似者)形成於背側接觸溝槽171內且可分別接觸相關聯第一節點或第二節點之暴露部分。此外，在方塊406處，背側電力軌及背側接地軌形成於節點接觸點下方及/或BSPSN形成於背側電力軌下方及/或背側接地軌下方。舉例而言，背側電力軌180及背側接地軌181可分別形成於節點接觸點中之一者下方且接觸該等節點接觸點中之一者，且BSPDN 182可形成於背側電力軌180及背側接地軌181下方。因而，可藉助於通向一或多個IC微裝置之第一節點的背側電力軌180將電位供應至一或多個IC微裝置，且可藉助於通向一或多個IC微裝置之第二節點的背側接地軌181將接地電位供應至一或多個IC微裝置。

在方塊408處，背側隔離軌溝槽202形成於背側電力軌180與背側接地軌181之間，且在方塊410處，背側隔離軌204形成於背側電力軌180與背側接地軌181之間的背側隔離軌溝槽202內。

各種實施例之描述已出於說明之目的呈現且並不意欲為詳盡的或限於所揭示之實施例。在不脫離所描述實施例之範疇及精神之情況下，許多修改及變化對一般熟習此項技術者而言將顯而易見。本文中所使用的術語經選擇以最佳解釋實施例的原理、實際應用或對市場中發現之技術的技術改良，或使得其他一般熟習此項技術者能夠理解本文中所揭示之實施例。