CN102197476B - 包括用于导通孔的碳基材料的半导体器件 - Google Patents

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Abstract

在半导体器件中，可基于含碳材料形成延伸穿过该器件的衬底的导通孔，从而提供与高温工艺良好的兼容性，同时还提供比掺杂半导体材料等优越的电性性能。因此，在一些实施例中，可在形成关键电路元件的任意工艺步骤之前形成该导通孔，以实质上避免该导通孔结构与该相应半导体器件的器件层的任何干扰。因此，可实现高效的三维集成方案。

Description

包括用于导通孔的碳基材料的半导体器件
技术领域
本发明一般涉及制造集成电路的领域，尤其涉及通过延伸穿过器件的衬底材料的导孔(vias)连接不同器件层的互连结构。
背景技术
当今的集成电路中，在单芯片区上形成有大量的个别电路元件，例如CMOS、NMOS、PMOS元件形式的场效应晶体管、电阻、电容等。该些电路元件的特征尺寸通常随着每一代新电路的引入而不断缩小，以致当前由批量生产技术形成的集成电路具有50纳米或更小的关键尺寸，并且其在速度和/或功耗方面的性能得到了一定程度的提升。缩小晶体管尺寸是稳步提升复杂集成电路(例如CPU)的器件性能的一个重要方面。缩小尺寸通常与增加开关速度相关联，从而增强晶体管级的信号处理性能。
除大量晶体管元件外，基本电路布局通常要求在集成电路中形成多个无源电路元件，例如电容、电阻、互连结构等。由于有源电路元件尺寸的缩小不但可增加了各晶体管元件的性能，而且可提升了其封装密度，因而有可能在特定的芯片区中纳入更多的功能。因此，业界已开发出高度复杂电路，其可包含不同类型的电路，例如模拟电路、数字电路等，以提供完整的单芯片上系统(SoC)。
尽管在高度复杂集成电路中，晶体管元件是实质上确定该些器件的总体性能的主要电路元件，但仍需要其他元件，例如电容和电阻，尤其是可需要复杂互连系统或金属化系统，其中，可能还需要针对晶体管元件的尺寸缩小调整该些无源电路元件的尺寸，以避免不当地消耗珍贵的芯片面积。
通常，随着相应半导体器件的器件层中每单位面积所包含的例如晶体管等电路元件的数量可增加，与该器件层中该些电路元件相关联的电性连接的数量也可增加，甚至以超比例的方式增加，从而需要复杂互连结构，其可由包含多个堆栈金属化层的金属化系统形式构成。由于在复杂半导体器件中，信号传输延迟基本受金属化系统的限制而不是器件层中的晶体管元件，因此在该些金属化层中，作为内层电性连接的金属导线以及作为层间连接的导孔可基于例如铜等高导电金属结合适当的介电材料形成，以降低寄生RC(电阻电容)时间常数。不过，沿高度方向扩展金属化系统以提供期望密度的互连结构可受限于由复杂低k电介质的材料特性施加的寄生RC时间常数及变换。亦即，该些介电材料的介电常数的降低通常与机械稳定性的降低相关联，因而鉴于不同制造步骤中的产量损失以及半导体器件运行期间可靠性的降低而限制彼此堆栈的金属化层的数量。由于金属化层的数量不能随意增加，因此，单个半导体芯片中半导体器件的复杂性受相应金属化系统的功能限制，尤其受复杂低k介电材料的特性限制。鉴于此，业界提出堆栈两个或更多的独立半导体芯片以针对各封装的特定尺寸或面积进一步增强电路元件的总体密度，该些半导体芯片可以独立方式制造，但具有关联设计，以整体提供复杂系统，同时避免单芯片的极端复杂半导体器件制造工艺期间遇到的诸多问题。例如，可依据包含制造相应金属化系统的成熟制造技术在单芯片上形成适当选择的功能单元，例如存储区等，同时将其他功能单元，例如快速强大的逻辑电路可作为独立芯片独立形成，不过，其中，各互连系统能够使该些独立芯片进行后续堆栈并贴附以形成总体功能电路，接着可将其封装为单个单元。由于堆栈独立半导体芯片可利用封装中大量的可用容积，因此可提供相应的三维配置以针对特定面积的封装增加电路元件和金属化特征的密度。尽管此技术作为一项有前景的技术可针对特定的技术标准针对特定的封装尺寸增强封装密度和功能性，同时避免极苛刻的制造技术，例如堆栈大量极苛刻的金属化层的制造技术，但必须提供适当的接触元件，以使各半导体芯片之间形成可靠且性能良好的电性连接。最后，形成穿过其中至少一芯片的衬底材料的导通孔(throughholevia)，以电性接触第二半导体芯片的各接触元件，同时还可使用该第一半导体芯片的金属化系统连接其他半导体芯片或封装衬底等。为节省芯片面积，亦可缩小导通孔的横向尺寸，而另一方面衬底材料的厚度不会任意缩小，因此该导通孔通常为高纵横比(aspectratio)的接触元件。此外，考虑电性性能，应当将导通孔的导电性维持在高水平，以容纳需要的高电流密度并亦降低系统中的信号传输延迟，其中，必须基于适度较高的时钟频率实现独立半导体芯片之间电性信号的交换。
针对此情况，在传统方法中可基于接触结构和金属化系统的制造中已知的成熟制造技术形成相应高纵横比的导通孔，该制造技术可涉及在适度较薄的介电材料中蚀刻各自开孔，例如导孔开孔和沟槽，以及随后使用含金属材料，例如铜结合导电阻挡材料、氮化钛、钨等填充该些开孔。通过将相应的技术转化为导通孔的制造序列，可获得与增强电性性能的要求一致的适当高导电值。不过，由于该些材料的温度稳定性可较差，因此该些工艺步骤通常可必须在极后期的制造阶段执行，亦即，在器件层中形成电路元件过程中，例如形成晶体管过程中所需的任意高温工艺之后执行。因此，涉及形成高纵横比的导通孔开孔以及随后以高导电材料填充的制造步骤可显着影响总体工艺流，并可对器件层中的电路元件带来负面影响。例如，可必须使用复杂的蚀刻和掩膜方案以蚀刻穿过衬底，因而也可影响了在此制造阶段已在该器件层中形成的任意电路元件。
另一方面，呈适度较高温度稳定性的导电材料，例如掺杂多晶硅的导电性较差，以致基于温度稳定的多晶硅材料在早期制造阶段形成的相应导通孔在最终互连结构的电性性能方面低于期望。
鉴于上述情况，本发明涉及基于技术及半导体器件，其中，可在适当的制造阶段形成具有高温稳定性的导通孔，同时避免或至少减轻上述一个或多个问题。
发明内容
一般而言，本发明涉及半导体器件及技术，其中，可基于含碳导电材料形成导通孔，该含碳导电材料呈高温稳定性，以提高在该半导体器件的总体制造流中实施导通孔形成工艺的灵活度。例如，在这里揭露的一些实施方式中，可在该器件的器件层及金属化系统中形成电路元件的任意制造步骤之前形成该导通孔，以实质上完全避免形成该导通孔的制造序列所带来的任何负面影响。另一方面，该含碳导电材料，在某些实施例中为实质上纯的碳材料，除工艺引入的缺陷外，可具有良好的温度稳定性，从而使形成电路元件和金属化系统之后续制造工艺期间的任意高温工艺实质上不会对该导通孔的电性和化学特性有负面影响。另一方面，该含碳材料可基于成熟的沉积技术沉积，该成熟的沉积技术与形成电路元件期间所使用的其他制造技术高度兼容，以便在其他情况下，该导通孔的制造可处于总体制造流的任意适当阶段，而不会如形成高导电导通孔的传统方法那样受限于高温步骤的任何限制因素。因此，可具有约2毫欧厘米或以下的特定电阻率的含碳导电材料的内在高导电性与该碳材料在沉积及材料图案化方面的固有特性相结合可增强形成导通孔的灵活性(flexibility)，而实质上不会对形成电路元件期间的其他工艺步骤带来负面影响。
这里所揭露的一种半导体器件包括具有正面和背面的衬底以及形成在该正面上方的半导体层之中及上方的多个电路元件。另外，该半导体器件包括形成在该衬底中以至少延伸至该背面的导通孔，其中，该导通孔包括作为导电填充材料的碳基材料。
这里所揭露的一种方法包括在半导体器件的衬底中形成开孔，其中，该开孔自该衬底的正面延伸至该衬底的背面。另外，使用包括碳的导电材料填充该开孔，以及在该衬底的该正面之中及上方形成电路元件。
这里所揭露的另一种方法包括形成进入半导体器件的衬底的正面的开孔，其中，该开孔延伸进入该衬底中。另外，该方法包括使用含碳导电材料填充该开孔，以及自该衬底的背面去除该衬底的材料，以暴露该开孔的底部及该含碳导电材料。最后，该方法包括在该正面上方形成电路元件。
附图说明
本发明的其他实施例由所附的权利要求书定义，并通过下面参照附图所作的详细说明变得更加清楚，其中：
图1a至图1d概要显示依据本发明实施例基于碳材料形成导通孔的不同制造阶段中衬底的剖视图，其中，该衬底用以在其上形成半导体器件；
图1e概要显示下一制造阶段中该衬底的剖视图，其中，依据本发明另一些实施例可在制造该导通孔后形成电路元件及金属化系统；
图1f至图1i概要显示依据本发明另一些实施例在衬底材料中形成高纵横比的开孔并随后基于含碳材料填充该开孔的不同制造阶段中衬底的剖视图；
图1j概要显示制造阶段中的衬底，其中，依据本发明另一些实施例自该衬底的背面去除衬底材料以形成导通孔；以及
图1k概要显示在获得复合器件之前两个独立形成的半导体器件，其中，依据本发明另一些实施例，至少一器件包括导通孔以基于含碳材料电性连接该两部件。
具体实施方式
尽管本发明通过参照下面的详细说明以及附图所描述的实施例来说明，但应当理解，该详细说明及附图并非意图将发明限制于这里所揭露的特定实施例，相反，所述实施例仅示例本发明的各种实施方式，本发明的范围由所附权利要求书定义。
一般而言，本发明涉及半导体器件及技术，其中，可基于碳基高导电材料形成导通孔，亦即高纵横比的接触元件。该碳基高导电材料呈现优良的沉积特性并可方便地使用成熟的蚀刻技术和平坦化技术将其图案化，同时其在温度稳定性方面优良的特性可提升了在形成复杂集成电路的总体制造流中实施该导通孔形成制造工艺的灵活度。在这里所揭露的一些实施方式中，可在各半导体芯片的三维集成中有效使用该导通孔，其中，可在任意适当的制造阶段，例如在执行电路元件，例如晶体管、金属化结构等的关键制造步骤之前在其中一个或多个半导体芯片中形成导通孔，以实质上避免该导通孔与该关键电路元件的相关制造工艺的任何干扰。在一实施例中，由于该导通孔或其中部分中的碳材料的优良温度稳定性使该导通孔即使在形成晶体管等过程所需的任意高温步骤之后仍具有实质上恒定的特性，因此可在实际定义相应半导体衬底的器件层的晶体管元件的任意工艺步骤之前提供该导通孔或至少其中较大部分。而且，由于可通过分解含碳前驱气体(precursorgas)而针对碳材料使用高效的沉积技术，除碳材料具有显着高于例如高掺杂多晶硅的内在高导电性外，还可适当调整各导通孔的尺寸以提高设计的灵活性，原因在于各导通孔相应的横向尺寸基本不会像多晶体硅相关技术那样受沉积相关的限制因素和导电性降低的影响。因此，可基于具有适应电性性能和/或空间限制的横向尺寸的该含碳导通孔建立复杂的“互连结构”，从而能够以低面积消耗增加复合半导体器件(compositesemiconductordevice)的复杂性，原因在于可在一个或多个部件的芯片区中设置更多数量的导通孔。例如，一半导体器件中直接连接该器件层中，例如晶体管等电路元件的导通孔可直接连接另一半导体芯片的金属化系统，而在其他情况下，一部件的导通孔互连结构可连接至另一部件的导通孔互连结构，其可基于适当的凸块(bump)结构等实现，同时可使用两金属化系统连接周边或其他半导体芯片。在另一些实施例中，基于碳材料的导通孔的设计灵活度的增强可使得在半导体芯片上有效添加额外的金属化系统成为可能，该半导体芯片可形成在独立的衬底上，以降低复杂性，进而降低实际芯片内部金属化系统的产量损失概率。
参照附图，下面将详细描述实施例。
图1a概要显示早期制造阶段中半导体器件100的剖视图。如图所示，半导体器件100可包括衬底101(图中显示衬底101的特定部分)，其中，将基于导通孔形成先进的互连结构。衬底101可代表任意适当的载体材料，例如半导体材料(例如硅、锗等)。衬底101可代表绝缘载体材料，例如玻璃等。另外，可在衬底101上方形成半导体层103，例如硅基材料、硅/锗材料或任意其它适当的半导体化合物，其中，在某些情况下，半导体层103可代表结晶材料的上半部分，例如外延生长的半导体材料。当衬底101由半导体材料形式构成时，可基于衬底101的结晶模板材料形成该外延生长的半导体材料。在一些实施例中，如图所示，衬底101和半导体层103可包括实质上结晶的半导体材料，其可由绝缘层彼此分离，该绝缘层通常指绝缘埋层(buriedinsulatinglayer)，以定义SOI(silicononinsulator；绝缘体上硅)配置。不过，应当了解，在半导体器件的制造过程中通常可使用多个不同的衬底配置，例如混合衬底，其中，针对器件100制造期间的特定特性，可提供具有不同结晶特性的半导体材料103，或使用具有不同结晶配置的衬底材料及半导体层103。类似地，取决于总体的器件及工艺要求，可在半导体层103中提供期望类型的应变。应当了解，这里所述各部分的尺寸可为实际比例，因为衬底101通常可明显厚于半导体层103和绝缘埋层102(若提供的话)。例如，取决于形成在半导体层103之中及上方的电路元件，衬底101的厚度可为几百微米，而半导体层103的厚度可为几微米甚至更小。下面还会提到衬底101的正面101f和背面101b，其中，正面和背面的定义可参照半导体层103的位置。在器件100的后续工艺中，将在该半导体层103之中及上方形成大多数电路元件，例如晶体管等。还应当了解，将例如“上方”、“下方”、“横向”等任意位置描述视为参照适当的参考元件，例如正面101f和背面101b。例如，这里通常假定位置描述参照两个参考平面101f、101b的其中一个。例如，半导体层103位在正面101f的“上方”，而如提供绝缘埋层102并将其视为衬底101的一部分的话，可将绝缘埋层102视为位在正面101f的“下方”。类似地，形成在背面101b的部分例如材料层位在背面101b的“上方”。
此外，在一实施例中，该阶段尚未执行半导体元件的重要工艺步骤，例如图案化半导体层103、离子注入掺杂种类等，以实质上避免与形成相应导通孔互连系统的后续工艺步骤的任何相互影响。在其他情况下，可在形成各导通孔之前执行一些制造步骤，或者将其中一些制造步骤与形成导通孔所需的至少其中一些步骤共同执行。在所示制造阶段中，可提供适当的蚀刻掩膜以定义要形成的导通孔的相应开孔的位置和横向尺寸。例如，蚀刻掩膜104可由抗蚀剂材料组成，并可结合硬掩膜材料，而在其他情况下，可基于抗蚀剂材料图案化适当的硬掩模材料，例如氮化硅、二氧化硅、碳化硅等，随后可去除该抗蚀剂材料。这样，可在要形成延伸穿过衬底101的导通孔的相应位置形成具有适当横向尺寸的相应开孔104a。如前所述，由于碳材料优良的电性特性尤其是其沉积行为能够使即使具有极高纵横比的开孔也得到可靠填充，因此可依据设计标准而不是工艺相关因素来选择开孔104a的横向尺寸。因此，开孔104a的横向尺寸通常约为10微米至50微米，同时可针对降低相应互连结构的总体复杂性而选择相应开孔104a的位置。该互连结构可电性连接即将形成在半导体层103之中及上方的电路元件和该导通孔的其中一个或多个。例如，由于该碳基材料与形成晶体管等期间所使用的工艺技术的高度兼容性，各导通孔与实际电路元件的邻近可实质上不会对该电路元件有负面影响，从而降低了相应电路布局的总体复杂性。
如图1a所示的半导体器件100通常基于成熟的工艺技术形成，该工艺技术包括定位及图案化技术，以依据设计规则提供具有开孔104a的蚀刻掩膜104。接着，可将器件100暴露在蚀刻环境105以蚀刻穿过半导体层103、绝缘埋层102(如提供的话)，及蚀刻进入并穿过衬底101。例如，可使用现有技术中用以蚀刻穿过硅材料及锗材料的多种高度各向异性蚀刻技术。亦即，可方便使用基于氟、氯等的等离子辅助蚀刻技术以相对蚀刻掩膜104选择性蚀刻穿过衬底101。应当了解，可在背面101b上方设置适当的“蚀刻停止”材料，例如设置任意适当的载体材料以在其上定位衬底101，或者形成相应的牺牲材料层等。
图1b概要显示在图1a的蚀刻工艺105之后执行工艺106期间的半导体器件100，其中，工艺106用以至少在图1a的蚀刻工艺105期间所形成的开孔101a的侧壁部分101s上形成绝缘材料层。在其他情况下，当衬底101代表绝缘材料时，则不必沿开孔101a的整个深度形成绝缘材料107，而是只限于导电部分，例如延伸穿过半导体层103的部分。例如，工艺106可代表氧化工艺，其至少可导致衬底101及半导体层103内发生相应的半导体氧化，例如硅氧化，而在相应的绝缘埋层，例如层102上则无须相应的绝缘氧化(参照图1a)(如提供的话)。在其他情况下，工艺106可包括沉积工艺，以提供具有100纳米及以上的特定厚度的任意适当的绝缘材料，其中，该相应的层厚不太重要，只要能够可靠覆盖侧壁101s即可。例如，可使用多种绝缘材料，例如二氧化硅、氮化硅等，并可针对该些材料使用成熟的沉积配方。如共同处理多个衬底，且同时从正面101f和背面101b进行沉积，则可使用适当的工艺工具，例如炉(furnace)等方便地执行相应工艺106。
图1c概要显示处于下一制造阶段中的半导体器件100。如图所示，将器件100暴露在沉积环境108以沉积含碳材料108a，其由实质上纯的碳构成，或者由包括适当掺杂种类的碳材料构成以进一步增强材料108a的总体导电性。可基于成熟的沉积技术执行沉积工艺108，其中，建立气体环境，其中，含碳氢的前驱气体可以高度可控的方式分解，从而实质上无空洞(void-free)地可靠填充开孔101a。例如，可将器件100置于适当的沉积工具，例如炉中，并可通过提供适当的载气，例如氢而将其加热至特定温度，例如约900°至1100℃。当温度一定程度稳定后，可提供含碳前驱气体，例如甲烷(CH4)以形成约在100托尔至几百托尔范围内的特定沉积压力使该前驱气体开始分解，进而使碳材料即使在高纵横比的开孔101a内也可实质上实现共形沉积。应当了解，对于横向尺寸约为10微米甚至更小的开孔101a，可在所使用的沉积方案中执行具有中间蚀刻步骤的数个沉积步骤，以更好地去除位在开孔101a的末端部分的碳材料，从而在执行具有中间蚀刻步骤的两个或更多沉积步骤之后实现实质上无空洞的填充。因此，在沉积工艺108之后，开孔101a由碳材料填充，该碳材料可包括任意掺杂，例如硼、氮、磷、砷等以进一步增强材料108a的总体导电性。在其他情况下，可沉积实质上纯的碳材料。可基于任意适当的沉积工具，例如炉执行沉积工艺108，其中，可定位该衬底以使来自正面101f和背面101b的前驱气体接触，从而增强工艺208的间隙填充能力。在其他情况下，可使用其他方案，例如可在背面或正面形成相应的牺牲层，该牺牲层可在沉积工艺108之后去除。例如，若在蚀刻工艺105(参照图1a)期间已提供相应的蚀刻停止层，则该相应的层仍可存在并允许在单晶片沉积工具中加工而基本不污染任何衬底座。
图1d概要显示去除工艺109期间的半导体器件100，其中去除工艺109用以去除图1c的工艺108期间所沉积的任意过量材料(excessmaterial)。为此目的，可使用任意适当的工艺，例如基于氧气或氢气的等离子辅助蚀刻配方，其中，可相对其他材料，例如二氧化硅等方便地选择性去除碳材料。例如，可执行相应的蚀刻工艺并使其停止在绝缘材料107中或绝缘材料107上，从而形成彼此电性隔离的导通孔110。在其他情况下，去除工艺109可包括平坦化工艺，其包含抛光工艺，例如CMP(chemicalmechanicalpolishing；化学机械抛光)工艺等。由于半导体层103的剩余部分可仍由绝缘层107保护，因此各自去除工艺109可有效执行在背面101b和正面101f。
图1e概要显示处于下一制造阶段中的半导体器件100。如图所示，器件100可包括器件层120，亦即提供电路元件121的层，电路元件121形成在半导体层103之中及上方。取决于器件100的总体配置，电路元件121可代表场效应晶体管、双极晶体管、二极管结构、功率晶体管、电阻结构、电容等。另外，器件层120可包含适当的接触结构122，可连接电路元件121和设在器件层120上方的金属化系统130。例如，金属化系统130可包括一个或多个金属化层131、132，可将其理解为包括适当介电材料的层，其中，可嵌入各自金属导线和导孔，以建立电路布局所需的“线路网络”。此外，依据总体电路布局，器件层120和/或金属化系统130还可连接导通孔110，从而允许与周边部件或其他半导体器件连接，其中，该些部件或器件可独立于器件100制造，并在后续制造阶段中将该些器件贴附至器件100以形成三维芯片配置。例如，在所示实施例中，接触结构122可连接导通孔110和一个或多个金属化层131、132，随后可与一个或多个电路元件121建立必要的电性连接。在其他情况下，导通孔110的其中一个或多个可经由半导体层103或衬底材料101直接连接电路元件121的其中一个。出于方便，图1e未图示任意这样的电性连接。
可基于电路元件121和金属化系统130的相关成熟工艺技术形成图1e所示的半导体器件100。如前所述，在一些实施例中，可在完成导通孔110后执行形成电路元件121的任意关键工艺步骤，而在其他情况下，可在相应制造工艺之前或期间执行至少一些工艺步骤，例如可在形成导通孔110之前或期间形成隔离沟槽。在另一些情况下，如需要，可在完成器件层120之后与形成金属化系统130之前形成导通孔110，因为基于碳材料形成导通孔的相应工艺与形成电路元件121期间所使用的材料和制造工艺高度兼容。例如，如认为适当，可将导通孔110的碳材料沉积期间的高温用作退火工艺，以激活器件层120中的掺杂。
因此，通过基于碳材料提供导通孔110可实现高效的制造序列。
下面参照图1f至图1j描述另一些实施例，其中，通过形成开孔并去除部分衬底材料可形成导通孔，从而获得在厚度降低的衬底的正面延伸至背面的导通孔。
图1f概要显示处于早期制造阶段中的半导体器件100，其包含延伸穿过半导体层103进入衬底101的各自开孔101c，该开孔101c至少进入衬底101的深度代表最终半导体器件100的衬底101的期望厚度。亦即，开孔101c的深度至少等于或大于半导体器件100完成后衬底101的目标厚度。关于开孔101c的形成，可适用参照图1a所述的相同标准。
图1g概要显示形成绝缘材料107后的半导体器件100。如前所述，可通过沉积、氧化等实现绝缘材料107。
图1h概要显示处于以碳材料108a填充开孔101c的沉积工艺108期间的半导体器件100，其中，可使用如前所述的类似工艺参数。因此，可实现可靠填充开孔101c，其中，如必要，可使用具有中间蚀刻步骤的两个或更多沉积步骤，以避免形成空洞，如前所述。
图1i概要显示处于去除工艺109期间的半导体器件100，其中该去除工艺109用以去除过量材料，从而形成电性隔离的导孔110a。去除工艺109可包括抛光工艺、蚀刻工艺等，如前所述。在一些实施例中，可随后形成完整的电路元件以及金属化系统，如前面参照图1e所述。因此，在此情况下，可基于具有初始厚度的衬底101执行相应的工艺和衬底处理活动，以增强器件100的机械完整性。在其他情况下，若认为厚度降低的衬底101与半导体器件100的后续工艺兼容，则可在实际完成电路元件和/或金属化系统之前去除衬底101的材料。
图1j概要显示处于工艺109a期间的半导体器件100，其中，该工艺109a用以自衬底101的背面去除其材料，以“开放”导孔110a，通过暴露导孔110a的底部110b从而形成导通孔110。因此，在去除工艺109期间，可调整期望的剩余厚度101t，其中，可依据工艺和器件要求改变厚度101t，只要导孔110a的初始厚度沿厚度101t延伸即可。如前所述，可在极后期的制造阶段执行例如采用成熟研磨配方形式的去除工艺101a，以保持衬底101的加强机械完整性的优点，而在其他情况下，如果认为适当，可在总体制造流的任意其他阶段薄化衬底101。应当了解，如认为适当，甚至可在切割衬底101后执行去除工艺109a。
图1k概要显示处于将器件100与另一半导体器件150结合的下一制造阶段中的衬底100，其中，器件150还可包括衬底151、器件层152以及适当的金属化系统或互连结构153。例如，器件150的互连结构可包括接触垫154，可将其与连接导通孔110的凸块结构112接触。因此，使器件110和150机械接触后，可回焊(reflow)凸块结构112，从而在凸块结构112与垫154之间形成机械和电性连接。在其他情况下，可依据成熟的技术使用适当的粘结剂以机械和电性连接器件100和150。应当了解，可以任意适当的方式实现器件100、150的堆栈配置(stackconfiguration)，亦即，取决于总体要求，导通孔110可连接互连结构153或连接器件150的衬底151(未图示)中形成的相应导通孔系统。由于导通孔110可在器件100和150之间提供有效节省空间的互连系统，因此可在单个封装内建立复杂堆栈的三维芯片配置，从而能够显着增强总体的三维封装密度。
因此，本发明提供技术及半导体器件，其中，可基于碳材料有效形成导通孔，以提供与形成电路元件和金属化系统所使用的制造技术的高度兼容性和灵活性，同时在另一方面提供比多晶硅基通孔互连结构优越的电性性能。
在阅读说明书后，本领域的技术人员将容易地对本发明作进一步的修改和变更。因此，说明书仅为说明性质，且目的在于教导本领域的技术人员执行本发明实施例的一般方式。应当理解，所示与描述形式应当被视作当前的优选实施例。

Claims (17)

1.一种半导体器件，包括：
第一衬底，具有正面和背面；
多个电路元件，形成在该正面上方设置的半导体层之中及上方；
导通孔，形成在该第一衬底中以至少延伸至该背面，该导通孔包括由碳基材料和至少一掺杂种类组成的导电填充材料；以及
第二衬底，经定位以与该第一衬底形成堆栈配置，其中，该导通孔电性连接该多个电路元件的其中一个或多个电路元件和形成在该第二衬底上方形成的第二半导体层之中及上方的一个或多个第二电路元件。
2.如权利要求1所述的半导体器件，其中，该导通孔自该正面延伸至该背面。
3.如权利要求1所述的半导体器件，其中，该导通孔具有约50微米或以下的最大横向尺寸。
4.如权利要求1所述的半导体器件，其中，该导通孔具有约10微米或以下的最大横向尺寸。
5.如权利要求1所述的半导体器件，其中，该多个电路元件包括晶体管元件，其具有约50纳米或以下的关键设计尺寸。
6.一种制造集成电路的方法，包括：
在形成电路元件在半导体器件的第一衬底的正面之中及上方前，在该第一衬底中形成开孔，该开孔自该第一衬底的正面延伸至该第一衬底的背面；
在使用导电材料填充该开孔前，在该开孔的侧壁上形成绝缘层；
使用导电材料填充该开孔，该导电材料包括碳；以及
在使用该导电材料填充该开孔后，在该第一衬底的该正面之中及上方形成该电路元件。
7.如权利要求6所述的方法，进一步包括通过执行蚀刻工艺和机械平坦化工艺的至少其中一个以去除该背面和该正面上方的该导电材料的过量材料。
8.如权利要求6所述的方法，进一步包括在该电路元件上方形成金属化系统，其中，在形成该金属化系统之前形成该开孔。
9.如权利要求8所述的方法，进一步包括在第二衬底上方形成的第二半导体层中形成第二电路元件，以及通过将该第一衬底及在该第一衬底的该正面上方形成的材料层的其中一个贴附至该第二衬底及在该第二衬底上方形成的材料层的其中一个，从而形成具有该第一衬底的堆栈配置，其中，填充有该导电材料的该开孔电性连接一个或多个的该电路元件和一个或多个的该第二电路元件。
10.如权利要求6所述的方法，进一步包括在该导电材料中引入掺杂种类。
11.一种制造集成电路的方法，包括：
在形成电路元件在半导体器件的第一衬底的正面之中及上方前，形成进入该第一衬底的正面的开孔，该开孔延伸进入该第一衬底；
在使用导电材料填充该开孔前，在该开孔的侧壁上形成绝缘层；
使用含碳导电材料填充该开孔；
自该第一衬底的背面去除该第一衬底的材料，以暴露该开孔的底部及该含碳导电材料；以及
在使用该导电材料填充该开孔后，在该正面之中及上方形成电路元件。
12.如权利要求11所述的方法，进一步包括在该含碳导电材料中引入掺杂种类。
13.如权利要求11所述的方法，其中，在形成电路元件之前自该第一衬底的背面去除该第一衬底的材料。
14.如权利要求11所述的方法，其中，在形成电路元件之后自该第一衬底的背面去除该第一衬底的材料。
15.如权利要求14所述的方法，进一步包括在该电路元件上方形成金属化系统，其中，在形成该金属化系统之后自该第一衬底的背面去除该第一衬底的材料。
16.如权利要求11所述的方法，其中，该开孔至少延伸至该第一衬底的初始厚度的一半。
17.如权利要求11所述的方法，进一步包括：
在该电路元件上方形成金属化系统，其中，在形成该金属化系统之前形成该开孔；
在第二衬底上方形成的第二半导体层中形成第二电路元件，以及通过将该第一衬底及在该第一衬底的该正面上方形成的材料层的其中一个贴附至该第二衬底及在该第二衬底上方形成的材料层的其中一个，从而形成具有该第一衬底的堆栈配置，其中，
填充有该导电材料的该开孔电性连接该电路元件的其中一个或多个电路元件和一个或多个第二电路元件。
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US12/505,098 US8163594B2 (en) 2008-08-29 2009-07-17 Semiconductor device comprising a carbon-based material for through hole vias
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107731850B (zh) * 2017-08-31 2019-05-28 长江存储科技有限责任公司 一种高导电性的三维存储器及其形成方法
US11189588B2 (en) 2018-12-31 2021-11-30 Micron Technology, Inc. Anisotropic conductive film with carbon-based conductive regions and related semiconductor assemblies, systems, and methods
US10854549B2 (en) * 2018-12-31 2020-12-01 Micron Technology, Inc. Redistribution layers with carbon-based conductive elements, methods of fabrication and related semiconductor device packages and systems
CN113675140B (zh) * 2021-08-20 2024-05-17 武汉新芯集成电路制造有限公司 半导体器件及其制造方法
KR102695575B1 (ko) * 2021-12-10 2024-08-20 한국과학기술원 금속 코팅 섬유를 안테나 패치로 이용한 구조 안테나

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1906441A1 (en) * 2006-09-29 2008-04-02 Schott Advanced Packaging Singapore Pte. Ldt. Wafer with semiconductor devices and method of manufacturing the same

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7335603B2 (en) * 2000-02-07 2008-02-26 Vladimir Mancevski System and method for fabricating logic devices comprising carbon nanotube transistors
WO2001057917A2 (en) * 2000-02-07 2001-08-09 Xidex Corporation System and method for fabricating logic devices comprising carbon nanotube transistors
JP4212258B2 (ja) * 2001-05-02 2009-01-21 富士通株式会社 集積回路装置及び集積回路装置製造方法
US7094679B1 (en) * 2003-03-11 2006-08-22 The United States Of America As Represented By The Administrator Of The National Aeronautics And Space Administration Carbon nanotube interconnect
KR100982419B1 (ko) * 2003-05-01 2010-09-15 삼성전자주식회사 탄소나노튜브를 이용한 반도체 소자의 배선 형성 방법 및이 방법에 의해 제조된 반도체 소자
JP3869394B2 (ja) * 2003-06-30 2007-01-17 富士通株式会社 微粒子の堆積方法及びカーボンナノチューブの形成方法
US7345350B2 (en) * 2003-09-23 2008-03-18 Micron Technology, Inc. Process and integration scheme for fabricating conductive components, through-vias and semiconductor components including conductive through-wafer vias
DE10345393B4 (de) * 2003-09-30 2007-07-19 Infineon Technologies Ag Verfahren zur Abscheidung eines leitfähigen Materials auf einem Substrat und Halbleiterkontaktvorrichtung
US7129567B2 (en) * 2004-08-31 2006-10-31 Micron Technology, Inc. Substrate, semiconductor die, multichip module, and system including a via structure comprising a plurality of conductive elements
TWM262812U (en) * 2004-08-31 2005-04-21 Accesstek Inc Sucking-type CD-ROM structure
JP2006120730A (ja) * 2004-10-19 2006-05-11 Fujitsu Ltd 層間配線に多層カーボンナノチューブを用いる配線構造及びその製造方法
US7396732B2 (en) * 2004-12-17 2008-07-08 Interuniversitair Microelektronica Centrum Vzw (Imec) Formation of deep trench airgaps and related applications
JP4555695B2 (ja) * 2005-01-20 2010-10-06 富士通株式会社 カーボンナノチューブ配線を備えた電子デバイス及びその製造方法
DE102005004365A1 (de) * 2005-01-31 2006-08-10 Infineon Technologies Ag Verfahren zum Herstellen von vertikalen Leitstrukturen in einer integrierten Schaltungsanordnung und Schaltungsanordnung
JP5055929B2 (ja) * 2006-09-29 2012-10-24 富士通株式会社 電子デバイスの製造方法
US7666768B2 (en) * 2006-09-29 2010-02-23 Intel Corporation Through-die metal vias with a dispersed phase of graphitic structures of carbon for reduced thermal expansion and increased electrical conductance
FR2910706B1 (fr) * 2006-12-21 2009-03-20 Commissariat Energie Atomique Element d'interconnexion a base de nanotubes de carbone
JP5233125B2 (ja) * 2007-02-01 2013-07-10 富士通株式会社 半導体装置

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1906441A1 (en) * 2006-09-29 2008-04-02 Schott Advanced Packaging Singapore Pte. Ldt. Wafer with semiconductor devices and method of manufacturing the same

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