TW202129910A - 積體電路裝置 - Google Patents

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TW202129910A
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廖忠志
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台灣積體電路製造股份有限公司
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    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
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Abstract

本發明實施例提供之積體電路裝置包括：半導體基板，其具有上表面；第一源極/汲極結構與第二源極/汲極結構，位於半導體基板上；第一半導體層，連接第一源極/汲極結構與第二源極/汲極結構；半導體層沿著垂直於上表面的第一方向彼此堆疊，每一半導體層具有第一厚度的中心部分與第二厚度的兩個末端部分，且第二厚度大於第一厚度，兩個末端部分的每一者連接中心部分與第一源極/汲極結構及第二源極/汲極結構之一者；閘極，接合每一半導體層的中心部分；第一間隔物，位於半導體層的最上側半導體層之兩個末端部分上；以及第二間隔物，位於半導體層的垂直相鄰的末端部分之間。

Description

積體電路裝置
本發明實施例關於積體電路與半導體裝置及其形成方法，更特別關於全繞式閘極裝置。
半導體積體電路產業已經歷指數成長。積體電路材料與設計的技術進展，使每一代的積體電路比前一代的積體電路具有更小且更複雜的電路。在積體電路演進中，積體密度(比如採用的製作製程所能產生的最小構件或線路)通常隨著幾何尺寸(比如單位晶片面積的內連線裝置數目)縮小而增加。尺寸縮小的製程通常有利於增加產能與降低相關成本。尺寸縮小亦增加處理與製造積體電路的複雜度。為實現這些進展，處理與製造積體電路的方法亦需類似發展。
舉例來說，導入多閘極裝置可增加閘極-通道耦合、降低關閉狀態的電流、並降低短通道效應以改善閘極控制。多閘極裝置之一為全繞式閘極電晶體，其閘極結構延伸於通道區周圍，可由所有側部控制通道區。全繞式閘極電晶體可與習知的互補式金氧半製程相容，因此在大幅減少尺寸時可維持閘極控制並緩解短通道效應。然而全繞式閘極裝置所用的習知方法經歷的挑戰包括源極/汲極區中的磊晶成長不良，以及在窄通道-通道空間中形成閘極介電層與閘極的容許範圍小。
雖然習知的全繞式閘極裝置通常適用於其發展目的，但無法滿足所有方面。
本發明一實施例提供之積體電路裝置，包括：半導體基板，具有上表面；第一源極/汲極結構與第二源極/汲極結構，位於半導體基板上；第一半導體層，平行於上表面並連接第一源極/汲極結構與第二源極/汲極結構，第一半導體層具有中心部分與兩個末端部分，且兩個末端部分的每一者連接中心部分與第一源極/汲極結構及第二源極/汲極結構之一者；第一間隔物，位於第一半導體層的兩個末端部分上；第二間隔物，垂直地位於第一半導體層的兩個末端部分與半導體基板的上表面之間；以及閘極，包覆並接合第一半導體層的中心部分，其中第一半導體層的中心部分具有第一厚度，第一半導體層的兩個末端部分各自具有第二厚度，且第一厚度小於第二厚度。
本發明一實施例提供之積體電路裝置，包括：半導體基板，具有上表面；第一源極/汲極結構與第二源極/汲極結構，位於半導體基板上；多個半導體層，連接第一源極/汲極結構與第二源極/汲極結構，半導體層沿著垂直於上表面的第一方向彼此堆疊，其中每一半導體層具有中心部分與兩個末端部分，且兩個末端部分的每一者連接中心部分與第一源極/汲極結構及第二源極/汲極結構之一者；閘極，接合每一半導體層的中心部分；第一間隔物，位於半導體層的最上側半導體層之兩個末端部分上；第二間隔物，位於半導體層的垂直相鄰的末端部分之間；以及閘極末端介電層，連接每一半導體層的兩端，其中每一半導體層的中心部分具有第一厚度，每一半導體層的兩個末端部分具有第二厚度，第一厚度小於第二厚度，且閘極延伸橫越p型區與n型區。
本發明一實施例提供之積體電路裝置的形成方法，包括：接收半導體裝的結構，其中結構包括：半導體基板；第一半導體層與第二半導體層之堆疊，位於半導體基板上，其中第一半導體層與第二半導體層具有不同的材料組成且彼此交錯於堆疊中；虛置閘極結構，位於堆疊上，其中虛置閘極結構包覆堆疊的上表面與側表面；第一間隔物，位於虛置閘極結構的側壁與堆疊上；以及源極/汲極溝槽，與堆疊相鄰並露出第一半導體層與第二半導體層；移除第一間隔物下的源極/汲極溝槽中露出的第一半導體層之第一部分，以形成第一間隙；形成第二間隔物於第一間隙中；磊晶成長源極/汲極結構於源極/汲極溝槽中；形成層間介電層於源極/汲極結構上；移除虛置閘極結構；在移除虛置閘極結構之後，移除第一半導體層的第二部分；在移除第一半導體層的第二部分之後，周向地修整第二半導體層的中心部分；在修整第二半導體層的中心部分之後，形成閘極介電層於第二半導體層之修整的中心部分上；以及在形成閘極介電層之後，形成閘極層於閘極介電層上。
下述內容提供的不同實施例或實例可實施本發明的不同結構。下述特定構件與排列的實施例係用以簡化本發明內容而非侷限本發明。舉例來說，形成第一構件於第二構件上的敘述包含兩者直接接觸的實施例，或兩者之間隔有其他額外構件而非直接接觸的實施例。此外，本發明之多個實例可重複採用相同標號以求簡潔，但多種實施例及/或設置中具有相同標號的元件並不必然具有相同的對應關係。
此外，空間性的相對用語如「下方」、「其下」、「較下方」、「上方」、「較上方」、或類似用語可用於簡化說明某一元件與另一元件在圖示中的相對關係。空間性的相對用語可延伸至以其他方向使用之元件，而非侷限於圖示方向。件亦可轉動90°或其他角度，因此方向性用語僅用以說明圖示中的方向。
此外，當數值或數值範圍的描述有「約」、「近似」、或類似用語時，除非特別說明否則其包含所述數值的+/-10%。舉例來說，用語「約5 nm」包含的尺寸範圍介於4.5 nm至5.5 nm之間。
本發明實施例關於積體電路與半導體裝置及其形成方法，更特別關於全繞式閘極裝置。全繞式閘極裝置包含閘極結構或其部分圍繞通道區的所有側(比如圍繞通道區的一部分)之任何裝置。在一些例子中，全繞式閘極裝置亦可視作四閘裝置，即通道區具有四側且閘極結構形成於通道區的所有四側上。全繞式閘極裝置的通道區可包含一或多個半導體層，其可各自為許多不同形狀之一，比如線狀(如奈米線)、片狀(如奈米片)、棒狀(或奈米棒)、及/或其他合適形狀。在實施例中，全繞式閘極裝置的通道區可具有垂直相隔的多個水平的半導體層(之後可視作奈米通道)，使全繞式閘極裝置成為堆疊的水平全繞式閘極裝置。此處所述的全繞式閘極裝置可為互補式金氧半全繞式閘極裝置、p型金氧半全繞式閘極裝置、或n型金氧半全繞式閘極裝置。此外，全繞式閘極裝置可具有一或多個通道區，其有關於單一連續的閘極結構或多閘極結構。本技術領域中具有通常知識者應理解，本發明實施例有利於半導體裝置的其他例子。舉例來說，本發明實施例有利於其他種類的金氧半場效電晶體，比如平面金氧半場效電晶體、鰭狀場效電晶體、或其他多閘極場效電晶體。
在所述實施例中，積體電路裝置包括全繞式閘極裝置100。在積體電路或其部分的製程時可製作全繞式閘極裝置100，且積體電路可包含靜態隨機存取記憶體及/或邏輯電路、被動構件(如電阻、電容、或電感)、與主動構件(如p型場效電晶體、n型場效電晶體、鰭狀場效電晶體、金氧半場效電晶體、互補式金氧半裝置、雙極電晶體、高電壓電晶體、高頻電晶體、其他記憶體單元、或上述之組合)。
圖1A至1C係本發明一些實施例中，製作全繞式閘極裝置的方法之流程圖。圖2A至29A係本發明一些實施例中，全繞式閘極裝置於多種製作階段的上視圖。圖2B至29B、2C至29C、與2D至29D係本發明一些實施例中，全繞式閘極裝置分別沿著圖2A至29A中的剖線A-A'、B-B'、與C-C'的剖視圖。
如圖1A的步驟810與圖2A至2D所示，全繞式閘極裝置100包括基板200。在一些實施例中，基板200包含半導體材料如基體矽。在其他或額外實施例中，基板200中可包含另一半導體元素如結晶結構的鍺。基板200亦可包含半導體化合物如矽鍺、碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、銻化銦、或上述之組合。基板200亦可包含絕緣層上半導體基板，比如絕緣層上矽基板、絕緣層上矽鍺基板、或絕緣層上鍺基板。基板200的部分可摻雜如摻雜部分205。摻雜部分205可摻雜p型摻質如硼或氟化硼，或n型摻質如磷或砷。摻雜部分205亦可摻雜p型摻質與n型摻質的組合。摻雜部分205可直接形成於基板200上、形成於p型井結構中、形成於n型井結構中、形成於雙井結構中、或採用隆起結構。
如圖1A的步驟820與圖2A至2D所示，交錯的半導體層220A及220B的堆疊形成於基板上，並自基板200垂直延伸(比如沿著Z方向)。舉例來說，半導體層220B位於基板200上，半導體層220A位於半導體層220B上，且另一半導體層220B位於半導體層220A上，以此類推。在所述實施例中，三層的半導體層220A與三層的半導體層220B彼此交錯。然而堆疊中的層狀物數目可為任何合適數目。舉例來說，堆疊中可具有2至10層的半導體層220A，以及2至10層的半導體層220B。半導體層220A及220B的材料組成設置為在後續蝕刻製程中具有蝕刻選擇性。舉例來說，一些實施例的半導體層220A包含矽鍺，而半導體層220B包含矽。在一些其他實施例中，半導體層220B包含矽鍺，而半導體層220A包含矽。在所述實施例中，半導體層220A各自具有實質上一致的厚度300，而半導體層220B各自具有實質上一致的厚度310。
如圖1A的步驟820與圖3A至3D所示，將半導體層220A及220B的堆疊圖案化成多個鰭狀結構，比如鰭狀物130a及130b。每一鰭狀物130a及130b包括半導體層220A及220B彼此交錯的堆疊。鰭狀物130a與130b各自沿著Y方向中的長度方向水平延伸，且在X方向中彼此分隔，如圖3A及3D所示。如圖3A所示，鰭狀物可各自具有沿著X方向的橫向寬度，其視作寬度350。應理解的是，X方向與Y方向為彼此垂直的水平方向，而Z方向垂直於X方向與Y方向所定義的水平XY平面。半導體基板的上表面可平行於XY平面。
鰭狀物130a與130b的圖案化方法可為任何合適方法。舉例來說，可採用一或多道光微影製程圖案化鰭狀物，包含雙重圖案化或多重圖案化製程。一般而言，雙重圖案化或多重圖案化製程結合光微影與自對準製程，其產生的圖案間距可小於單一的直接光微影製程所得的圖案間距。舉例來說，一實施例形成犧牲層於基板上，並採用光微影製程圖案化犧牲層。採用自對準至成，可沿著圖案化的犧牲層側部形成間隔物。接著移除犧牲層，且保留的間隔物或芯之後可用於圖案化鰭狀物。圖案化步驟可採用多道蝕刻製程，其可包含乾蝕刻及/或濕蝕刻。形成鰭狀物於其中的區域，可用於由後續製程形成主動裝置，因此可視作主動區。舉例來說，鰭狀物130a形成於主動區202a中，而鰭狀物130b形成於主動區202b中。鰭狀物130a及130b均形成於摻雜部分205上。
全繞式閘極裝置100包括隔離結構203，其可為淺溝槽隔離結構。在一些例子中，隔離結構203的形成方法包括蝕刻溝槽至主動區之間的基板200中，並將一或多種介電材料如氧化矽、氮化矽、氮氧化矽、其他合適材料、或上述之組合填入溝槽。任何合適方法如化學氣相沉積製程、原子層沉積製程、物理氣相沉積製程、電漿輔助化學氣相沉積製程、電漿輔助原子層沉積製程、及/或上述之組合，可用於沉積隔離結構203。隔離結構203可具有多層結構，比如基板200上的熱氧化物襯墊層，以及熱氧化物襯墊層上的填充層(如氮化矽或氧化矽)。在其他實施例中，隔離結構203的形成方法可採用任何其他習知的隔離技術。如圖3D所示，鰭狀物130a及130b高於隔離結構203的上表面與摻雜部分205的上表面。
如圖1A的步驟830與圖4A至4D所示，虛置閘極結構210形成於鰭狀物130a及130b的每一者之一部分上，並形成於鰭狀物130a及130b之間的隔離結構203上。虛置閘極結構210可設置為以彼此平行的長度方向延伸，比如各自沿著X方向延伸。在圖4D所示的一些實施例中，虛置閘極結構各自包覆每一鰭狀物的上表面與側表面。虛置閘極結構210可包含多晶矽。在一些實施例中，虛置閘極結構210亦包含一或多個遮罩層，其可用於圖案化虛置閘極層。之後可對虛置閘極結構210進行閘極置換製程以形成金屬閘極，比如高介電常數的介電層與金屬閘極，如下詳述。可對一些虛置閘極結構210進行第二閘極置換製程，以形成介電層為主的閘極以電性隔離全繞式閘極裝置100與相鄰裝置，如下詳述。虛置閘極結構210的形成方法包括沉積、微影圖案化、與蝕刻製程。沉積製程可包含化學氣相沉積、原子層沉積、物理氣相沉積、其他合適方法、及/或上述之組合。
如圖1A的步驟840與圖5A至5D所示，閘極間隔物240形成於虛置閘極結構210的側壁上。閘極間隔物240可包含氮化矽、氧化矽、碳化矽、碳氧化矽、氮氧化矽、碳氮氧化矽、摻雜碳的氧化物、摻雜氮的氧化物、多孔氧化物、或上述之組合。閘極間隔物240可包含單層或多層結構。在一些實施例中，閘極間隔物240的厚度可為幾奈米。在一些實施例中，閘極間隔物240的形成方法可為沉積間隔物層(含介電材料)於虛置閘極結構210上，之後以非等向蝕刻製程自虛置閘極結構210的上表面移除間隔物層的部分。在蝕刻製程之後，實質上保留虛置閘極結構210之側壁表面上的間隔物層的部分，以形成閘極間隔物240。在一些實施例中，非等向蝕刻製程為乾(如電漿)蝕刻製程。在額外或其他實施例中，形成閘極間隔物240的方法亦關於化學氧化、熱氧化、原子層沉積、化學氣相沉積、及/或其他合適方法。在主動區中，閘極間隔物240形成於半導體層220A及220B的頂層上。綜上所述，閘極間隔物240亦可視作頂間隔物。在一些例子中，一或多個材料層(未圖示)亦可形成於虛置閘極結構210與對應的頂間隔物之間。一或多個材料層可包括界面層及/或高介電常數的介電層。
如圖1A之步驟850與圖6A至6D所示，使虛置閘極結構210露出的鰭狀物130a及130b的部分(比如源極/汲極區中的部分)至少部分凹陷(或蝕刻移除)，以形成後續磊晶的源極與汲極成長所用的源極/汲極溝槽151。與此同時，虛置閘極結構210之下的部分維持完整。在所述實施例中，完全蝕刻移除鰭狀物130a及130b的露出部分。綜上所述，源極/汲極溝槽151中露出源極/汲極區中的基板200之摻雜部分205的上表面。摻雜部分205的上表面(與源極/汲極溝槽151的下表面)沿著基板200的上表面。在一些其他實施例中(未圖示)，凹陷製程只移除虛置閘極結構210未覆蓋的一些而非全部的半導體層220A及220B。換言之，源極/汲極溝槽151的下表面高於基板200的上表面。在一些其他實施例中(未圖示)，凹陷製程不只可移除露出的鰭狀物130a及130b，亦移除下方的摻雜部分205之一部分。換言之，摻雜部分205的上表面(與源極/汲極溝槽151的下表面)低於基板200的上表面。
在圖6B所示的實施例中，半導體層220A及220B的保留堆疊只垂直地存在於虛置閘極結構210之下(視作「中心部分」)，與垂直地存在於頂間隔物如閘極間隔物240之下(視作「末端部分」或「側部」)。綜上所述，半導體層220A垂直地位於虛置閘極結構210之下的部分可視作中心部分220A-中心，而半導體層220A垂直地位於頂間隔物如閘極間隔物240之下的部分可視作末端部分220A-末端。類似地，半導體層220B垂直地位於虛置閘極結構210之下的部分視作中心部分220B-中心，而半導體層220B垂直地位於頂間隔物如閘極間隔物240之下的部分視作末端部分220B-末端。換言之，頂間隔物如閘極間隔物240形成於最頂層的半導體層220A之兩個末端末端部分220A-末端上。凹陷製程可包含多個微影與蝕刻步驟，且可採用任何合適方法如乾蝕刻及/或濕蝕刻。
源極/汲極溝槽151可露出半導體層220A及220B的堆疊側壁。如圖1A的步驟860與圖7A至7D所示，選擇性蝕刻製程可經由源極/汲極溝槽151中露出的側壁表面移除半導體層220B的部分。選擇性蝕刻製程可為任何合適製程，比如濕蝕刻或乾蝕刻製程。半導體層220B的凹陷量(或移除部分的尺寸)取決於製程條件，比如半導體層220B暴露至蝕刻化學劑的時間。在所述實施例中，控制時間以完全移除末端部分220B-末端，而中心部分220B-中心維持實質上不變。換言之，半導體層220B的保留部分各自具有沿著虛置閘極結構210之側壁延伸的側壁，比如由X方向與Z方向定義之XZ平面中的側壁。如圖7B所示，選擇性蝕刻製程產生開口161，其延伸源極/汲極溝槽151至半導體層220A與頂間隔物如閘極間隔物240之下的區域中。
與此同時，選擇性蝕刻製程時僅稍微影響半導體層220A。舉例來說，在選擇性蝕刻製程之前，末端部分220A-末端各自具有厚度300，而末端部分220B-末端各自具有厚度310 (見圖6B)。在選擇性蝕刻製程之後，末端部分220A-末端具有厚度305，而開口161具有厚度(或高度) 315。厚度305僅稍微小於厚度300，而厚度315僅稍微小於厚度310。舉例來說，厚度305可比厚度300小了約1%至10%，而厚度315可比厚度310大了約1%至10%。如上所述，半導體層220A及220B之間的選擇性可來自於這些層狀物之間的材料組成不同。舉例來說，蝕刻移除半導體層220A的速率，實質上比蝕刻移除半導體層220B的速率快(比如快約5倍至約10倍)。
如上所述，選擇性蝕刻製程可為濕蝕刻製程。在一實施例中，半導體層220A包括矽，而半導體層220B包括矽鍺。標準清潔1溶液可用於選擇性蝕刻移除矽鍺的半導體層220B。舉例來說，蝕刻移除矽鍺的半導體層220B之速率，實質上大於蝕刻移除矽的半導體層220A之速率。如此一來，可移除半導體層220B的所需部分如末端部分220B-末端，而半導體層220A維持實質上不變。標準清潔1溶液包含氫氧化銨、過氧化氫、與水。調整蝕刻時間以控制矽鍺層的移除部分尺寸。可額外調整蝕刻溫度、摻質濃度、以及其他實驗參數以達最佳條件。
在另一實施例中，半導體層220A包括矽鍺，而半導體層220B包括矽。低溫的深反應性離子蝕刻製程可用於選擇性蝕刻移除矽的半導體層220B。舉例來說，深反應性離子蝕刻製程可實施六氟化硫與氧氣的電漿。可調整蝕刻溫度、電感耦合電漿電源及/或射頻電源的功率、六氟化硫濃度與氧氣濃度之間的比例、摻質如硼的濃度、以及其他實驗參數以達最佳條件。舉例來說，採用六氟化硫與氧氣電漿蝕刻矽的半導體層220B之速率，在溫度為約-80℃時可超過約8μm/分鐘，且在蝕刻製程時實質上不影響矽鍺的半導體層220A。
如圖1A的步驟870與圖8A至8D所示，介電材料248沉積至源極/汲極溝槽151與開口161中。介電材料248可為氧化矽、氮氧化矽、碳氧化矽、碳氮氧化矽、或上述之組合。在一些實施例中，介電材料248的合適選擇取決於介電常數。在一些實施例中，介電材料248的介電常數可小於頂間隔物如閘極間隔物240的介電常數。在一些其他實施例中，介電材料248的介電常數可大於頂間隔物如閘極間隔物240的介電常數。介電材料248的高寬比將說明如下。沉積介電材料248的方法可為任何合適方法，比如化學氣相沉積、物理氣相沉積、電漿輔助化學氣相沉積、有機金屬化學氣相沉積、原子層沉積、電漿輔助原子層沉積、或上述之組合。可進行化學機械研磨以平坦化全繞式閘極裝置100的上表面，並露出虛置閘極結構210的上表面。
如圖1A的步驟880與圖9A至9D所示，回蝕刻介電材料248以露出摻雜部分205的上表面。在所述實施例中，回蝕刻為自對準的非等向乾蝕刻製程，而頂間隔物如閘極間隔物240作為遮罩單元。在其他實施例中，可採用不同的遮罩單元如光阻。回蝕刻可完全移除源極/汲極溝槽151中的介電材料248，但實質上不影響開口161中的介電材料248 (見圖8B)。如此一來，填入開口161的介電材料248轉變為內側間隔物250。換言之，內側間隔物250形成於垂直且相鄰的半導體層220A之末端部分220A-末端之間(見圖9B)。在此實施例中，內側間隔物250只存在於主動區中。如圖9C所示，沒有內側間隔物250存在於隔離結構203上，只有頂間隔物如閘極間隔物240存在於隔離結構203上。
如圖9B所示，內側間隔物250、頂間隔物如閘極間隔物240、與半導體層220A的側壁表面形成連續的側壁表面171。側壁表面171包含來自半導體層220A的半導體材料，與來自內側間隔物250及頂間隔物如閘極間隔物240的介電材料。在一些實施例中，半導體層220A具有實質上維持的厚度305，而內側間隔物250可具有與開口161大致相同的厚度315 (見圖7B)。如上所述，厚度305大致取決於厚度300，並稍微小於厚度300 (比如小了約1%至10%)。類似地，厚度315大幅取決於厚度310，且稍微大於厚度310 (比如大了1%至10%)。厚度305與厚度315之間的比例r1可用於控制磊晶的源極/汲極結構之最佳化。這將詳述如下。
如圖1B的步驟890與圖10A至10D所示，方法800繼續形成磊晶的源極/汲極結構208於源極/汲極溝槽151中。在一些實施例中，源極/汲極結構之一為源極，而其他的源極/汲極結構為汲極。如圖10B所示，每一半導體層220A連接兩個磊晶的源極/汲極結構。半導體層220A的一部分可構成電晶體通道的一部分。多重製程包含蝕刻與成長製程，期可用於成長磊晶的源極/汲極結構208。在所述實施例中，磊晶的源極/汲極結構208的上表面高於最頂部的半導體層220A的上表面。然而在其他實施例中，磊晶的源極/汲極結構208的上表面可改為與最頂部的半導體層220A的上表面大致齊平。在所述實施例中，磊晶的源極/汲極結構208占據源極/汲極溝槽151的下側部分，並留下源極/汲極溝槽151的上側部分。
在一些實施例中，磊晶的源極/汲極結構208可合併在一起(比如沿著X方向合併)，以提供比個別磊晶結構更大的橫向寬度。在所述實施例中，磊晶的源極/汲極結構208不合併。磊晶的源極/汲極結構208可包含任何合適的半導體材料。舉例來說，n型全繞式閘極裝置中的磊晶的源極/汲極結構208可包含矽、碳化矽、或上述之組合，而p型全繞式閘極裝置中的磊晶的源極/汲極結構208可包含矽、矽鍺、鍺、碳化矽鍺、或上述之組合。可原位摻雜或非原位摻雜源極/汲極結構208。舉例來說，磊晶成長的矽源極/汲極結構可摻雜碳以形成碳化矽的源極/汲極結構，摻雜磷以形成磷化矽的源極/汲極結構，或摻雜碳與磷以形成碳磷化矽的源極/汲極結構。磊晶成長的矽鍺源極/汲極結構可摻雜硼。可進行一或多道退火製程以活化磊晶的源極/汲極結構208中的摻質。退火製程可包含快速熱退火及/或雷射退火製程。
磊晶的源極/汲極結構208與側壁表面171直接交界，而側壁表面171包含半導體層220A的側壁、內側間隔物250的側壁，以及可能的頂間隔物如閘極間隔物240的側壁(取決於磊晶的源極/汲極結構208的高度)。在磊晶成長時，自摻雜部分205的暴露上表面以及半導體層220A的暴露表面成長半導體材料，且不成長半導體材料於內側間隔物250與頂間隔物如閘極間隔物240的表面上。因此需最小化側壁表面171上的內側間隔物250 (與頂間隔物如閘極間隔物240)的表面積。換言之，內側間隔物250沿著Z方向的厚度(如厚度315)較小，而半導體層200A的厚度(如厚度305)較大，有利於磊晶的源極/汲極結構之品質與成長。本發明的發明人發現厚度305與厚度315之間的比例r1 高於0.9時，造成磊晶的源極/汲極結構208中的結晶品質良好。在一些實施例中，比例r1 設定為0.9至2.5。在一些實施例中，比例r1 設定為1至2，以得磊晶的源極/汲極結構208中的高結晶品質。
如圖1B的步驟900與圖11A至11D所示，層間介電層214形成於源極/汲極結構208上的源極/汲極溝槽151的其餘空間中，並垂直位於隔離結構203上。層間介電層214亦可沿著Y方向形成於相鄰的虛置閘極結構210之間，並沿著X方向形成於源極/汲極結構208之間。層間介電層214可包含介電材料，比如高介電常數材料、低介電常數材料、或極低介電常數材料。舉例來說，層間介電層214可包含氧化矽、碳氧化矽、氮氧化矽、或上述之組合。層間介電層214可包含單層或多層，且其形成方法可為合適技術如化學氣相沉積、原子層沉積、及/或旋轉塗佈技術。在形成層間介電層214之後，可進行化學機械研磨製程移除多於得層間介電層214並平坦化層間介電層214的上表面。除了其他功能之外，層間介電層214提供電性隔離於全繞式閘極裝置100的多種構件之間。
如圖1B的步驟910與圖12A至12D所示，可由任何合適的微影與蝕刻製程選擇性移除虛置閘極結構210。在一些實施例中，為影製程可包括形成光阻層、曝光光阻至一圖案、進行曝光後烘烤製程、與顯影光阻以形成遮罩單元，其露出含有虛置閘極結構210的區域。接著經由遮罩單元，選擇性蝕刻虛置閘極結構210。在一些其他實施例中，頂間隔物如閘極間隔物240可作為遮罩單元或其部分。舉例來說，虛置閘極結構210可包含多晶矽，而頂間隔物如閘極間隔物240與內側間隔物250可包含介電材料，且半導體層的中心部分220A-中心包括半導體材料。選擇合適的蝕刻化學劑以達蝕刻選擇性，可移除虛置閘極結構210而實質上不影響全繞式閘極裝置100的其他構件。
移除虛置閘極結構210可產生溝槽153。溝槽153沿著X方向露出堆疊的上表面與側表面。換言之，至少露出溝槽153中的兩側表面上的中心部分220A-中心及220B-中心。此外，溝槽153亦露出隔離結構203的上表面。在此階段中，中心部分220A-中心及220B-中心的橫向寬度，可與鰭狀物130a及130b的橫向寬度實質上類似。綜上所述，中心部分220A-中心亦可各自具有厚度300，且中心部分220B-中心可各自具有厚度310。
如圖1B的步驟910與圖13A至13D所示，經由溝槽153選擇性地移除保留的中心部分220B-中心，比如採用濕蝕刻或乾蝕刻製程。選擇蝕刻化學劑，使中心部分220B-中心的蝕刻速率，與中心部分220A-中心及內側間隔物250的蝕刻速率相較下具有足夠差異。如此一來，選擇性蝕刻製程時只稍微影響中心部分220A-中心與內側間隔物250。舉例來說，蝕刻製程後的中心部分220A-中心各自具有厚度308。厚度308稍微小於厚度300，比如比厚度300小了1%至10%。在一實施例中，厚度308與末端部分220A-末端的厚度305實質上相同。換言之，半導體層220A在此階段具有實質上一致的厚度。此外，選擇性蝕刻製程產生閘極溝槽157。閘極157各自具有厚度(或高度) 318。厚度318稍微大於厚度310，比如比厚度310大了1%至10%。在一實施例中，厚度318實質上等於內側間隔物250的厚度315。選擇性蝕刻製程可包含一或多個蝕刻步驟。
如圖13A至13D所示的此實施例，移除半導體層220B可形成懸空的半導體層之中心部分220A-中心，與垂直相鄰的層狀物之間的閘極溝槽157以露出中心部分220A-中心的上表面與下表面。每一中心部分220A-中心目前周向地暴露於Y方向周圍。此外，閘極溝槽157中亦露出中心部分220A-中心之下的摻雜部分205的部分。然而在一些其他實施例中，移除製程只移除一些而非全部的中心部分220B-中心。如此一來，一些中心部分220A-中心周向地暴露於Y方向周圍，而其他部分只暴露於沿著X方向的兩側表面上，且摻雜部分205不暴露。
如上所述，需增加半導體層220A的厚度(或更具體的末端部分220A-末端的厚度)，以改善磊晶的源極/汲極結構208的品質。另一方面，通道區中較厚的半導體層220A會減少在半導體層之間形成其他層(如高介電常數的閘極介電層、金屬層、或類似層)的可行空間。因此依據本發明實施例，不同區域中的半導體層220A刻意設計為具有不同厚度及/或不同寬度，以解決上述問題。舉例來說，半導體層220A的中心部分220A-中心各自具有較小的厚度，使後續沉積製程具有足夠的製程容許範圍。末端部分220A-末端各自具有較大的厚度，以實現磊晶的源極/汲極結構208之良好磊晶成長。
如圖1B的步驟920與圖14A至14D所示，對半導體層220A的中心部分220A-中心進行部分蝕刻處理(或薄化處理)。此處理可減少中心部分220A-中心的厚度。換言之，可沿周向修整半導體層220A的中心部分220A-中心。如上所述，在部分蝕刻處理之前，中心部分220A-中心具有厚度308，而末端部分220A-末端具有厚度305。厚度308與厚度305均略小於厚度300 (比如小1%至10%)。換言之，半導體層220A在處理製程前，具有實質上一致的厚度。然而處理之後，雖然末端部分220A-末端維持厚度305，中心部分220A-中心的厚度各自實質上小於厚度308 (與厚度305)。以圖14B及14D為例，中心部分220A-中心目前各自具有厚度320，其實質上小於末端部分220A-末端的厚度(如下詳述)。在一些實施例中，厚度305與320均為約3 nm 至約10 nm。若厚度305及320過小(比如小於3 nm)，製作製程中不可避免的變數會導致裝置之間出現不可接受的不一致性，最終負面地影響製程可信度。相反地，若厚度305及320過大(比如大於10 nm)，則可能降低整個通道區的閘極控制，並增加操作時的電阻。雖然未圖示，中心部分220A-中心沿著X方向的寬度，亦可小於末端部分220A-末端沿著X方向的寬度。換言之，圖14A中的半導體層220A的中心部分220A-中心沿著X方向的橫向寬度如寬度360，可小於圖13A中的半導體層220A的中心部分220A-中心沿著X方向的橫向寬度如寬度350。在一些實施例中，寬度350及360均為約6 nm至約60 nm。與厚度305及/或320中的變化類似，若寬度350及/或360偏離此範圍，可能會負面影響裝置可信度或通道區的閘極控制。
部分蝕刻處理可採用任何合適方法，比如順應性的濕蝕刻製程。在一實施例中，濕蝕刻法以酸性蝕刻化學劑實施等向蝕刻製程。舉例來說，蝕刻化學劑可包含去離子水、臭氧、與氫氟酸，而去離子水與氫氟酸的莫耳比例介於約1:50至約1:2000之間。在另一實施例中，濕蝕刻法以鹼性蝕刻化學劑實施等向蝕刻製程。舉例來說，蝕刻化學劑可包含氨水。中心部分220A-中心暴露至蝕刻化學劑的處理時間，可控制自中心部分220A-中心移除半導體材料的量，進而控制厚度320。在其他或額外實施例中，部分蝕刻處理可採用順應性的氧化法。舉例來說，可沿著中心部分220A-中心的周向表面施加氧化劑如氧，以形成氧化物層。接著採用任何合適方法(如暴露至酸)以移除氧化物。如此一來，中心部分220A-中心與處理前相較，其厚度減少。
如上所述，需要較小的厚度320與較大的厚度305。在一實施例中，厚度305與厚度320之間的比例r2可介於約1.1至約3之間。在一實施例中，比例r2可介於約1.2至約2之間。此外，厚度305與厚度320之間的差異大於約0.5 nm至約3 nm。若比例r2過小(比如小於約1.1)或厚度的差異過小(比如小於約0.5 nm)，則增加磊晶成長容許範圍所用的表面之優點不明顯。另一方面，若比例r2過大(比如大於約3)，磊晶成長的容許範圍改善可能飽和，而製程挑戰可能增加。
如圖15A至15D所示，介電層223形成於半導體層220A的中心部分220A-中心上。此介電層223可為界面層。可採用任何合適方法形成介電層223，比如原子層沉積、化學氣相沉積、或其他沉積方法。在其他實施例中，介電層223的形成方法亦可為氧化製程，比如熱氧化或化學氧化(見圖15A至15D)。在此例中，不形成界面層如介電層223於頂間隔物如閘極間隔物240或內側間隔物250的側壁上。在許多實施例中，界面層如介電層223改善半導體基板與後續形成的閘極介電層之間的黏著性。在一些實施例中，可省略界面層如介電層223。
如圖1B的步驟930及940、圖16A至16D、與圖17A至17D所示，形成閘極結構。閘極結構包括閘極介電層，與閘極介電層上的閘極。舉例來說，閘極結構可包含多晶矽閘極於氮氧化矽的閘極介電層上。在另一例中，閘極結構可包含金屬閘極於高介電常數的介電層上。在一些例子中，耐熱金屬層可夾設於金屬閘極(如鋁閘極)與高介電常數的介電層之間。在另一例中，閘極結構可包含矽化物。在所述實施例中，閘極結構各自包含高介電常數的閘極介電層228與含一或多個金屬層230及232的閘極。高介電常數的閘極介電層228形成於金屬層230及232與半導體層220A的奈米通道(比如中心部分220A-中心)之間。
在一些實施例中，順應性地形成高介電常數的閘極介電層228於全繞式閘極裝置100上，見圖16A至16D。高介電常數的閘極介電層228至少部分地填入溝槽153。在一些實施例中，高介電常數的閘極介電層228可形成於每一半導體層220A的露出表面周圍，使高介電常數的閘極介電層228可360度地圍繞每一半導體層220A的中心部分220A-中心。高介電常數的閘極介電層228亦直接接觸界面層如介電層223的垂直側壁，或直接接觸每一半導體層220A的兩個末端部分220A-末端的垂直側壁(若不存在界面層)。此外，高介電常數的閘極介電層228亦直接接觸內側間隔物250與頂間隔物如閘極間隔物240的垂直側壁。高介電常數的閘極介電層228包含的介電材料其介電常數，大於氧化矽的介電常數(近似3.9)。舉例來說，高介電常數的閘極介電層228可包含氧化鉿，其介電常數為約18至約40。在多種其他例子中，高介電常數的閘極介電層228可包含氧化鋯、氧化釔、氧化鑭、氧化釓、氧化鈦、氧化鉭、氧化鉿鉺、氧化鉿鑭、氧化鉿釔、氧化鉿釓、氧化鉿鋁、氧化鉿鋯、氧化鉿鈦、氧化鉿鉭、氧化鍶鈦、或上述之組合。高介電常數的閘極介電層228的形成方法可為任何合適製程，比如化學氣相沉積、物理氣相沉積、原子層沉積、或上述之組合。
如圖1B的步驟940與圖17A至17D所示，形成金屬層230及232於高介電常數的閘極介電層228上，並填入溝槽153的其餘空間。金屬層230及232可包含任何合適材料，比如氮化鈦、氮化鉭、鈦鋁、氮化鈦鋁、鉭鋁、氮化鉭鋁、碳化鉭鋁、碳氮化鉭、鋁、鎢、銅、鈷、鎳、鉑、或上述之組合。在一些實施例中，進行化學機械研磨以露出層間介電層214的上表面。閘極介電層228與金屬層230一起形成高介電常數的介電層與金屬閘極270，而閘極介電層228與金屬層232一起形成高介電常數的介電層與金屬閘極272。高介電常數的介電層與金屬閘極270及272各自接合多個奈米通道，比如中心部分220A-中心中的多個層狀物。
在一些實施例中，閘極頂硬遮罩層260可視情況形成於高介電常數的介電層與金屬閘極270及272上。以圖18A至18D為例，可視情況使金屬層230及232凹陷，使金屬層230及232的上表面低於層間介電層214的上表面。之後如圖19A至19D所示，形成閘極頂硬遮罩層260於全繞式閘極裝置100上，使其覆蓋高介電常數的介電層與金屬閘極270及272 (特別是金屬層230及232)與層間介電層214，並填入凹陷製程所產生的空間。可進行化學機械研磨以平坦化上表面。如圖20A至20D所示的一些實施例中，化學機械研磨製程露出層間介電層的上表面、頂間隔物如閘極間隔物240的上表面、與閘極頂硬遮罩層260的上表面。閘極頂硬遮罩層260可包含介電材料，比如氧化矽、碳氧化矽、氮氧化矽、碳氮氧化矽、氮化物為主的介電層、金屬氧化物的介電層、氧化鉿、氧化鉭、氧化鈦、氧化鋯、氧化鋁、氧化釔、或上述之組合。在後續形成源極/汲極接點結構之蝕刻製程中，閘極頂硬遮罩層260可保護高介電常數的介電層與金屬閘極272，亦絕緣高介電常數的介電層與金屬閘極272。然而一些其他實施例中，可省略使金屬層230及232凹陷及/或形成閘極頂硬遮罩層260的步驟。
如圖1C的步驟950與圖21A至21D所示，形成遮罩層282 (如光阻層)於全繞式閘極裝置100的上表面上。遮罩層282可覆蓋全繞式閘極裝置100的主體(或中心區)，但不覆蓋全繞式閘極裝置100的兩個末端區283 (沿著X方向)。
如圖1C的步驟960與圖22A至22D所示，接著進行末端切割製程。末端切割製程可形成末端切割溝槽155 (見圖22A至22D)， 其沿著X方向將高介電常數的介電層與金屬閘極270及272分成個別閘極。個別閘極可只延伸於n型區上、只延伸於p型區上、或延伸於n型區與p型區上。末端切割製程可包含任何合適的為穎與蝕刻製程，以向下蝕刻末端區283以露出隔離結構203。
如圖1C的步驟970與圖23A至23D所示，沉積介電材料至末端切割溝槽155中以形成閘極末端介電層262，其自隔離結構203的上表面延伸並完全覆蓋閘極末端(如高介電常數的介電層與金屬閘極270及272)。閘極末端介電層262可包含氮化物為主的介電材料如氮化矽、金屬氧化物、氧化矽、或上述之組合。如下所述，後續步驟移除頂間隔物如閘極間隔物240與內側間隔物250，但實質上不影響閘極末端介電層262。因此閘極末端介電層262與間隔物層(如閘極間隔物240與內側間隔物250)之間需要足夠的蝕刻選擇性。舉例來說，頂間隔物如閘極間隔物240與內側間隔物250在蝕刻化學劑中的蝕刻速率，實質上大於閘極末端介電層262在相同溶液中的蝕刻速率，比如快了約5至50倍。這些不同層中的材料特性不同，造成蝕刻速率不同，且其介電常數也可能不同。在許多實施例中，閘極末端介電材料的介電常數高於頂間隔物如閘極間隔物240與內側間隔物250的介電常數。舉例來說，閘極末端介電層262可包含介電常數大於約6.9至約7的介電材料。舉例來說，閘極末端介電層262可包含氮化物。氮化物的介電常數可大於約7.8至約8.0。另一方面，頂間隔物如閘極間隔物240及/或內側間隔物250可包含氧化物為主的介電材料。舉例來說，頂間隔物如閘極間隔物240及/或內側間隔物250可包含介電常數為約3.9至約5.0的氧化物。在另一例中，頂間隔物如閘極間隔物240及/或內側間隔物250可包含摻雜的氧化物，比如摻雜氮的氧化物及/或摻雜碳的氧化物。摻雜氮的氧化物之介電常數可介於約4至約5之間。摻雜碳的氧化物之介電常數可介於約3至約4之間。在一些實施例中，閘極末端介電層262可包含單層。在一些其他實施例中，閘極末端介電層262可包含多層，比如氮化物層與氧化物層。
如圖1C的步驟980與圖24A至24D所示，形成遮罩層284 (如光阻層)於全繞式閘極裝置100上。在一實施例中，遮罩層284覆蓋一或多個高介電常數的介電層與金屬閘極272，但不覆蓋一或多個高介電常數的介電層與金屬閘極270。之後如圖1C的步驟990與圖25A至25D所示，可由任何合適的製程移除露出的高介電常數的介電層與金屬閘極，以形成閘極溝槽157。如此一來，閘極溝槽157中露出高介電常數的介電層與金屬閘極270下的隔離結構203以及摻雜部分205。蝕刻製程可為濕蝕刻或乾蝕刻製程，並採用遮罩層284作為遮罩單元。在所述實施例中，蝕刻製程不指移除露出的高介電常數的介電層與金屬閘極270，亦移除閘極介電層228並使基板200的摻雜部分205部分凹陷。然而在其他實施例中，可省略移除閘極介電層228及/或使摻雜部分205凹陷等步驟。在其他或額外實施例中，頂間隔物如閘極間隔物240的側壁可作為遮罩單元。
如圖1C的步驟1000與圖26A至26D所示，將一或多種介電材料填入閘極溝槽157，以形成介電層為主的閘極234。在此階段中，一些末端部分220A-末端位於介電層為主的閘極234與磊晶的源極/汲極結構208之間並與之相連。末端部分220A-末端可視作半導體層220A的翼狀部分。介電材料可包含氧化矽、碳氧化矽、氮氧化矽、碳氮氧化矽、摻雜碳的氧化物、摻雜氮的氧化物、摻雜碳與氮的氧化物、介電的金屬氧化物(如氧化鉿、氧化鉭、氧化鈦、氧化鋯、氧化鋁、氧化釔、摻雜鑭的氧化物、摻雜多種金屬的氧化物)、或上述之組合。介電層為主的閘極234可包含單層或多層，其形成至成可採用任何合適製程如原子層沉積、化學氣相沉積、物理氣相沉積、電漿輔助原子層沉積、電漿輔助化學氣相沉積、或上述之組合。可進行化學機械研磨製程，以移除多餘介電材料並使介電材料的上表面與層間介電層214、頂間隔物如閘極間隔物240、與閘極末端介電層262實質上共平面。
如圖1C的步驟1010與圖27A至27D所示，形成閘極頂介電層290於全繞式閘極裝置100上。閘極頂介電層290的形成方法可為任何合適製程，比如化學氣相沉積、電漿輔助化學氣相沉積、可流動的化學氣相沉積、或上述之組合。閘極頂介電層290覆蓋介電層為主的閘極234、層間介電層214、頂間隔物如閘極間隔物240、高介電常數的介電層與金屬閘極272、與閘極頂硬遮罩層260 (若存在)的上表面。閘極頂介電層290可包含介電材料如氧化矽、碳氧化矽、鉭氧化矽、碳氮氧化矽、氮化物為主的介電層、金屬氧化物的介電層、氧化鉿、氧化鉭、氧化鈦、氧化鋯、氧化鋁、氧化釔、或上述之組合。閘極頂介電層290的厚度可介於約3 nm至約30 nm之間。在一些實施例中，閘極頂介電層290在形成源極/汲極接點結構的後續蝕刻製程中可保護高介電常數的介電層與金屬閘極272，亦絕緣高介電常數的介電層與金屬閘極272。
如圖1C的步驟1020與圖28A至28D所示，移除閘極頂介電層290與層間介電層214的一部分，以形成接點洞278磊晶的源極/汲極結構208上。可採用任何合適方法形成接點洞278，比如多個微影與蝕刻步驟。在一實施例中，可採用自對準的接點形成製程。舉例來說，層間介電層214包括的介電材料其蝕刻速率，實質上大於頂間隔物如閘極間隔物240的蝕刻速率與閘極頂硬遮罩層260的蝕刻速率。因此在蝕刻移除層間介電層214以形成接點洞278時，實質上不影響頂間隔物如閘極間隔物240與閘極頂硬遮罩層260。頂間隔物如閘極間隔物240與閘極頂硬遮罩層260保護高介電常數的介電層與金屬閘極272免於化學蝕刻劑影響，以保持高介電常數的介電層與金屬閘極272的完整性。接點洞278露出磊晶的源極/汲極結構208的上表面，用於後續形成接點層。此外，亦移除閘極頂介電層290的一部分與閘極頂硬遮罩層260 (若存在)，以形成通孔洞285於高介電常數的介電層與金屬閘極272的金屬層232上。通孔洞285露出金屬層232，用於後續形成通孔結構。可採用任何合適方法形成通孔洞285，且方法可包含多個微影與蝕刻步驟。
如圖1C的步驟1030與圖29A至29D所示，接點結構280形成於接點洞278中。綜上所述，接點結構280埋置於閘極頂介電層290與層間介電層214中，並電性連接磊晶的源極/汲極結構208至外部導電結構(未圖示)。此外，通孔結構286亦形成於通孔洞285中。綜上所述，通孔結構286埋置於閘極頂介電層290中(與閘極頂硬遮罩層260中，若閘極頂硬遮罩層260存在)，並電性連接高介電常數的介電層與金屬閘極272至外部導電結構(未圖示)。接點結構280與通孔結構286可各自包含鈦、氮化鈦、氮化鉭、鈷、釕、鉑、鎢、鋁、銅、或上述之組合。可採用任何合適方法形成接點結構280與通孔結構286。在一些實施例中，可形成額外結構如自對準的矽化物結構288於源極/汲極結構208與接點結構280之間。可進行化學機械研磨，以平坦化全繞式閘極裝置100的上表面。
如上所述，頂間隔物如閘極間隔物240與內側間隔物250之間的蝕刻選擇性需良好，以自源極/汲極溝槽選擇性地移除內側間隔物材料，並留下完整的頂間隔物(圖1A的步驟870)。因此兩種間隔物的介電常數可不同。頂間隔物或內側間隔物何者採用的材料介電常數較低，亦可為設計選擇。舉例來說，可依據不同裝置區的電容值的相對重要性之間的比較，做出一種設計選擇。可依據設計需求，選用較低介電常數的介電材料以增加裝置的特定區域之電容(或減少裝置的特定區域的電子耦合)。
具體而言，頂間隔物如閘極間隔物240可視作一對垂直對準的導電板(比如接點結構280的側壁與高介電常數的介電層與金屬閘極272的側壁)之間的電容器之介電介質。類似地，內側間隔物250可視作另一對垂直對準的導電板(比如源極/汲極結構208的側壁與高介電常數的介電層與金屬閘極272的側壁)之間的另一電容器之介電介質。電容正比於介電介質的介電常數，如下式所示：
Figure 02_image001
其中C為電容器的電容，ε為介電介質的電容率，ε0 為真空的電容率，A為電容器面積，d為電容器的分隔距離，且k為介電介質的介電常數。因此較小的介電常數導致較小電容。依照設計需求，若接點與金屬閘極區中的電容高於源極/汲極區與金屬閘極區中的電容更重要，則設計者可選用材料使頂間隔物如閘極間隔物240的介電常數低於內側間隔物250的介電常數。另一方面，若源極/汲極與金屬閘極區中具有較高電容更重要，則設計者可選用材料使內側間隔物250的介電常數低於頂間隔物如閘極間隔物240的介電常數。
如圖1C的步驟1040所示，亦可形成額外層及/或結構於閘極頂介電層290之上及/或之中，以完成製作全繞式閘極裝置100。
上述製程流程說明本發明的一實施例。在此實施例中，形成高介電常數的介電層與金屬閘極270至272之後，再形成介電層為主的閘極234。然而本發明實施例不限於此，在不偏離本發明實施例的精神下亦可實現其他實施例。舉例來說，圖30A至38A、30B至38B、30C至38C、與30D至38D顯示其他實施例。此處不移除高介電常數的介電層與金屬閘極270並填入閘極溝槽以形成介電層為主的閘極234，而是改為在形成高介電常數的介電層與金屬閘極270及272之前先形成介電層為主的閘極234。在此實施方式中，形成頂間隔物如閘極間隔物240之後(如圖5A至5D所示)，可形成層間介電層304於全繞式閘極裝置100上。遮罩層384可形成於層間介電層304上，以覆蓋整個區域(除了將形成介電層為主的閘極的區域)，見圖30A至30D。可採用蝕刻製程移除層間介電層304的露出部分，以及層間介電層304之下的虛置閘極結構210。蝕刻製程亦可移除虛置閘極結構210之下的摻雜部分205的一部分。此蝕刻製程形成介電層為主的閘極溝槽357，其與圖25A至25D所示的閘極溝槽157類似。接著可移除遮罩層384 (見圖31A至31D)。一旦形成介電層為主的閘極溝槽357，與前述介電層為主的閘極234類似的介電材料可填入介電層為主的閘極溝槽357，以形成介電層為主的閘極334 (見圖32A至32D)。方法接著進行化學機械研磨並蝕刻堆疊的一部分以形成源極/汲極溝槽351，其與圖6A至6D所示的源極/汲極溝槽151類似(見圖33A至33D)。後續製程可與圖7A至23A、7B至23B、7C至23C、及7D至23D所示的製程類似(見圖34A至37A、34B至37B、34C至37C、及34D至37D)。最終結構(見圖38A至38D)可與圖29A至29D的結構類似。
其他實施例的額外細節可參考相關專利，比如JhonJhyLiaw等人的美國專利US9613953，名稱為Semiconductor device, semiconductor device layout, and method of manufacturing semiconductor device；JhonJhyLiaw等人的美國專利US9805985，名稱為Method of manufacturing semiconductor device and semiconductor device；以及JhonJhyLiaw等人的美國專利US9793273，名稱為Fin-based semiconductor device including a metal gate diffusion break structure with a conformal dielectric layer。這些專利可參考附件。
本發明實施例提供的優點可用於半導體製程與半導體裝置，但不侷限於此。舉例來說，揭露的方法與其他技術相較，可加大在全繞式閘極裝置的半導體通道層之間的有限空間中形成閘極介電層與金屬層的製程容許範圍，進而消除或減少這些層狀物中的空洞及/或其他缺陷。具體而言，相較於與奈米通道相鄰的半導體層末端區域，本發明實施例的全繞式閘極裝置之奈米通道刻意薄化。此製程可加大材料沉積所用的空間，進而改善全繞式閘極裝置的多種方面。此外，方法可讓半導體層含有較厚的末端部分，其上可成長磊晶的源極/汲極結構。如此一來，磊晶的源極/汲極結構成長於含有較大面積的半導體材料(而非介電材料)之側表面上。這可改善磊晶的源極/汲極結構品質，因此改善全繞式閘極裝置的效能與可信度。此外，本發明實施例的泛用方法可使設計者依設計需求，選擇性地最佳化全繞式閘極裝置的不同區域電容。如此一來，本發明實施例提供的方法可改善全繞式閘極裝置的效能、功能、及/或可信度。
本發明一實施例提供之積體電路裝置，包括：半導體基板，具有上表面；第一源極/汲極結構與第二源極/汲極結構，位於半導體基板上；第一半導體層，平行於上表面並連接第一源極/汲極結構與第二源極/汲極結構，第一半導體層具有中心部分與兩個末端部分，且兩個末端部分的每一者連接中心部分與第一源極/汲極結構及第二源極/汲極結構之一者；第一間隔物，位於第一半導體層的兩個末端部分上；第二間隔物，垂直地位於第一半導體層的兩個末端部分與半導體基板的上表面之間；以及閘極，包覆並接合第一半導體層的中心部分，其中第一半導體層的中心部分具有第一厚度，第一半導體層的兩個末端部分各自具有第二厚度，且第一厚度小於第二厚度。
在一些實施例中，積體電路裝置更包括多個半導體層的堆疊位於半導體基板上，其中第一半導體層為半導體層的堆疊之最頂層，且堆疊的每一半導體層具有中心部分垂直對準第一半導體層的中心部分，以及兩個末端部分垂直對準第一半導體層的兩個末端部分。
在一些實施例中，堆疊的每一半導體層的中心部分之厚度與第一厚度大致相同，且堆疊的每一半導體層的兩個末端部分之厚度與第二厚度大致相同。
在一些實施例中，積體電路裝置更包括：隔離結構，位於半導體基板上；以及閘極末端介電層，自隔離結構的上表面延伸並覆蓋閘極末端，其中第一間隔物包括第一介電常數的第一介電材料、第二間隔物包括第二介電常數的第二介電材料，閘極末端介電層包括第三介電常數的第三介電材料，且第三介電常數大於第一介電常數與第二介電常數。
在一些實施例中，半導體基板包括p型區與n型區，其中閘極延伸橫越p型區與n型區。
在一些實施例中，積體電路裝置更包括虛置閘極，且虛置閘極與閘極位於第一源極/汲極結構的相反兩側，虛置閘極的延伸方向平行於閘極的延伸方向，其中虛置閘極的下表面低於閘極的下表面，其中第一半導體層包括翼狀部分以連接第一源極/汲極結構與虛置閘極，且第一半導體層的翼狀部分之厚度與第二厚度大致相同。
在一些實施例中，第二厚度與第一厚度的比例介於1.1至3之間。
在一些實施例中，第二厚度與第一厚度之間的差異為至少0.5 nm。
在一些實施例中，第一厚度與第二厚度各自為約3 nm至約10 nm。
在一些實施例中，第一半導體層的橫向寬度為約6 nm至約60 nm。
在一些實施例中，第二厚度與第一厚度的比例介於1.2至2之間。
本發明一實施例提供之積體電路裝置，包括：半導體基板，具有上表面；第一源極/汲極結構與第二源極/汲極結構，位於半導體基板上；多個半導體層，連接第一源極/汲極結構與第二源極/汲極結構，半導體層沿著垂直於上表面的第一方向彼此堆疊，其中每一半導體層具有中心部分與兩個末端部分，且兩個末端部分的每一者連接中心部分與第一源極/汲極結構及第二源極/汲極結構之一者；閘極，接合每一半導體層的中心部分；第一間隔物，位於半導體層的最上側半導體層之兩個末端部分上；第二間隔物，位於半導體層的垂直相鄰的末端部分之間；以及閘極末端介電層，連接每一半導體層的兩端，其中每一半導體層的中心部分具有第一厚度，每一半導體層的兩個末端部分具有第二厚度，第一厚度小於第二厚度，且閘極延伸橫越p型區與n型區。
在一些實施例中，第一間隔物包括第一介電常數的第一介電材料；第二間隔物包括第二介電常數的第二介電材料；以及閘極末端介電層包括第三介電常數的第三介電材料，且第三介電常數大於第一介電常數與第二介電常數。
在一些實施例中，第一間隔物包括的介電材料為氧化矽、氮氧化矽、碳氧化矽、碳氮氧化矽、氣隙、或上述之組合；第二間隔物包括的介電材料為氧化矽、氮化矽、摻雜碳的氧化物、摻雜氮的氧化物、多孔氧化物、或上述之組合；以及閘極末端介電層包括的介電材料為氮化矽、金屬氧化物、氧化矽、或上述之組合。
本發明一實施例提供之積體電路裝置的形成方法，包括：接收半導體裝的結構，其中結構包括：半導體基板；第一半導體層與第二半導體層之堆疊，位於半導體基板上，其中第一半導體層與第二半導體層具有不同的材料組成且彼此交錯於堆疊中；虛置閘極結構，位於堆疊上，其中虛置閘極結構包覆堆疊的上表面與側表面；第一間隔物，位於虛置閘極結構的側壁與堆疊上；以及源極/汲極溝槽，與堆疊相鄰並露出第一半導體層與第二半導體層；移除第一間隔物下的源極/汲極溝槽中露出的第一半導體層之第一部分，以形成第一間隙；形成第二間隔物於第一間隙中；磊晶成長源極/汲極結構於源極/汲極溝槽中；形成層間介電層於源極/汲極結構上；移除虛置閘極結構；在移除虛置閘極結構之後，移除第一半導體層的第二部分；在移除第一半導體層的第二部分之後，周向地修整第二半導體層的中心部分；在修整第二半導體層的中心部分之後，形成閘極介電層於第二半導體層之修整的中心部分上；以及在形成閘極介電層之後，形成閘極層於閘極介電層上。
在一些實施例中，移除第二半導體層的第一部分造成每一第二半導體層的中心部分具有第一厚度，每一第二半導體層的末端部分具有第二厚度，且第一厚度小於第二厚度。
在一些實施例中，移除第二半導體層的第一部分造成第二厚度與第一厚度的比例為1.2至2。
在一些實施例中，移除第二半導體層的第一部分造成第二厚度比第一厚度大至少0.5 nm。
在一些實施例中，移除第二半導體層的第一部分之步驟包括以第一溶液移除，且第一溶液包括去離子水、臭氧、與氫氟酸，其中去離子水與氫氟酸的莫耳比例為1:50至1:2000。
在一些實施例中，移除第二半導體層的第一部分之步驟包括以第二溶液移除，且第二溶液包括氨水。
上述實施例之特徵有利於本技術領域中具有通常知識者理解本發明。本技術領域中具有通常知識者應理解可採用本發明作基礎，設計並變化其他製程與結構以完成上述實施例之相同目的及/或相同優點。本技術領域中具有通常知識者亦應理解，這些等效置換並未脫離本發明精神與範疇，並可在未脫離本發明之精神與範疇的前提下進行改變、替換、或更動。
A-A',B-B',C-C':剖線 100:全繞式閘極裝置 130a,130b:鰭狀物 151:源極/汲極溝槽 153:溝槽 155:末端切割溝槽 157:閘極溝槽 161:開口 171:側壁表面 200:基板 202a,202b:主動區 203:隔離結構 205:摻雜部分 208:源極/汲極結構 210:虛置閘極結構 214:層間介電層 220A,220B:半導體層 220A-中心,220B-中心:中心部分 220A-末端,220B-末端:末端部分 223:介電層 228:閘極介電層 230,232:金屬層 234,334:介電層為主的閘極 240:閘極間隔物 248:介電材料 250:內側間隔物 260:閘極頂硬遮罩層 262:閘極末端介電層 270,272:高介電常數的介電層與金屬閘極 278:接點洞 280:接點結構 282,384:遮罩層 283:末端區 284:遮罩層 285:通孔洞 286:通孔結構 288:矽化物結構 290:閘極頂介電層 300,305,308,310,315,318,320:厚度 304:層間介電層 350,360:寬度 351:源極/汲極溝槽 357:介電層為主的閘極溝槽 800:方法 810,820,830,840,850,860,870,880,890,900,910,920,930,940,950,960,970,980,990,1000,1010,1020,1030,1040:步驟
圖1A、1B、及1C係本發明一些實施例中，製作全繞式閘極裝置的方法之流程圖。 圖2A、3A、4A、5A、6A、7A、8A、9A、10A、11A、12A、13A、14A、15A、16A、17A、18A、19A、20A、21A、22A、23A、24A、25A、26A、27A、28A、29A、30A、31A、32A、33A、34A、35A、36A、37A、與38A係本發明一些實施例中，全繞式閘極裝置於多種製作階段之上視圖。 圖2B、3B、4B、5B、6B、7B、8B、9B、10B、11B、12B、13B、14B、15B、16B、17B、18B、19B、20B、21B、22B、23B、24B、25B、26B、27B、28B、29B、30B、31B、32B、33B、34B、35B、36B、37B、與38B分別為本發明一些實施例中，全繞式閘極裝置沿著圖2A、3A、4A、5A、6A、7A、8A、9A、10A、11A、12A、13A、14A、15A、16A、17A、18A、19A、20A、21A、22A、23A、24A、25A、26A、27A、28A、29A、30A、31A、32A、33A、34A、35A、36A、37A、與38A中的剖線A-A’之剖視圖。 圖2C、3C、4C、5C、6C、7C、8C、9C、10C、11C、12C、13C、14C、15C、16C、17C、18C、19C、20C、21C、22C、23C、24C、25C、26C、27C、28C、29C、30C、31C、32C、33C、34C、35C、36C、37C、與38C分別為本發明一些實施例中，全繞式閘極裝置沿著圖2A、3A、4A、5A、6A、7A、8A、9A、10A、11A、12A、13A、14A、15A、16A、17A、18A、19A、20A、21A、22A、23A、24A、25A、26A、27A、28A、29A、30A、31A、32A、33A、34A、35A、36A、37A、與38A中的剖線B-B’之剖視圖。 圖2D、3D、4D、5D、6D、7D、8D、9D、10D、11D、12D、13D、14D、15D、16D、17D、18D、19D、20D、21D、22D、23D、24D、25D、26D、27D、28D、29D、30D、31D、32D、33D、34D、35D、36D、37D、與38D分別為本發明一些實施例中，全繞式閘極裝置沿著圖2A、3A、4A、5A、6A、7A、8A、9A、10A、11A、12A、13A、14A、15A、16A、17A、18A、19A、20A、21A、22A、23A、24A、25A、26A、27A、28A、29A、30A、31A、32A、33A、34A、35A、36A、37A、與38A中的剖線C-C’之剖視圖。
100:全繞式閘極裝置
153:溝槽
200:基板
205:摻雜部分
208:源極/汲極結構
214:層間介電層
220A:半導體層
220A-中心:中心部分
220A-末端:末端部分
240:閘極間隔物
250:內側間隔物
305,320:厚度

Claims (1)

  1. 一種積體電路裝置，包括： 一半導體基板，具有一上表面； 一第一源極/汲極結構與一第二源極/汲極結構，位於該半導體基板上； 一第一半導體層，平行於該上表面並連接該第一源極/汲極結構與該第二源極/汲極結構，該第一半導體層具有一中心部分與兩個末端部分，且該些兩個末端部分的每一者連接該中心部分與該第一源極/汲極結構及該第二源極/汲極結構之一者； 一第一間隔物，位於該第一半導體層的該些兩個末端部分上； 一第二間隔物，垂直地位於該第一半導體層的該些兩個末端部分與該半導體基板的該上表面之間；以及 一閘極，包覆並接合該第一半導體層的該中心部分， 其中該第一半導體層的該中心部分具有一第一厚度，該第一半導體層的該些兩個末端部分各自具有一第二厚度，且該第一厚度小於該第二厚度。
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