CN220753435U - 半导体结构 - Google Patents

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Abstract

一种半导体结构，包括通道构件的垂直堆叠，设置在基板上方；栅极结构，包绕通道构件的垂直堆叠的每个通道构件；介电部件，设置在基板的正上方，并直接接触通道构件的垂直堆叠的部分；以及源极/漏极部件，设置在介电部件的正上方，并电性耦合至通道构件的垂直堆叠的剩余部分。

Description

半导体结构
技术领域
本实用新型实施例涉及一种半导体装置，尤其涉及一种多栅极装置。
背景技术
半导体集成电路产业经历了快速成长。集成电路材料以及设计的技术进步已经产生数个集成电路世代，其中每一世代都比前一世代具有更小且更复杂的电路。在集成电路演进期间，功能密度(也就是说，单位芯片面积的互连装置数目)通常会增加而几何尺寸(也就是说，即可使用工艺生产的最小元件(或线))却减少。此微缩化的过程通常会以增加生产效率与降低相关成本而提供助益。然而，此微缩化也增加了集成电路工艺以及制造的复杂性。
例如，随着集成电路(IC)技术朝向更小的技术节点发展，多栅极装置被引入，以通过增加栅极-通道耦合(gate-channel coupling)、减小关闭状态电流(OFF-statecurrent)以及减小短通道效应(short-channel effects,SCEs)来改善栅极控制。多栅极装置一般来说是指具有设置在通道区的一侧以上的栅极结构或其一部分的装置。鳍式场效晶体管(Fin-like field effect transistors,FinFETs)以及多桥接通道(multi-bridge-channel,MBC)晶体管为多栅极装置的示例，这些装置已成为高性能以及低漏电流应用的主流，并且已成为具有前景的候选装置(candidates)。鳍式场效晶体管具有上升的(elevated)通道，并且栅极包绕通道的一侧以上(例如，栅极包绕从基板延伸的半导体材料“鳍片”的顶部以及侧壁)。多桥接通道晶体管的栅极结构可以部分地或完全地围绕通道区延伸，以提供对通道区两侧或更多侧的存取(access)。由于多桥接通道晶体管的栅极结构围绕通道区，因此多桥接通道晶体管也可以称为环绕栅极晶体管(surrounding gatetransistor,SGT)或全绕式栅极(gate-all-around,GAA)晶体管。多桥接通道晶体管的通道区可以由纳米线、纳米片、其他纳米结构及/或其他合适的结构形成。
由于半导体集成电路一般来说可以包括具有不同性能需求的多种不同装置类型。因此，提供能够满足如此多样化的装置性能需求的多栅极装置(例如，全绕式栅极晶体管)仍然是一个挑战。因此，现有技术并非在全部的方面都令人满意。
实用新型内容
本实用新型的目的在于提出一种半导体结构，以解决上述至少一个问题。
本实用新型实施例提供一种半导体结构，包括：通道构件(members)的第一垂直堆叠，设置在基板上方；第一栅极结构，包绕通道构件的第一垂直堆叠的每个通道构件；介电部件，设置在基板的正上方，并直接接触通道构件的第一垂直堆叠的部分；以及第一源极/漏极部件，设置在介电部件的正上方，并电性耦合至通道构件的第一垂直堆叠的剩余部分。
本实用新型其中的一个实施方式，还包括：多个通道构件的一第二垂直堆叠，设置在该基板上方；一第二栅极结构，包绕多个所述通道构件的该第二垂直堆叠的每个通道构件；以及一第二源极/漏极部件，耦合至多个所述通道构件的该第二垂直堆叠的每个通道构件。
本实用新型其中的一个实施方式，该介电部件包括一内层，嵌入在一外层之中，以及其中该第一源极/漏极部件直接接触该外层及该内层的顶表面。
本实用新型其中的一个实施方式，该第二源极/漏极部件直接接触该基板。
本实用新型其中的一个实施方式，多个所述通道构件的该第一垂直堆叠包括一第一通道构件、在该第一通道构件上方的一第二通道构件以及在该第二通道构件上方的一第三通道构件，其中该介电部件覆盖该第一通道构件的一侧壁表面，以及其中该第一源极/漏极部件直接接触该第二通道构件的一侧壁表面及该第三通道构件的一侧壁表面。
本实用新型其中的一个实施方式，还包括一内间隔物部件，在多个所述通道构件之间。
本实用新型其中的一个实施方式，该第一源极/漏极部件包括一第一半导体层以及一第二半导体层，其中该第二半导体层通过该第一半导体层与该内间隔物部件及该介电部件隔开。
本实用新型其中的一个实施方式，该介电部件直接接触多个所述通道构件的该第一垂直堆叠的一最底通道构件。
本实用新型其中的一个实施方式，该介电部件的一顶表面在该最底通道构件的一顶表面上方。
本实用新型其中的一个实施方式，该介电部件包括一内部及一外部，其中该内部通过该外部与该最底通道构件隔开。
附图说明
以下将配合所附图示详述本公开的各面向。应注意的是，依据在业界的标准做法，各种特征并未按照比例绘制且仅用以说明例示。事实上，可能任意地放大或缩小单元的尺寸，以清楚地表现出本公开的特征。
根据本公开的一个或多个方面，图1示出用于形成半导体结构的方法的流程图。
根据本公开的各种方面，图2示出示例的工件的局部俯视图，提供示例的工件以经历图1的方法的操作的各种阶段。
根据本公开的一个或多个方面，图3A、图4A、图5A、图6A、图7A、图8A、图9A、图10A、图11A、图12A、图13A、图14A及图15A(图3A至图15A)示出在图1的方法的各种制造阶段期间，沿着图2所示的线A-A’截取的工件的局部剖面图。
根据本公开的各种方面，图3B、图4B、图5B、图6B、图7B、图8B、图9B、图10B、图11B、图12B、图13B、图14B及图15B(图3B至图15B)示出在图1的方法的各种制造阶段期间，沿着图2所示的线B-B’截取的工件的局部剖面图。
根据本公开的一个或多个方面，图16示出用于形成半导体结构的第一替代方法的流程图。
根据本公开的一个或多个方面，图17A、图18A、图19A、图20A、图21A、图22A及图23A(图17A至图23A)示出在图16的方法的各种制造阶段期间，沿着图2所示的线A-A’截取的工件的局部剖面图。
根据本公开的各种方面，图17B、图18B、图19B、图20B、图21B、图22B及图23B(图17B至图23B)示出在图16的方法的各种制造阶段期间，沿着图2所示的线B-B’截取的工件的局部剖面图。
根据本公开的一个或多个方面，图24示出用于形成半导体结构的第二替代方法的流程图。
根据本公开的一个或多个方面，图25A、图26A、图27A及图28A(图25A至图28A)示出在图24的方法的各种制造阶段期间，沿着图2所示的线A-A’截取的工件的局部剖面图。
根据本公开的各种方面，图25B、图26B、图27B及图28B(图25B至图28B)示出在图24的方法的各种制造阶段期间，沿着图2所示的线B-B’截取的工件的局部剖面图。
根据本公开的一个或多个方面，图29示出用于形成另一种半导体结构的方法的流程图。
根据本公开的各种方面，图30示出示例的工件的局部俯视图，提供示例的工件以经历图29的方法的操作的各种阶段。
根据本公开的一个或多个方面，图31A、图32A、图33A、图34A、图35A、图36A、图37A及图38A(图31A至图38A)示出在图29的方法的各种制造阶段期间，沿着图30所示的线A-A’截取的工件的局部剖面图。
根据本公开的各种方面，图31B、图32B、图33B、图34B、图35B、图36B、图37B及图38B(图31B至图38B)示出在第29图的方法的各种制造阶段期间，沿着图30所示的线B-B’截取的工件的局部剖面图。
根据本公开的一个或多个方面，图31C、图32C、图33C、图34C、图35C、图36C、图37C及图38C(图31C至图38C)示出在第29图的方法的各种制造阶段期间，沿着第30图所示的线C-C’截取的工件的局部剖面图。
根据本公开的各种方面，图31D、图32D、图33D、图34D、图35D、图36D、图37D及图38D(图31D至图38D)示出在图29的方法的各种制造阶段期间，沿着图30所示的线D-D’截取的工件的局部剖面图。
附图标记如下：
100:方法
102:步骤
104:步骤
106:步骤
108:步骤
110:步骤
112:步骤
114:步骤
116:步骤
118:步骤
120:步骤
122:步骤
124:步骤
126:步骤
200:工件(半导体结构)
202:基板
204:有源区
205:垂直堆叠
206:半导体层(牺牲层)
208:半导体层(通道层/通道构件)
210:虚设栅极堆叠
211:虚设介电层
212:虚设栅极电极层
213:栅极顶部硬遮罩层
214:间隔物
216:开口
218:凹槽
220:介电层
222:介电层
224:遮罩膜
225:光刻胶层
226:内间隔物部件
228:介电部件
230:源极/漏极部件
234:接触蚀刻停止层
236:层间介电层
238:栅极结构
240:接触件
241:硅化物层
242:盖层
300:方法
302:步骤
304:步骤
306:步骤
308:步骤
310:步骤
312:步骤
314:步骤
316:步骤
318:步骤
320:步骤
400:工件(半导体结构)
410:源极/漏极部件
420:互连结构
430:基板
440:沟槽
450:遮罩膜
460:光刻胶层
470:沟槽
480:介电层
500:方法
502:步骤
504:步骤
506:步骤
508:步骤
510:步骤
600:工件(半导体结构)
610:沟槽
620:沟槽
630:介电层
700:方法
702:步骤
704:步骤
706:步骤
708:步骤
710:步骤
712:步骤
714:步骤
716:步骤
718:步骤
720:步骤
722:步骤
800:工件(半导体结构)
802:基板
805:垂直堆叠
806:半导体层(牺牲层)
808:半导体层(通道层)
809:隔离部件
810:栅极堆叠
812:间隔物层
814:间隔物
818:开口
820:开口
822:凹槽
823:介电层
824:间隔物部件
826:介电部件
200A:装置区
200B:装置区
202t:部分
204C:通道区
204SD:源极/漏极区
208b:通道层
208m:通道层
208t:通道层
220b:底部
222t:表面
230’:源极/漏极部件
230a:半导体层
230b:半导体层
400A:装置区
400B:装置区
410’:源极/漏极部件
600A:装置区
600B:装置区
800A:装置区
800B:装置区
802t:部分
804a:有源区
804b:有源区
804C:通道区
804SD:源极/漏极区
808b:通道层
808m:通道层
808t:通道层
816a:间隔物
816b:间隔物
823a:部分
823b:部分
826t:表面
828a:源极/漏极部件
828b:源极/漏极部件
S1:间距
S2:间距
T1:厚度
T2:厚度
W1:宽度
W2:宽度
A-A’:线
B-B’:线
C-C’:线
D-D’:线
具体实施方式
以下内容提供了许多不同实施例或范例，以实现本公开实施例的不同部件。以下描述组件和配置方式的具体范例，以简化本公开实施例。当然，这些仅仅是范例，而非意图限制本公开实施例。举例而言，元件的尺寸不限于所公开的范围或数值，而是可以取决于工艺条件及/或装置的期望特性。此外，在以下描述中提及于第二部件上方或其上形成第一部件，其可以包含第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包含在第一部件和第二部件之间形成额外的部件，使得第一部件和第二部件可以不直接接触的实施例。此外，本实用新型实施例可能在许多范例中重复元件符号及/或字母。这些重复是为了简化和清楚的目的，其本身并非代表所讨论各种实施例及/或配置之间有特定的关系。
此处可能用到与空间相对用词，例如“在……之下”、“下方”、“较低的”、“上方”、“较高的”等类似用词，是为了便于描述附图中一个(些)部件或特征与另一个(些)部件或特征之间的关系。空间相对用词用以包括使用中或操作中的装置的不同方位，以及附图中所描述的方位。当装置被转向不同方位时(旋转90度或其他方位)，其中所使用的空间相对形容词也将依转向后的方位来解释。
再者，用语“大约”、“近似”等类似用语描述数字或数字范围时，该用语意欲涵盖的数值是在合理范围内包含所描述的数字，例如在所描述的数字的+/–10％之内，或本实用新型所属技术领域中技术人员理解的其他数值。例如，具有“约5纳米”厚度的材料层可以涵盖从4.25纳米至5.75纳米的尺寸范围，其与所属技术领域中技术人员已知以及与沉积材料层相关的制造公差为+/–15％。此外，本实用新型实施例可能在许多范例中重复元件符号及/或字母。这些重复是为了简化和清楚的目的，其本身并非代表所讨论各种实施例及/或配置之间有特定的关系。
全绕式栅极晶体管应用广泛。在一些实施例(例如，低功耗装置)中，全绕式栅极晶体管可以设计为提供低漏电流以降低功耗，而在一些其他实施例(例如，高性能装置)中，全绕式栅极晶体管可以设计为具有高驱动电流。制造全绕式栅极晶体管以满足不同的应用需求可以涉及与高成本相关的复杂工艺。
本公开提供具有基于应用选择的多个通道层的全绕式栅极晶体管及其形成方法。例如，对于在低功耗应用中实施的全绕式栅极晶体管，全绕式栅极晶体管可以具有数量较少的通道层；对于在高性能应用中实施的全绕式栅极晶体管，全绕式栅极晶体管可以具有数量较多的通道层。在一个实施例中，工件包括用于低功耗应用的第一全绕式栅极晶体管和用于高性能应用的第二全绕式栅极晶体管。第一全绕式栅极晶体管包括覆盖多个通道层的最底通道层的侧壁表面的介电部件。因此，相较于第二全绕式栅极晶体管的源极/漏极部件，第一全绕式栅极晶体管的源极/漏极部件将耦合至数量较少的通道层。通过在第一全绕式栅极晶体管中形成介电部件，不同的全绕式栅极晶体管可以分别满足不同的特性需求，这些全绕式栅极晶体管可以同时由相同的有源区或由不同的有源区形成。
现在将参考附图更详细地描述本公开的各个方面。对此，根据本公开的一些实施例，图1为形成半导体结构的方法100的流程图。以下结合图2、图3A-图15A及图3B-图15B来描述方法100，图2、图3A-图15A及图3B-图15B为根据方法100的一些实施例，在制造的不同阶段的工件200的局部俯视/剖面图。根据本公开的一些实施例，图16为形成半导体结构的第一替代方法300的流程图。以下结合图17A-图23A及图17B-图23B来描述方法300，图17A-图23A及图17B-图23B为根据方法300的一些实施例，在制造的不同阶段的工件400的局部剖面图。根据本公开的一些实施例，图24为形成半导体结构的第二替代方法500的流程图。以下结合图25A-图28A及图25B-图28B来描述方法500，图25A-图28A及图25B-图28B为根据方法500的一些实施例，在制造的不同阶段的工件600的局部剖面图。根据本公开的一些实施例，图29为形成半导体结构的另一种方法700的流程图。以下结合图30、图31A-图38A、图31B-图38B、图31C-图38C及图31D-图38D来描述方法700，图30、图31A-图38A、图31B-图38B、图31C-图38C及图31D-图38D为根据方法700的一些实施例，在制造的不同阶段的工件800的局部俯视/剖面图。
方法100、300、500以及700仅是示例，并且不旨在将本公开限制在方法100、300、500以及700中明确示出的内容。可以在方法100、300、500以及700之前、期间以及之后提供额外的步骤，并且对于所述方法的额外实施例，所描述的一些步骤可以被替换、消除或移动。为了简洁起见，本公开没有详细描述所有步骤。由于工件200/400/600/800将在制造工艺结束时被制造成半导体结构，所以根据上下文需要，工件200/400/600/800可以称为半导体结构200/400/600/800。为避免疑问，图2、图3A-图15A、图3B-图15B、图17A-图23A、图17B-图23B、图25A-图28A、图25B-图28B、图30、图31A-图38A、图31B-图38B、图31C-图38C以及图31D-图38D中的X、Y和Z方向彼此垂直并且在本公开中一致地使用。在本公开中，除非另有说明，相似的附图标记表示相似的部件。
参考图1、图2、图3A和图3B，方法100包括接收工件200的步骤102。工件200包括基板202。在一个实施例中，基板202是块体硅基板(也就是说，包括块体单晶硅)。在各种实施例中，基板202可以包括其他半导体材料，例如锗、碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、锑化铟、SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、GaInAsP或其组合。在一些替代实施例中，基板202可以是绝缘体上半导体基板，例如绝缘体上硅基板、绝缘体上硅锗基板或绝缘体上锗基板。
工件200包括多个鳍状有源区204，设置于基板202上方。如图2所示，每个鳍状有源区204为连续的有源区，并沿着X方向纵向延伸。鳍状有源区204被分为与虚设栅极堆叠210(将在下文描述)重叠的通道区204C和与通道区204C相邻的源极/漏极区204SD。源极/漏极区可以指源极或漏极，单独或共同取决于上下文。源极/漏极区也可以指为多个装置提供源极及/或漏极的区域。在此描述的示例中，工件200包括第一装置区200A和第二装置区200B。在完成方法100后，形成在第一装置区200A中的半导体装置的通道区204C将不同于形成在第二装置区200B中的半导体装置的通道区204C，使得这些半导体装置将具有不同的性能，例如不同的驱动电流和不同的漏电流。在本实施例中，将形成在第一装置区200A中的半导体装置可以具有例如较小的漏电流和较小的装置电容，并且将形成在第二装置区200B中的半导体装置可以具有例如较大的驱动电流。在第一装置区200A和第二装置区200B各自示出两个通道区204C，然而第一装置区200A及/或第二装置区200B可以包括更多的源极/漏极区和通道区。
在图3A-图3B所示的实施例中，鳍状有源区204由基板202的一部分202t以及交替的半导体层206和208的垂直堆叠205并使用光刻和蚀刻步骤的组合形成。在所描绘的实施例中，交替的半导体层206和208的垂直堆叠可以包括由多个牺牲层206交错的多个通道层208。通道层208可以由硅(Si)形成，并且牺牲层206可以由硅锗(SiGe)形成。通道层208和牺牲层206可以外延沉积在基板202上，使用分子束外延(molecular beam epitaxy,MBE)、气相外延(vapor-phase epitaxy,VPE)、超高真空化学气相沉积(ultra-high vacuumchemical vapor deposition,UHV-CVD)及/或其他合适的外延成长工艺。在本实施例中，鳍状有源区204包括三对交替的牺牲层206和通道层208。通道层208包括最底通道层208b、最顶通道层208t以及设置在最底通道层208b和最顶通道层208t之间的中间通道层208m。最底通道层208b、最顶通道层208t和中间通道层208m可以一同称为通道层208或单独称为通道层208。在一些实施例中，鳍状有源区204可以包括总共三至十对交替的牺牲层206和通道层208；当然，根据具体的设计需求，也可以应用其他配置。
虽然在图2、图3A和图3B中未明确示出，但工件200还包括形成在每个鳍状有源区204周围的隔离部件，以将鳍状有源区204与相邻的鳍状有源区隔离。隔离部件也可以称为浅沟槽隔离(shallow trench isolation,STI)部件并且可以包括氧化硅、氮氧化硅、掺氟硅酸盐玻璃(fluorine-doped silicate glass,FSG)、低介电常数电介质、其组合及/或其他合适的材料。
继续参考图2、图3A和图3B，工件200还包括设置在鳍状有源区204的通道区204C上方的虚设栅极堆叠210。通道区204C和虚设栅极堆叠210也定义源极/漏极区204SD不与虚设栅极堆叠210垂直重叠。在第一装置区200A和第二装置区200B各自示出两个虚设栅极堆叠210，然而第一装置区200A和第二装置区200B可以包括更多的虚设栅极堆叠210。在本实施例中，采用栅极替换工艺(或栅极后制工艺)，其中虚设栅极堆叠210作为功能栅极结构238的占位部件(placeholders)(如图14A-图14B所示)。可以使用其他工艺和配置。虚设栅极堆叠210包括虚设介电层211、虚设介电层211上方的虚设栅极电极层212和虚设栅极电极层212上方的栅极顶部硬遮罩层213。虚设介电层211可以包括氧化硅。虚设栅极电极层212可以包括多晶硅。栅极顶部硬遮罩层213可以是包括氧化硅层和形成在氧化硅层上的氮化硅层的多层结构。可以采用合适的沉积工艺、光刻和蚀刻工艺来形成虚设栅极堆叠210。如图3A-图3B所示，工件200还包括沿着虚设栅极堆叠210和栅极顶部硬遮罩层213的侧壁延伸的栅极间隔物214。栅极间隔物214可以包括氮碳化硅、氮化硅、氧化锆、氧化铝、其组合或其他合适的介电材料。
参考图1、图4A以及图4B，方法100包括步骤104，凹蚀第一装置区200A以及第二装置区200B中的鳍状有源区204的源极/漏极区204SD以形成源极/漏极开口216。在一些实施例中，源极/漏极区204SD通过干式蚀刻或其他合适的蚀刻工艺被各向异性蚀刻以形成源极/漏极开口216。示例的干式蚀刻工艺可以施用含氧气体、氢气、含氟气体(例如，CF4、SF6、CH2F2、CHF3及/或C2F6)、含氯气体(例如，Cl2、CHCl3、CCl4及/或BCl3)、含溴气体(例如，HBr及/或CHBR3)、含碘气体、其他合适的气体及/或等离子体及/或其组合。在图4A和图4B所示的实施例中，源极/漏极开口216延伸穿过垂直堆叠205并部分延伸到基板202之中。如图4A以及图4B所示，通道层208和牺牲层206的侧壁在源极/漏极开口216中露出。
参考图1、图5A以及图5B，方法100包括步骤106，牺牲层206被选择性地凹蚀以形成内间隔物凹槽218。在形成源极/漏极开口216之后，牺牲层206在源极/漏极开口216中露出。如图5A以及图5B所示，牺牲层206被选择性地和部分地凹蚀以形成内间隔物凹槽218，而露出的通道层208大抵(substantially)未被蚀刻。在通道层208大抵由硅(Si)组成，并且牺牲层206大抵由硅锗(SiGe)组成的实施例中，牺牲层206的选择性和部分凹蚀可以包括使用选择性各向同性蚀刻工艺(例如，选择性干式蚀刻工艺或选择性湿式蚀刻工艺)，并且牺牲层206凹蚀的程度由蚀刻工艺的持续时间控制。
参考图1、图6A和图6B，方法100包括步骤108，第一介电层220通过原子层沉积(atomic layer deposition,ALD)、化学气相沉积或任何其他合适的沉积工艺顺应地沉积在工件200上方，包括在内间隔物凹槽218之中。为了便于描述在工件200的各个区域上具有大抵均匀厚度的层，此处可以使用术语“顺应地(conformally)”。在本实施例中，选择第一介电层220的厚度使得第一介电层220大抵填充内间隔物凹槽218。应当注意的是，由于第一介电层220的顺应沉积，第一介电层220的形状会跟随工件200的形状，并且第一介电层220的一部分与基板202直接接触。第一介电层220可以包括氧化硅、氮化硅、碳氧化硅、氮碳氧化硅、氮碳化硅、金属氮化物或合适的介电材料。
参考图1、图7A和图7B，方法100包括步骤110，在工件200上方形成第二介电层222。在一些实施例中，可以通过执行沉积和蚀刻工艺的连续步骤来形成第二介电层222。在一实施例中，第二介电层222可包括氧化硅、氮化硅、碳氧化硅、氮碳氧化硅、氮碳化硅、金属氮化物或合适的介电材料。第二介电层222的组成可以不同于第一介电层220的组成。在本实施例中，在执行沉积和蚀刻的连续步骤后，第二介电层222的上表面222t高于最底通道层208b的上表面或与最底通道层208b的上表面共平面，并低于中间通道层208m的下表面。在鳍状有源区204包括多于三个通道层208的实施例中，第二介电层222的厚度可以基于将要形成在第一装置区200A中的半导体装置的期望性能来配置。例如，在鳍状有源区204包括由四个牺牲层交错的四个通道层的实施例中，第二介电层222可以覆盖四个通道层中的一个或多个通道层的侧壁表面。
与第二介电层222直接接触的第一介电层220的一部分可以被称为第一介电层220的底部220b。第二介电层222的底面一般来说跟随第一介电层220的底部220b的顶表面的形状。由于牺牲层206被选择性地凹蚀并且第一介电层220被顺应地沉积，所以形成在源极/漏极开口中的第二介电层222的剖面图可能具有自下而上的不均匀宽度。例如，第二介电层222的上部沿着X方向的宽度小于第二介电层222的下部的宽度。
参考图1、图8A和图8B，方法100包括步骤112，形成图案化遮罩膜224以覆盖第一装置区200A而不覆盖第二装置区200B。在一些实施例中，使用化学气相沉积或原子层沉积在工件200上沉积遮罩膜224，之后使用旋涂或合适的工艺在遮罩膜224上沉积光刻胶层225。使用光刻工艺对光刻胶层225进行图案化以形成图案化光刻胶层225。之后在蚀刻工艺中将图案化光刻胶层225作为蚀刻遮罩以图案化遮罩膜224。如图8A-图8B所示，图案化光刻胶层225和图案化遮罩膜224覆盖/保护第一装置区200A，同时露出第二装置区200B。
参考图1、图9A和图9B，方法100包括步骤114，选择性地去除第二装置区200B中的第二介电层222。利用图案化遮罩膜224和图案化光刻胶层225覆盖第一装置区200A，之后进行蚀刻工艺以选择性地去除第二装置区200B中的第二介电层222。在去除第二装置区200B中的第二介电层222之后，如图10A和图10B所示，可以选择性地去除图案化光刻胶层225和图案化遮罩膜224，留下形成在第一装置区200A之中的第二介电层222。
参考图1、图11A和图11B，方法100包括步骤116，回蚀第一介电层220以在第一装置区200A和第二装置区200B中形成内间隔物部件226。可以执行蚀刻工艺以回蚀第一介电层220以去除第一介电层220在例如通道层208的侧壁和栅极间隔物214的侧壁表面上的多余部分，从而形成如图11A-图11B所示的内间隔物部件226。在一些实施例中，步骤116处的回蚀工艺可以是干式蚀刻工艺，并且相似于用于形成源极/漏极开口216的干式蚀刻工艺。
由于第一装置区200A中的第一介电层220的底部220b被第二介电层222覆盖，因此在回蚀工艺之后，底部220b仍位于第一装置区200A中。相反地，第二装置区200B中的第一介电层220的底部220b没有被第二介电层222覆盖并且在回蚀工艺期间已经被去除。第一介电层220的底部220b和第二介电层222可以一同称为介电部件228。在图11A和图11B所示的实施例中，至少第一装置区200A中的最底通道层208b的侧壁表面被介电部件228覆盖，从而无效化(disabling)最底通道层208b或绝缘最底通道层208b。第一装置区200A中的中间通道层208m和最顶通道层208t的侧壁表面在源极/漏极开口216中露出，并且第二装置区200B中的每个通道层208的侧壁表面在源极/漏极开口216中露出。
参考图1、图12A和图12B，方法100包括步骤118，源极/漏极部件230和230’分别形成在第一装置区200A和第二装置区200B中的源极/漏极开口216中。在所示的示例中，源极/漏极部件230/230’包括嵌入在第一外延半导体层230a中的第二外延半导体层230b。第一外延半导体层230a和第二外延半导体层230b均从源极/漏极部件230/230’的顶表面露出。第二外延半导体层230b中的掺质浓度大于第一外延半导体层230a中的掺质浓度。根据待形成的晶体管的导电类型，源极/漏极部件230/230’可以是n型源极/漏极部件或p型源极/漏极部件。示例性n型源极/漏极部件可以包括硅、掺杂磷的硅、掺杂砷的硅、掺杂锑的硅或其他合适的材料，并且可以在外延工艺期间通过引入n型掺质例如磷、砷或锑进行原位掺杂，或使用接面注入工艺进行异位掺杂。示例性p型源极/漏极部件可以包括锗、掺杂镓的硅锗、掺杂硼的硅锗或其他合适的材料，并且可以在外延工艺期间通过引入p型掺质例如硼或镓进行原位掺杂，或使用接面注入工艺进行异位掺杂。
在本实施例中，由于介电部件228在第一装置区200A中的形成，第一装置区200A中的源极/漏极部件230的体积小于第二装置区200B中的源极/漏极部件230’的体积。第一装置区200A中的源极/漏极部件230通过介电部件228与基板202隔开，并且与中间通道层208m和最顶通道层208t直接接触，第二装置区200B中的源极/漏极部件230’与基板202直接接触，并且进一步各别与通道构件208b、208m和208t直接接触。
参考图1、图13A-图13B，方法100包括步骤120，依照顺序选择性地去除虚设栅极堆叠210和牺牲层206。在一个实施例中，接触蚀刻停止层(contact etch stop layer,CESL)234和层间介电(interlayer dielectric,ILD)层236沉积在工件200上方。接触蚀刻停止层234可以包括氮化硅、氮氧化硅及/或本领域中已知的其他材料，并且可以通过原子层沉积、等离子体辅助化学气相沉积(plasma-enhanced chemical vapor deposition,PECVD)工艺及/或其他合适的沉积或氧化工艺形成。在沉积接触蚀刻停止层234之后，通过等离子体辅助化学气相沉积工艺或其他合适的沉积技术在工件200上沉积层间介电层236。层间介电层236可以包括材料，例如原硅酸四乙酯(tetraethylorthosilicate,TEOS)氧化物、未掺杂的硅酸盐玻璃或掺杂的硅氧化物，例如硼磷硅酸盐玻璃(borophosphosilicate glass,BPSG)、熔融石英玻璃(fused silica glass,FSG)、磷硅酸盐玻璃(phosphoric silicateglass,PSG)、掺硼硅玻璃(boron doped silicon glass,BSG)及/或其他合适的介电材料。可以对工件200执行平坦化工艺，例如化学机械研磨(chemical mechanical polishing,CMP)工艺以去除多余材料，并露出虚设栅极堆叠210中的虚设栅极电极层212的顶表面。
随着虚设栅极电极层212的暴露，步骤120进行至去除虚设栅极堆叠210。去除虚设栅极堆叠210可以包括对虚设栅极堆叠210的材料具有选择性的一种或多种蚀刻工艺。例如，可以使用选择性湿式蚀刻、选择性干式蚀刻或其组合来执行去除虚设栅极堆叠210。在去除虚设栅极堆叠210之后，选择性地去除牺牲层206以释出通道层208作为通道区204C中的通道构件208。牺牲层206的选择性去除可以通过选择性干式蚀刻、选择性湿式蚀刻或其他选择性蚀刻工艺来实施。在一些实施例中，选择性湿式蚀刻包括APM蚀刻(例如，氢氧化氨-过氧化氢-水混合物)。
参考图1和图14A-图14B，方法100包括步骤122，在第一和第二装置区200A和200B中形成栅极结构238。栅极结构238被沉积以包绕在通道构件208上。尽管没有单独标记，但每个栅极结构238可以包括栅极介电层和栅极介电层上方的栅极电极层。在一些实施例中，栅极介电层包括设置在通道构件208上的界面层和位于界面层上方的高介电常数介电层。此处，高介电常数介电层是指介电常数大于二氧化硅的介电材料，二氧化硅的介电常数约为3.9。在一些实施例中，界面层包括氧化硅。之后使用原子层沉积、化学气相沉积及/或其他合适的方法在界面层上沉积高介电常数介电层。高介电常数介电层可以包括氧化铪。替代地，高介电常数介电层可以包括其他高介电常数电介质，例如TiO2、HfZrO、Ta2O5、HfSiO4、ZrO2、ZrSiO2、La2O3、Al2O3、ZrO、Y2O3、SrTiO3、BaTiO3、BaZrO、HfLaO、LaSiO、AlSiO、HfTaO、HfTiO、(Ba、Sr)TiO3(BST)、SiN、SiON、其组合或其他合适的材料。
之后使用原子层沉积、物理气相沉积(physical vapor deposition,PVD)、化学气相沉积、电子束蒸镀或其他合适的方法将栅极电极层沉积在栅极介电层上。栅极电极层可以包括单层或多层结构，例如以下的各种组合：具有选定的功函数以增强装置性能的金属层(功函数金属层)、衬层、润湿层、黏着层、金属合金或金属硅化物。举例来说，栅极电极层可以包括氮化钛(TiN)、钛铝(TiAl)、氮化钛铝(TiAlN)、氮化钽(TaN)、钽铝(TaAl)、氮化钽铝(TaAlN)、碳化钽铝(TaAlC)、碳氮化钽(TaCN)、铝(Al)、钨(W)、镍(Ni)、钛(Ti)、钌(Ru)、钴(Co)、铂(Pt)、碳化钽(TaC)、氮化钽硅(TaSiN)、铜(Cu)、其他耐火(refractory)金属或其他合适的金属材料或其组合。此外，在半导体结构200包括n型晶体管和p型晶体管的情况下，可以为n型晶体管和p型晶体管单独形成不同的栅极电极层，n型晶体管和p型晶体管可以包括不同的功函数金属层(例如，提供不同的n型和p型功函数金属层)。由于在第一装置区200A中形成介电部件228，形成在第一装置区200A中的半导体装置的漏电流小于在第二装置区200B中形成的半导体装置的漏电流。此外，与源极/漏极部件230直接接触的通道层的数量不同于(也就是说，小于)与源极/漏极部件230’直接接触的通道层的数量，因此，形成在第二装置区200B中的半导体装置的驱动电流大于形成在第一装置区200A中的半导体装置的驱动电流。
参考图1和图15A-图15B，方法100包括步骤124，形成源极/漏极接触件240以电性耦合至源极/漏极部件230/230’。源极/漏极接触件240的形成包括选择性地去除形成在源极/漏极部件230/230’正上方的层间介电层236和接触蚀刻停止层234的部分以形成源极/漏极接触开口。在形成源极/漏极接触开口之后，之后形成硅化物层241以降低源极/漏极部件230/230’和源极/漏极接触件240之间的接触电阻。硅化物层241可以包括硅化镍。在形成硅化物层241之后，可以在源极/漏极接触开口中形成源极/漏极接触件240。源极/漏极接触件240可以包括钛、氮化钛、铝、铑、钌、铜、铱、钨、其他合适的材料或其组合。
参考图1，方法100包括步骤126，执行进一步的工艺。进一步的工艺可以包括选择性地凹蚀栅极结构238并且在凹蚀的栅极结构上形成自对准盖层242(如图15A-图15B所示)。自对准盖层242可以在形成源极/漏极开口之前形成。进一步的工艺可以包括在工件200上方形成多层互连(multi-layer interconnect,MLI)结构(未描绘)。多层互连可以包括设置在介电层(例如，蚀刻停止层和层间介电层)中的各种互连部件，例如导孔和导线。在一些实施例中，导孔为垂直互连部件，配置为互连装置-层级接触件，例如形成在栅极结构238上方的栅极接触件(未描绘)。
在上述方法和结构中，在形成第一介电层220之后形成第二介电层222，并且在形成第二介电层222之后回蚀第一介电层220以形成内间隔物部件。也可以使用其他替代方法来形成包括不同半导体装置的半导体结构。例如，在替代实施例中，在形成第一介电层220之后，可以回蚀第一介电层220以形成内间隔物部件。在形成内间隔物之后，可以沉积并回蚀第二介电层222以在第一装置区200A和第二装置区200B中形成介电部件，并且可以去除形成在第二装置区200B中的介电部件，保留在第一装置区200A中的介电部件。在这样的实施例中，形成在第一装置区200A中的半导体装置的最终结构的介电部件可以包括第二介电层222的部分，并且可以不具有第一介电层220(例如，底部220b)。也就是说，第一装置区200A中的介电部件可以与基板202的顶表面和最底通道层208b的侧壁表面直接接触。也可以使用其他替代方法。更详细而言，以下结合第2、6A-6B、17A-23A和17B-23B图，并参考图16描述第一替代方法300。
在本实施例中，在方法100的步骤108中执行操作(也就是说，在工件200上方顺应沉积第一介电层220)之后，将方法300应用于图6A-图6B所示的工件200以形成替代的半导体结构。为了便于描述，本实施例中图6A-图6B所示的工件200将被称为工件400，工件400包括第一装置区400A和第二装置区400B。参考图16、图6A-图6B和图17A-图17B，方法300包括步骤302，在沉积第一介电层220之后，回蚀第一介电层220以在第一装置区400A和第二装置区400B中形成内间隔物部件226。在图17A-图17B所示的实施例中，在形成内间隔物部件226之后，第一装置区400A和第二装置区400B中的源极/漏极开口216露出基板202的顶表面的部分。
参考图16和图18A-图18B，方法300包括步骤304，形成源极/漏极部件410以填充第一装置区400A和第二装置区400B之中的源极/漏极开口。源极/漏极部件410的形成和组成相似于参考第12A-12B图所描述的源极/漏极部件230’的形成和组成，为简洁起见省略重复描述。在本实施例中，第一装置区400A中的源极/漏极部件410可以与第二装置区400B中的源极/漏极部件410大抵相同。
继续参考图16和图18A-图18B，方法300包括步骤306，选择性地去除虚设栅极堆叠210和牺牲层206。选择性去除虚设栅极堆叠210和牺牲层206的工艺相似于参考图13A-图13B所描述，为简洁起见省略重复描述。
参考图16和图19A-图19B，方法300包括步骤308，在第一和第二装置区400A和400B中形成栅极结构238，以及步骤310，形成源极/漏极接触件240以电性耦合至源极/漏极部件230。栅极结构238和源极/漏极接触件240的形成已参考图14A-图14B和图15A-图15B进行描述，为简洁起见省略重复描述。
参考图16和图20A-图20B，方法300包括步骤312，在工件400上方形成第一互连结构420。在一些实施例中，第一互连结构420可以包括多个金属间介电(intermetaldielectric,IMD)层和在每个金属间介电层中的多个金属线或接触导孔。在一些实施例中，金属间介电层和层间介电层236可以具有相似的组成。每个金属间介电层中的金属线和接触导孔可以由金属形成，例如铝、钨、钌或铜。在一些实施例中，金属线和接触导孔可以由阻挡层加衬以使金属线和接触导孔与金属间介电层绝缘并防止电迁移。由于第一互连结构420形成在工件400的前侧上方，所以第一互连结构420也可以称为前侧互连结构420。继续参考图20A-图20B，载体基板430接合至第一互连结构420。在一些实施例中，载体基板430可以通过熔合、通过使用黏着层或其组合以接合至工件400。在一些实施例中，载体基板430可以包括半导体材料(例如硅)、蓝宝石、玻璃、聚合材料或其他合适的材料。一旦载体基板430接合至工件400的第一互连结构420，工件400被翻转，如图20A-图20B所示，基板202在顶部并且设置在通道构件208上方。
参考图16和图21A-图21B，方法300包括步骤314，选择性地去除基板202。在一些实施例中，基板202可以被平坦化，之后通过湿式蚀刻工艺选择性地去除以形成沟槽440。例如，在基板202包括硅的实施例中，可以使用碱性蚀刻剂以选择性地去除硅基板202。沟槽440暴露源极/漏极部件410、内间隔物部件226和栅极结构238。
参考图16和图22A-图22B，方法300包括步骤316，形成图案化遮罩膜450以覆盖第二装置区400B。图案化遮罩膜450的形成可以相似于以上参考图8A-图8B所描述的图案化遮罩膜224的形成。例如，使用化学气相沉积或原子层沉积在工件400上沉积遮罩膜450，之后使用旋涂或合适的工艺在遮罩膜450上沉积光刻胶层460。使用光刻工艺对光刻胶层460进行图案化以形成图案化光刻胶层460。之后在蚀刻工艺中将图案化光刻胶层460作为蚀刻遮罩以图案化遮罩膜450。
继续参考图16和图22A-图22B，方法300包括步骤318，第一装置区400A中的源极/漏极部件410被选择性地凹蚀以形成沟槽470。在使用图案化遮罩膜450作为蚀刻遮罩的同时，可以执行蚀刻工艺以选择性地凹蚀第一装置区400A中的源极/漏极部件410以形成沟槽470。沟槽470暴露源极/漏极部件410的第一外延半导体层230a和第二外延半导体层230b。可以控制蚀刻工艺的持续时间，使得沟槽470露出最底通道层208b的侧壁表面。也就是说，可以在沟槽470中完全露出最底通道层208b的侧壁表面之后停止蚀刻工艺。由于第一装置区400A中的源极/漏极部件410的选择性凹蚀，第一装置区400A中部分凹蚀的源极/漏极部件410的体积小于第二装置区400B中的源极/漏极部件410的体积。第一装置区400A中部分凹蚀的源极/漏极部件410可以被称为源极/漏极部件410’。在图22A所示的实施例中，最底通道层208b不与源极/漏极部件410’直接接触。也就是说，源极/漏极部件410’电性耦合至中间通道层208m和最顶通道层208t。图案化光刻胶层460和图案化遮罩膜450可以在形成源极/漏极部件410’之后被选择性地去除。
参考图16和图23A-图23B，方法300包括步骤320，介电层480沉积在工件400上方以填充沟槽470和沟槽440。介电层480可以通过流动式化学气相沉积(flowable CVD,FCVD)、化学气相沉积、电将辅助化学气相沉积(PECVD)、旋涂或合适的工艺沉积在工件400的背侧上。在一些实施例中，介电层480可以包括氧化硅、氮化硅、碳氧化硅、氮碳氧化硅、氮碳化硅、金属氮化物或合适的介电材料。如图23A所示，在形成介电层480之后，第一装置区400A中的最底通道层208b横向地与介电层480直接接触。易言之，介电层480覆盖最底通道层208b的整个侧壁表面。源极/漏极部件410’的第一和第二外延半导体层230a和230b各自与介电层480直接接触。此外，第一装置区400A中的一些内间隔物部件226的侧壁表面与介电层480直接接触。在图23B所示的实施例中，第二装置区400B中的源极/漏极部件410的底表面与介电层480直接接触，并且第二外延半导体层230b通过第一外延半导体层230a与介电层480隔开。可以执行平坦化工艺，例如化学机械研磨工艺以平坦化工件400的背侧以提供平坦的表面。
以上参考图16、图17A-图23A和图17B-图23B描述的方法和结构，在翻转工件400，去除基板202，并在第一装置区400A中凹蚀源极/漏极部件410之后形成介电层480。沟槽470的深度由用于凹蚀源极/漏极部件410的蚀刻工艺的持续时间决定。可以使用第二替代方法500以形成半导体结构，第二替代方法可以提供较好的深度控制。以下结合图1、图25A-图28A和图25B-图28B，并参考图24描述第二替代方法500。为了便于描述，此替代实施例中图15A-图15B所示的工件200可以称为工件600，工件600包括第一装置区600A和第二装置区600B。
参考图24和图25A-图25B，方法500包括步骤502，在工件600上方形成第一互连结构420。在形成第一互连结构420之后，将载体基板430接合至第一互连结构420。第一互连结构420和载体基板430的形成可以参考图20A-图20B所描述，为简洁起见省略重复描述。一旦载体基板430接合至工件600的第一互连结构420，翻转工件600，如图25A-图25B所示，基板202在顶部并且设置在通道构件208上方。
参考图24和图26A-图26B，方法500包括步骤504，选择性地去除基板202。在一些实施例中，基板202可以通过平坦化工艺平坦化，之后通过湿式蚀刻工艺选择性地去除以形成沟槽610。例如，在基板202包括硅的实施例中，可以使用碱性蚀刻剂选择性地去除硅基板202。第一装置区600A中的沟槽610暴露第一介电层220的底部220b和栅极结构238。第二装置区600B中的沟槽610暴露源极/漏极部件230’、内间隔物部件226和栅极结构238。
参考图24和图27A-图27B，方法500包括步骤506，形成图案化遮罩膜450以覆盖第二装置区600B。图案化遮罩膜450的形成可以相似于以上参考图8A-图8B所描述的图案化遮罩膜224的形成。
继续参考图24和图27A-图27B，方法500包括步骤508，选择性地去除第一装置区600A中的介电部件228以形成沟槽620。在使用图案化遮罩膜450作为蚀刻遮罩的同时，可以执行蚀刻工艺以选择性地去除第一装置区600A中的介电部件228(包括第一介电层220的底部220b和第二介电层222)以形成沟槽620。在本实施例中，介电部件228作为稍后将形成的功能介电部件的占位部件。通过选择性地去除介电部件228，沟槽620的深度可以大抵等于介电部件228的深度。沟槽620露出源极/漏极部件230的第一外延半导体层230a。在本实施例中，由于去除第一介电层220，沟槽620进一步露出最底通道层208b的整个侧壁表面和部分底表面。在形成沟槽620之后，可以选择性地去除图案化遮罩膜450和图案化光刻胶层460。
参考图24和图28A-图28B，方法500包括步骤510，介电层630沉积在工件600上方以填充沟槽610和沟槽620。可以以相似形成介电层480的方式形成介电层630。在一些实施例中，介电层630的组成可以不同于介电部件228的组成。如图28A所示，在形成介电层630之后，第一装置区600A中的最底通道层208b横向地和垂直地与介电层630直接接触。第一装置区600A中的栅极结构238的最底部嵌入介电层630中。第一装置区600A中的第二外延半导体层230b和第二装置区600B中的第二外延半导体层230b通过第一外延半导体层230a与介电层630隔开。
在以上参考图1、图16和图24描述的实施例中，第一装置区200A/400A/600A和第二装置区200B/400B/600B由具有均一宽度的有源区形成。第一装置区200A/400A/600A和第二装置区200B/400B/600B由连续的有源区204形成。在一些其他实施例中，用于形成第一半导体装置的第一装置区和用于形成第二半导体装置的第二装置区可以具有不同的有源区配置。参考图29并结合图30、图31A-图38A、图31B-图38B、图31C-图38C和图31D-图38D来描述方法700。图30示出工件800的局部俯视图，提供工件800以经历图29的方法的操作的各种阶段。图31A-图38A、图31B-图38B、图31C-图38C和图31D-图38D示出在图29的方法的各种制造阶段期间，分别沿着图30所示的线A-A’、B-B’、C-C’和D-D’截取的工件800的局部剖面图。
参考图29、图30、图31A-图31D，方法700包括步骤702，接收工件800。工件800包括基板802。在一个实施例中，基板802相似于基板202，为简洁起见省略相关描述。工件800包括用于形成第一半导体装置的第一装置区800A和用于形成第二半导体装置的第二装置区800B。在本实施例中，将形成在第一装置区800A中的半导体装置可以具有例如较大的驱动电流，并且将形成在第二装置区800B中的半导体装置可以具有例如较小的漏电流和较小的装置电容。
第一装置区800A包括设置在基板802上方的多个鳍状有源区804a，并且每个鳍状有源区804a沿着X方向纵向延伸。第二装置区800B包括设置在基板802上方的多个鳍状有源区804b，并且每个鳍状有源区804b沿着X方向纵向延伸。在图31A-图31D所示的实施例中，鳍状有源区804a和鳍状有源区804b各自由基板802的部分802t和交替的半导体层806和808的垂直堆叠805并使用光刻和蚀刻步骤的组合形成。在所描绘的实施例中，交替的半导体层806和808的垂直堆叠805可以包括由多个牺牲层806交错的多个通道层808。通道层808和牺牲层806可以分别相似于通道层208和牺牲层206，为简洁起见不再赘述。例如，通道层808包括最底通道层808b、最顶通道层808t和设置在最底通道层808b和最顶通道层808t之间的中间通道层808m。最底通道层808b、最顶通道层808t和中间通道层808m可以一同称为通道层808或单独称为通道层808。
有源区804a沿着Y方向具有宽度W1(如图30所示)，两个相邻的有源区804a相隔间距S1。有源区804b沿着Y方向具有宽度为W2，两个相邻的有源区804b相隔间距S2。在本实施例中，W1大于W2，S1小于S2。鳍状有源区804a/804b各自被分为与虚设栅极堆叠810重叠的通道区804C和与通道区804C相邻的源极/漏极区804SD。
如图31A和图31C所示，工件800还包括形成在每个鳍状有源区804a/804b周围的隔离部件809，以将鳍状有源区与相邻的鳍状有源区隔离。隔离部件809也可以称为浅沟槽隔离(STI)部件并且可以包括氧化硅、氮氧化硅、掺氟硅酸盐玻璃(FSG)、低介电常数电介质、其组合及/或其他合适的材料。
继续参考图30和图31A-图31D，工件800还包括设置在鳍状有源区804a和鳍状有源区804b的通道区804C上方的虚设栅极堆叠810(如图31B和图31D所示)。通道区804C和虚设栅极堆叠810也定义源极/漏极区804SD不与虚设栅极堆叠810垂直重叠。在本实施例中，采用栅极替换工艺(或栅极后制工艺)，其中虚设栅极堆叠810作为功能栅极结构的占位部件。可以使用其他工艺和配置。虚设栅极堆叠810相似于虚设栅极堆叠210，并且包括虚设介电层211、虚设介电层211上方的虚设栅极电极层212和虚设栅极电极层212上方的栅极顶部硬遮罩层213。
参考图29、图32A、图32B、图32C和图32D，方法700包括步骤704，栅极间隔物层812顺应地沉积在工件800上方。在一些实施例中，栅极间隔物层812的形成包括在工件800上方顺应沉积一个或多个介电层。在一些实施例中，可以使用化学气相沉积、次大气压化学气相沉积(sub-atmospheric CVD,SACVD)或原子层沉积来沉积栅极间隔物层812，并且可以包括氧化硅、氮化硅、碳化硅、氮氧化硅、氮碳化硅、碳氧化硅、氮碳氧化硅、其组合或其他合适的材料。
参考图29、图33A、图33B、图33C和图33D，方法700包括步骤706，回蚀栅极间隔物层812以形成沿着栅极堆叠810的侧壁表面延伸的栅极间隔物814以及沿着有源区804a/804b的侧壁表面延伸的鳍片侧壁间隔物816a/816b。如图33A-图33D所示，回蚀栅极间隔物层812以从例如栅极顶部硬遮罩层213、有源区804a和804b以及隔离部件809的顶表面去除栅极间隔物层812，以形成沿着栅极堆叠810的侧壁表面延伸的栅极间隔物814(如图33B和图33D所示)。在一些实施例中，栅极间隔物层812的回蚀可以包括执行各向异性蚀刻工艺。栅极间隔物层812的回蚀还形成鳍片侧壁间隔物816a(如图33A所示)，沿着第一装置区800A中的有源区804a的侧壁表面延伸，以及鳍片侧壁间隔物816b(如图33C所示)，沿着第二装置区800B中的有源区804b的侧壁表面延伸，如图33A和图33C所示。鳍片侧壁间隔物816a/816b与隔离部件809的顶表面直接接触。
参考图29、图34A、图34B、图34C和图34D，方法700包括步骤708，凹蚀有源区804a和804b的源极/漏极区804SD以分别形成源极/漏极开口818和820。更详细而言，凹蚀第一装置区800A中的有源区804a的源极/漏极区804SD以形成源极/漏极开口818(如图34A所示)，以及凹蚀第二装置区800B中的有源区804b的源极/漏极区804SD以形成源极/漏极开口820(如图34C所示)。源极/漏极开口818/820的形成方式相似于源极/漏极开口216的形成方式，为简洁起见不再赘述。在本实施例中，由于有源区804a和有源区804b的宽度不同，第一装置区800A中的源极/漏极开口818沿着Y方向的宽度W1大于第二装置区800B中的源极/漏极开口820的宽度W2。
参考图29、图35A、图35B、图35C和图35D，方法700包括步骤710，牺牲层806被选择性地凹蚀以形成内间隔物凹槽822。内间隔物凹槽822的形成方式相似于内间隔物凹槽218的形成方式，为简洁起见省略重复描述。
参考图29、图36A、图36B、图36C和图36D，方法700包括步骤712，介电层823沉积在工件800上。介电层823通过原子层沉积、化学气相沉积或任何其他合适的沉积工艺沉积在工件800上，包括在如图36B和图36D所示的内间隔物凹槽822之中以及如图36A和图36C所示的源极/漏极开口818和820之中。在本实施例中，介电层823的沉积厚度T1被选择为使得介电层823大抵填充内间隔物凹槽822。介电层823可以包括氧化硅、氮化硅、碳氧化硅、氮碳氧化硅、氮碳化硅、金属氮化物或合适的介电材料。在本实施例中，由于负载效应以及源极/漏极开口818与源极/漏极开口820之间的宽度关系(也就是说，W1>W2)，形成在图36C所示的源极/漏极开口820中的介电层823的部分823b的厚度T2大于形成在图36A所示的源极/漏极开口818中的介电层823的部分823a的厚度T1。在本实施例中，进一步控制介电层823的沉积厚度，使得介电层823的部分823b(如图36D所示)的顶表面高于最底通道层808b的顶表面。
参考图29、图37A、图37B、图37C和图37D，方法700包括步骤714，回蚀介电层823以在第一和第二装置区800A和800B中形成内间隔物部件824(如图37B和图37D所示)，以及在第二装置区800B中形成介电部件826(如图37C所示)。可以执行蚀刻工艺以回蚀介电层823以例如在通道层808、栅极堆叠810和鳍片侧壁间隔物816a/816b的侧壁表面上以及栅极堆叠810的顶表面上去除多余的介电层823，从而形成内间隔物部件824，如图37B和图37D所示。由于第一装置区800A中的源极/漏极开口818的宽度W1大于第二装置区800B中源极/漏极开口820的宽度W2，由于蚀刻负载效应，蚀刻工艺可以以大于其蚀刻介电层823的部分823b的蚀刻速率蚀刻介电层823的部分823a。此外，由于部分823b比部分823a厚，在蚀刻工艺之后，如图37A所示，部分823a可以大抵被去除，并且如图37C所示，部分823b可以略微凹陷。在蚀刻工艺之后的部分823b可以被称为介电部件826(如图37C-图37D所示)。如图37D所示，介电部件826的顶表面826t在最底通道层808b的顶表面上方。在一些实施例中，介电部件826的顶表面826t可以低于鳍片侧壁间隔物816b的顶表面。在本实施例中，未使用光刻技术，介电部件826形成在第二装置区800B中而未形成在第一装置区800A中。因此，可以简化形成包括高性能装置和低漏电流装置的工件800的制造工艺，并且可以有利地降低相关成本。
参考图29、图38A、图38B、图38C和图38D，方法700包括步骤716，源极/漏极部件828a形成在第一装置区800A的源极/漏极开口818中，源极/漏极部件828b形成在第二装置区800B的源极/漏极开口820中。源极/漏极部件828a和828b的形成方式可以相似于源极/漏极部件230’的形成方式，为简洁起见省略重复描述。在图38A-图38B所示的实施例中，源极/漏极部件828a的底部沿着Y方向由鳍片侧壁间隔物816a限制，沿着Z方向与基板802直接接触，沿着X方向与最底通道层808b直接接触。在图38C-图38D所示的实施例中，源极/漏极部件828b通过介电部件826与基板802隔开并且不与最底通道层808b直接接触。更详细而言，源极/漏极部件828b形成在介电部件826正上方。
参考图29、图38A、图38B、图38C和图38D，方法700包括步骤718，虚设栅极堆叠810被栅极结构238替换；步骤720，形成源极/漏极接触件240以电性耦合至源极/漏极部件828a/828b；以及步骤722，执行进一步的工艺。栅极结构238、源极/漏极接触件240和其他部件(例如，接触蚀刻停止层234、层间介电层236、硅化物层241和自对准盖层242)的形成以上已参考图13A-图15B进行描述，为了简洁起见省略重复描述。由于介电部件826的形成，形成在第二装置区800B中的半导体装置的漏电流小于形成在第一装置区800A中的半导体装置的漏电流。此外，与源极/漏极部件828a直接接触的通道层的数量不同于(也就是说，大于)与源极/漏极部件828b直接接触的通道层的数量，因此，形成在第一装置区800A中的半导体装置的驱动电流大于形成在第二装置区800B中的半导体装置的驱动电流。
尽管不旨在进行限制，但本公开的一个或多个实施例为半导体结构及其形成方法提供许多益处。本公开提供的方法和结构可以提供具有多个半导体通道层的多栅极装置(例如，全绕式栅极晶体管)，其选择基于期望的性能(例如，低漏电流或高驱动电流)。一些实施例的方法可以应用于具有相同或不同配置(例如，间距和宽度)的有源区。在一些实施例中，可以减少在制造工艺中使用的光刻和遮罩的数量。通过实施一些实施例的方法，可以将工件的不同区域制造为具有不同性能的全绕式栅极。
本公开提供许多不同的实施例。此处公开半导体结构及其制造方法。在一个示例方面，本公开提供一种形成半导体结构的方法，包括：接收工件，工件包括：通道区，从基板延伸，并包括由多个牺牲层交错的(interleaved)多个通道层；源极/漏极区，相邻通道区；以及虚设栅极结构，在通道区上方；凹蚀源极/漏极区以形成源极/漏极开口；选择性蚀刻牺牲层以形成内间隔物凹槽；在内间隔物凹槽之中形成内间隔物部件；形成介电部件以填充源极/漏极开口的下部，其中介电部件大抵覆盖通道层的最底通道层的侧壁表面；在形成介电部件之后，在介电部件上形成源极/漏极部件以填充源极/漏极开口的上部；去除虚设栅极结构；选择性去除牺牲层；以及形成金属栅极堆叠以包绕(wrap around)通道层的每个通道层。
在一些实施例中，形成内间隔物部件包括：在工件上方顺应地沉积第一介电层，以填充内间隔物凹槽；以及回蚀第一介电层以形成内间隔物部件。
在一些实施例中，形成介电部件包括：在顺应地沉积第一介电层之后，执行沉积及蚀刻第二介电层的连续步骤以形成介电部件的内部。
在一些实施例中，在沉积及蚀刻第二介电层的连续步骤之后执行回蚀第一介电层。
在一些实施例中，回蚀第一介电层进一步形成介电部件的外部，其中介电部件的内部嵌入(embedded)在介电部件的外部之中。
在一些实施例中，第二介电层的组成不同于第一介电层的组成。
在一些实施例中，介电部件包括内部及外部，内部的组成不同于外部的组成。
在一些实施例中，在介电部件上形成源极/漏极部件包括：在源极/漏极开口之中形成第一半导体层；以及在第一半导体层上形成第二半导体层，其中第二半导体层通过第一半导体层与内间隔物部件及介电部件隔开。
在一些实施例中，还包括：在形成金属栅极堆叠之后，选择性去除基板；在选择性去除基板之后，选择性去除介电部件以露出源极/漏极部件的底表面及通道层的最底通道层的侧壁表面；以及在源极/漏极部件的底表面上方形成介电层。
在另一个示例方面，本公开提供一种形成半导体结构的方法，包括：提供工件，工件包括：基板，包括第一区及第二区；第一通道区，在基板的第一区上方；第一源极/漏极区，相邻第一通道区；第一栅极结构，在第一通道区上方；第二通道区，在基板的第二区上方；第二源极/漏极区，相邻第二通道区；以及第二栅极结构，在第二通道区上方；凹蚀第一源极/漏极区及第二源极/漏极区以分别形成第一源极/漏极开口及第二源极/漏极开口；形成第一介电部件以部分地填充第一源极/漏极开口；在第一源极/漏极开口之中及在第一介电部件上形成第一源极/漏极部件；在第二源极/漏极开口之中及在基板上形成第二源极/漏极部件；以及以第一栅极堆叠及第二栅极堆叠替换第一栅极结构及第二栅极结构。
在另一些实施例中，第一通道区及第二通道区是连续有源区的部分，以及其中连续有源区包括由多个牺牲层交错的多个通道层，通道层的组成不同于牺牲层的组成。
在另一些实施例中，第一介电部件直接接触通道层的最底通道层，并且第一介电部件的顶表面在通道层的最底通道层的顶表面上方。
在另一些实施例中，第一介电部件包括内部及外部，其中内部通过外部与通道层的最底通道层隔开。
在另一些实施例中，形成第一介电部件包括：在凹蚀第一源极/漏极区及第二源极/漏极区之后，在工件上方沉积顺应介电材料层；在沉积顺应介电材料层之后，分别在第一源极/漏极开口及第二源极/漏极开口之中执行沉积和蚀刻第二介电层及第三介电层的连续步骤，其中第二介电层的组成与第三介电层的组成相同；以及在执行沉积和蚀刻第二介电层及第三介电层的连续步骤之后，回蚀顺应介电材料层以去除未被第二介电层覆盖的顺应介电材料层的部分。
在另一些实施例中，还包括：在执行沉积和蚀刻第二介电层及第三介电层的连续步骤之后以及在回蚀顺应介电材料层之前，在基板的第一区上方形成遮罩膜，以覆盖在基板的第一区上方的顺应介电材料层的部分，并露出在基板的第二区上方的顺应介电材料层的部分；选择性去除在第二源极/漏极开口之中的第三介电层；以及选择性去除遮罩膜。
在又一个示例方面，本公开提供一种半导体结构，包括：通道构件(members)的第一垂直堆叠，设置在基板上方；第一栅极结构，包绕通道构件的第一垂直堆叠的每个通道构件；介电部件，设置在基板的正上方，并直接接触通道构件的第一垂直堆叠的部分；以及第一源极/漏极部件，设置在介电部件的正上方，并电性耦合至通道构件的第一垂直堆叠的剩余部分。
在又一些实施例中，还包括：通道构件的第二垂直堆叠，设置在基板上方；第二栅极结构，包绕通道构件的第二垂直堆叠的每个通道构件；以及第二源极/漏极部件，耦合至通道构件的第二垂直堆叠的每个通道构件。
在又一些实施例中，介电部件包括内层，嵌入在外层之中，以及其中第一源极/漏极部件直接接触外层及内层的顶表面。
在又一些实施例中，第二源极/漏极部件直接接触基板。
在又一些实施例中，通道构件的第一垂直堆叠包括第一通道构件、在第一通道构件上方的第二通道构件以及在第二通道构件上方的第三通道构件，其中介电部件覆盖第一通道构件的侧壁表面，以及其中第一源极/漏极部件直接接触第二通道构件的侧壁表面及第三通道构件的侧壁表面。
以上概述数个实施例的特征，以使所属技术领域中技术人员可以更加理解本实用新型实施例的观点。所属技术领域中技术人员应理解，可轻易地以本实用新型实施例为基础，设计或修改其他工艺和结构，以达到与在此介绍的实施例相同的目的及/或优势。在所属技术领域中技术人员也应理解，此类等效的结构并无悖离本实用新型实施例的精神与范围，且可在不违背本实用新型实施例的精神和范围下，做各式各样的改变、取代和替换。因此，本实用新型的保护范围当视随附的权利要求所界定为准。

Claims (10)

1.一种半导体结构，其特征在于，包括：
多个通道构件的一第一垂直堆叠，设置在一基板上方；
一第一栅极结构，包绕多个所述通道构件的该第一垂直堆叠的每个通道构件；
一介电部件，设置在该基板的正上方，并直接接触多个所述通道构件的该第一垂直堆叠的一部分；以及
一第一源极/漏极部件，设置在该介电部件的正上方，并电性耦合至多个所述通道构件的该第一垂直堆叠的一剩余部分。
2.如权利要求1所述的半导体结构，其特征在于，还包括：
多个通道构件的一第二垂直堆叠，设置在该基板上方；
一第二栅极结构，包绕多个所述通道构件的该第二垂直堆叠的每个通道构件；以及
一第二源极/漏极部件，耦合至多个所述通道构件的该第二垂直堆叠的每个通道构件。
3.如权利要求2所述的半导体结构，其特征在于，该介电部件包括一内层，嵌入在一外层之中，以及其中该第一源极/漏极部件直接接触该外层及该内层的顶表面。
4.如权利要求2所述的半导体结构，其特征在于，该第二源极/漏极部件直接接触该基板。
5.如权利要求1至4任一项所述的半导体结构，其特征在于，
多个所述通道构件的该第一垂直堆叠包括一第一通道构件、在该第一通道构件上方的一第二通道构件以及在该第二通道构件上方的一第三通道构件，
其中该介电部件覆盖该第一通道构件的一侧壁表面，以及其中该第一源极/漏极部件直接接触该第二通道构件的一侧壁表面及该第三通道构件的一侧壁表面。
6.如权利要求1至4任一项所述的半导体结构，其特征在于，还包括一内间隔物部件，在多个所述通道构件之间。
7.如权利要求6所述的半导体结构，其特征在于，该第一源极/漏极部件包括一第一半导体层以及一第二半导体层，其中该第二半导体层通过该第一半导体层与该内间隔物部件及该介电部件隔开。
8.如权利要求1至4任一项所述的半导体结构，其特征在于，该介电部件直接接触多个所述通道构件的该第一垂直堆叠的一最底通道构件。
9.如权利要求8所述的半导体结构，其特征在于，该介电部件的一顶表面在该最底通道构件的一顶表面上方。
10.如权利要求8所述的半导体结构，其特征在于，该介电部件包括一内部及一外部，其中该内部通过该外部与该最底通道构件隔开。
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