CN220172136U - 半导体装置 - Google Patents

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詹咏翔
戴安闳
陈蕙祺
阙瑞甫
林彦达
黄铭淇
杜政杰
陈建豪
游国丰
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Abstract

本实用新型提供一种半导体装置。半导体装置包括通道区、第一栅极介电层以及栅极电极层。第一栅极介电层设置于通道区上方；栅极电极层设置于第一栅极介电层上方，其中第一栅极介电层包括第一部分及第二部分，而且第二部分包括稀土元素并且第一部分不包括所述稀土元素。

Description

半导体装置
技术领域
本实用新型实施例涉及半导体装置，尤其涉及半导体装置的金属栅极结构。
背景技术
随着半导体工业发展到纳米技术工艺节点以追求更高的装置密度、更高的性能和更低的成本，来自制造问题和设计问题的挑战导致了三维设计的发展，例如多栅极场效应晶体管(field effect transistor,FET)，包括鳍式场效晶体管(FinFET)和全绕式栅极(gate-all-around,GAA)场效应晶体管，以及纳米片晶体管。在鳍式场效晶体管中，栅极电极与通道区的三个侧表面相邻，且栅极介电层插入其间。鳍式场效晶体管的栅极电极包括一层或多层通过栅极替换技术(gate replacement technology)形成的金属材料。一个开发领域是如何为装置提供适当的阈值电压(threshold voltages,Vt)，以提高性能，同时降低功耗。特别是，随着装置规模的不断缩小，阈值电压工程一直具有挑战性，因为使用不同功函数的金属来调整其阈值电压的空间不大。
实用新型内容
本实用新型的目的在于提出一种半导体结构，以解决上述至少一个问题。
一种半导体结构，包括：通道区；第一栅极介电层，设置于通道区上方；以及栅极电极层，设置于第一栅极介电层上方，其中：第一栅极介电层包括第一部分及第二部分，而且第二部分包括稀土元素并且第一部分不包括所述稀土元素。
根据本实用新型其中的一个实施方式，该第一栅极介电层包括氧化铪。
根据本实用新型其中的一个实施方式，该稀土元素为La、Lu、Sc、Ce、Y、Dy、Eu或Yb中的至少一种。
根据本实用新型其中的一个实施方式，还包括一第二栅极介电层，设置在该第一栅极介电层上方并且包括该稀土元素。
根据本实用新型其中的一个实施方式，该栅极电极层与该第一栅极介电层的该第二部分接触。
根据本实用新型其中的一个实施方式，该栅极电极层与该第二栅极介电层接触。
根据本实用新型其中的一个实施方式，该栅极电极层通过该第二栅极介电层与该第一栅极介电层的第一部分分隔。
根据本实用新型其中的一个实施方式，该第二栅极介电层为镧的氧化物。
根据本实用新型其中的一个实施方式，该第二栅极介电层为La2O3。
根据本实用新型其中的一个实施方式，该通道区的通道长度在2nm至20nm的范围。
附图说明
以下将配合所附附图详述本实用新型实施例。应注意的是，依据在业界的标准做法，各种特征并未按照比例绘制且仅用以说明例示。事实上，可任意地放大或缩小元件的尺寸，以清楚地表现出本实用新型实施例的特征。
图1、图2、图3、图4、图5、图6、图7、图8、图9、图10、图11、图12、图13、图14、图15和图16根据本公开的实施例，示出出了用于制造半导体装置的顺序工艺(sequential process)的各个阶段。
图17A、图17B、图17C、图17D根据本公开的实施例，示出出了用于制造半导体装置的顺序工艺的各个阶段。
图18A及图18B根据本公开的实施例，示出出了用于制造半导体装置的顺序工艺的各个阶段。
图19A及图19B根据本公开的实施例，示出出了用于制造半导体装置的顺序工艺的各个阶段。
图20A及图20B根据本公开的实施例，示出出了用于制造半导体装置的顺序工艺的各个阶段。
图21A及图21B根据本公开的实施例，示出出了用于制造半导体装置的顺序工艺的各个阶段。
图22A及图22B根据本公开的实施例，示出出了用于制造半导体装置的顺序工艺的各个阶段。
图23A及图23B根据本公开的实施例，示出出了用于制造半导体装置的顺序工艺的各个阶段。
图24A及图24B根据本公开的实施例，示出出了用于制造半导体装置的顺序工艺的各个阶段。
图25A及图25B根据本公开的实施例，示出出了用于制造半导体装置的顺序工艺的各个阶段。
图26A及图26B根据本公开的实施例，示出出了用于制造半导体装置的顺序工艺的各个阶段。
图27A及图27B根据本公开的实施例，示出出了用于制造半导体装置的顺序工艺的各个阶段。
图28A及图28B根据本公开的实施例，示出出了用于制造半导体装置的顺序工艺的各个阶段。
图29A及图29B根据本公开的实施例，示出出了用于制造半导体装置的顺序工艺的各个阶段。
图30A及图30B根据本公开的实施例，示出出了用于制造半导体装置的顺序工艺的各个阶段。
图31A及图31B根据本公开的实施例，示出出了用于制造半导体装置的顺序工艺的各个阶段。
图32A及图32B根据本公开的实施例，示出出了用于制造半导体装置的顺序工艺的各个阶段。
图33A及图33B根据本公开的实施例，示出出了用于制造半导体装置的顺序工艺的各个阶段。
图34根据本公开的实施例，示出出了栅极结构的剖面图。
附图标记如下：
10:基板
11:下部
12:杂质离子
15:掩模层
15A:第一掩模层
15B:第二掩模层
20:鳍状结构
20A:鳍状结构
21:源极/漏极空间
22:衬层；空腔
25:上表面
30:绝缘材料层
40:牺牲栅极结构
42:牺牲栅极介电层
44:牺牲栅极电极层
45:毯覆层
46:SiN垫层47:侧壁间隔物
48:掩模层
49:栅极空间
50:源极/漏极外延层
52:蚀刻停止层
60:绝缘衬层
65:层间介电层
66:附加介电层
81:界面层
82:栅极介电层
82A:第一栅极介电层
82B:第二栅极介电层
82C:高介电常数介电层
83:功函数调整材料层
84:牺牲层
85:光刻胶层
87:主体金属层
87A:第一部分
87B:第二部分
88:栅极电极层
90:绝缘盖层
110:接触孔
120:第一半导体层
125:第二半导体层
130:导电材料
135:第一绝缘层
具体实施方式
以下公开提供了许多的实施例或范例，用于实施所提供的不同元件。各元件和其配置的具体范例描述如下，以简化本实用新型实施例的说明。当然，这些仅仅是范例，并非用以限定本实用新型实施例。举例而言，元件的尺寸不限于所公开的范围或值，而是可能取决于工艺条件及/或装置的所需特性。此外，在下面的描述中，叙述中若提及第一元件形成在第二元件之上，可能包含第一和第二元件直接接触的实施例，也可能包含额外的元件形成在第一和第二元件之间，使得它们不直接接触的实施例。为了简单和清晰，可以以不同的比例任意绘制各种特征。
再者，其中可能用到与空间相对用词，例如“在……之下”、“下方”、“较低的”、“上方”、“较高的”等类似用词，是为了便于描述附图中一个(些)部件或特征与另一个(些)部件或特征之间的关系。空间相对用词用以包括使用中或操作中的装置的不同方位，以及附图中所描述的方位。当装置被转向不同方位时(旋转90度或其他方位)，其中所使用的空间相对形容词也将依转向后的方位来解释。此外，术语“由……制成”可能意味着“包括”或“由……组成”。
在栅极替换技术(gate replacement technology)中，首先在通道区上方形成包括牺牲栅极电极(例如由多晶硅制成)的牺牲栅极结构，随后将其以金属栅极结构替换。在金属栅极鳍式场效晶体管中，装置性能受金属栅极轮廓(形状)设计的影响，而金属栅极轮廓通常取决于牺牲栅极电极的轮廓。在一些鳍式场效晶体管装置中，在形成金属栅极结构的栅极替换工艺之后，凹蚀金属栅极结构的上部并且在凹蚀的栅极结构上方形成绝缘盖层，以确保金属栅极电极与邻近导电接触件之间的隔离区。此外，在先进的鳍式场效晶体管装置中，具有不同阈值电压(threshold voltages,Vt)的各种场效应晶体管(n通道和p通道场效应晶体管)被制造在一个装置中，并且场效应晶体管可以具有不同的金属(例如，功函数调整金属)结构。用于形成栅极盖层(gate cap)的栅极凹槽蚀刻可能会受到金属结构的影响，并且无论金属结构如何，都希望将金属栅极结构凹蚀至期望的水平。在本公开中，提供了一种控制金属栅极轮廓(形状)高度的方法。
图1-图16根据本公开的各种实施例，示出出了用于制造的场效应晶体管装置的顺序工艺。应该理解的是，可以在第1-16图所示的工艺之前、期间和之后提供额外的操作，对于此方法的其他实施例，可以替换或消除以下描述的一些操作。在一些实施例中，操作/工艺的顺序是可互换的。例如，在各种实施例中，至少一些操作(或步骤)可用于形成鳍式场效晶体管装置、全环绕式栅极(gate all around,GAA)场效应晶体管装置、纳米片晶体管装置、纳米线晶体管装置、垂直晶体管装置等。在一些非限制性实施例中，这种操作与图1-图16、图17A-图17D、图18A-图26A、图18B-图26B所示的各种制造阶段的示例性鳍式场效晶体管装置的剖面图有关，下面将进一步详细讨论。
如图1所示，将杂质离子(掺杂剂)12注入到硅基板10中以形成井区。执行离子注入以防止贯穿效应(punch through effect)。在一个实施例中，基板10至少在其表面部分上包括单晶半导体层。基板10可以包括单晶半导体材料，例如但不限于：Si、Ge、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb和InP。在各种实施例中，基板10由Si制成。
基板10可以在其表面区域中包括一或多层缓冲层(未示出)。缓冲层可用以逐渐改变从基板至源极/漏极区的晶格常数。缓冲层可以由外延生长的单晶半导体材料形成，例如但不限于：Si、Ge、GeSn、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb、GaN、GaP和InP。在特定实施例中，基板10包括在硅基板10上外延生长的硅锗(SiGe)缓冲层。SiGe缓冲层的锗浓度可以从最底部缓冲层的30原子％锗增加至最顶部的缓冲层的70原子％锗。
基板10可以包括已经适当掺杂有杂质(例如，p-型或n-型导电性)的各种区域。掺杂剂12例如是用于n型鳍式场效晶体管的硼(BF2)和用于p型鳍式场效晶体管的磷。
在图2中，在基板10上方形成掩模层15。在一些实施例中，掩模层15包括第一掩模层15A和第二掩模层15B。在一些实施例中，第一掩模层15A由氮化硅制成，而第二掩模层15B由氧化硅制成。在其他实施例中，第一掩模层15A由氧化硅制成，而第二掩模层15B由氮化硅(SiN)制成。第一掩模层和第二掩模层通过化学气相沉积(chemical vapor deposition,CVD)，(包括低压化学气相沉积(low pressure chemical vapor deposition,LPCVD)和等离子体增强化学气相沉积(plasma enhanced chemical vapor deposition,PECVD))、物理气相沉积(physical vapor deposition,PVD)、原子层沉积(atomic layer deposition,ALD)或其他合适的工艺形成。通过使用包括光刻和蚀刻的图案化操作将掩模层15图案化为掩模图案。
接下来，如图3所示，利用图案化掩模层15将基板10图案化为沿X方向延伸的鳍状结构20。在图3中，两个鳍状结构20沿Y方向排列。然而，鳍状结构的数量不限于两个并且可以小至一个或大至三个或更多。在一些实施例中，在鳍状结构20的两侧形成一个或多个虚设鳍状结构(未示出)以提高图案化操作中的图案保真度(pattern fidelity)。
鳍状结构20可以通过任何合适的方法来图案化。在一些实施例中，鳍状结构20使用一道或多道光刻工艺来图案化，包括双种图案化或多种图案化工艺。一般来说，双重图案化或多重图案化工艺结合了光刻工艺与自对准工艺，以创建出例如，比使用单一、直接光刻工艺所得的节距更小的图案。例如，在一实施例中，在基板10上方形成牺牲层(未示出)，并使用光刻工艺对其进行图案化。在此实施例中，使用自对准工艺在图案化的牺牲层旁边形成间隔物。之后去除牺牲层，然后可以使用剩余的间隔物以图案化鳍状结构20。
接着参照图4，在各种实施例中，在形成鳍状结构20之后，在基板10上方形成包括一层或多层绝缘材料的绝缘材料层30，使得鳍状结构20完全嵌入绝缘材料层30内。在一些实施例中，绝缘材料层30的绝缘材料包括由低压化学气相沉积、等离子体化学气相沉积或流动式化学气相沉积形成的氧化硅、氮化硅、氮氧化硅(SiON)、SiOCN、SiCN、掺氟硅酸盐玻璃(fluorine-doped silicate glass,FSG)或低介电常数介电材料。在一些实施例中，在形成绝缘层之后执行退火操作。接着，在这样的实施例中，执行平坦化操作，例如化学机械抛光(chemical mechanical polishing,CMP)方法及/或回蚀方法，从而形成并露出绝缘材料层30和鳍状结构20的上表面25，如图所示。
在一些实施例中，在形成绝缘材料层30之前，一或多层衬层22形成在图3的结构之上，如图4所示。在这样的实施例中，衬层22包括氮化硅、SiON、SiCN、SiOCN和氧化硅中的一种或多种。
在各种实施例中，并且如图5所示，接着凹蚀绝缘材料层30以将其作为隔离绝缘层，从而露出鳍状结构20的上部。通过此操作，鳍状结构20的上部彼此电性分离，这称为浅沟槽隔离(shallow trench isolation,STI)，而每个鳍状结构20的下部11嵌入绝缘材料层30内。
在各个实施例中，在凹蚀隔离绝缘层30之后，在其上形成牺牲栅极介电层42，如图6所示。在一些实施例中，牺牲栅极介电层42包括一层或多层绝缘材料，例如氧化硅基材料。在一个实施例中，使用通过化学气相沉积形成的氧化硅。在各个实施例中，牺牲栅极介电层42的厚度在大约1nm至大约5nm的范围。
图7根据各种实施例，示出了在露出的鳍状结构20上方形成的牺牲栅极结构40。在一些实施例中，牺牲栅极结构40包括形成在图案化的牺牲栅极介电层42的剩余部分之上的牺牲栅极电极层44。在一些实施例中，牺牲栅极结构40形成在将成为通道区的鳍状结构20的一部分之上。在各种实施例中，牺牲栅极结构40通过首先在鳍状结构20上方毯覆沉积牺牲栅极介电层42来形成。在这样的实施例中，接着在牺牲栅极介电层42上及鳍状结构20上方毯覆沉积牺牲栅极电极层44，使得鳍状结构20完全嵌入牺牲栅极电极层44中。在一些实施例中，牺牲栅极电极层44包括诸如多晶硅或非晶硅的硅。在一些实施例中，接着使牺牲栅极电极层44经过平坦化操作。在各种实施例中，牺牲栅极介电层42和牺牲栅极电极层44使用化学气相沉积沉积(包括低压化学气相沉积和等离子体增强化学气相沉积)、物理气相沉积、原子层沉积或其他合适的工艺。随后，在一些实施例中，在牺牲栅极电极层44上方形成掩模层。在各种这样的实施例中，掩模层包括SiN垫层(pad SiN layer)46和氧化硅掩模层48。
根据各个实施例，接着对掩模层和牺牲栅极电极层44执行图案化操作，以形成所得到的牺牲闸结构40，如图7所示。以下将更详细地解释牺牲栅极结构40的一些非限制性图案化操作。
在一些实施例中，牺牲栅极结构40包括牺牲栅极介电层42、牺牲栅极电极层44(例如，多晶硅)、SiN垫层46和氧化硅掩模层48。通过图案化牺牲栅极结构40，鳍状结构20的上部在牺牲栅极结构40的相对侧上部分露出，从而定义源极/极极(S/D)区，如图7所示。在本公开中，源极和漏极可互换使用，其结构大抵上相同。在图7中，形成了一个牺牲栅极结构40，但在此公开的半导体制造工艺中，牺牲栅极结构40的数量不限于一个。在一些实施例中，两个或更多个牺牲栅极结构在X方向上排列。在某些实施例中，在牺牲栅极结构40的两侧形成一个或多个虚设牺牲栅极结构以提高图案保真度。
在各个实施例中，在形成牺牲栅极结构40之后，通过使用化学气相沉积或其他合适的方法保形地沉积用于形成侧壁间隔物的绝缘材料的毯覆层(blanket layer)45，从而得到如图8所示的结构。在这样的实施例中，毯覆层45以保形方式沉积，使得它在牺牲栅极结构的垂直表面(例如侧壁)、水平表面和的顶部上具有大抵相等的厚度。在一些实施例中，沉积毯覆层45至大约2nm到大约10nm的范围的厚度。在一些实施例中，毯覆层45的绝缘材料为氮化硅基材料，例如SiN、SiON、SiOCN或SiCN及其组合。
在如图9所示的各种实施例中，在牺牲栅极结构40的相对侧壁上形成侧壁间隔物，随后，将源极/漏极区的鳍状结构20的露部出分向下凹蚀至隔离绝缘层30的上表面之下。在一些实施例中，在形成毯覆层45之后，使用例如反应离子蚀刻(reactive ion etching,RIE)对毯覆层45进行各向异性蚀刻。在各向异性蚀刻工艺期间，从水平表面去除大部分绝缘材料，在垂直表面上留下介电间隔物，例如牺牲栅极结构40的侧壁和露出的鳍状结构20的侧壁。在一些实施例中，掩模层48的顶表面可以在侧壁间隔物之间露出。在一些实施例中，可以随后执行各向同性蚀刻以从露出的鳍状结构20的源极/漏极区的上部去除绝缘材料。
随后，通过使用干式蚀刻及/或湿式蚀刻，将源极/漏极区的鳍状结构20向下凹蚀至隔离绝缘层30的上表面之下。如图9所示，形成在露出的鳍状结构(鳍片侧壁)的源极/漏极区上的侧壁间隔物47被部分保留。然而，在其他实施例中，形成在露出的鳍状结构的源极/漏极区上的侧壁间隔物47被完全去除。例如，在全环绕式栅极场效应晶体管的情况下，在一些实施例中，在凹蚀源极/漏极区之后，替代地形成内部间隔物(未示出)。
在各种实施例中，如图10所示，接着在侧壁间隔物47之间和上方形成源极/漏极(S/D)外延层50。在一些实施例中，源极/漏极外延层50包括用于n通道场效应晶体管的Si、SiP、SiC和SiCP，或用于p通道场效应晶体管的Si、SiGe、Ge、GeSn和SiGeSn的一或多层膜层。在一些实施例中，源极/漏极外延层50通过使用化学气相沉积、原子层沉积或分子束外延(molecular beam epitaxy,MBE)的外延生长方法形成。在一些实施例中，源极/漏极外延层50从凹蚀的鳍状结构20的对应的下部11生长。在一些实施例中，生长的外延层50在隔离绝缘材料层30上方合并并形成空隙(void)52。
在各种实施例中，随后在源极/漏极外延层50上方并沿着由毯覆层45形成的垂直侧壁的外部形成绝缘衬层60(例如蚀刻停止层)，之后在其上形成层间介电(interlayerdielectric,ILD)层65，如图11所示。在一些实施例中，绝缘衬层60由氮化硅基材料制成，例如Si3N4，并在随后的蚀刻操作中作为接触蚀刻停止层。在一些实施例中，用于层间介电层65的材料包括具有Si、O、C及/或H的化合物，例如氧化硅、SiCOH和SiOC。在其他实施例中，诸如聚合物的有机材料可以用于层间介电层65。在一些实施例中，在形成层间介电层65之后，执行诸如化学机械抛光的平坦化操作，使牺牲栅极电极层44的顶部露出，如图11所示。
接下来，如图12所示，在各个实施例中，牺牲栅极电极层44和设置在相对的毯覆层45之间的牺牲栅极介电层42的部分被去除，从而露出在所得栅极空间49内的鳍状结构20的部分。在这样的实施例中，层间介电层65在去除牺牲栅极电极层44和牺牲栅极介电层42目标部分的期间，保护源极/漏极外延层50的下部部分，在一些实施例中这通过使用等离子体干式蚀刻及/或湿式蚀刻实现。在牺牲栅极电极层44是多晶硅并且层间介电层65是氧化硅的实施例中，可以使用诸如氢氧化四甲铵(tetramethylammonium hydroxid,TMAH)溶液的湿蚀刻剂以选择性地去除牺牲栅极电极层44。在这样的实施例中，随后使用等离子体干式蚀刻及/或湿式蚀刻去除牺牲栅极介电层42。
在各个实施例中，在去除上述牺牲栅极结构之后，接着在露出的鳍状结构20周围形成栅极介电层82，然后在栅极介电层82上形成栅极电极层88，如图13所示。在一些实施例中，栅极介电层82包括镧(La)掺杂的氧化铪(LaHfOx)。在一些实施例中，如下所述的一或多层高介电常数偶极层(dipole layer)(例如，镧氧化物)也形成在栅极介电层82上，然后在形成高介电常数偶极层之后进行退火操作。此外，在一些实施例中，执行清洁操作(cleaning operation)以去除在图案化操作期间产生的高介电常数偶极层的残留物。
在某些实施例中，栅极介电层82包括一层或多层介电材料，例如氧化硅、氮化硅、高介电常数介电材料、其他合适的介电材料及/或其组合。高介电常数介电材料的示例包括HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化锆、氧化铝、氧化钛、二氧化铪-氧化铝(HfO2-Al2O3)合金、其他合适的高介电常数介电材料及/或其组合。在一些实施例中，栅极介电层82包括形成在通道层与介电材料之间的界面层81。
在一些实施例中，栅极介电层82由具有不同浓度的稀土金属及/或III族掺杂剂(例如，La、Al、Mg、Sc、Dy、Y、Ti、Lu、Sr等)的高介电常数电介质构成。在一些实施例中，栅极介电层82由HfOx、HfLaOx(或HfYOx、HfLuOx、HfSrOx、HfScOx、HfDyOx)和HfAlOx(或HfZrOx、HfTiOx)的一个或多个相邻或分离的层组成。在一些实施例中，栅极介电层82的厚度为约0.6nm至约30nm的范围。在一些实施例中，使用多于三种不同的高介电常数介电膜层。在一些实施例中，栅极介电层82包括一层或多层氧化铪和掺镧(La-dope)的氧化铪。因此，在各种实施例中，栅极介电层82包括HfO2层和稀土金属电介质，其中稀土金属扩散到HfO2层中。
在各个实施例中，栅极介电层82通过化学气相沉积、原子层沉积或其他合适的方法形成。在一个实施例中，栅极介电层82使用诸如原子层沉积的高度保形沉积工艺形成，以确保在通道区上形成具有均匀厚度的栅极介电层。在各种实施例中，栅极介电层82的厚度为大约1nm到大约6nm的范围。
在各种实施例中，栅极电极层88形成在栅极介电层82上。在一些实施例中，栅极电极层88包括一层或多层导电材料，例如多晶硅、铝、铜、钛、钽、钨、钴、钼、氮化钽、硅化镍、硅化钴、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、金属合金、其他合适的材料及/或其组合。
在各个实施例中，栅极电极层88通过化学气相沉积、原子层沉积、电镀或其他合适的方法形成。在一些实施例中，栅极电极层88也沉积在层间介电层65的上表面之上。在这样的实施例中，通过通过使用如化学机械抛光，使栅极介电层82和形成在层间介电层65之上的栅极电极层88平坦化，直到层间介电层65的顶表面露出。
在各个实施例中，在平坦化操作之后，凹蚀栅极电极层88并且在凹蚀的栅极电极层88上方形成绝缘盖层(cap insulating layer)90，如图13所示。在一些实施例中，绝缘盖层90包括一层或多层绝缘氮化硅基材料，例如SiN，并且通过沉积绝缘材料然后进行平坦化操作来形成。
在本公开的某些实施例中，一或多层功函数调整材料层(未示出)插入在栅极介电层82和栅极电极88之间。在这样的实施例中，功函数调整材料层由导电材料制成，例如TiN、TaN、TaAlC、TiC、TaC、Co、Al、TiAl、HfTi、TiSi、TaSi或TiAlC的单层，或这些材料中的两种或更多种的多层。对于n通道场效应晶体管的一些实施例，TaN、TaAlC、TiN、TiC、Co、TiAl、HfTi、TiSi和TaSi中的一种或多种用作功函数调整材料层，并且对于p通道场效应晶体管的一些实施例，WN、WCN、W、Ru、Co、TiN或TiSiN中的一种或多种作为功函数调整材料层。在各种实施例中，功函数调整材料层通过原子层沉积、物理气相沉积、化学气相沉积、电子束蒸发(e-beam evaporation)或其他合适的工艺形成。此外，在一些实施例中，功函数调整材料层是针对使用不同金属层的n通道场效应晶体管和p通道场效应晶体管分别形成的。
在各种实施例中，随后通过使用干式蚀刻在层间介电层65中形成接触孔110，如图14所示。在一些实施例中，下方源极/漏极外延层50的上部也在此操作期间被蚀刻。
在一些实施例中，接着在源极/漏极外延层50的露出的顶部上方形成硅化物层120，如图15所示。在一些实施例中，硅化物层120包括WSi、CoSi、NiSi、TiSi、MoSi和TaSi中的一种或多种。然后，在一些实施例中，如图16所示，在接触孔110中形成导电材料130。导电材料130包括Co、Ni、W、Ti、Ta、Cu、Al、TiN和TaN中的一种或多种。在一些实施例中，如此形成的晶体管装置经过进一步的CMOS或NMOS工艺以形成各种部件，例如额外的接触件/导孔、互连金属层、介电层、钝化层等，以及经过居先的前段工艺(front end of line,FEOL)以及随后的中段工艺(middle end of line,MEOL)和后段工艺(back end of line,BEOL)操作。
图17A-图17D、图18A-图26A、图18B-图26B根据各种实施例，示出出了的用于栅极替换操作的顺序工艺的各种视图。可以理解的是，可以在图17A-图17D、图18A-图26A、图18B-图26B所示的工艺之前、期间和之后提供额外的操作，并且在各种附加实施例中可以替换或消除以下描述的一些操作。操作/工艺的顺序可以互换。如前述实施例所解释的材料、工艺、方法、尺寸及/或配置可以应用于以下实施例，并且可以省略对其的进一步详细描述。
在一些实施例中，牺牲栅极结构包括对应于短通道场效应晶体管的精细图案(例如，栅极长度(Lg)2nm≤Lg≤20nm)和对应于长通道场效应晶体管的粗(中)或大图案(例如，50nm≤Lg≤500nm)。此外，在一些实施例中，相邻牺牲栅极结构之间的间隔在与精细图案相同的宽度到精细图案宽度的大约2-5倍之间变化，例如在50nm到大约500nm之间。
图17A-图17D示出了在去除牺牲栅极结构(牺牲栅极电极44和牺牲栅极介电层42)之后的各种视图，从而形成栅极空间49，如上面参考图12所描述的。图17A是沿图17D(俯视图或投影图)的X1-X1的剖面图。图17B是沿图17D的Y1-Y1的剖面图。图17C是沿图17D的Y2-Y2的剖面图。在一些实施例中，在形成层间介电层65之前形成作为蚀刻停止层的绝缘衬层60。在一些实施例中，绝缘衬层60包括氮化硅。在一些实施例中，在层间介电层65上方形成附加介电层66。在一些实施例中，附加介电层66包括氮化硅。
在一些实施例中，凹蚀由毯覆层45形成的栅极侧壁间隔物的上部，如图17B及图17C所示。在一些实施例中，在去除牺牲栅极介电层期间凹蚀栅极侧壁间隔物，而在其他实施例中，执行一道或多道干式及/或湿式蚀刻操作以凹蚀栅极侧壁间隔物。在一些实施例中，在凹蚀栅极侧壁间隔物之后，最上表面仅由基于氮化硅的材料(例如，氮化硅)制成，如上面的膜层60和66。
图18A-图26A、图18B-图26B是图17B和图17C中所示的栅极空间49和周围膜层的放大图。在图18A-图26A、图18B-图26B中，“A”附图显示了短通道场效应晶体管，而“B”附图显示了长通道场效应晶体管。
参考图18A和图18B，在一些实施例中，首先在露出的鳍状结构20的通道区上形成界面层81。在一些实施例中，在界面层81上方及栅极侧壁间隔物45和绝缘衬层60的内壁上方形成第一栅极介电层82A。在一些实施例中，第一栅极介电层82A也形成在绝缘衬层60和附加介电层66的上表面上。在一些实施例中，第一栅极介电层82A包括HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化锆、氧化铝、氧化钛、二氧化铪-氧化铝(HfO2-Al2O3)合金、其他合适的高介电常数介电材料中的一种或多种。如图18A和图18B所示，第一栅极介电层82A保形地形成在栅极空间49中。在一些实施例中，第一栅极介电层82A的厚度在大约2nm到大约20nm的范围。
然后，如图19A和图19B所示，在第一栅极介电层82A上形成第二栅极介电层82B。在一些实施例中，第二栅极介电层82B包括氧化物或包含稀土金属及/或III族掺杂剂的电介质，所述掺杂剂例如La、Al、Mg、Sc、Dy、Y、Ti、Lu、Sr和任何其他合适的材料。在一些实施例中，第二栅极介电层82B是偶极介电层(dipole dielectric layer)。在一些实施例中，第二栅极介电层82B的厚度与第一栅极介电层82A相同或不同，且在约2nm至约20nm的范围。
在一些实施例中，第一和第二栅极介电层通过原子层沉积工艺形成以在高深宽比(aspect ratio)结构上保形地形成膜层。在一些实施例中，短通道场效应晶体管的栅极空间49的深宽比(高度/底部直径或面积)在约7至约25的范围。
在各种实施例中，接着在第二栅极介电层82B上方形成阻挡层。在一些实施例中，阻挡层包括一层或多层Ta、TaN、Ti、TiN或TiSiN。在一些实施例中，阻挡层的厚度在约1nm至约3nm的范围。在一些实施例中，阻挡层在底部的厚度比其在侧面的厚度厚。在一些实施例中，底部阻挡层的厚度为侧面厚度的约0.5倍至约3倍。在一些实施例中，不形成阻挡层。
在各种实施例中，如图20A和图20B所示，接着在阻挡层或第二栅极介电层82B上方形成一或多层功函数调整材料(work function adjustment material,WFM)层83。在一些实施例中，功函数调整材料层83包括一层或多层p型功函数调整材料，例如WN、WCN、W、Ru、Co、TiN或TiSiN，以及一层或多层n型功函数调整材料，例如TiAl、TiSi、TiAlC、TaAl或TaAlC。在一些实施例中，每个功函数调整材料层的厚度在约0.2nm至约5nm的范围，例如在约1nm至约2nm的范围。在一些实施例中，功函数调整材料层83在底部的厚度是其在侧面的厚度的大约0.8倍至大约两倍。当功函数调整材料层83由TiN制成时，在一些实施例中，TiN层由包括TiCl4和NH3的源气体(source gases)形成。在一些实施例中，TiN层包含Cl作为杂质。在一些实施例中，TiN层中的Ti浓度在约10原子％至约80原子％的范围。当Ti浓度太小时，TiN层的电阻会增加，当Ti浓度太高时，Ti扩散可能会导致各种问题(例如，穿通)。在功函数调整材料层83由TiAlC制成的一些实施例中，TiAlC层由包括TiCl4和有机铝(例如三乙基铝)的源气体形成。在一些实施例中，TiAlC层包含Cl作为杂质。在一些实施例中，TiAlC层中的Al浓度在约5原子％至约80原子％的范围。当Al浓度过小时，TiAlC层的电阻增加，当Al浓度过高时，Al扩散可能引起各种问题(例如，Vt偏移)。
然后，如图21A和图21B所示，牺牲层84形成在功函数调整材料层83上方。在一些实施例中，牺牲层84包括有机材料，例如底部抗反射涂层(bottom antireflective coating,BARC)材料。在一些实施例中，牺牲层84完全填充短通道场效应晶体管的栅极空间49，如图21A所示。在一些实施例中，牺牲层84部分地填充在长通道场效应晶体管的栅极空间49中，如图21B所示。
接着，在牺牲层84上形成光刻胶层85，如图22A和图22B所示，然后通过光刻操作去除短通道场效应晶体管上的光刻胶层85的部分，如图23A和图23B所示。
接着，如图24A和图24B所示，第二栅极介电层82B和功函数调整材料层83的上部与牺牲层84一起去除，使得在短通道场效应晶体管中，第二栅极介电层82B和功函数调整材料层83的最上部位于栅极侧壁间隔层45最上部的下方。在一些实施例中，通过湿式蚀刻去除第二栅极介电层82B。随后，去除牺牲层84和光刻胶层85。
接着，在一些实施例中，在400℃至约700℃之间的温度下执行退火操作约2秒至约100秒，以将偶极掺杂元素(dipole doping elements)从第二栅极介电层82B驱入第一栅极介电层82A，以形成一掺杂的高介电常数介电层82C，如图25A和图25B所示。在一些实施例中，在退火操作之后，第一栅极介电层82A中的偶极元素(例如，La)的掺杂量在大约5×1014atoms/cm2到大约5×1017atoms/cm2的范围。
在短通道场效应晶体管中，第二栅极介电层82B被部分去除，并且第一栅极介电层82A的上部没有偶极元素。在长通道场效应晶体管中，整个第一栅极介电层82A包含偶极元素。
随后，在栅极空间中形成一或多层导电(金属或金属性)层87，如图26A和图26B所示。在一些实施例中，导电层包括由例如Ta、TaN、Ti、TiN、WCN或TiSiN制成的胶层，以及由例如W、Ta、Sn、Nb、Ru、Co或Mo制成的主体金属层。在一些实施例中，主体金属层通过使用金属卤化物(氯化物)气体(例如，TaCl5、SnCl4、NbCl5或MoCl4)的原子层沉积工艺形成。在一些实施例中，接触主体金属层包括无氟金属，例如由WCl5作为源气体形成的无氟W。在一些实施例中，原子层沉积工艺是与蚀刻工艺相结合的选择性沉积工艺，使得主体金属层从金属性底层生长，例如阻挡层、功函数调整材料层和阻挡金属层，并且没有金属层由介电层生长而成。由于在形成接触金属层时栅极空间49的深宽比对于短通道场效应晶体管而言很高(例如，3-20)，所以使用金属卤化物气体的原子层沉积工艺可以有效地形成主体金属层而不会形成空隙，如图26A所示。在一些实施例中，导电层87保形地形成在长通道场效应晶体管的栅极空间中，如图26B所示。
此外，在一些实施例中，栅极绝缘盖层(gate cap insulating layer)90形成在金属栅极电极87上方，如图26A和图26B所示。在一些实施例中，在长通道场效应晶体管中，填充介电层89形成在金属栅极电极87上。
如图26A所示，在一些实施例中，在短通道场效应晶体管中，第一栅极介电层包括偶极元素掺杂层82C和非掺杂层82A。在一些实施例中，长通道场效应晶体管的整个第一栅极介电层为偶极元素掺杂层82C，如图26B所示。
在一些实施例中，在退火以使偶极元素扩散至第一栅极介电层82A中之后，去除功函数调整材料层83，然后也去除第二栅极介电层82B。然后，形成一层或多层功函数调整材料层并形成主体金属层87。在这种情况下，功函数调整材料层83用作阻挡层。
图27A-图33A及图27B-图33B根据本公开的实施例，示出了使用纳米线或纳米片制造全环绕式栅极场效应晶体管装置的金属栅极结构的各个阶段。可以理解的是，可以在图27A-图33A及图27B-图33B所示的过程之前、期间和之后提供额外的操作，且对于该方法的其他实施例，可以替换或消除以下描述的一些操作。操作/工艺的顺序可以互换。如上所述的材料、构造、尺寸及/或工艺可以应用于以下实施例，并且可以省略其详细描述。
如图27A所示，包括第一半导体层120和第二半导体层125的一个或多个鳍状结构20A交替地形成在设置在基板10上的底部鳍状结构11之上。第一半导体层120和第二半导体层125由具有不同晶格常数的材料制成，并且可以包括一层或多层Si、Ge、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb或InP。在一些实施例中，第一半导体层120和第二半导体层125由Si、Si化合物、SiGe、Ge或Ge化合物制成。在一些实施例中，第一半导体层120为Si1-xGex，其中x等于或大于约0.1且等于或小于约0.6，并且第二半导体层125为Si或Si1-yGey，其中y小于x并且等于或小于约0.2。在本公开中，“M化合物”或“M基化合物(M basedcompound)”是指该化合物的大部分是M。
第一半导体层120和第二半导体层125外延形成在基板10上方。第一半导体层120的厚度可以等于或大于第二半导体层125的厚度，并且在一些实施例中，在约5nm至约60nm的范围，在其他实施例中，在约10nm至约30nm的范围。在一些实施例中，第二半导体层125的厚度在大约5nm到大约60nm的范围，在其他实施例中在大约10nm到大约30nm的范围。第一半导体层120的厚度可以与第二半导体层125的厚度相同或不同。尽管在图27A和图27B中示出了四层第一半导体层120和四层第二半导体层125，但其数量不限于四个，并且可以是1、2、3或大于4且小于20。在一些实施例中，第一半导体层120的数量比第二半导体层125的数量大1(即，顶层和底层是第一半导体层)。
在形成堆叠的半导体层之后，通过使用一道或多道光刻和蚀刻操作来形成鳍状结构20A，如图27A和图27B所示。鳍状结构可以通过任何合适的方法来图案化。例如，鳍状结构可以使用一道或多道光刻工艺来图案化，包括双重图案化或多重图案化工艺。一般来说，双重图案化或多重图案化工艺结合了光刻工艺与自对准工艺，以创建出例如，比使用单一、直接光刻工艺所得的节距更小的图案。例如，在一实施例中，在基板上方形成牺牲层，并使用光刻工艺对其进行图案化。使用自对准工艺在图案化的牺牲层旁边形成间隔物。之后去除牺牲层，然后可以使用剩余的间隔物以图案化鳍片。
如图27A和图27B所示，鳍状结构20A在X方向上延伸并且在Y方向上排列。鳍状结构20A的数量不限于两个，并且可以少至一个和三个或更多。在一些实施例中，在鳍状结构20A的两侧形成一个或多个虚设鳍状结构以提高图案化操作中的图案保真度。鳍状结构20A具有由堆叠的半导体层构成的上部。在一些实施例中，鳍状结构20A的上部沿Y方向的宽度在大约10nm到大约40nm的范围，在其他实施例中在大约20nm到大约30nm的范围。
在形成鳍状结构20A之后，在基板上方形成包括一层或多层绝缘材料的绝缘材料层，使得鳍状结构完全嵌入绝缘层中。绝缘层的绝缘材料可以包括通过LPCVD(低压化学气相沉积)、等离子体增强化学气相沉积(PECVD)或流动式化学气相沉积形成的氧化硅、氮化硅、氮氧化硅(SiON)、SiOCN、SiCN、掺氟硅酸盐玻璃(FSG)或低介电常数介电材料。可以在形成绝缘层之后执行退火操作。然后，执行平坦化操作，例如化学机械抛光(chemicalmechanical polishing,CMP)法及/或回蚀法，使得最上层的第二半导体层125的上表面从绝缘材料层中露出。在一些实施例中，在形成绝缘材料层之前，在鳍状结构上方形成一个或多个鳍衬层。在一些实施例中，鳍衬层包括形成在基板10和鳍状结构11的底部的侧壁之上的第一鳍衬层，以及形成在第一鳍衬层上的第二鳍衬层。鳍衬层由氮化硅或氮化硅基材料(例如，SiON、SiCN或SiOCN)制成。鳍衬层可以通过一道或多道工艺来沉积，例如物理气相沉积(PVD)、化学气相沉积(CVD)或原子层沉积(ALD)，尽管可以使用任何可接受的工艺。
然后，如图27B所示，凹蚀绝缘材料层以形成隔离绝缘层30，从而露出鳍状结构20A的上部。通过该操作，鳍状结构20A通过隔离绝缘层30彼此分离，这也称为浅沟槽隔离(shallow trench isolation,STI)。隔离绝缘层30可由合适的介电材料，例如氧化硅、氮化硅、氮氧化硅、掺氟硅酸盐玻璃(FSG)；低介电常数电介质，例如碳掺杂氧化物；极低介电常数电介质，例如多孔碳掺杂二氧化硅；聚合物，例如聚酰亚胺；以上的组合；或其类似物制成。在一些实施例中，隔离绝缘层30通过诸如化学气相沉积、流动式化学气相沉积(FCVD)或旋转涂布玻璃(spin-on-glass)工艺的工艺形成，但是可以使用任何可接受的工艺。
在形成隔离绝缘层30之后，形成牺牲(虚设)栅极结构40，如图28A及图28B所示。图28A和图28B示出了在露出的鳍状结构上方形成牺牲栅极结构40之后的结构。牺牲栅极结构40形成在将成为通道区的鳍状结构的一部分之上。牺牲栅极结构40定义了全环绕式栅极场效应晶体管的通道区。牺牲栅极结构40包括牺牲栅极介电层42和牺牲栅极电极层44。牺牲栅极介电层42包括一层或多层绝缘材料，例如氧化硅基材料。在一个实施例中，使用通过化学气相沉积形成的氧化硅。在一些实施例中，牺牲栅极介电层42的厚度在约1nm至约5nm的范围。
牺牲栅极结构40通过首先在鳍状结构上方毯覆沉积牺牲栅极介电层42来形成。然后将牺牲栅极电极层毯覆沉积在牺牲栅极介电层上和鳍状结构上方，使得鳍状结构完全嵌入牺牲栅极电极层中。牺牲栅极电极层包括硅，例如多晶硅或非晶硅。在一些实施例中，牺牲栅极电极层的厚度在大约100nm到大约200nm的范围。在一些实施例中，牺牲栅极电极层经过平坦化操作。牺牲栅极介电层和牺牲栅极电极层使用化学气相沉积(包括低压化学气相沉积和等离子体增强化学气相沉积)、物理气相沉积、原子层沉积或其他合适的工艺沉积。随后，在牺牲栅极电极层上方形成掩模层。掩模层包括氮化硅垫层47和氧化硅掩模层48。
接下来，对掩模层进行图案化操作，并将牺牲栅极电极层图案化成牺牲闸结构40，如图28A和图28B所示。牺牲栅极结构包括牺牲栅极介电层42、牺牲栅极电极层44(例如多晶硅)、氮化硅垫层47和氧化硅掩模层48。通过图案化牺牲栅极结构，第一和第二半导体层的堆叠层在牺牲栅极结构的相对侧上部分露出，从而定义了源极/漏极区，如图28A和图28B所示。在本实用新型实施例中，源极和漏极可互换使用，其结构大抵相同。在图28A和图28B中，一个牺牲栅极结构形成在两个鳍状结构之上，但是牺牲栅极结构的数量不限于一个。在一些实施例中，两个或更多个牺牲栅极结构在X方向上排列。在某些实施例中，在牺牲栅极结构的两侧形成一个或多个虚设牺牲栅极结构以提高图案保真度。
此外，用于侧壁间隔物的第一覆盖层(cover layer)46L形成在牺牲栅极结构40上方，如图28A和图28B所示。第一覆盖层46L以保形方式沉积，使得其形成为在牺牲栅极结构的垂直表面上(例如侧壁)、水平表面和顶部，具有大抵相等的厚度。在一些实施例中，第一覆盖层46L具有在大约5nm到大约20nm的范围的厚度。第一覆盖层46L包括氮化硅、SiON、SiCN、SiCO、SiOCN或任何其他合适的介电材料中的一种或多种。覆盖层46L可以通过原子层沉积或化学气相沉积或任何其他合适的方法形成。然后，各向异性蚀刻第一覆盖层46L，以去除设置在源极/漏极区上的第一覆盖层46L，同时留下在牺牲栅极结构40的侧面上作为侧壁间隔物46的第一覆盖层46L(参照图29A)。
然后，通过使用一道或多道光刻和蚀刻操作，在源极/漏极区处向下蚀刻第一半导体层120和第二半导体层125的堆叠结构，从而形成源极/漏极空间21，如图29A所示。在一些实施例中，基板10(或鳍状结构11的底部)也被部分蚀刻。在一些实施例中，分别制造n型场效应晶体管和p型场效应晶体管，并且在这种情况下，处理一种类型的场效应晶体管的区域，而另一种类型的场效应晶体管的区域被保护层(例如氮化硅层)覆盖。在一些实施例中，如图29A所示，凹蚀的鳍状结构具有U形。在其他实施例中，凹蚀的鳍状结构具有显示硅晶体的(111)晶面的V形。在其他实施例中，凹槽具有倒梯形形状或矩形形状。在一些实施例中，凹槽通过干式蚀刻工艺形成，其可以是各向异性的。可以使用包括BF2、Cl2、CH3F、CH4、HBr、O2、Ar、其他蚀刻剂气体的工艺气体混合物来执行各向异性蚀刻工艺。在一些实施例中，等离子体是一种远端等离子体，在与处理室相连的单独的等离子体生成室中生成。
此外，如图29B所示，在源极/漏极空间21内沿X方向横向蚀刻第一半导体层120，从而形成空腔22。当第一半导体层120为SiGe且第二半导体层125为Si时，第一半导体层120可以通过使用湿式蚀刻剂选择性蚀刻，湿蚀刻剂例如但不限于H2O2、CH3COOH和HF的混合溶液，然后进行H2O清洗。在一些实施例中，混合溶液的蚀刻和水的清洗重复10至20次。在一些实施例中，混合溶液的蚀刻时间在约1分钟至约2分钟的范围。在一些实施方案中，混合溶液在约60℃至约90℃范围的温度下使用。在一些实施例中，使用其他蚀刻剂。
接下来，如图30A所示，第一绝缘层130保形地形成在第一半导体层120的经蚀刻的横向端部上，和源极/漏极空间21中的第二半导体层125的端面上，以及牺牲栅极结构40上方。第一绝缘层130包括氮化硅和氧化硅、SiON、SiOC、SiCN和SiOCN中的一种，或任何其他合适的介电材料。第一绝缘层130由与侧壁间隔物(第一覆盖层)46不同的材料制成。在一些实施例中，第一绝缘层30的厚度在大约1.0nm到大约10.0nm的范围。在其他实施例中，第一绝缘层130的厚度在约2.0nm至约5.0nm的范围。第一绝缘层130可以通过原子层沉积或任何其他合适的方法形成。通过保形地形成第一绝缘层130，空腔22被第一绝缘层130完全填充。
在形成第一绝缘层130之后，执行蚀刻操作以部分地去除第一绝缘层130，从而形成内间隔物135，如图30B所示。在一些实施例中，内间隔物135的端面比第二半导体层125的端面凹陷得更多。凹陷量在约0.2nm到约3nm的范围，并且在其他实施例中在约0.5nm至约2nm的范围。在其他实施例中，凹陷量小于0.5nm并且可以等于0(即，内间隔物135的端面与第二半导体层125的端面彼此齐平)。
随后，如图31A所示，在源极/漏极空间21底部的凹蚀的鳍状结构11上形成一或多层源极/漏极外延层60。在一些实施例中，源极/漏极外延层60包括未掺杂的Si或未掺杂的SiGe、掺杂Si、掺杂SiGe或掺杂Ge。在一些实施例中，掺杂剂是C、P、As、B及/或In。
然后，如图31B所示，形成蚀刻停止层52。蚀刻停止层52包括氮化硅和氧化硅、SiON、SiOC、SiCN和SiOCN中的一种，或任何其他合适的介电材料。蚀刻停止层52由与侧壁间隔物(第一覆盖层)46不同的材料制成。蚀刻停止层52可以通过原子层沉积或任何其他合适的方法形成。接着，在蚀刻停止层52上方形成第一层间介电(interlayer dielectric,ILD)层50。用于层间介电层50的材料包括包含Si、O、C及/或H的化合物，例如氧化硅、SiCOH和SiOC。层间介电层50可以使用有机材料，例如聚合物。
在形成层间介电层50之后，执行平坦化操作，例如化学机械抛光，使得牺牲栅极电极层44的顶部露出，如图32A所示。然后，去除牺牲栅极电极层44和牺牲栅极介电层42。层间介电层50在去除牺牲栅极结构期间保护源极/漏极外延层60。可以使用等离子体干式蚀刻及/或湿式蚀刻去除牺牲栅极结构。当牺牲栅极电极层44是多晶硅并且层间介电层50是氧化硅时，可以使用诸如TMAH溶液的湿蚀刻剂以选择性地去除牺牲栅极电极层44。之后使用等离子体干式蚀刻及/或湿式蚀刻去除牺牲栅极介电层42。
在去除牺牲栅极结构之后，去除第一半导体层120，从而形成第二半导体层125的线或片(通道区)，如第32B所示。如上所述，第一半导体层120可以使用能够相对第二半导体层125，选择性地蚀刻第一半导体层120的蚀刻剂来去除或蚀刻。由于形成了第一绝缘层(内间隔物)135，因此第一半导体层120的蚀刻在第一绝缘层135处停止。换言之，第一绝缘层135用作蚀刻第一半导体层120的蚀刻停止层。
在第二半导体层125的半导体线或片(通道区)形成之后，在每个通道区周围形成第一栅极介电层82A，并且在第一栅极介电层82A上方形成第二栅极介电层82B，如图33A所示。此外，在第二栅极介电层82B上方形成一或多层功函数调整材料层83。
接着，执行如图21A-图26A及图21B-图26B所解释的操作，以形成如第33B图所示的金属栅极结构。在一些实施例中，半导体装置包括短通道全环绕式栅极场效应晶体管和长通道全环绕式栅极场效应晶体管，类似于参照图21A-图26A及图21B-图26B所解释的实施例。
第34图示出了短通道场效应晶体管的栅极结构。如图34所示，在一些实施例中，主体金属层87包括填充栅极空间的第一部分87A和在第一部分87A上方的第二部分87B。在一些实施例中，第一部分87A为由TiN制成的胶层，而第二部分87B由W制成。水平线及连接第二部分87B的上表面的最低部分(或栅极空间的中心线与第二部分87B的上表面的交叉点)与第二部分87B的上表面的最高部分的线形成一角度，所述角度在大约5度到大约20度的范围，例如16.5度。在一些实施例中，所述角度是从第二部分87B的中心点测量的。当角度太大时，制造的半导体装置会损坏，导致不希望的天线效应(antenna effects)和漏电流。在涉及前述短通道装置的一些实施例中，为了减轻这种不理想的装置性能，第二部分87B的侧面的高度比其V形顶表面的中心点高不超过约3nm，如图所示。
上面解释的场效应晶体管可以对应于诸如反相器(inverter)、接头开关(headerswitch)、环形振荡器(ring oscillator)和密封环(seal ring)的装置。在一些实施例中，相邻装置由绝缘结构隔开。绝缘结构可用作缩放工具(scaling tool)以提高先进技术节点中的装置密度。在一个这样的示例中，可以配置替代虚设栅极结构或堆叠的绝缘结构，以提供相邻场效应晶体管之间(即，有源装置区之间)的隔离，其中场效应晶体管包括代替此虚设栅极堆叠形成的外延源极/漏极部件和导电栅极结构。在各种实施例中，根据具体设计要求，虚设闸堆叠部分或全部用绝缘结构代替。在一些实施例中，绝缘图案或氧化物上多晶定义边缘(poly-on-oxide definition edge)图案被用来形成沟槽，其方式是通过去除虚设材料和半导体本体的一部分，甚至在虚设材料下方的绝缘部件的一部分，以形成沟槽。
与其他方法相比，由绝缘图案形成的密封环在芯片中占据减小的面积，同时具有减小的耦合效应(coupling effect)。通过以介电材料填充沟槽而形成介电结构。绝缘图案不需要额外的掩模。在一些实施例中，介电结构与在装置的其他部分中形成其他绝缘结构(例如电容器)同时形成。在形成其他绝缘结构的同时形成介电结构有助于避免需要额外的掩模并降低生产成本。
在一些实施例中，介电结构形成在电路区域与切割线(scribe line)(未示出)之间的密封环区域中。在一些实施例中，介电结构与两个抵接的井区或两个抵接的标准单元之间的中线对齐。在一些实施例中，介电结构位于两个边缘虚设结构之间。与其他方法相比，通过使用介电结构降低了耦合效应，因为非导电材料切断了噪声耦合路径(noisecoupling path)。由于密封环提供了足够的保护功能，防止水分渗透、离子污染和切割过程中产生的应力，因此制造品质得以保持。
在形成各种半导体装置，特别是(但不排他地)用于环形振荡器、静态随机存取存储器(static random access memory,SRAM)单元和绝缘图案的短通道晶体管装置时，执行交替的或后续的工艺操作。在一些实施例中，这样的操作作为中段工艺(middle end ofline,MEOL)工艺的一部分来执行。在各种实施例中，稍后执行自对准接触件(Self-Align-Contact,SAC)工艺以在栅极空间49内形成的各种膜层(包括栅极介电层82)的上部上方形成金属栅极接触件。在涉及这种自对准接触件工艺的一些实施例中，在制造期间需要金属栅极的回蚀(metal gate etch back,MGEB)(或其他干式工艺)。然而，在这样的干式蚀刻过程中，由于稀土元素(如La)的高沸点，目前已经确定稀土元素的一些部分从栅极介电层中被移除了。这导致了较低的多晶密度(poly density)，而这又与不利的高介电常数天线轮廓(antenna profile)和在栅极空间内形成的各膜层上部的顶面的有问题的V形剖面相关，这可能会在随后的金属栅极形成后，在所制得的装置中引起有问题的漏电流。
为了避免这种结果，在形成金属栅极结构之前去除第二栅极介电层82B的上部，如上所述。此外，上述实施例可以抑制金属栅极结构中不期望的V形结构。
应当理解，并非所有优点都必须在本文中讨论，所有实施例或示例不需要特定的优点，并且其他实施例或示例可以提供不同的优点。
在本公开的一个面向，在一种半导体装置的制造方法中通过移除在通道区上方的牺牲栅极电极，以形成栅极空间；在栅极空间中的通道区上方形成第一栅极介电层；在第一栅极介电层上方形成第二栅极介电层；在第二栅极介电层上形成一或多层导电层；凹蚀第二栅极介电层及一或多层导电层；执行退火操作，使第二栅极介电层的一元素扩散进入第一栅极介电层；以及在栅极空间中形成一或多层金属层。在一个或多个前述和以下实施例中，第一栅极介电层包括高介电常数介电层；以及第二栅极介电层包括La、Lu、Sc、Sr、Ce、Y、Dy、Eu以及Yb中至少一者的氧化物。在一个或多个前述和以下实施例中，高介电常数介电层为掺杂或未掺杂的氧化铪。在一个或多个前述和以下实施例中，退火操作的温度在400℃至700℃的范围。在一个或多个前述和以下实施例中，退火操作的工艺持续时间在2秒至100秒的范围。在一个或多个前述和以下实施例中，第二栅极介电层为La2O3。在一个或多个前述和以下实施例中，通道区包括鳍状结构。
在本公开的另一面向，在一种半导体装置的制造方法中，形成鳍状结构，鳍状结构突出于设置在基板上方的隔离绝缘层；在鳍状结构上方形成牺牲栅极介电层；在牺牲栅极介电层上方形成牺牲栅极电极层；在牺牲栅极电极层上方形成多个栅极侧壁间隔物；在些栅极侧壁间隔物上形成一或多层介电层；通过移除牺牲栅极电极层及牺牲栅极介电层，形成栅极空间；在形成栅极空间后，凹蚀些栅极侧壁间隔物；在栅极空间中的通道区上方形成第一栅极介电层；在第一栅极介电层上形成第二栅极介电层；在第二栅极介电层上形成一或多层导电层，以完全填充栅极空间；凹蚀第二栅极介电层及上述一或多层导电层；执行退火操作，使第二栅极介电层的一元素扩散进入第一栅极介电层；以及在栅极空间中形成一或多层金属层。在一个或多个前述和以下实施例中，上述一或多层介电层包括蚀刻停止层，以及形成在蚀刻停止层上的层间介电层，其中蚀刻停止层顺应性地形成在些栅极侧壁间隔物的侧面上。在一个或多个前述和以下实施例中，层间介电层包括氧化硅层及氮化硅层，两者皆与蚀刻停止层接触。在一个或多个前述和以下实施例中，蚀刻停止层包括氮化硅。在一个或多个前述和以下实施例中，第一栅极介电层包括一高介电常数介电层；以及第二栅极介电层包括La、Lu、Sc、Sr、Ce、Y、Dy、Eu以及Yb中至少一者的氧化物。在一个或多个前述和以下实施例中，一或多层金属层包括通过使用金属氯化物气体的沉积方法形成的W、Ta、Sn、Nb或Mo中的至少一者。在一个或多个前述和以下实施例中，半导体装置的制造方法还包括在上述一或多层金属层上方形成栅极绝缘盖层。
在本公开的另一面向，在半导体装置的制造方法，通过去除形成在第一通道区上方的第一牺牲栅极电极来形成第一栅极空间，并且通过去除形成在第二通道区上方的第二牺牲栅极电极来形成第二栅极空间。第一通道区的通道长度比第二通道区的通道区短。分别在第一和第二栅极空间中的第一和第二通道区上方形成第一栅极介电层，并且在第一栅极介电层上方形成第二栅极介电层。在第二栅极介电层上形成一层或多层导电层。凹蚀第一栅极空间中的第二栅极介电层和一或多层导电层，同时由覆盖层保护第二栅极空间中的第二栅极介电层和一或多层导电层。去除覆盖层，并分别在第一和第二栅极空间中形成一个或多个金属层。在一个或多个前述和以下实施例中，覆盖层包括有机材料。在一个或多个前述和以下实施例中，凹蚀第二栅极介电层和一或多层导电层包括凹蚀覆盖层。在一个或多个前述和以下实施例中，在去除覆盖层之后，执行退火操作以将第二栅极介电层的元素扩散到第一栅极介电层中。在上述和以下实施例中的一个或多个中，第一栅极介电层包括高介电常数介质层，第二栅极介电层包括La、Lu、Sc、Sr、Ce、Y、Dy、Eu和Yb中至少一者的氧化物。在一个或多个前述和以下实施例中，第一通道区的通道长度在5nm至14nm的范围，并且第二通道区的通道长度等于或大于20nm。
根据本公开的另一方面，一种半导体装置包括通道区；第一栅极介电层，设置于通道区上方；以及栅极电极层，设置于第一栅极介电层上方，其中：第一栅极介电层包括第一部分及第二部分，而且第二部分包括稀土元素并且第一部分不包括所述稀土元素。在一个或多个前述和以下实施例中，其中第一栅极介电层包括氧化铪。在一个或多个前述和以下实施例中，稀土元素为La、Lu、Sc、Ce、Y、Dy、Eu或Yb中的至少一种。在一个或多个前述和以下实施例中，半导体装置，还包括第二栅极介电层，设置在第一栅极介电层上方并且包括所属稀土元素。在一个或多个前述和以下实施例中，栅极电极层与第一栅极介电层的第二部分接触。在一个或多个前述和以下实施例中，栅极电极层与第二栅极介电层接触。在一个或多个前述和以下实施例中，栅极电极层通过第二栅极介电层与第一栅极介电层的第一部分分隔。在一个或多个前述和以下实施例中，第二栅极介电层为镧的氧化物。在一个或多个前述和以下实施例中，通道区的通道长度在2nm至20nm的范围。
根据本公开的另一方面，一种半导体装置包括通道区；第一栅极介电层，设置在通道区上方；第二栅极介电层，设置在第一栅极介电层上方；以及栅极电极层，设置于第一栅极介电层上方。第一栅极介电层由掺杂稀土元素的氧化铪制成，第二栅极介电层由稀土元素的氧化物制成。在一个或多个前述和以下实施例中，栅极电极层通过第二栅极介电层与第一栅极介电层分隔。在一个或多个前述和以下实施例中，通道区的通道长度在50nm至500nm的范围。在一个或多个前述和以下实施例中，偶极元素是La、Lu、Sc、Ce、Y、Dy、Eu或Yb中的至少一种。
根据本公开的另一方面，一种半导体装置包括短通道场效应晶体管(场效应晶体管)和长通道场效应晶体管。短通道场效应晶体管包括：第一通道区，具有等于或小于20nm的通道长度；第一栅极介电层，设置在第一通道区上方；以及第一栅极电极层，设置在第一栅极介电层上方。长通道场效应晶体管包括：第二通道区，具有等于或大于50nm的通道长度；第二栅极介电层，设置在第二通道区上方；以及第二栅极电极层，设置在第二栅极介电层上方的。第一栅极介电层包括第一部分和第二部分，第二部分包含稀土元素且第一部分不包含偶极元素，并且整个第二栅极介电层包含稀土元素。在一个或多个前述和以下实施例中，第一和第二栅极介电层包括氧化铪。在一个或多个前述和以下实施例中，稀土元素为La、Lu、Sc、Ce、Y、Dy、Eu或Yb中的至少一种。在前述和以下实施例中的一个或多个中，短通道场效应晶体管还包括设置在第一栅极介电层上方的第三栅极介电层，长通道场效应晶体管还包括设置在第二栅极介电层上方的第四栅极介电层，以及第三和第四栅极介电层包括稀土元素的氧化物。在一个或多个前述和以下实施例中，第二栅极电极层通过第四栅极介电层与第二栅极介电层分隔。在一个或多个前述和以下实施例中，第一部分具有U形剖面并且第二部分设置在U形部分上。在一个或多个前述和以下实施例中，第一部分和第二部分与栅极电极层接触。
根据本公开的另一方面，在制造半导体装置的方法中，沿晶体管装置的栅极空间的底部并在栅极空间的内侧壁上形成栅极介电层，直到至少栅极空间的高度，牺牲掩模层形成在栅极介电层之上，硬掩模层形成在牺牲掩模层之上，底部抗反射涂(bottomantireflective coating,BARC)层形成在整个硬掩模层之上，直到至少在栅极空间的高度，通过蚀刻工艺去除底部抗反射涂层的顶部，其中底部抗反射涂层的底部保留在栅极空间的底部中。去除牺牲掩模层而不去除栅极介电层。将硬掩模层退火以将硬掩模层的金属成分驱入栅极介电层中。在硬掩模层的顶部执行回拉操作(pull-back operation)。与底部抗反射涂层的底部共同延伸的硬掩模层的底部保留在栅极空间的底部作为栅极接触电极，以形成栅极接触电极。在一个或多个前述和以下实施例中，接触金属层形成在栅极接触电极上。在一个或多个前述和以下实施例中，接触金属层具有V形剖面的顶表面。在一个或多个前述和以下实施例中，V形剖面在接触金属层的边缘处具有至多20度的角度和至多3纳米(nm)的高度。在一个或多个前述和以下实施例中，功函数调整材料(work functionadjustment material,WFM)层形成在硬掩模层与底部抗反射涂层之间。在一个或多个前述和以下实施例中，第二功函数调整材料层形成在栅极空间内的栅极接触电极上方。在一个或多个前述和以下实施例中，在底部抗反射涂层上方形成光刻胶层，其中所有的光刻胶层随着底部抗反射涂层的顶部的去除而被去除。
根据本公开的另一方面，一种半导体装置包括栅极介电层，设置在晶体管装置的通道区内部；硬掩模，在通道区内部内的栅极介电层的底部上方并沿其侧壁设置；功函数调整材料(WFM)层，设置在硬掩模层上方；以及接触金属层，设置在硬掩模层的侧壁表面顶部以及功函数调整材料层的侧壁表面顶部的上方。接触金属层具有形成为V形剖面的顶表面，并且从接触金属层的中心部分延伸的V形的角度至多为20度。在一个或多个前述和以下实施例中，栅极介电层包括氧化铪。在一个或多个前述和以下实施例中，硬掩模层包括镧。在一个或多个前述和以下实施例中，栅极介电层还包括被驱动到侧壁表面中的镧。在一个或多个前述和以下实施例中，沿通道区的侧壁延伸的V形的高度比接触金属层的中心处的高度高最至多3纳米(nm)。在一个或多个前述和以下实施例中，晶体管装置是鳍式场效晶体管和纳米片晶体管装置中的至少一种。
根据本公开的另一方面，一种半导体装置包括：栅极介电层，设置在晶体管装置的栅极空间内部；硬掩模层，设置在栅极空间的内部的栅极介电层的底部上方；功函数调整材料(WFM)层，设置在硬掩模层上方；接触金属层，设置在硬掩模层的侧壁表面的顶部和功函数调整材料层的侧壁表面的顶部上方，接触金属层具有形成为V形剖面的顶表面。沿着栅极空间的侧壁延伸的V形的高度比接触金属层的中心处的高度高至多3纳米(nm)。在一个或多个前述和以下实施例中，栅极介电层包括氧化铪，并且硬掩模层包括镧。在一个或多个前述和以下实施例中，栅极介电层还包括被驱动到其侧壁表面中的镧。在一个或多个前述和以下实施例中，从接触金属层的中心部分延伸的V形的角度至多为20度。在一个或多个前述和以下实施例中，晶体管装置是鳍式场效晶体管和纳米片晶体管装置中的至少一种。在一个或多个前述和以下实施例中，栅极空间包括静态随机存取存储器(static random accessmemory,SRAM)单元、环形振荡器单元(ring oscillator cell)和连续氧化物上多晶定义边缘(continuous poly on oxide definition edge,CPODE)图案中的至少一种的一部分。
以上概述数个实施例的部件，以便在本实用新型实施例所属技术领域中技术人员可更易理解本实用新型实施例的观点。在本实用新型实施例所属技术领域中技术人员应理解，他们能以本实用新型实施例为基础，设计或修改其他工艺和结构，以达到与在此介绍的实施例相同的目的及/或优势。在本实用新型实施例所属技术领域中技术人员也应理解到，此类等效的工艺和结构并无悖离本实用新型实施例的精神与范围，且他们能在不违背本实用新型实施例的精神和范围之下，做各式各样的改变、取代和替换。

Claims (10)

1.一种半导体装置，其特征在于，包括：
一通道区；
一第一栅极介电层，设置于该通道区上方；以及
一栅极电极层，设置于该第一栅极介电层上方，其中：
该第一栅极介电层包括一第一部分及一第二部分，而且
该第二部分包括一稀土元素并且该第一部分不包括该稀土元素。
2.如权利要求1所述的半导体装置，其特征在于，该第一栅极介电层包括氧化铪。
3.如权利要求2所述的半导体装置，其特征在于，该稀土元素为La、Lu、Sc、Ce、Y、Dy、Eu或Yb中的至少一种。
4.如权利要求2所述的半导体装置，其特征在于，还包括一第二栅极介电层，设置在该第一栅极介电层上方并且包括该稀土元素。
5.如权利要求4所述的半导体装置，其特征在于，该栅极电极层与该第一栅极介电层的该第二部分接触。
6.如权利要求5所述的半导体装置，其特征在于，该栅极电极层与该第二栅极介电层接触。
7.如权利要求6所述的半导体装置，其特征在于，该栅极电极层通过该第二栅极介电层与该第一栅极介电层的第一部分分隔。
8.如权利要求4所述的半导体装置，其特征在于，该第二栅极介电层为镧的氧化物。
9.如权利要求8所述的半导体装置，其特征在于，该第二栅极介电层为La2O3。
10.如权利要求1或2所述的半导体装置，其特征在于，该通道区的通道长度在2nm至20nm的范围。
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