CN115832049A - 半导体器件及其制造方法 - Google Patents

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张智强
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Abstract

方法包括：形成从衬底突出的半导体鳍；横跨半导体鳍形成伪栅极结构；使半导体鳍的位于与伪栅极结构相邻的区域中的部分凹进以形成凹槽；在凹槽中生长半导体层；以及形成介于半导体层和伪栅极结构之间的第一介电层。半导体层覆盖第一介电层的至少部分。方法也包括：修改半导体层的形状以暴露第一介电层的部分；沉积覆盖半导体层和第一介电层的部分的第二介电层；以及利用金属栅极结构替换伪栅极结构。本申请的实施例还涉及半导体器件及其制造方法。

Description

半导体器件及其制造方法
技术领域
本申请的实施例涉及半导体器件及其制造方法。
背景技术
半导体集成电路(IC)工业经历了指数级增长。IC材料和设计中的技术进步已经产生了多代IC，其中每一代都具有比上一代更小且更复杂的电路。在IC发展的过程中，功能密度(即，每芯片面积的互连器件的数量)普遍增大，而几何尺寸(即，可以使用制造工艺创建的最小组件(或线))已经减小。这种按比例缩小的工艺通常通过提高生产效率和降低相关成本来提供益处。这种缩小也增大了处理和制造IC的复杂性。
最近，已经引入了多栅极器件，试图通过增加栅极-沟道耦合来提高栅极控制，减小截止态电流并且减小短沟道效应(SCE)。已经引入的一种这样的多栅极器件是鳍式场效应晶体管(FinFET)。FinFET因鳍状结构而得其名，该鳍状结构从其上形成它的衬底延伸并且鳍状结构用于形成FET沟道。部分为了解决与FinFET相关的性能挑战而引入的另一种多栅极器件是全环栅(GAA)晶体管。GAA器件因栅极结构而得其名，该栅极结构可以在沟道区域周围延伸，在四侧上提供对沟道的访问。GAA器件与传统的互补金属氧化物半导体(CMOS)工艺兼容，并且它们的结构允许它们在保持栅极控制和减轻SCE的同时进行积极地缩放。
为了继续为先进技术节点中的多栅极器件(例如，FinFET和GAA器件)提供期望的缩放和增大的密度，已经引入了介电鳍以提高鳍(包括半导体鳍和介电鳍)的均匀性并且为源极/漏极(S/D)外延部件限定间隔。也可以引入包括半导体材料的牺牲包覆层以填充在半导体鳍和介电鳍之间，以在替换栅极工艺中为金属栅极堆叠件保留间隔。牺牲包覆层增大了相邻介电鳍之间的间隔，并且因此导致在介电鳍之间生长较大体积的S/D外延部件。较大体积的S/D外延部件可能在S/D接触件和金属栅极堆叠件之间引起高寄生电容。较大体积的S/D外延部件也会劣化S/D接触件和金属栅极堆叠件之间的泄漏性能。因此，虽然目前的方法已经在许多方面都令人满意，但是相对于所得器件的性能的挑战可能并非在所有方面都令人满意。
发明内容
本申请的一些实施例提供了一种制造半导体器件的方法，包括：形成从衬底突出的半导体鳍；横跨所述半导体鳍形成伪栅极结构；使所述半导体鳍的位于与所述伪栅极结构相邻的区域中的部分凹进，从而形成凹槽；在所述凹槽中生长半导体层；形成介于所述半导体层和所述伪栅极结构之间的第一介电层，其中，所述半导体层覆盖所述第一介电层的至少部分；修改所述半导体层的形状，从而使得所述第一介电层的所述部分暴露；沉积覆盖所述半导体层和所述第一介电层的所述部分的第二介电层；以及利用金属栅极结构替换所述伪栅极结构。
本申请的另一些实施例提供了一种制造半导体器件的方法，包括：形成从衬底突出的半导体鳍；在所述半导体鳍的侧壁上形成包覆层；在所述包覆层的侧壁上形成第一介电鳍和第二介电鳍；在所述半导体鳍以及所述第一介电鳍和所述第二介电鳍上形成伪栅极结构；使与所述伪栅极结构相邻的区域中的所述半导体鳍凹进，从而形成凹槽；使所述包覆层和所述半导体鳍的在所述凹槽中暴露的部分横向凹进，从而形成腔；在所述腔中沉积隔离层；在所述凹槽中生长由所述第一介电鳍和所述第二介电鳍夹在中间的外延部件，其中，所述外延部件覆盖所述隔离层的侧壁；重塑所述外延部件，从而暴露所述隔离层的所述侧壁的顶部部分；在所述外延部件和所述隔离层的所述侧壁的所述顶部部分上沉积介电层；以及利用金属栅极结构替换所述伪栅极结构。
本申请的又一些实施例提供了一种半导体器件，包括：沟道构件，垂直堆叠在衬底之上；导电结构，包裹所述沟道构件的每个；外延部件，邻接所述沟道构件，其中，所述外延部件的顶面包括将向上突出部分夹在中间的两个阶梯轮廓；隔离层，介于所述外延部件和所述导电结构之间；以及介电层，覆盖所述外延部件。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明。需要强调，根据工业中的标准实践，各个部件未按比例绘制，仅用于说明目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1A和图1B显示了根据本发明的一个或多个方面的用于形成多栅极器件的方法的流程图。
图2A、图3A、图4A、图5A、图6A、图7A、图8A、图9A、图10A、图11A、图12A、图13A、图14A、图15A、图16A、图17A、图18A和图20A示出了根据本发明的方面的在根据图1A和图1B的方法的制造工艺期间的半导体结构的立体图。
图2B、图3B、图4B、图5B、图6B、图7B、图8B、图9B、图9C、图9D、图10B、图10C、图10D、图11B、图11C、图11D、图12B、图12C、图12D、图13B、图13C、图13D、图14B、图14C、图14D、图15B、图15C、图15D、图16B、图16C、图16D、图17B、图17C、图17D、图18B、图18C、图18D、图19、图20B、图20C和图20D示出了根据本发明的方面的在根据图1A和图1B的方法的制造工艺期间的半导体结构的截面图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
此外，为了便于描述，本文可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所描绘的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其它方式定向(旋转90度或在其它方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。此外，当利用“约”、“大约”等描述数值或数值范围时，该术语旨在涵盖所描述数字的+/-10％内的数值，除非另有说明。例如，术语“约5nm”涵盖从4.5nm至5.5nm的尺寸范围。
本发明总体涉及半导体器件和制造方法，并且更具体地涉及在先进技术节点中制造具有重塑源极/漏极(S/D)外延部件的多栅极器件。应该指出，多栅极器件包括其栅极结构形成在沟道区域的至少两侧上的那些晶体管。这些多栅极器件可以包括p型金属氧化物半导体器件或n型金属氧化物半导体器件。具体实例可以在本文中提出并且称为FinFET，由于它们的鳍状结构。本文也提出了称为全环栅(GAA)器件的多栅极晶体管类型的实施例。GAA器件包括具有其形成在沟道区域的4侧上的栅极结构或其部分(例如，围绕沟道区域的部分)的任何器件。本文提出的器件也包括具有设置在纳米片沟道、纳米线沟道、条形沟道和/或其它合适的沟道配置中的沟道区域的实施例。本文提出的是可以具有与单个、连续栅极结构相关的一个或多个沟道区域(例如，纳米线/纳米片)的器件的实施例。但是，普通技术人员将认识到该教导可以应用于单个沟道(例如，单个纳米线/纳米片)或任何数量的沟道。普通技术人员可以认识到可以从本发明的方面受益的半导体器件的其它实例。
本发明的实施例提供优于现有技术的若干优势，但是应该理解其它实施例可以提供不同的优势，并非所有优势都必须在本文中讨论，并且没有特定优势对于所有实施例是必须的。例如，本文讨论的实施例包括用于提供介电鳍以用于提高鳍均匀性并且为S/D外延部件限定间隔，以及具有半导体材料的牺牲包覆层以用于为金属栅极堆叠件保留间隔的方法和结构。牺牲包覆层的存在增大了相邻介电鳍之间的间隔，并且因此导致S/D外延部件的较大体积。即使牺牲包覆层随后由内部间隔件层替换作为S/D外延部件和金属栅极堆叠件之间的隔离，S/D外延部件的增大的体积仍然会增大S/D接触件和金属栅极堆叠件之间的寄生电容。本文讨论的实施例包括重塑S/D外延部件以修改S/D外延部件的轮廓。通过重塑S/D外延部件，S/D外延部件的体积减小，因此寄生电容较小。此外，S/D外延部件的重塑轮廓有助于抑制S/D接触件和金属栅极堆叠件之间的泄漏电流并且提高器件性能。
图1A和图1B中所示的是包括制造多栅极器件的半导体制造的方法100。方法100仅仅是实例，并不旨在限制本发明超出权利要求中明确记载的内容。可以在方法100之前、期间和之后提供额外的操作，并且对于方法的额外实施例，可以替换、消除或移动所描述的一些操作。下面结合图2A至图20D描述方法100。图2A、图3A、图4A、图5A、图6A、图7A、图8A、图9A、图10A、图11A、图12A、图13A、图14A、图15A、图16A、图17A、图18A和图20A表示根据图1A和图1B的方法100的各个阶段的半导体器件200的实施例的立体图。图2B、图3B、图4B、图5B、图6B、图7B、图8B、图9B、图10B、图11B、图12B、图13B、图14B、图15B、图16B、图17B、图18B和图20B是沿标有后缀“A”的对应附图中的B-B线在X-Z平面中截取的截面图，该截面图切穿栅极区域并且垂直于要形成的多栅极器件的沟道区域的纵向方向。图9C、图10C、图11C、图12C、图13C、图14C、图15C、图16C、图17C、图18C和图20C是沿标有后缀“A”的对应附图中的C-C线在X-Z平面中截取的截面图，该截面图切穿栅极区域并且垂直于要形成的多栅极器件的沟道区域的纵向方向。图9D、图10D、图11D、图12D、图13D、图14D、图15D、图16D、图17D、图18D和图20D是沿标有后缀“A”的对应附图中的D-D线在Y-Z平面中截取的截面图，该截面图切穿要形成的多栅极器件的沟道区域和相邻源极/漏极区域。图19是沿图18A中的B-B线在X-Z平面中截取的可选截面图，该截面图切穿栅极区域并且垂直于要形成的多栅极器件的沟道区域的纵向方向。
与本文讨论的其它方法实施例和示例性器件一样，应该理解，半导体器件200的一部分可以通过CMOS技术工艺流程来制造，并且因此本文仅简要描述一些工艺。此外，示例性半导体器件可以包括各种其它器件和部件，诸如其它类型的器件，诸如额外晶体管、双极结型晶体管、电阻器、电容器、电感器、二极管、保险丝、静态随机存取存储器(SRAM)和/或其它逻辑电路等，但是为了更好地理解本发明的发明概念而进行了简化。在一些实施例中，示例性器件包括可以互连的多个半导体器件(例如，晶体管)，包括P-FET、N-FET等。此外，应该指出，方法100的工艺步骤(包括参考图2A至图20D给出的任何描述)，与本发明中提供的方法的剩余部分和示例性附图一样，仅仅是示例性的并且不旨在限制超出所附权利要求中明确记载的内容。
方法100在操作102(图1A)中提供(或提供有)半导体器件(或器件)200。参考图2A和图2B，器件200包括衬底202以及位于衬底202之上的外延堆叠件204。在一些实施例中，衬底202可以是半导体衬底，诸如硅衬底。衬底202可以包括各个层，包括形成在半导体衬底上的导电层或绝缘层。衬底202可以包括各种掺杂配置，这取决于本领域已知的设计要求。例如，可以在为不同器件类型设计的区域中的衬底202上形成不同的掺杂分布(例如，n阱、p阱)(例如，n型场效应晶体管(N-FET)、p型场效应晶体管(P-FET))。合适的掺杂可以包括掺杂剂的离子注入和/或扩散工艺。衬底202可以具有介于提供不同器件类型的区域之间的隔离部件(例如，浅沟槽隔离(STI)部件)。衬底202也可以包括其它半导体，诸如锗、碳化硅(SiC)、硅锗(SiGe)或金刚石。可选地，衬底202可以包括化合物半导体和/或合金半导体。此外，衬底202可以可选地包括外延层(epi层)，可以应变以用于增强性能，可以包括绝缘体上硅(SOI)结构和/或可以具有其它合适的增强部件。
外延堆叠件204包括由第二组分的外延层208介于其间的第一组分的外延层206。第一组分和第二组分可以不同。外延层208可以包括与衬底202相同的组分。在所示实施例中，外延层206是硅锗(SiGe)并且外延层208是硅(Si)。但是，其它实施例也是可能的，包括提供具有不同氧化速率和/或蚀刻选择性的第一组分和第二组分的那些。例如，在一些实施例中，第一组分的外延层206或第二组分的外延层208中的任何一个可以包括其它材料，诸如锗；化合物半导体，诸如碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，诸如SiGe、GaAsP、AlInAs、AlGaAs、InGaAs、GaInP和/或GaInAsP；或它们的组合。在一些实施例中，外延层206和208基本上不含掺杂剂(即，具有从约0cm-3至约1x1017 cm-3的外在掺杂剂浓度)，其中例如，在外延生长工艺期间没有实施有意的掺杂。举例来说，相应第一组分和第二组分的外延层206和208的外延生长可以通过分子束外延(MBE)工艺、金属有机化学气相沉积(MOCVD)工艺和/或其它合适的外延生长工艺来实施。在各个实施例中，衬底202是晶体衬底，并且外延层206和208是晶体半导体层。
在一些实施例中，每个外延层206具有在从约4纳米(nm)至约8nm范围内的厚度。外延层206在厚度上可以基本上均匀。然而在一些实施例中，顶部外延层206可以比其下面的其它外延层206薄(例如，厚度的一半)。顶部外延层206用作在随后工艺中为其它外延层提供保护的覆盖层。在一些实施例中，每个外延层208具有在从约4nm至约8nm范围内的厚度。在一些实施例中，堆叠件的外延层208在厚度上基本上均匀。如下面更详细描述的，外延层208或其部分可以形成随后形成的多栅极器件200的沟道构件，并且厚度基于器件性能考虑来选择。术语沟道构件(或沟道层)在本文中用于表示晶体管中具有纳米级或甚至微米级尺寸并且具有细长形状的用于沟道的任何材料部分，不管该部分的截面形状如何。因此，该术语表示圆形和基本上圆形截面的细长材料部分，以及包括例如圆柱形状或基本上矩形截面的梁形或条形材料部分。沟道区域中的外延层206最终可以去除，并且用于限定用于随后形成的多栅极器件的相邻沟道构件之间的垂直距离，并且厚度基于器件性能考虑来选择。因此，外延层206也可以称为牺牲层，并且外延层208也可以称为沟道层。
应该指出，外延层206的四(4)层和外延层208的三(3)层交替布置，如图2A和图2B中所示，这仅用于说明目的，并不旨在限制超出权利要求中明确记载的内容。可以理解，在外延堆叠件204中可以形成任何数量的外延层；层的数量取决于用于器件200的沟道构件的期望数量。在一些实施例中，外延层208的数量在2和10之间。也应该指出，虽然外延层206、208显示为具有特定的堆叠顺序，其中外延层206是外延堆叠件204的最顶层，但是其它配置也是可能的。例如，在一些情况下，外延层208可以可选地是外延堆叠件204的最顶层。换句话说，用于外延层206、208的生长顺序以及因此它们的堆叠顺序可以互换或以其它方式与附图中所示的不同，同时保持在本发明的范围内。
然后方法100进入操作104(图1A)，其中通过图案化形成半导体鳍(也称为器件鳍或鳍元件)。参考图3A和图3B的实例，在操作104的实施例中，形成从衬底202延伸的多个半导体鳍210。在各个实施例中，半导体鳍210的每个包括由衬底202形成的基底部分203(也称为台面)以及由包括外延层206和208的外延堆叠件的外延层的每个的部分形成的外延堆叠件部分204。半导体鳍210可以使用包括双重图案化或多重图案化工艺的合适工艺来制造。通常，双重图案化或多重图案化工艺结合光刻和自对准工艺，从而允许创建具有例如小于使用单个、直接光刻工艺可获得的间距的图案。例如，在一个实施例中，在衬底上方形成并且使用光刻工艺图案化牺牲层。使用自对准工艺在图案化的牺牲层旁边形成间隔件。然后去除牺牲层，并且然后剩余的间隔件或心轴可以用于通过蚀刻初始外延堆叠件204来图案化半导体鳍210。蚀刻工艺可以包括干蚀刻、湿蚀刻、反应离子蚀刻(RIE)和/或其它合适的工艺。
在所示实施例中，在图案化半导体鳍210之前，在外延堆叠件204上方形成硬掩模(HM)层212。在一些实施例中，HM层212包括氧化物层212A(例如，可以包括氧化硅的垫氧化物层)以及形成在氧化物层212A上方的氮化物层212B(例如，可以包括氮化硅的垫氮化物层)。氧化物层212A可以用作外延堆叠件204和氮化物层212B之间的粘合层并且可以用作用于蚀刻氮化物层212B的蚀刻停止层。在一些实例中，HM层212包括热生长氧化物、化学气相沉积(CVD)沉积的氧化物和/或原子层沉积(ALD)沉积的氧化物。在一些实施例中，HM层212包括通过CVD和/或其它合适技术沉积的氮化物层。
随后半导体鳍210可以使用包括光刻和蚀刻工艺的合适工艺来制造。光刻工艺可以包括在HM层212上方形成光刻胶层(未显示)、将抗蚀剂暴露于图案、实施曝光后烘烤工艺以及显影抗蚀剂以形成包括抗蚀剂的掩蔽元件。在一些实施例中，图案化抗蚀剂以形成掩蔽元件可以使用电子束(e束)光刻工艺来实施。然后掩蔽元件可以用于保护衬底202的区域以及形成在其上的层，同时蚀刻工艺在未保护区域中形成穿过HM层212、穿过外延堆叠件204并且进入衬底202的沟槽214，从而留下多个延伸的半导体鳍210。沟槽214可以使用干蚀刻、湿蚀刻、RIE和/或其它合适的工艺来蚀刻。在一些实例中，半导体鳍210的宽度W0在从约20nm至约30nm范围内。
也可以使用在衬底上形成半导体鳍的方法的许多其它实施例，包括例如限定鳍区域(例如，通过掩模或隔离区域)以及以半导体鳍210的形式外延生长外延堆叠件204。在一些实施例中，形成半导体鳍210可以包括修整工艺以减小半导体鳍210的宽度。修整工艺可以包括湿和/或干蚀刻工艺。
在操作106中，方法100(图1A)在半导体鳍210之间形成隔离部件，诸如浅沟槽隔离(STI)部件。参考图4A和图4B，STI部件220设置在衬底202上，介于半导体鳍210之间。举例来说，在一些实施例中，首先在衬底202上方沉积介电层，利用介电材料填充沟槽214。在一些实施例中，介电层可以包括氧化硅、氮化硅、氮氧化硅、氟掺杂的硅酸盐玻璃(FSG)、低k电介质、它们的组合和/或其它合适的材料。在各个实例中，介电层可以通过CVD工艺、SACVD工艺、可流动CVD工艺、ALD工艺、PVD工艺和/或其它合适的工艺来沉积。在一些实施例中，在沉积介电层之后，可以退火器件200，例如以提高介电层的质量。在一些实施例中，介电层可以包括多层结构，例如，具有一个或多个衬垫层。
在形成隔离(STI)部件的一些实施例中，在沉积介电层之后，例如通过化学机械抛光(CMP)工艺减薄并且平坦化沉积的介电材料。在一些实施例中，HM层212用作CMP停止层。随后，使介于半导体鳍210之间的介电层凹进。仍然参考图4A和图4B的实例，使STI部件220凹进，提供在STI部件220之上延伸的半导体鳍210。在一些实施例中，凹进工艺可以包括干蚀刻工艺、湿蚀刻工艺和/或它们的组合。在一些实施例中，控制凹进深度(例如，通过控制蚀刻时间)以便产生半导体鳍210的暴露上部部分的期望高度。在所示实施例中，期望高度暴露外延堆叠件204的层的每个。在进一步实施例中，使STI部件220的顶面凹进至最底部外延层206下方。
在操作108中，方法100(图1A)在半导体鳍的顶面和侧壁表面上沉积包覆层。参考图5A和图5B，在所示实施例中，包覆层222选择性沉积在器件200上方。特别地，包覆层222可以选择性和共形沉积在半导体鳍210的暴露表面上方。在各个实施例中，包覆层222不沉积在半导体鳍210之间的STI部件220的顶面上。例如，包覆层222可以是半导体层并且通过外延生长工艺来沉积，从而使得包覆层222的外延生长限制于半导体鳍210的暴露半导体表面，包覆层222用作晶种层，但不在STI部件220的介电材料表面上。可选地，包覆层222可以沉积为覆盖器件200的毯式层。随后，在诸如干蚀刻工艺(例如，RIE蚀刻)的各向异性蚀刻工艺中去除包覆层222的水平部分，在半导体鳍210的顶面和侧壁表面上留下剩余部分。举例来说，包覆层222可以通过MBE工艺、MOCVD工艺、ALD工艺和/或其它合适的沉积工艺来沉积。如下面将详细解释的，包覆层222为随后形成的金属栅极堆叠件预留间隔，并且在随后处理阶段中去除。因此，包覆层222也称为牺牲包覆层。在一些实例中，包覆层222的厚度W1在从约5nm至约20nm范围内。
在一些实施例中，包覆层222包括与外延层206相同的半导体材料，诸如硅锗(SiGe)，但是锗浓度不同。例如，锗在外延层206中的摩尔比可以在从约15％至约25％范围内，并且锗在包覆层222中的摩尔比可以在从约40％至约50％范围内。锗浓度的差异在包覆层222和外延层206之间提供了蚀刻选择性。在一些可选实施例中，包覆层222包括与外延层206相同的半导体材料，诸如硅锗(SiGe)，包括相同的锗浓度。在进一步实施例中，可以在沉积包覆层222之前在半导体鳍210的暴露半导体表面上形成氧化物衬垫(未显示)。氧化物衬垫将包覆层222与外延层206分隔开并且在随后去除包覆层222中保护外延层206。氧化物衬垫通过氧化半导体鳍210的暴露半导体表面来形成。氧化工艺产生具有确定厚度的氧化物衬垫。例如，氧化物衬垫可以具有从约1nm至约3nm的厚度。在一些实施例中，氧化工艺包括快速热氧化(RTO)工艺、高压氧化(HPO)、化学氧化工艺、原位流生成(ISSG)工艺或增强原位流生成(EISSG)工艺。在一些实施例中，RTO工艺在约400℃至约700℃的温度下、使用O2和O3作为反应气体实施约1秒至约30秒。在其它实施例中，HPO使用O2、O2+N2、N2等工艺气体、在从约1atm至约25atm的压力和从约300℃至约700℃的温度下实施约1分钟至约10分钟。化学氧化工艺的实例包括湿SPM清洁、湿O3/H2O等。O3可以具有约1ppm至约50ppm的浓度。
在一些实施例中，包覆层222中的半导体材料是非晶形式或多晶形式，诸如在一些实施例中是非晶SiGe或多晶SiGe。在又一些实施例中，包覆层222可以具有非晶形式和多晶形式的半导体材料的混合物，诸如60％的非晶形式的SiGe和40％的多晶形式的SiGe。术语“非晶或多晶”在本文中用于表示非晶形式、多晶形式或它们的组合的组分。
在操作110中，方法100(图1A)在相邻半导体鳍之间形成介电鳍。参考图6A和图6B，在操作110的实施例中，在沟槽214内共形沉积介电层224，包括沿包覆层222的侧壁和沿STI部件220的顶面。此后，在介电层224上方沉积介电层226。在至少一些实施例中，介电层224和226可以共同限定介电鳍(或混合鳍)228。在一些情况下，介电鳍228还可以包括形成在介电层224和226上方的高k介电层，例如在使介电层224和226凹进之后，如下面所讨论的。通常，并且在一些实施例中，介电层224和226可以包括SiN、SiCN、SiOC、SiOCN、SiOx或其它适当的材料。在一些实例中，介电层224可以包括低k介电层，并且介电层226可以包括可流动氧化物层。在各个情况下，介电层224和226可以通过CVD工艺、ALD工艺、PVD工艺、旋涂和烘烤工艺和/或其它合适的工艺来沉积。在一些实例中，在沉积介电层224和226之后，可以实施CMP工艺以去除过量的材料部分并且平坦化器件200的顶面。
方法100在操作110中还可以包括凹进工艺、高k介电层沉积工艺和CMP工艺。仍然参考图6A和图6B，在操作110的实施例中，实施凹进工艺以去除介电层224和226的顶部部分。在一些实施例中，凹进工艺可以包括干蚀刻工艺、湿蚀刻工艺和/或它们的组合。在一些实施例中，控制凹进深度(例如，通过控制蚀刻时间)以产生期望的凹进深度。在一些实施例中，凹进工艺可以可选地去除包覆层222的至少一部分。在实施凹进工艺之后，并且在操作110的进一步实施例中，在通过凹进工艺形成的沟槽内沉积高k介电层230。在一些实施例中，高k介电层230可以包括HfO2、ZrO2、HfAlOx、HfSiOx、Y2O3、Al2O3或另一高k材料。高k介电层230可以通过CVD工艺、ALD工艺、PVD工艺和/或其它合适的工艺来沉积。在沉积高k介电层230之后，并且在操作110的进一步实施例中，实施CMP工艺以去除过量的材料部分并且平坦化器件200的顶面。在一些实例中，CMP工艺从半导体鳍210的顶部去除包覆层222的部分以暴露HM层212。因此，在各个情况下，介电鳍228限定为具有包括介电层224、226的凹进部分的下部部分以及包括高k介电层230的上部部分。在一些实例中，高k介电层230的高度可以为约20nm至约30nm，具有从约15nm至约25nm范围内的宽度W2。在一些情况下，介电鳍228可以可选地描述为具有高k上部部分和低k下部部分的双层电介质。在一些实例中，上部部分与下部部分的高度比率可以为约1:20至约20:1。例如，高度比率可以例如通过改变凹槽深度以及因此高k介电层230的高度来调整，如上面所指出。在所示实施例中，介电层224和226的凹进顶面与顶部外延层208的顶面基本上齐平(或称为共面)。
参考图6B，在一些实施例中，相邻介电鳍228之间的间隔S为约W0+2*W1，并且在从约25nm至约55nm范围内，并且介电鳍228的间距P为约W0+2*W1+W2，并且在从约60nm至约70nm范围内。如下面将更详细讨论的，介电鳍228用于有效防止形成在相邻半导体鳍210之间的S/D外延部件的横向合并。在外延生长期间，S/D外延部件在介电鳍228的相对侧壁之间横向扩展并且基本上填充间隔S。因此，包覆层222的存在增大了相邻介电鳍228之间的间隔S，并且因此导致要形成的S/D外延部件的较大体积。
在操作112中，方法100(图1A)去除HM层212和包覆层222的顶部部分。参考图7A和图7B，在操作112的实施例中，最初可以回蚀HM层212和包覆层222的顶部部分。最顶部外延层206可以用作用于蚀刻HM层212的蚀刻停止层并且随后去除。包覆层222的顶部部分可以通过以相同半导体材料(诸如SiGe)为目标的相同蚀刻剂与最顶部外延层206一起去除。在一些实施例中，回蚀的包覆层222的顶面与半导体鳍210的最顶部外延层208的顶面基本上齐平。在一些实施例中，回蚀HM层212和包覆层222的顶部部分可以使用湿蚀刻工艺、干蚀刻工艺、多步蚀刻工艺和/或它们的组合来实施。HM层212可以例如通过使用H3PO4或其它合适蚀刻剂的湿蚀刻工艺来去除。
然后方法100进入操作114(图1A)，其中形成伪栅极结构。虽然本讨论针对替换栅极(或后栅极)工艺，由此形成并且随后替换伪栅极结构，但是其它配置也是可能的。参考图8A和图8B，形成伪栅极结构234。伪栅极结构234将在器件200的随后处理阶段由最终栅极堆叠件替换。特别地，伪栅极结构234可以在稍后处理阶段由高k介电层(HK)和金属栅电极(MG)替换，如下面将更详细讨论。在一些实施例中，伪栅极结构234设置在半导体鳍210、包覆层222和介电鳍228上方。半导体鳍210的位于伪栅极结构234下面的部分可以称为沟道区域。伪栅极结构234也可以限定半导体鳍210的源极/漏极(S/D)区域，例如，半导体鳍210的与沟道区域相邻并且位于沟道区域的相对侧上的区域。
在一些实施例中，伪栅极结构234通过诸如层沉积、图案化、蚀刻的各个工艺步骤以及其它合适的处理步骤来形成。示例性层沉积工艺包括CVD(包括低压CVD、等离子体增强CVD和/或可流动CVD)、PVD、ALD、热氧化、电子束蒸发或其它合适的沉积技术或它们的组合。在一些实施例中，伪栅极结构234包括伪介电层和伪电极层。在一些实施例中，伪介电层可以包括SiO2、氮化硅、高k介电材料和/或其它合适的材料。随后，沉积伪电极层。在一些实施例中，伪电极层可以包括多晶硅(poly硅)。例如，在形成伪栅极结构中，图案化工艺包括光刻工艺(例如，光刻或电子束光刻)，光刻工艺还可以包括光刻胶涂覆(例如，旋涂)、软烘烤、掩模对准、曝光、曝光后烘烤、光刻胶显影、冲洗、干燥(例如，旋转干燥和/或硬烘烤)、其它合适的光刻技术和/或它们的组合。在一些实施例中，蚀刻工艺可以包括干蚀刻(例如，RIE蚀刻)、湿蚀刻和/或其它蚀刻方法。在一些实施例中，伪栅极结构234通过硬掩模236来图案化。硬掩模236可以包括多个层，诸如氧化物层以及位于氧化物层上方的氮化物层。在一些实施例中，在形成伪栅极结构234之后，从半导体鳍210的S/D区域去除伪介电层。蚀刻工艺可以包括湿蚀刻、干蚀刻和/或它们的组合。蚀刻工艺选择为选择性蚀刻伪介电层而基本上不蚀刻半导体鳍210、硬掩模236和伪电极层。
在操作116中，方法100(图1A)在伪栅极结构234的侧壁表面上形成栅极间隔件。参考图9A至图9D，形成栅极间隔件242。栅极间隔件242可以具有从约2nm至约10nm的厚度。在一些实例中，栅极间隔件242可以包括介电材料，诸如氧化硅、氮化硅、碳化硅、氮氧化硅、SiCN、碳氧化硅、SiOCN、低k材料和/或它们的组合。在一些实施例中，栅极间隔件242包括多个层，诸如衬垫间隔件层和主间隔件层等。举例来说，栅极间隔件242可以通过使用诸如CVD工艺、次大气压CVD(SACVD)工艺、可流动CVD工艺、ALD工艺、PVD工艺或其它合适的工艺的工艺在器件200上方共形沉积介电材料来形成。在共形沉积介电材料之后，可以回蚀介电材料的用于形成栅极间隔件242的部分以暴露半导体鳍210的未由伪栅极结构234覆盖的部分(例如，在源极/漏极区域中)。在一些情况下，回蚀工艺沿伪栅极结构234的顶面去除介电材料的用于形成栅极间隔件242的部分，从而暴露硬掩模层236。在一些实施例中，回蚀工艺可以包括湿蚀刻工艺、干蚀刻工艺、多步蚀刻工艺和/或它们的组合。应该指出，在回蚀工艺之后，栅极间隔件242保持设置在伪栅极结构234的侧壁表面上。
在操作118中，方法100(图1A)在形成S/D凹槽中使S/D区域中的半导体鳍210凹进。参考图10A至图10D，实施源极/漏极蚀刻工艺以通过去除半导体鳍210和包覆层222的未由伪栅极结构234(例如，在源极/漏极区域中)覆盖的部分以及先前暴露的部分(例如，在栅极间隔件242回蚀工艺期间)来形成S/D凹槽246。特别地，源极/漏极蚀刻工艺可以用于去除器件200的源极/漏极区域中暴露的外延层部分206和208，以暴露半导体鳍210的基底部分203。在一些实施例中，源极/漏极蚀刻工艺可以包括干蚀刻工艺、湿蚀刻工艺和/或它们的组合。在一些实施例中，控制凹进深度(例如，通过控制蚀刻时间)，从而使得基底部分203的顶面S203凹进至STI部件220的顶面下面，诸如在一些实例中为约2nm至约5nm。由于源极/漏极蚀刻工艺期间的负载效应，S/D凹槽246的侧壁可以具有锥形轮廓(图10D)，从而使得S/D凹槽246在底部部分中较窄并且在顶部部分中较宽，并且因此两个相邻S/D凹槽246之间的半导体鳍210在底部部分中较宽并且在顶部部分中较窄。
在操作120中，方法100(图1B)形成内部间隔件腔。参考图11A至图11D，通过S/D凹槽246使外延层206横向凹进，形成内部间隔件腔248。在操作120的一些实施例中，实施横向蚀刻(或水平凹进)以使外延层206凹进以形成内部间隔件腔248。在一些实施例中，外延层206的蚀刻量在从约2nm至约10nm范围内。横向蚀刻也在Y方向上使包覆层222凹进(图11A)。当外延层206和包覆层222是SiGe时，横向蚀刻工艺可以使用选自但不限于氢氧化铵(NH4OH)、四甲基氢氧化铵(TMAH)、乙二胺邻苯二酚(EDP)和氢氧化钾(KOH)溶液的蚀刻剂。在一些实施例中，包覆层222的凹进侧壁与伪栅极结构234的侧壁表面基本上齐平。这里，“基本上齐平”意味着相对位置的差异小于约1nm。
在操作122中，方法100(图1B)形成内部间隔件。参考图12A至图12D，在内部间隔件腔248中形成内部间隔件250。在一些实施例中，内部间隔件250的长度(沿Y方向)可以在从约3nm至约8nm范围内。在操作122的一些实施例中，在外延层206的横向端部上形成绝缘层以填充内部间隔件腔248，从而形成内部间隔件250。绝缘层可以包括介电材料，诸如SiN、SiOC、SiOCN、SiCN、SiO2和/或其它合适的材料。在一些实施例中，绝缘层例如通过ALD或任何其它合适的方法共形沉积在S/D凹槽246中。在共形沉积绝缘层之后，实施回蚀工艺以从内部间隔件腔248外部部分去除绝缘层。通过这种蚀刻，绝缘层基本上保留在内部间隔件腔248内。在一些实例中，回蚀工艺也可以蚀刻介电鳍228的高k介电层230的未由伪栅极结构234覆盖的部分。
在操作124中，方法100(图1B)形成S/D外延部件(也称为S/D部件)。参考图13A至图13D，在S/D凹槽246中形成S/D部件252。在操作124的一些实施例中，S/D部件252形成在与伪栅极结构234相邻并且位于伪栅极结构234两侧上的S/D区域中。例如，S/D部件252可以形成在半导体鳍210的暴露基底部分203上方并且与相邻内部间隔件250和沟道层(外延层208)接触。S/D部件252也在X方向上与介电鳍228的侧壁接触。可以具有部分回蚀的高k介电层230的介电鳍228有效地防止形成在半导体鳍210上的S/D部件252的横向合并。参考图13C，在所示实施例中，由于晶体半导体材料的外延生长，S/D部件252的底面具有与介电鳍228的侧壁相交的小平面。小平面在S/D部件252的底面和STI部件220的顶面之间捕获空隙(间隙)254。空隙254可以填充有周围环境条件(例如，空气、氮)。
总的来说，S/D部件252向沟道区域提供拉伸或压缩应力。在各个实施例中，S/D部件252可以包括Ge、Si、GaAs、AlGaAs、SiGe、GaAsP、SiP或其它合适的材料。在一些实施例中，S/D部件252通过在S/D区域中外延生长一个或多个半导体材料层(例如，外延生长掺杂层252a、252b和252c)来形成。在一些实施例中，第一外延生长掺杂层252a与半导体鳍210的暴露基底部分203接触并且与相邻内部间隔件250和沟道层(外延层208)接触，第一外延生长掺杂层252a也视为外延生长的掺杂衬垫，以促进随后外延生长掺杂层252b的外延生长。第一外延生长掺杂层252a在S/D区域中形成U形或V形结构(图13D)。第二外延生长掺杂层252b位于第一外延生长掺杂层252a上。第三外延生长掺杂层252c覆盖第一外延生长掺杂层252a和第二外延生长掺杂层252b。在所示实施例中，第二外延生长掺杂层252b和第三外延生长掺杂层252c的顶面都位于介电鳍228的介电层224和226的顶面之上，但是低于介电鳍228的高k介电层230的顶面(图13C)。在一些可选实施例中，第三外延生长掺杂层252c的顶面(例如，具有顶点的小平面)可以位于介电鳍228的高k介电层230的顶面之上。
在一个实施例中，第一外延生长掺杂层252a由硅锗制成，其与第二外延生长掺杂层252b的材料相同。此外，锗的浓度从第一外延生长掺杂层252a至第二外延生长掺杂层252b逐渐增大。具体地，第一外延生长掺杂层252a包括在从约10％至约40％范围内的锗浓度(以摩尔比计)。第二外延生长掺杂层252b包括在从约40％至约65％范围内的锗浓度。在实施例中，第一外延生长掺杂层252a包括在从约10％至约30％范围内的锗浓度。第二外延生长掺杂层252b包括在从约50％至约70％范围内的锗浓度。锗浓度是可调整的，以满足不同的应变要求。此外，第一外延生长掺杂层252a和第二外延生长掺杂层252b分别包括梯度分布。例如，第一外延生长掺杂层252a从其最底部至其最顶部逐渐增大。第三外延生长掺杂层252c由硅制成，硅是指制成与第一外延生长掺杂层252a和第二外延生长掺杂层252b接触并且覆盖第一外延生长掺杂层252a和第二外延生长掺杂层252b的硅覆盖层。
S/D部件252可以在外延工艺期间通过引入掺杂物质来原位掺杂，掺杂物质包括：p型掺杂剂，诸如硼或BF2；n型掺杂剂，诸如磷或砷；和/或包括它们的组合的其它合适的掺杂剂。如果S/D部件252不是原位掺杂的，则实施注入工艺(即，结注入工艺)以掺杂S/D部件252。在示例性实施例中，NMOS器件中的S/D部件252包括SiP，而PMOS器件中的那些包括GeSnB和/或SiGeSnB。在一个实施例中，第一外延生长掺杂层252a包括与第二外延生长掺杂层252b和第三外延生长掺杂层252c相同的掺杂剂物质。掺杂剂浓度从第一外延生长掺杂层252a至第三外延生长掺杂层252c逐渐增大。第三外延生长掺杂层252c包括高于第一外延生长掺杂层252a和第二外延生长掺杂层252b的那些的掺杂剂浓度，这有助于用于将S/D接触件落在S/D部件上的随后的硅化工艺(例如，硅化镍的形成)。第二外延生长掺杂层252b包括高于第一外延生长掺杂层252a的掺杂剂浓度的掺杂剂浓度。此外，在一些实施例中，第一外延生长掺杂层252a、第二外延生长掺杂层252b和第三外延生长掺杂层252c分别包括恒定掺杂剂浓度分布。例如，第二外延生长掺杂层252b包括恒定分布，其中掺杂剂浓度从其最底部至其最顶部是恒定的。
在操作126中，方法100(图1B)通过S/D重塑工艺修改S/D部件252的形状。参考图14A至图14D，重塑S/D部件252的轮廓并且体积减小。在一些实施例中，S/D部件252的顶面使用选择性蚀刻工艺来修改。选择性蚀刻工艺可以包括湿蚀刻、干蚀刻、反应离子蚀刻或其它合适的蚀刻方法。例如，干蚀刻工艺可以实施含氧气体、含氟气体(例如，CF4、SF6、CH2F2、CHF3和/或C2F6)、含氯气体(例如，Cl2、CHCl3、CCl4和/或BCl3)、含溴气体(例如，HBr和/或CHBR3)、含碘气体、其它合适的气体和/或等离子体和/或它们的组合。例如，湿蚀刻工艺可以包括在稀氢氟酸(DHF)、氢氧化钾(KOH)溶液、氨、含有氢氟酸(HF)、硝酸(HNO3)和/或乙酸(CH3COOH)的溶液或其它合适的湿蚀刻剂中蚀刻。在一个实例中，选择性蚀刻工艺在从约600℃至约700℃的温度下施加含HCl的蚀刻剂(例如，HCl、HCl和SiH4的混合物或HCl和GeH4的混合物)。蚀刻剂与S/D部件252的暴露表面反应并且重塑S/D部件252。
在一些实施例中，S/D重塑工艺可以使S/D部件252凹进约1nm至约10nm。通过使S/D部件252凹进，S/D部件252的体积也减小。此外，修改S/D部件252的顶面。例如，S/D部件252的顶面可以变得不平坦，诸如具有凸顶部部分，凸顶部部分在两个肩部分之间具有顶点(例如，弧形顶部部分或具有小平面的顶部部分)。顶点位于介电鳍228的顶面下方。参考图14C，通过选择S/D部件252和相应蚀刻剂的适当晶体取向，S/D部件252的修改的顶面可以包括具有小平面的顶部部分(其具有小平面S1)、具有侧壁S2的垂直部分以及具有通过垂直侧壁S2邻接小平面S1的大致平坦表面S3的肩部分。从表面S3至小平面S1的过渡也称为阶梯轮廓。
小平面S1可以具有(111)晶体取向或(110)晶体取向。如图14C中所描绘，小平面S1可以包括第一外延生长掺杂层252a和第二外延生长掺杂层252b。在一些实例中，侧壁S2基本上是垂直的，诸如相对于水平面从约70°至约88°。顶点的两侧上的两个大致平坦的表面S3分别以高度H1和H2垂直远离顶点。高度H1和H2也称为肩高。在一些实施例中，高度H1和H2独立地在从约5nm至约25nm范围内。如果高度H1和H2小于5nm，则S/D部件252的体积可能仍然很大，这导致S/D接触件和金属栅极堆叠件之间的高寄生电容和强泄漏。如果高度H1和H2大于25nm，则一些顶部沟道层(外延层208)可能没有被覆盖，这导致较差的沟道层利用率。为了说明这点，图14C在沟道区域中强加了外延层206和208的轮廓(由虚线表示)。如所描绘的，凹进的S/D部件252可以暴露最顶部沟道层的顶角。虽然顶部沟道层暴露的一小部分是可以接受的，但是大部分导致沟道层的浪费。高度H1和H2可以基本上彼此相等，从而使得两个肩部分齐平；或者高度H1和H2可以不同，从而使得一个肩部分高于另一个肩部分。大致平坦的表面S3具有在从约2nm至15nm范围内的宽度W(从侧壁S2至介电鳍228的水平距离)。宽度W也称为肩宽。如果宽度W小于约2nm，则可能难以在这样窄的拐角区域中填充要形成的接触蚀刻停止层(CESL)。如果宽度W大于约15nm，则一些顶部沟道层(外延层208)可能不会被覆盖，这导致较差的沟道层利用率。
此外，关于填充在通过使包覆层222横向凹进形成的腔中的内部间隔件250，在S/D重塑工艺之前，S/D部件252可以完全覆盖内部间隔件250。在S/D重塑工艺之后，由于使S/D部件252凹进，填充在通过使包覆层222横向凹进形成的腔中的内部间隔件250的侧壁的顶部部分可以在S/D凹槽246中暴露。类似地，栅极间隔件242的先前由S/D部件252覆盖的部分也可以在S/D重塑工艺之后再次在S/D凹槽246中暴露。同样如图14C中所描绘，选择性蚀刻工艺可以通过蚀刻S/D部件252的边缘部分在S/D部件252和介电鳍228之间形成高高宽比的接缝。接缝可以将空隙254连接至S/D部件252之上的外部间隔。当在选择性蚀刻工艺中施加的蚀刻剂泄漏至空隙254中时，也可以蚀刻第一外延生长掺杂层252a的底面的小平面。参考图14D，部分去除第三外延生长掺杂层252c可以暴露S/D凹槽246中的第一外延生长掺杂层252a和第二外延生长掺杂层252b。
在操作128中，方法100(图1B)形成接触蚀刻停止层(CESL)和层间介电(ILD)层。参考图15A至图15D，在S/D部件252和栅极间隔件242上方沉积CESL 256，并且在CESL 256上方沉积ILD层258。在操作128的一些实施例中，CESL 256包括氮化硅层、氧化硅层、氮氧化硅层和/或本领域已知的其它材料。CESL 256可以通过等离子体增强化学气相沉积(PECVD)工艺和/或其它合适的沉积或氧化工艺来形成。在一些实施例中，ILD层258包括诸如正硅酸乙酯(TEOS)氧化物、未掺杂的硅酸盐玻璃的材料或诸如硼磷硅酸盐玻璃(BPSG)、熔融石英玻璃(FSG)、磷硅酸盐玻璃(PSG)、硼掺杂的硅玻璃(BSG)的掺杂的氧化硅和/或其它合适的介电材料。ILD层258可以通过PECVD工艺或其它合适的沉积技术来沉积。在一些实施例中，在形成ILD层258之后，半导体器件200可以经受高热预算工艺以退火ILD层。如所讨论的，重塑的S/D部件252可以暴露最顶部沟道层的部分。在这样的配置中，CESL 256与最顶部沟道层的暴露部分接触并且覆盖最顶部沟道层的暴露部分，诸如图15C中所示。此外，如所讨论的，重塑的S/D部件252可以暴露通过在操作120中使包覆层222横向凹进形成的腔中的内部间隔件250的侧壁的顶部部分。在这样的配置中，CESL 256和ILD层258与内部间隔件250的暴露部分接触并且覆盖内部间隔件250的暴露部分。
在一些实例中，在沉积ILD层之后，可以实施平坦化工艺以去除过量的介电材料。例如，平坦化工艺包括化学机械平坦化(CMP)工艺，该CMP工艺去除ILD层258的位于伪栅极结构234上面的部分(和CESL 256，如果存在)并且平坦化半导体器件200的顶面。在一些实施例中，CMP工艺也去除硬掩模236并且暴露伪栅极结构234的伪电极层。
在操作130中，方法100(图1B)去除伪栅极结构234以形成栅极沟槽260。参考图16A至图16D，去除伪栅极结构234以在栅极沟槽260中暴露介电鳍228、半导体鳍210和包覆层222的顶面。介电鳍228的高k介电层230的侧壁也在栅极沟槽260中暴露。操作130可以包括对伪栅极结构234中的材料具有选择性的一个或多个蚀刻工艺。例如，使伪栅极结构234凹进可以使用诸如选择性湿蚀刻、选择性干蚀刻或它们的组合的选择性蚀刻工艺来实施。随后可以在栅极沟槽260中形成最终栅极结构(例如，高k金属栅极堆叠件)，如下面将进一步描述。
在操作132中，方法100(图1B)从半导体鳍210去除外延层206并且从栅极沟槽260去除包覆层222。所得结构在图17A至图17D中所示。在实施例中，外延层206和包覆层222都包括SiGe，并且外延层208是硅，允许选择性去除外延层206和包覆层222。在实施例中，外延层206和包覆层222通过选择性湿蚀刻工艺来去除。在一些实施例中，选择性湿蚀刻包括APM蚀刻(例如，氢氧化氨-过氧化氢-水混合物)。在一些实施例中，选择性去除包括SiGe氧化以及随后的SiGeOx去除。例如，可以通过O3清洁提供氧化，并且然后通过诸如NH4OH的蚀刻剂去除SiGeOx。应该指出，在操作138的中间处理阶段期间，在沟道区域中的相邻沟道构件(例如，纳米线或纳米片)之间提供间隙262(例如，外延层208之间的间隙262)。间隙262可以填充有周围环境条件(例如，空气、氮)。
然后方法100进入操作134(图1B)，其中形成栅极结构。栅极结构可以是一个或多个多栅极晶体管的栅极。栅极结构可以是高k金属栅极(HK MG)堆叠件，但是其它组分也是可能的。在一些实施例中，栅极结构形成与由沟道区域中的多个沟道构件(例如，其间具有间隙的纳米片或纳米线)提供的多沟道相关的栅极。所得结构在图18A至图18D中显示。在操作138的实施例中，在器件200的通过释放外延层208提供的栅极沟槽260内形成HK MG堆叠件270，如上面参考之前的操作132所描述。在各个实施例中，HK MG堆叠件270包括界面层(未显示)、形成在界面层上方的高k栅极介电层272以及形成在高k栅极介电层272上方的栅电极层274。高k栅极电介质(如本文所使用和描述)包括具有高介电常数的介电材料，例如，大于热氧化硅(～3.9)的介电常数。HK MG堆叠件中使用的栅电极层可以包括金属、金属合金或金属硅化物。此外，HK MG堆叠件的形成可以包括沉积以形成各个栅极材料、一个或多个衬垫层、以及一个或多个CMP工艺以去除过量的栅极材料，并且由此平坦化半导体器件200的顶面。
介于HK MG堆叠件270和S/D部件252之间的是内部间隔件250，从而提供隔离。HKMG堆叠件270、S/D部件252和它们之间的内部间隔件250的结构形成寄生电容器。在没有S/D重塑工艺的情况下，S/D部件252可以完全覆盖内部间隔件250(包括替换包覆层222的部分)，并且寄生电容器的有效表面面积相对较大。作为比较，通过重塑S/D部件252，内部间隔件的顶部部分(特别是替换包覆层222的部分)替代地由CESL 256和ILD层258覆盖，并且寄生电容器的有效表面面积减小。因此，寄生电容的量减小。
HK MG堆叠件270包括介于外延层(沟道构件)208的每个之间的部分，外延层208形成多栅极器件200的沟道。在一些实施例中，HK MG堆叠件270的界面层可以包括介电材料，诸如氧化硅(SiO2)、HfSiO或氮氧化硅(SiON)。界面层可以通过化学氧化、热氧化、原子层沉积(ALD)、化学气相沉积(CVD)和/或其它合适的方法来形成。HK MG堆叠件270的高k栅极介电层272可以包括高k电介质，诸如氧化铪(HfO2)。可选地，HK MG堆叠件270的高k栅极介电层272可以包括其它高k电介质，诸如TiO2、HfZrO、Ta2O3、HfSiO4、ZrO2、ZrSiO2、LaO、AlO、ZrO、TiO、Ta2O5、Y2O3、SrTiO3(STO)、BaTiO3(BTO)、BaZrO、HfZrO、HfLaO、HfSiO、LaSiO、AlSiO、HfTaO、HfTiO、(Ba,Sr)TiO3(BST)、Al2O3、Si3N4、氮氧化物(SiON)、它们的组合或其它合适的材料。高k栅极介电层272可以通过ALD、物理气相沉积(PVD)、CVD、氧化和/或其它合适的方法来形成。如图18B和图18D中所示，在一些实施例中，高k栅极介电层272共形沉积在介电鳍228的侧壁、内部间隔件250和STI部件220的顶面上。
HK MG堆叠件270的栅电极层274可以包括单层或可选地多层结构，诸如具有所选功函以增强器件性能的金属层(功函金属层)、衬垫层、润湿层、粘合层、金属合金或金属硅化物的各种组合。举例来说，HK MG堆叠件270的栅电极层274可以包括Ti、Ag、Al、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、TaN、Ru、Mo、Al、WN、Cu、W、Re、Ir、Co、Ni、其它合适的金属材料或它们的组合。在各个实施例中，HK MG堆叠件270的栅电极层274可以通过ALD、PVD、CVD、电子束蒸发或其它合适的工艺来形成。此外，可以为可以使用不同金属层(例如，用于提供N型或P型功函)的N-FET和P-FET晶体管分别形成栅电极层274。
参考图18C，在所示实施例中，可以回蚀HK MG堆叠件270，使得HK MG堆叠件270的顶面低于介电鳍228的顶面，例如，低约2nm至约10nm。每个HK MG堆叠件270的两侧上的介电鳍228用作将HK MG堆叠件270与其它相邻栅极堆叠件隔离的栅极隔离部件。回蚀的HK MG堆叠件270的位于顶部外延层208之上的部分可以具有在从约10nm至约20nm范围内的厚度。在回蚀HK MG堆叠件270之后，通过CVD、PECVD或合适的沉积工艺在器件200上方沉积自对准覆盖(SAC)层278。SAC层278可以包括氧化硅、氮化硅、碳化硅、碳氮化硅、氮氧化硅、碳氮氧化硅、氧化铝、氮化铝、氮氧化铝、氧化锆、氮化锆、氧化锆铝、氧化铪或合适的介电材料。在各个实施例中，可以实施CMP工艺以从SAC层278去除过量的金属，并且由此提供器件200的基本上平坦的顶面。
可选地，可以使中间介电鳍228凹进(例如，通过去除高k介电层230)，诸如在形成栅极沟槽260之后并且在沉积HK MG堆叠件270之前，允许HK MG堆叠件270跨越中间介电鳍228并且接合中间介电鳍228的两侧上的两个(或多个)沟道构件208堆叠件。可选所得结构在图19中显示，图19是沿图18A中的B-B线在X-Z平面中截取的截面图。在这样的配置中，两个晶体管共享相同的栅极堆叠件。HK MG堆叠件270也称为联合栅极堆叠件。
器件200可以经过进一步处理以形成本领域已知的各个部件和区域。例如，随后处理可以形成接触开口、接触金属以及各个接触件/通孔/线和多层互连部件(例如，金属层和层间电介质)，配置为连接各个部件以形成可以包括一个或多个多栅极器件的功能电路。在进一步实例中，多层互连可以包括垂直互连件(诸如通孔或接触件)和水平互连件(诸如金属线)。各个互连部件可以采用包括铜、钨和/或硅化物的各种导电材料。在一个实例中，使用镶嵌和/或双重镶嵌工艺来形成与铜相关的多层互连结构。此外，可以在方法100之前、期间和之后实施额外的工艺步骤，并且可以根据方法100的各个实施例替换或消除上面描述的一些工艺步骤。
普通技术人员可以认识到，虽然图2A至图19将GAA器件示出为实施例，但是半导体器件的其它实例可以从本发明的方面受益，例如FinFET器件。参考图20A至图20D，在FinFET器件中，半导体鳍210为晶体管提供除了如在GAA器件中垂直堆叠的沟道构件之外的沟道区域。类似地，重塑的S/D部件252减小了FinFET器件中的寄生电容和泄漏。
虽然不旨在进行限制，但是本发明的一个或多个实施例为半导体器件及其形成提供了许多益处。例如，本发明的实施例提供了用于提高鳍均匀性并且为源极/漏极(S/D)部件限定间隔的介电鳍，以及用于为金属栅极堆叠件预留间隔的牺牲包覆层。牺牲包覆层增大了相邻介电鳍之间的间隔，并且可能导致S/D外延部件的较大体积。S/D重塑工艺修改了S/D外延部件的形状，这减小了S/D外延部件的体积，并且因此减小了S/D接触件和金属栅极堆叠件之间的寄生电容。也抑制了S/D接触件和金属栅极堆叠件之间的泄漏。此外，S/D重塑工艺可以容易地集成至现有的半导体制造工艺中。
在一个示例性方面，本发明涉及方法。方法包括：形成从衬底突出的半导体鳍；横跨半导体鳍形成伪栅极结构；使半导体鳍的位于与伪栅极结构相邻的区域中的部分凹进，从而形成凹槽；在凹槽中生长半导体层；形成介于半导体层和伪栅极结构之间的第一介电层，半导体层覆盖第一介电层的至少部分；修改半导体层的形状，从而使得第一介电层的部分暴露；沉积覆盖半导体层和第一介电层的部分的第二介电层；以及利用金属栅极结构替换伪栅极结构。在一些实施例中，修改半导体层的形状使半导体层的顶面凹进。在一些实施例中，半导体层的凹进顶面暴露凹槽中的半导体鳍的顶部部分。在一些实施例中，在修改半导体层的形状之后，半导体层的顶面包括由两个肩部分夹在中间的凸部分。在一些实施例中，凸部分包括晶体小平面。在一些实施例中，凸部分具有弧形。在一些实施例中，两个肩部分具有不同的高度。在一些实施例中，生长半导体层包括：在凹槽中生长外延层，以及生长覆盖外延层的半导体覆盖层。在一些实施例中，修改半导体层的形状部分去除半导体覆盖层并且暴露外延层。在一些实施例中，形成第一介电层包括：在半导体鳍的侧壁上形成包覆层，使半导体鳍和包覆层的部分横向凹进，从而形成腔，以及利用介电材料填充腔。
在另一示例性方面，本发明涉及方法。方法包括：形成从衬底突出的半导体鳍；在半导体鳍的侧壁上形成包覆层；在包覆层的侧壁上形成第一介电鳍和第二介电鳍；在半导体鳍以及第一介电鳍和第二介电鳍上形成伪栅极结构；使与伪栅极结构相邻的区域中的半导体鳍凹进，从而形成凹槽；使包覆层和半导体鳍的在凹槽中暴露的部分横向凹进，从而形成腔；在腔中沉积隔离层；在凹槽中生长由第一介电鳍和第二介电鳍夹在中间的外延部件，外延部件覆盖隔离层的侧壁；重塑外延部件，从而暴露隔离层的侧壁的顶部部分；在外延部件和隔离层的侧壁的顶部部分上沉积介电层；以及利用金属栅极结构替换伪栅极结构。在一些实施例中，半导体鳍包括在垂直方向上交替设置的沟道层和牺牲层，并且使半导体鳍的部分横向凹进包括蚀刻牺牲层的端部部分。在一些实施例中，重塑外延部件也暴露最顶部沟道层的部分。在一些实施例中，重塑外延部件减小了外延部件的体积。在一些实施例中，重塑外延部件修改了外延部件的顶面，从而使得外延部件的修改的顶面包括由两个平坦部分夹在中间的凸部分。在一些实施例中，凸部分包括位于第一介电鳍和第二介电鳍的顶面下方的顶点。
在又一示例性方面，本发明涉及多栅极半导体器件。多栅极半导体器件包括：沟道构件，垂直堆叠在衬底之上；导电结构，包裹沟道构件的每个；外延部件，邻接沟道构件，外延部件的顶面包括将向上突出部分夹在中间的两个阶梯轮廓；隔离层，介于外延部件和导电结构之间；以及介电层，覆盖外延部件。在一些实施例中，介电层与隔离层的顶部部分接触。在一些实施例中，外延部件的向上突出部分包括晶体小平面。在一些实施例中，半导体器件还包括：第一介电柱和第二介电柱，将沟道构件和外延部件夹在中间，外延部件的最顶部部分位于第一介电柱和第二介电柱中的一个的顶面下方。
上面概述了若干实施例的特征，使得本领域普通技术人员可以更好地理解本发明的各个方面。本领域普通技术人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于执行与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域普通技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (10)

1.一种制造半导体器件的方法，包括：
形成从衬底突出的半导体鳍；
横跨所述半导体鳍形成伪栅极结构；
使所述半导体鳍的位于与所述伪栅极结构相邻的区域中的部分凹进，从而形成凹槽；
在所述凹槽中生长半导体层；
形成介于所述半导体层和所述伪栅极结构之间的第一介电层，其中，所述半导体层覆盖所述第一介电层的至少部分；
修改所述半导体层的形状，从而使得所述第一介电层的所述部分暴露；
沉积覆盖所述半导体层和所述第一介电层的所述部分的第二介电层；以及
利用金属栅极结构替换所述伪栅极结构。
2.根据权利要求1所述的方法，其中，修改所述半导体层的所述形状使所述半导体层的顶面凹进。
3.根据权利要求2所述的方法，其中，所述半导体层的所述凹进顶面暴露所述凹槽中的所述半导体鳍的顶部部分。
4.根据权利要求1所述的方法，其中，在修改所述半导体层的所述形状之后，所述半导体层的顶面包括由两个肩部分夹在中间的凸部分。
5.根据权利要求4所述的方法，其中，所述凸部分包括晶体小平面。
6.根据权利要求4所述的方法，其中，所述凸部分具有弧形。
7.根据权利要求4所述的方法，其中，所述两个肩部分具有不同的高度。
8.根据权利要求1所述的方法，其中，生长所述半导体层包括：
在所述凹槽中生长外延层，以及
生长覆盖所述外延层的半导体覆盖层。
9.一种制造半导体器件的方法，包括：
形成从衬底突出的半导体鳍；
在所述半导体鳍的侧壁上形成包覆层；
在所述包覆层的侧壁上形成第一介电鳍和第二介电鳍；
在所述半导体鳍以及所述第一介电鳍和所述第二介电鳍上形成伪栅极结构；
使与所述伪栅极结构相邻的区域中的所述半导体鳍凹进，从而形成凹槽；
使所述包覆层和所述半导体鳍的在所述凹槽中暴露的部分横向凹进，从而形成腔；
在所述腔中沉积隔离层；
在所述凹槽中生长由所述第一介电鳍和所述第二介电鳍夹在中间的外延部件，其中，所述外延部件覆盖所述隔离层的侧壁；
重塑所述外延部件，从而暴露所述隔离层的所述侧壁的顶部部分；
在所述外延部件和所述隔离层的所述侧壁的所述顶部部分上沉积介电层；以及
利用金属栅极结构替换所述伪栅极结构。
10.一种半导体器件，包括：
沟道构件，垂直堆叠在衬底之上；
导电结构，包裹所述沟道构件的每个；
外延部件，邻接所述沟道构件，其中，所述外延部件的顶面包括将向上突出部分夹在中间的两个阶梯轮廓；
隔离层，介于所述外延部件和所述导电结构之间；以及
介电层，覆盖所述外延部件。
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