TW202339278A - 半導體裝置及其製造方法 - Google Patents

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陳彥廷
李威養
張智強
郭建億
林家彬
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Abstract

一種方法包括：形成自基板凸出的半導體鰭片；形成跨過半導體鰭片的虛設閘極結構；使在相鄰於虛設閘極結構的區域中的半導體鰭片的一部分凹陷以形成凹陷部；生長半導體層於凹陷部中；以及形成插入半導體層以及虛設閘極結構的第一介電層。半導體層覆蓋第一介電層的至少一部分。方法亦包括修改半導體層的形狀以暴露第一介電層的該部分、沉積覆蓋半導體層以及第一介電層的該部分的第二介電層、以及以金屬閘極結構取代虛設閘極結構。

Description

半導體裝置及其製造方法
本發明實施例係有關於半導體技術，且特別是有關於半導體裝置及其製造方法。
半導體積體電路產業經歷了快速成長。積體電路材料和設計方面的技術進步產生了一代又一代的積體電路，每一代的電路都比上一代更小、更複雜。在積體電路的發展過程中，功能密度(亦即，單位晶片面積的互連裝置數目)通常會增加而幾何尺寸(亦即，可使用製程生產的最小元件(或線))卻減少。此微縮化的過程通常會以增加生產效率與降低相關成本而提供助益。然而，此微縮化也會增加積體電路的製程與製造上的複雜度。
最近引入多閘極裝置以致力於透過增加閘極-通道耦合來改善閘極控制、減少關閉狀態電流、並減少短通道效應(SCE)。一種已經引入這樣的多閘極裝置的是鰭式場效電晶體(FinFET)。FinFET的名字來自於從其形成於上的基板延伸出來的鰭狀結構，且其被用來形成FET通道。另一種多閘極裝置被引入用以解決與FinFET相關的性能挑戰的，是閘極環繞(GAA)電晶體。GAA裝置的名字來自於閘極結構，其可圍繞通道區域延伸，在四面提供對通道的存取。GAA裝置與傳統的互補式金屬氧化物半導體(CMOS)製程兼容，且其結構允許它們在保持閘極控制和減輕SCE的情況下進行積極縮放(aggressively scaled)。
為了繼續為先進技術節點中的多閘極裝置(例如FinFET和GAA裝置)提供所需的縮放和增加的密度，已經引入了介電鰭片來改善鰭片(包括半導體鰭片和介電鰭片)的均勻性，並為源極/汲極(S/D)磊晶特徵部件界定空間。包括半導體材料的犧牲覆層也可被引入以填充於半導體鰭片和介電鰭片之間，以在替換閘極製程中為金屬閘極堆疊物保留空間。犧牲覆層增加了相鄰介電鰭片之間的空間，從而致使介電鰭片之間生長出較大體積的S/D磊晶特徵部件。較大體積的S/D磊晶特徵部件可能導致S/D接點和金屬閘極堆疊物之間的高寄生電容。較大體積的S/D磊晶特徵部件也可能使S/D接點和金屬閘極堆疊物之間的漏電性能惡化。因此，雖然目前的方法在許多方面都令人滿意，但所產生的裝置的性能方面的挑戰可能不是在所有方面都令人滿意。
本揭露的一個例示性態樣是針對一種半導體裝置的製造方法。該方法包括形成自基板凸出的半導體鰭片；形成跨過半導體鰭片的虛設閘極結構；在相鄰於虛設閘極結構的區域中使半導體鰭片的一部分凹陷，從而形成凹陷部；生長半導體層於凹陷部中；形成插入半導體層以及虛設閘極結構的第一介電層，其中半導體層覆蓋第一介電層的至少一部分；修改半導體層的形狀以暴露第一介電層的該部分；沉積覆蓋半導體層以及第一介電層的該部分的第二介電層；以及以金屬閘極結構取代虛設閘極結構。
本揭露的一個例示性態樣是針對一種半導體裝置的製造方法。該方法包括：形成自基板凸出的半導體鰭片；形成覆層於半導體鰭片的側壁上；形成第一介電鰭片以及第二介電鰭片於覆層的側壁上；形成虛設閘極結構於半導體鰭片、第一介電鰭片以及第二介電鰭片上；在相鄰於虛設閘極結構的區域中使半導體鰭片凹陷，從而形成凹陷部；使在凹陷部中暴露的覆層以及部分的半導體鰭片橫向凹陷，從而形成空腔；沉積隔離層於空腔中；生長磊晶特徵部件於凹陷部中且夾於第一介電鰭片以及第二介電鰭片中間，其中磊晶特徵部件覆蓋隔離層的側壁；重塑磊晶特徵部件以暴露隔離層的側壁的頂部部分；沉積介電層於磊晶特徵部件以及隔離層側壁的頂部部分上方；以及以金屬閘極結構取代虛設閘極結構。
本揭露的一個例示性態樣是針對一種半導體裝置。所述半導體裝置包括：垂直堆疊於基板之上的通道部件；包裹各通道部件的導電結構；鄰接通道部件的磊晶特徵部件，其中磊晶特徵部件的頂表面包括中間夾有向上凸出部分的兩階狀輪廓；插入於磊晶特徵部件與導電結構之間的隔離層；以及覆蓋磊晶特徵部件的介電層。
以下揭露提供了許多的實施例或範例，用於實施所提供的標的物之不同元件。各元件和其配置的具體範例描述如下，以簡化本揭露實施例之說明。當然，這些僅僅是範例，並非用以限定本揭露實施例。舉例而言，敘述中若提及第一元件形成在第二元件之上，可能包含第一和第二元件直接接觸的實施例，也可能包含額外的元件形成在第一和第二元件之間，使得它們不直接接觸的實施例。此外，本揭露實施例可能在各種範例中重複參考數值以及/或字母。如此重複是為了簡明和清楚之目的，而非用以表示所討論的不同實施例及/或配置之間的關係。
再者，其中可能用到與空間相對用詞，例如「在……之下」、「下方」、「較低的」、「上方」、「較高的」等類似用詞，是為了便於描述圖式中一個(些)部件或特徵與另一個(些)部件或特徵之間的關係。空間相對用詞用以包括使用中或操作中的裝置之不同方位，以及圖式中所描述的方位。當裝置被轉向不同方位時(旋轉90度或其他方位)，其中所使用的空間相對形容詞也將依轉向後的方位來解釋。此外，當一個數字或數字範圍被描述為「約」、「大約」等時，除非另有規定，否則該用語旨在包含所述數字的+/-10%以內的數字。例如，術語「約5 nm」包含了從4.5 nm到5.5 nm的尺寸範圍。
本揭露大致上係關於半導體裝置和製造方法，特別是關於在先進技術節點中製造具有重塑源極/汲極(S/D)磊晶特徵部件的多閘極裝置。需要指出的是，多閘極裝置包括那些閘極結構至少在通道區域的兩面形成的電晶體。這些多閘極裝置可包括p型金屬氧化物半導體裝置或n型金屬氧化物半導體裝置。具體的例子可在此提出並因為它們的鰭狀結構而被稱為FinFET。這裡還介紹了被稱為全繞式閘極(GAA)裝置的一種類型的多閘極電晶體的實施例。GAA裝置包括其閘極結構或其部分形成在通道區域的4面(例如，圍繞通道區域的一部分)的任何裝置。本文提出的裝置還包括具有設置在奈米片通道、奈米線通道、條形通道及/或其他適合的通道配置中的通道區域的實施例。本文提出的是可具有與單個、連續的閘極結構相關的一或多個通道區域(例如，奈米線/奈米片)的裝置的實施例。然而，通常知識者將會認識到，教示可適用於單個通道(例如，單個奈米線/奈米片)或任何數量的通道。通常知識者可認識到可受益於本揭露態樣的半導體裝置的其他例子。
本揭露的實施例提供了優於現有技術的優點，儘管可理解的是，其他實施例可提供不同的優點，本文沒有必要討論所有的優點，且對於所有的實施例來說沒有必須的特定優點。舉例而言，本文討論的實施例包括用於提供用以改善鰭片的均勻性並為源極/汲極(S/D)磊晶特徵部件界定空間的介電鰭片以及用以為金屬閘極堆疊物保留空間的具有半導體材料的犧牲覆層的方法以及結構。犧牲覆層的存在增加了相鄰介電鰭片之間的空間，從而導致較大體積的S/D磊晶特徵部件。即使犧牲覆層隨後被作為S/D磊晶特徵部件和金屬閘極堆疊物之間的隔離物的內間隔層取代，S/D磊晶特徵部件增加的體積仍會增加S/D接點和金屬閘極堆疊物之間的寄生電容。本文討論的實施例包括重塑S/D磊晶特徵部件以修改S/D磊晶特徵部件的輪廓。透過重塑S/D磊晶特徵部件，S/D磊晶特徵部件的體積減少，從而減少寄生電容。此外，S/D磊晶特徵部件重塑的輪廓有助於抑制S/D接點和金屬閘極堆疊物之間的洩漏電流，並提高裝置性能。
第1A圖以及第1B圖中所繪示的是包括製造多閘極裝置之製造半導體的方法100。方法100僅僅是一個例子，且不意圖對本揭露為超出申請專利範圍中明確提到的範圍之外的限制。在方法100之前、期間和之後可提供額外的操作，而且所描述的一些操作可被替換、取消、或者為該方法的其他實施例而移動。方法100結合第2A圖至第20D圖描述於下。第2A圖、第3A圖、第4A圖、第5A圖、第6A圖、第7A圖、第8A圖、第9A圖、第10A圖、第11A圖、第12A圖、第13A圖、第14A圖、第15A圖、第16A圖、第17A圖、第18A圖、以及第20A圖表示根據第1A圖以及第1B圖的方法100的各個階段的半導體裝置200的實施例的透視圖。第2B圖、第3B圖、第4B圖、第5B圖、第6B圖、第7B圖、第8B圖、第9B圖、第10B圖、第11B圖、第12B圖、第13B圖、第14B圖、第15B圖、第16B圖、第17B圖、第18B圖、以及第20B圖為編號後綴「A」的相應圖式中，在X-Z平面沿B-B線截取的截面圖，其切過閘極區域並垂直於將要形成的多閘極裝置的通道區域的長度方向。第9C圖、第10C圖、第11C圖、第12C圖、第13C圖、第14C圖、第15C圖、第16C圖、第17C圖、第18C圖、以及第20C圖為編號後綴「A」的相應圖式中，在X-Z平面沿C-C線截取的截面圖，其切過閘極區域並垂直於將要形成的多閘極裝置的通道區域的長度方向。第9D圖、第10D圖、第11D圖、第12D圖、第13D圖、第14D圖、第15D圖、第16D圖、第17D圖、第18D圖、以及第20D圖為編號後綴「A」的相應圖式中，在Y-Z平面沿D-D線截取的截面圖，其切過通道區域並相鄰於將要形成的多閘極裝置的源極/汲極區域。第19圖為第18A圖中，在X-Z平面沿B-B線截取的替代截面圖，其切過閘極區域並垂直於將要形成的多閘極裝置的通道區域的長度方向。
與本文討論的其他方法實施例和例示性裝置一樣，可理解的是，半導體裝置200的部分可透過CMOS技術製程流程製造，因此本文僅簡要描述一些製程。此外，例示性半導體裝置可包括各種其他裝置和特徵，例如其他類型的裝置，像是附加電晶體、雙極接面電晶體、電阻器、電容器、電感器、二極體、保險絲、靜態隨機存取記憶體(SRAM)及/或其他邏輯電路等，但為了更好地理解本揭露的揭露概念而將其簡化。在一些實施例中，例示性裝置包括多個半導體裝置(例如，電晶體)，包括P-FET、N-FET等，其可相互連接。此外，需要指出的是，方法100的製程步驟，包括參照第2A圖至第20D圖給出的任何描述，與本揭露中提供的方法和例示性圖式的其餘部分一樣，僅僅是例示性的，不意圖為超出所附申請專利範圍中明確記載的限制。
方法100在操作102(第1A圖)提供(或提供有)半導體裝置(或裝置)200。參照第2A圖以及第2B圖，裝置200包括基板202和基板202上方的磊晶堆疊物204。在一些實施例中，基板202可為像是矽基板的半導體基板。基板202可包括各種層，包括形成在半導體基板上的導電或絕緣層。根據本領域已知的設計需求，基板202可包括各種摻雜配置。舉例而言，在為不同裝置類型(例如n型場效電晶體(N-FET)、p型場效電晶體(P-FET))設計的區域中，可在基板202上形成不同的摻雜輪廓(例如n井區(n-well)、p井區(p-well))。適合的摻雜可包括摻雜物的離子佈植及/或擴散製程。基板202可具有隔開提供不同裝置類型的區域的隔離特徵部件(例如，淺溝槽隔離(STI)特徵部件)。基板202亦可包括其他半導體，像是鍺、碳化矽(SiC)、矽鍺(SiGe)或鑽石。或者，基板202可包括化合物半導體及/或合金半導體。此外，基板202可選擇性地包括磊晶層(epi-layer)、可應變以提高性能、可包括絕緣體覆矽(SOI)結構、及/或可具有其他適合的增強技術特徵。
磊晶堆疊物204包括插入第二組成的磊晶層208的第一組成的磊晶層206。第一組成可與第二組成不同。磊晶層208可包括與基板202相同的組成。在繪示的實施例中，磊晶層206是矽鍺(SiGe)而磊晶層208是矽(Si)。然而，其他的實施例也是可能的，包括那些提供具有不同氧化率及/或蝕刻選擇性的第一組成和第二組成。舉例而言，在一些實施例中，第一組成或第二組成中的磊晶層206、磊晶層208可包括其他材料，像是鍺；化合物半導體，像是碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、及/或銻化銦；合金半導體，像是SiGe、GaAsP、AlInAs、AlGaAs、InGaAs、GaInP、及/或GaInAsP、或其組合。在一些實施例中，磊晶層206和磊晶層208實質上不含摻雜物(即具有約0 cm -3至約1x10 17cm -3的外來摻雜物濃度)，其，例如在磊晶生長製程中沒有執行有意的摻雜。舉例來說，分別為第一和第二組成的磊晶層206和208的磊晶生長可透過分子束磊晶(MBE)製程、金屬有機化學氣相沉積(MOCVD)製程及/或其他適合的磊晶生長製程進行。在不同的實施例中，基板202為結晶基板，且磊晶層206以及208為結晶半導體層。
在一些實施例中，每個磊晶層206具有範圍在約4奈米(nm)至約8 nm的厚度。磊晶層206的厚度可為實質上均勻的。然而，在一些實施例中，頂部磊晶層206可比其下的其他磊晶層206更薄(例如，一半的厚度)。頂部磊晶層206用作為在後續製程中為其他磊晶層提供保護的蓋層。在一些實施例中，每個磊晶層208具有範圍在約4 nm到約8 nm的厚度。在一些實施例中，堆疊物的磊晶層208的厚度可為實質上均勻的。如以下詳細描述的那樣，磊晶層208或其部分可形成隨後形成的多閘極裝置200的通道部件，且其厚度是根據裝置性能考量而選擇的。本文中使用用語通道部件(或通道層)來指不考慮該部分的橫截面形狀如何，具有奈米級、甚至微米級尺寸的電晶體中的通道所用並具有細長的形狀的任何材料部分。因此，這個用語既指圓形和實質上圓形截面的細長材料部分，也指包括例如圓柱形或實質上矩形截面的柱(beam)或條形材料部分。在通道區域中的磊晶層206最終可能被移除，並用以為隨後形成的多閘極裝置界定相鄰通道部件之間的垂直距離，且其厚度是根據裝置性能考量而選擇的。因此，磊晶層206亦可被稱為犧牲層，而磊晶層208亦可被稱為通道層。
需要注意的是，四(4)層磊晶層206和三(3)層磊晶層208交替排列，如第2A圖以及第2B圖所示，這僅僅是為了說明的目的，且不意圖為超出申請專利範圍中明確記載的限制。可以理解的是，在磊晶堆疊物204中可形成任何數量的磊晶層；層的數量取決於裝置200所需的通道部件數量。在一些實施例中，磊晶層208的數量在2至10之間。還需要注意的是，雖然磊晶層206、208被顯示為具有特定的堆疊順序，其中磊晶層206是磊晶堆疊物204的最頂層，但其他配置是可能的。舉例而言，在一些情況下，磊晶層208可替代地為磊晶堆疊物204的最頂層。換句話說，磊晶層206、208的生長順序以及它們的堆疊順序，可交換或可為與圖中所示的不同，而其仍在本揭露的範圍內。
方法100接著行進到操作104(第1A圖)，其中透過圖案化形成半導體鰭片(也被稱為裝置鰭片或鰭片元件)。參照第3A圖以及第3B圖的例子，在操作104的實施例中，形成從基板202延伸的複數個半導體鰭片210。在各種的實施例中，每個半導體鰭片210包括從基板202形成的基底部分203(也稱為高台(mesa))和從包括磊晶層206以及208的磊晶堆疊物的每個磊晶層的部分形成的磊晶堆疊物部分204。半導體鰭片210可使用適合的製程製造，包括雙重圖案或多重圖案製程。通常雙重圖案或多重圖案製程結合了光學微影製程和自對準製程，其允許創建的圖案可具有，例如比使用單一、直接光學微影製程獲得的間距更小的間距。舉例而言，在一個實施例中，犧牲層形成在基板上方並使用光學微影製程圖案化。使用自對準製程在圖案化的犧牲層旁邊形成間隔物。然後移除犧牲層，接著可使用剩餘的間隔物或心軸(mandrels)，透過蝕刻初始磊晶堆疊物204來形成半導體鰭片210。蝕刻製程可包括乾蝕刻、濕蝕刻、反應性離子蝕刻(RIE)及/或其他適合的製程。
在所述的實施例中，在圖案化半導體鰭片210之前形成硬遮罩(HM)層212於磊晶堆疊物204上方。在一些實施例中，HM層212包括氧化物層212A(例如，可包括氧化矽的墊氧化物層)以及形成於氧化物層212A上方的氮化物層212B(例如，可包括氮化矽的墊氮化物層)。氧化物層212A可用作為磊晶堆疊物204以及氮化物層212B之間的黏著層且可用作為用以蝕刻氮化物層212B的蝕刻停止層。在一些例子中，HM層212包括熱成長氧化物、化學氣相沉積(CVD)沉積的氧化物、及/或原子層沉積(ALD)沉積的氧化物。在一些實施例中，HM層212包括由CVD及/或其他適合的技術沉積的氮化物層。
半導體鰭片210可隨後使用包括光學微影以及蝕刻製程的適合的製程來製造。光學微影製程可包括在HM層212上方形成光阻層(未顯示)、將阻劑暴露於圖案、執行暴露後的烘烤製程、以及顯影阻劑以形成包括阻劑的遮罩元件。在一些實施例中，可使用電子束(e-beam)微影製程來執行對阻劑的圖案化以形成遮罩元件。遮罩元件可接著用於保護基板202的區域以及形成於其上的層，而蝕刻製程在未受保護的區域穿過HM層212、穿過磊晶堆疊物204、並進入基板202以形成溝槽214，從而留下複數個延伸的半導體鰭片210。溝槽214可使用乾蝕刻、濕蝕刻、RIE及/或其他適合的製程來蝕刻。在一些例子中，半導體鰭片210的寬度W0的範圍為從約20 nm到約30 nm。
也可使用方法的許多其他實施例在基板上形成半導體鰭片，包括例如界定鰭片區域(例如，通過遮罩或隔離區域)和以半導體鰭片210形式磊晶生長磊晶堆疊物204。在一些實施例中，形成半導體鰭片210可包括修整製程以減縮半導體鰭片210的寬度。修整製程可包括濕及/或乾蝕刻製程。
在操作106，方法100(第1A圖)在半導體鰭片210之間形成隔離特徵部件，例如淺溝槽隔離(STI)特徵部件。參照第4A圖和第4B圖，在基板202上設置插入半導體鰭片210的STI特徵部件220。舉例來說，在一些實施例中，先在基板202上沉積介電層、用介電材料填充溝槽214。在一些實施例中，介電層可包括氧化矽、氮化矽、氧氮化矽、摻氟矽酸鹽玻璃(FSG)、低k介電質、其組合以及/或其他適合的材料。在各種的例子中，介電層可透過CVD製程、SACVD製程、流動式CVD製程、ALD製程、PVD製程、及/或其他適合的製程來沉積。在一些實施例中，在介電層沉積後，可退火裝置200，例如，以改善介電層的品質。在一些實施例中，介電層可包括多層結構，例如，具有一個或多個襯層。
在形成隔離(STI)特徵部件的一些實施例中，在沉積介電層後，沉積的介電材料被薄化和平坦化，例如透過化學機械研磨(CMP)製程。在一些實施例中，HM層212用作為CMP停止層。隨後，使插入半導體鰭片210的介電層凹陷。仍然參照第4A圖和第4B圖的例子，使STI特徵部件220凹陷，提供延伸到STI特徵部件220上方之半導體鰭片210。在一些實施例中，凹陷製程可包括乾蝕刻製程、濕蝕刻製程及/或其組合。在一些實施例中，控制(例如，透過控制蝕刻時間)凹陷深度以使半導體鰭片210的暴露的上部分有所需的高度。在繪示的實施例中，所需的高度暴露磊晶堆疊物204的每個層。在進一步的實施例中，使STI特徵部件220的頂表面凹陷低於磊晶層206的最底層。
在操作108，方法100(第1A圖)在半導體鰭片的頂部和側壁表面沉積覆層。參照第5A圖和第5B圖，在繪示的實施例中，覆層222被選擇性地沉積在裝置200上方。特別是，覆層222可選擇性地且共形地沉積在半導體鰭片210的暴露表面上方。在各種實施例中，覆層222不沉積在半導體鰭片210之間的STI特徵部件220的頂表面上。舉例而言，覆層222可為半導體層，並透過磊晶生長製程沉積，使得覆層222的磊晶生長限於用作為晶種層的半導體鰭片210的暴露的半導體表面，而不生長於STI特徵部件220的介電材料表面上。另外，覆層222可沉積作為覆蓋裝置200的毯層。隨後，覆層222的水平部分在非等向性蝕刻製程，例如乾蝕刻製程(例如RIE蝕刻)，中被移除，在半導體鰭片210的頂部和側壁表面留下剩餘部分。舉例來說，覆層222可透過MBE製程、MOCVD製程、ALD製程及/或其他適合的沉積製程來沉積。如將於下文詳細解釋的那樣，覆層222為隨後形成的金屬閘極堆積物保留了空間，並將在隨後的製程階段被移除。因此，覆層222也被稱為犧牲性覆層。在一些例子中，覆層222的厚度W1的範圍為從約5 nm到約20 nm。
在一些實施例中，覆層222包括與磊晶層206相同的半導體材料，如矽鍺(SiGe)，但鍺的濃度不同。舉例而言，磊晶層206中鍺的莫耳比的範圍可為從約15%到約25%，而覆層222中鍺的莫耳比的範圍可為從約40%到約50%。鍺的濃度差提供了覆層222和磊晶層206之間的蝕刻選擇性。在一些替代性的實施例中，覆層222包括與磊晶層206相同的半導體材料，如矽鍺(SiGe)，包括相同的鍺濃度。在進一步的實施例中，在沉積覆層222之前，可在半導體鰭片210的暴露的半導體表面上形成氧化物襯底(未顯示)。氧化物襯底將覆層222與磊晶層206分開，並在隨後移除覆層222時保護磊晶層206。氧化物襯底是透過氧化半導體鰭片210的暴露的半導體表面而形成的。氧化製程導致氧化物襯底具有已定的厚度。舉例而言，氧化物襯底可具有從約1 nm到約3 nm的厚度。在一些實施例中，氧化製程包括快速熱氧化(RTO)製程、高壓氧化(HPO)、化學氧化製程、原位蒸氣生成(in-situ stream generation，ISSG)製程、或增強的原位蒸氣生成(EISSG)製程。在一些實施例中，RTO製程在約400℃至約700℃的溫度下，使用O 2和O 3作為反應氣體進行約1秒至約30秒。在其他實施例中，HPO是使用O 2、O 2+N 2、N 2、或類似的製程氣體，在約1 atm至約25 atm和約300℃至約700℃的溫度下，進行約1分鐘至約10分鐘。化學氧化製程的例子包括濕SPM清潔、濕O 3/H 2O、或類似製程。O 3可具有約1ppm至約50ppm的濃度。
在一些實施例中，覆層222中的半導體材料為非晶形或多晶形，例如在一些實施例中為非晶形SiGe或多晶形SiGe。在另一些實施例中，覆層222可具有非晶形和多晶形的半導體材料的混合物，例如60%的非晶形SiGe和40%的多晶形SiGe。用語「非晶形或多晶形」在此用於指明非晶形、多晶形或其組合的組成。
在操作110，方法100(第1A圖)在相鄰的半導體鰭片之間形成介電鰭片。參照第6A圖和第6B圖，在操作110的一個實施例中，介電層224共形地沉積在溝槽214內，包括沿覆層222的側壁和沿STI特徵部件220的頂表面。然後，沉積介電層226在介電層224上方。在至少一些實施例中，介電層224和226可共同界定介電鰭片(或混合鰭片)228。在一些情況下，例如在使介電層224和226凹陷之後，介電鰭片228可進一步包括形成在介電層224和226上的高k介電層，如下文所述。通常在一些實施例中，介電層224和226可包括SiN、SiCN、SiOC、SiOCN、SiO x或其他適當的材料。在一些例子中，介電層224可包括低k介電層，而介電層226可包括流動氧化物層。在各種情況下，介電層224和226可透過CVD製程、ALD製程、PVD製程、旋塗和烘烤製程及/或其他適合的製程來沉積。在一些例子中，在沉積介電層224和226之後，可執行CMP製程以移除多餘的材料部分，並平坦化裝置200的頂表面。
方法100在操作110可進一步包括凹陷製程、高k介電層沉積製程、以及CMP製程。繼續參照第6A圖和第6B圖，在操作110的實施例中執行凹陷製程以移除介電層224和226的頂部部分。在一些實施例中，凹陷製程可包括乾蝕刻製程、濕蝕刻製程及/或其組合。在一些實施例中，控制凹陷深度(例如，透過控制蝕刻時間)，以導致所需的凹陷深度。在一些實施例中，凹陷製程可選擇性地移除覆層222的至少一部分。在執行凹陷製程後，在操作110的另一個實施例中，在由凹陷製程形成的溝槽內沉積高k介電層230。在一些實施例中，高k介電層230可包括HfO 2、ZrO 2、HfAlO x、HfSiO x、Y 2O 3、Al 2O 3、或其他高k材料。高k介電層230可透過CVD製程、ALD製程、PVD製程及/或其他適合的製程來沉積。在高介電層230的沉積之後，在操作110的另一個實施例中，執行CMP製程以移除多餘的材料部分，並平坦化裝置200的頂表面。在一些例子中，CMP製程從半導體鰭片210的頂部移除覆層222的一部分，以暴露HM層212。因此，在各種情況下，介電鰭片228被界定為具有包括介電層224、226的凹陷部分的下部和包括高k介電層230的上部。在一些例子中，高k介電層230的高度可為約20 nm至約30 nm，具有範圍在約15 nm至約25 nm的寬度W2。在一些情況下，介電鰭片228可被替代地描述為具有高k的上部和低k的下部的雙層介電質。在一些例子中，上部比下部的高度比可為約1：20至約20：1。高度比可，例如，透過改變凹陷深度，從而改變高k介電層230的高度來調整，如上所述。在繪示的實施例中，介電層224和226的凹陷頂表面與頂部磊晶層208的頂表面實質上持平(或稱為共平面)。
參照第6B圖，在一些實施例中，相鄰介電鰭片228之間的空間S約為W0+2*W1，且範圍為約25 nm至約55 nm，而介電鰭片228的間距P約為W0+2*W1+W2，且範圍為約60 nm至約70 nm。如下文將詳細討論的那樣，介電鰭片228用於有效防止形成於相鄰半導體鰭片210之間的S/D磊晶特徵部件的橫向合併。在磊晶生長期間，S/D磊晶特徵部件在介電鰭片228的相對側壁之間橫向擴展，並實質上填充了空間S。因此，覆層222的存在增加了相鄰介電鰭片228之間的空間S，從而導致將要形成的S/D磊晶特徵部件的體積較大。
在操作112，方法100(第1A圖)移除HM層212和覆層222的頂部部分。參照第7A圖和第7B圖，在操作112的實施例中，HM層212和覆層222的頂部部分可先被回蝕(etched-back)。最頂部的磊晶層206可作為蝕刻HM層212的蝕刻停止層，且隨後被移除。覆層222的頂部部分可與最頂部的磊晶層206透過針對相同半導體材料(如SiGe)的相同蝕刻劑而一起被移除。在一些實施例中，回蝕的覆層222的頂表面與半導體鰭片210的最頂部的磊晶層208的頂表面實質上平整。在一些實施例中，HM層212和覆層222的頂部部分的回蝕可使用濕蝕刻製程、乾蝕刻製程、多步蝕刻製程及/或其組合執行。HM層212可透過例如使用H 3PO 4或其他適合的蝕刻劑的濕蝕刻製程來移除。
方法100接著行進到操作114(第1A圖)，在那裡形成虛設閘極結構。雖然本揭露是針對其中形成虛設閘極結構並隨後替換掉虛設閘極結構的閘極替換(或閘極後製)製程，但其他配置也是可能的。參照第8A圖和第8B圖，形成虛設閘極結構234。虛設閘極結構234將在裝置200的後續製程階段被最終閘極堆疊物取代。特別是，虛設閘極結構234可在後面的製程階段被高k介電層(HK)和金屬閘極電極(MG)取代，如將在下面詳細討論的那樣。在一些實施例中，放置虛設閘極結構234在半導體鰭片210、覆層222和介電鰭片228上方。虛設閘極結構234下方的半導體鰭片210部分可被稱為通道區域。虛設閘極結構234亦可界定半導體鰭片210的源極/汲極(S/D)區域，例如，半導體鰭片210相鄰於通道區域且在通道區域的相對側的區域。
在一些實施例中，虛設閘極234是透過各種製程步驟形成的，例如層沉積、圖案化、蝕刻，以及其他適合的製程步驟。例示性的層沉積製程包括CVD(包括低壓CVD、電漿增強CVD、及/或流動式CVD)、PVD、ALD、熱氧化、電子束蒸發、或其他適合的沉積技術、或其組合。在一些實施例中，虛設閘極234包括虛設介電層和虛設電極層。在一些實施例中，虛設介電層可包括SiO 2、氮化矽、高k介電材料及/或其他適合的材料。接著沉積虛設電極層。在一些實施例中，虛設電極層可包括多晶矽(polysilicon)。在形成虛設閘極中，舉例而言，圖案化製程包括微影製程(例如，光學微影製程或電子束微影)，其可進一步包括塗佈(例如，旋塗)光阻、軟烤、遮罩對齊、曝光、曝光後烘烤、光阻顯影、沖洗、乾燥(例如，旋乾(spin-drying)及/或硬烤)、其他適合的微影技術及/或其組合。在一些實施例中，蝕刻製程可包括乾蝕刻(例如，RIE蝕刻)、濕蝕刻及/或其他蝕刻方法。在一些實施例中，虛設閘極234透過硬遮罩236進行圖案化。硬遮罩236可包括多層，例如氧化物層和在氧化層上方的氮化物層。在一些實施例中，在形成虛設閘極234後，虛設介電層被從半導體鰭片210的S/D區域移除。蝕刻製程可包括濕蝕刻、乾蝕刻及/或其組合。選擇蝕刻製程以選擇性地蝕刻虛設介電層，且實質上對半導體鰭片210、硬遮罩236和虛設閘極層不進行蝕刻。
在操作116，方法100(第1A圖)在虛設閘極234的側壁表面上形成閘極間隔物。參照第9A圖至第9D圖，形成閘極間隔物242。閘極間隔物242可具有從約2 nm到約10 nm的厚度。在一些例子中，閘極間隔物242可包括介電材料，例如氧化矽、氮化矽、碳化矽、氧氮化矽、SiCN、氧碳化矽、SiOCN、低k材料及/或其組合。在一些實施例中，閘極間隔物242包括多層，例如襯層和主間隔層及其類似物。舉例來說，閘極間隔物242可透過使用例如CVD製程、次大氣壓CVD(SACVD)製程、流動式CVD製程、ALD製程、PVD製程或其他適合的製程在裝置200上方共形地沉積介電材料而形成。在介電材料的共形沉積之後，用於形成閘極間隔物242的介電材料的部分可被回蝕以暴露未被虛設閘極結構234覆蓋的半導體鰭片210的部分(例如，在源極/汲極區)。在某些情況下，回蝕製程沿著虛設閘極234的頂表面移除用於形成閘極間隔物242的部分介電材料，從而暴露出硬遮罩層236。在一些實施例中，回蝕製程可包括濕蝕刻製程、乾蝕刻製程、多步蝕刻製程及/或其組合。值得注意的是，在回蝕製程之後，閘極間隔物242仍然設置在虛設閘極234的側壁表面上。
在操作118，方法100(第1A圖)在形成S/D凹陷部中在S/D區域中使半導體鰭片210凹陷。參照第10A圖至第10D圖，透過移除未被虛設閘極234覆蓋且在先前(例如，在閘極間隔物242回蝕刻製程期間)暴露出來的半導體鰭片210和覆層222的部分(例如，在源極/汲極區域)執行源極/汲極蝕刻製程以形成S/D凹陷部246。特別是，源極/汲極蝕刻製程可用以移除裝置200的源極/汲極區域中暴露的磊晶層206和208部分，以暴露半導體鰭片210的基底部分203。在一些實施例中，源極/汲極蝕刻製程可包括乾蝕刻製程、濕蝕刻製程及/或其組合。在一些實施例中，控制凹陷深度(例如，透過控制蝕刻時間)，使基底部分203的頂表面S203凹陷到低於STI特徵部件220的頂表面，例如在一些實施例中低於約2 nm至約5 nm。由於源極/汲極蝕刻製程中的負載效應，S/D凹陷部246的側壁可具有錐形輪廓(第10D圖)，使S/D凹陷部246在底部部分較窄而在頂部部分較寬，致使相鄰兩個S/D凹陷部246之間的半導體鰭片210在底部部分較寬且在頂部部分較窄。
在操作120，方法100(第1B圖)形成內間隔腔。參照第11A圖至第11D圖，透過使磊晶層206橫向凹陷穿過S/D凹陷部246，形成內間隔腔248。在操作120的一些實施例中，執行橫向蝕刻(或橫向凹陷)來使磊晶層206凹陷以形成內間隔腔248。磊晶層206的蝕刻量在一些實施例中是在約2 nm至約10 nm的範圍內。橫向蝕刻也使覆層222在Y方向上凹陷(第11A圖)。當磊晶層206和覆層222是SiGe時，橫向蝕刻製程可使用選自但不限於氫氧化銨(NH 4OH)、四甲基氫氧化銨(TMAH)、乙二胺鄰苯二酚(EDP)和氫氧化鉀(KOH)溶液的蝕刻劑。在一些實施例中，覆層222的凹陷側壁與虛設閘極234的側壁表面實質上齊平。此處「實質上齊平」意味著相對位置的差小於約1 nm。
在操作122，方法100(第1B圖)形成內間隔物。參照第12A圖至第12D圖，在內間隔腔248中形成內間隔物250。在一些實施例中，內間隔物250的長度(沿Y方向)的範圍可為從約3 nm到約8 nm。在操作122的一些實施例中，在磊晶層206的橫向兩端上形成絕緣層以填充內間隔腔248，從而形成內間隔物250。絕緣層可包括介電材料，例如SiN、SiOC、SiOCN、SiCN、SiO 2及/或其他適合的材料。在一些實施例中，在S/D凹陷部246中共形地沉積絕緣層，例如，透過ALD或任何其他適合的方法。在絕緣層的共形沉積後，執行回蝕製程以從內間隔腔248的外部部分地移除絕緣層。透過這種蝕刻，絕緣層實質上保持在內間隔腔248內。在一些例子中，回蝕製程也可蝕刻未被虛設閘極234覆蓋的介電鰭片228的高k介電層230的一部分。
在操作124，方法100(第1B圖)形成S/D磊晶特徵部件(也被稱為S/D特徵部件)。參照第13A圖至第13D圖，於S/D凹陷部246形成S/D特徵部件252。在操作124的一些實施例中，S/D特徵部件252形成於與虛設閘極234相鄰並在其兩側上的S/D區域。舉例而言，S/D特徵部件252可形成於半導體鰭片210的暴露的基底部分203上方，並與相鄰的內間隔物250和通道層(磊晶層208)接觸。S/D特徵部件252在X方向上也與介電鰭片228的側壁接觸。介電鰭片228，其可具有部分回蝕的高k介電層230，有效地防止形成於半導體鰭片210上的S/D特徵部件252的橫向合併。參照第13C圖，在繪示的實施例中，由於結晶半導體材料的磊晶生長，S/D特徵部件252的底表面具有與介電鰭片228的側壁相交的刻面(facets)。刻面在S/D特徵部件252的底表面和STI特徵部件220的頂表面之間集存(trap)空隙(間隙)254。空隙254可以周圍環境條件(例如，空氣、氮氣)來填充。
從整體上看，S/D特徵部件252向通道區域提供拉伸或壓縮應力。在各種實施例中，S/D特徵部件252可包括Ge、Si、GaAs、AlGaAs、SiGe、GaAsP、SiP或其他適合的材料。在一些實施例中，S/D特徵部件252是透過在S/D區域中磊晶生長一或多個半導體材料層(例如，磊晶生長摻雜層252a、252b和252c)而形成。在一些實施例中，第一磊晶生長摻雜層252a與半導體鰭片210的暴露基底部分203接觸，並與相鄰的內間隔物250和通道層(磊晶層208)接觸，其也被視為磊晶生長摻雜襯底，以促進後續磊晶生長摻雜層252b的磊晶生長。第一磊晶生長摻雜層252a在S/D區域形成U形或V形結構(第13D圖)。第二磊晶生長摻雜層252b位於第一磊晶生長摻雜層252a上。第三磊晶生長摻雜層252c覆蓋第一磊晶生長摻雜層252a和第二磊晶生長摻雜層252b。在繪示的實施例中，第二和第三磊晶生長摻雜層252b和252c的頂表面都高於介電鰭片228的介電層224和226的頂表面，但低於介電鰭片228的高k介電層230的頂表面(第13C圖)。在一些替代性的實施例中，第三磊晶生長摻雜層252c的頂表面(例如，具有頂點的刻面)可高於介電鰭片228的高k介電層230的頂表面。
在一個實施例中，第一磊晶生長摻雜層252a由矽鍺製成，其與第二磊晶生長摻雜層252b相同。此外，鍺的濃度從第一磊晶生長摻雜層252a往第二磊晶生長摻雜層252b逐漸增加。具體來說，第一磊晶生長摻雜層252a包括範圍在約10%至約40%的鍺濃度(以莫耳比計)。第二磊晶生長摻雜層252b包括範圍在約40%至約65%的鍺濃度。在一實施例中，第一磊晶生長摻雜層252a包括範圍在約10%至約30%的鍺濃度。第二磊晶生長摻雜層252b包括範圍在約50%至約70%內的鍺濃度。可調整鍺的濃度以滿足不同的應變要求。此外，第一和第二磊晶生長摻雜層252a和252b分別包括梯度分布。舉例而言，第一磊晶生長摻雜層252a從其最底部往最頂部逐漸增加。第三磊晶生長摻雜層252c由矽製成，其指與第一和第二磊晶生長摻雜層252a和252b接觸並蓋住第一和第二磊晶生長摻雜層252a和252b的矽蓋層。
在磊晶製程中，S/D特徵部件252可透過引入包括：p型摻雜物，例如硼或BF 2；n型摻雜物，例如磷或砷；及/或包括其組合之其他適合的摻雜物的摻雜物物種進行原位摻雜。如果S/D特徵部件252未原位摻雜，則執行佈植製程(即接面離子佈植製程(junction implant process))來摻雜S/D特徵部件252。在例示性實施例中，NMOS裝置中的S/D特徵部件252包括SiP，而PMOS裝置中的S/D特徵部件包括GeSnB及/或SiGeSnB。在一個實施例中，第一磊晶生長摻雜層252a包括與第二和第三磊晶生長摻雜層252b和252c相同的摻雜物物種。摻雜物濃度從第一磊晶生長摻雜層252a往第三磊晶生長摻雜層252c逐漸增加。第三磊晶生長摻雜層252c包括比第一和第二磊晶生長摻雜層252a和252b更高的摻雜物濃度，這有助於後續的矽化製程(例如，矽化鎳的形成)，以便在S/D特徵部件上安置S/D接點。第二磊晶生長摻雜層252b包括比第一磊晶生長摻雜層252a更高的摻雜物濃度。此外，第一、第二和第三磊晶生長摻雜層252a、252b和252c在一些實施例中分別包括常數分布的摻雜物濃度。舉例而言，第二磊晶生長摻雜層252b包括其中摻雜物濃度從其最底部到最頂部是固定的常數分布。
在操作126，方法100(第1B圖)透過S/D重塑製程修改S/D特徵部件252的形狀。參照第14A圖至第14D圖，S/D特徵部件252的輪廓被重塑且體積被減縮。在一些實施例中，使用選擇性蝕刻製程修改S/D特徵部件252的頂表面。選擇性蝕刻製程可包括濕蝕刻、乾蝕刻、反應性離子蝕刻或其他適合的蝕刻方法。舉例而言，乾蝕刻製程可實施含氧氣體、含氟氣體(例如CF 4、SF 6、CH 2F 2、CHF 3、及/或C 2F 6)、含氯氣體(例如。Cl 2、CHCl 3、CCl 4、及/或BCl 3)、含溴氣體(如HBr及/或CHBR 3)、含碘氣體、其他適合的氣體及/或電漿、及/或其組合。舉例而言，濕蝕刻製程可包括在稀釋的氫氟酸(DHF)、氫氧化鉀(KOH)溶液、氨、含氫氟酸(HF)溶液、硝酸(HNO 3)、及/或乙酸(CH 3COOH)的溶液或其他適合的濕蝕刻劑中蝕刻。在一個例子中，選擇性蝕刻製程在約600℃至約700℃的溫度下採用含HCl的蝕刻劑(例如，HCl、HCl和SiH 4的混合物、或HCl和GeH 4的混合物)。蝕刻劑與S/D特徵部件252的暴露表面反應，並重塑S/D特徵部件252。
在一些實施例中，S/D重塑製程可使S/D特徵部件252凹陷約1 nm至約10 nm。透過使S/D特徵部件252凹陷，S/D特徵部件252的體積也被減縮。此外，修改S/D特徵部件252的頂表面。舉例而言，S/D特徵部件252的頂表面可變得不平坦，例如在兩個肩部之間具有含頂點的凸形頂部(例如，弧形頂部或刻面頂部)。頂點低於介電鰭片228的頂表面。參照第14C圖，透過選擇適當的S/D特徵部件252的晶體方向和各自的蝕刻劑，修改的S/D特徵部件252的頂表面可包括具有刻面S1的刻面頂部部分、具有側壁S2的垂直部分、以及具有透過垂直側壁S2毗連刻面S1的大致平坦表面S3的肩部部分。從表面S3到刻面S1的過渡(transition)也被稱為階狀輪廓。
刻面S1可具有(111)的結晶方向或(110)的結晶方向。如第14C圖所示，刻面S1可包括第一磊晶生長摻雜層252a和第二磊晶生長摻雜層252b兩者。側壁S2是實質上垂直的，例如在一些例子中，相對於水平面從約70°到約88°。在頂點兩側上的兩個大致平坦表面S3分別與頂點的垂直相距高度H1和H2。高度H1和H2也被稱為肩高。在一些實施例中，高度H1和H2獨立地從約5 nm到約25 nm。如果高度H1和H2小於5 nm，S/D特徵部件252的體積可能仍然很大，這將導致S/D接點和金屬閘極堆疊物之間的高寄生電容和強烈漏電。如果高度H1和H2大於25 nm，一些頂部通道層(磊晶層208)可能沒有被覆蓋，這致使通道層使用率差。為了說明這一點，第14C圖在通道區域磊晶層206和208加上輪廓(用虛線表示)。如所示，凹陷的S/D特徵部件252可暴露出最頂部通道層的頂角。雖然暴露頂部通道層的一小部分是可以接受的，但暴露很大一部分會導致通道層的浪費。高度H1和H2可實質上彼此相等，這樣兩個肩部是平整的；或者高度H1和H2可不同，這樣一個肩部比另一個高。大致平坦表面S3有寬度W(從側壁S2到介電鰭片228的水平距離)，其範圍從約2 nm到15 nm。寬度W也被稱為肩寬。如果寬度W小於約2 nm，其可能很難在這種狹窄的角落區域填充將形成的接觸蝕刻停止層(CESL)。如果寬度W大於約15 nm，則一些頂部通道層(磊晶層208)可能不會被覆蓋，這將致使通道層使用率差。
進一步地，關於填充在由使覆層222橫向凹陷形成的空腔中的內間隔物250，在S/D重塑製程之前的S/D特徵部件252可完全覆蓋內間隔物250。在S/D重塑製程之後，由於S/D特徵部件252的凹陷，填充在由覆層222橫向凹陷形成的空腔中的間隔物250的側壁的頂部部分可能在S/D凹陷部246中暴露。同樣地，在S/D重塑製程後先前被S/D特徵部件252覆蓋的閘極間隔物242的一部分也可在S/D凹陷部246中再次暴露出來。同樣如第14C圖所示的，選擇性蝕刻製程可透過蝕刻S/D特徵部件252的邊緣部分，在S/D特徵部件252和介電鰭片228之間形成高長寬比的縫隙。縫隙可將空隙254與S/D特徵部件252上方的外部空間連接起來。當選擇性蝕刻製程中採用的蝕刻劑滲入空隙254時，第一磊晶生長摻雜層252a的底表面的刻面也可能被蝕刻。參照第14D圖，第三磊晶生長摻雜層252c的部分移除可暴露出S/D凹陷部246中的第一和第二磊晶生長摻雜層252a和252b。
在操作128，方法100(第1B圖)形成接觸蝕刻停止層(CESL)和層間介電(ILD)層。參照第15A圖至第15D圖，在S/D特徵部件252和閘極間隔物242上方沉積CESL 256，並在CESL 256上方沉積ILD層258。在操作128的一些實施例中，CESL 256包括氮化矽層、氧化矽層、氧氮化矽層及/或本領域已知的其他材料。CESL 256可透過電漿增強化學氣相沉積(PECVD)製程及/或其他適合的沉積或氧化製程形成。在一些實施例中，ILD層258包括例如四乙氧基矽烷(tetraethylorthosilicate，TEOS)氧化物、未摻雜的矽酸鹽玻璃或摻雜的氧化矽，例如硼磷矽酸鹽玻璃(BPSG)、熔融石英玻璃(FSG)、磷矽酸鹽玻璃(PSG)、摻硼矽玻璃(BSG)及/或其他適合的介電材料。ILD層258可透過PECVD製程或其他適合的沉積技術進行沉積。在一些實施例中，在ILD層258形成後，半導體裝置200可接受高熱預算製程，以使ILD層退火。正如所討論的，重塑的S/D特徵部件252可暴露出最頂部通道層的一部分。在這樣的配置中，CESL 256接觸並覆蓋最頂部通道層的暴露部分，如第15C圖所示。此外，如所述的，重塑的S/D特徵部件252可暴露在操作120中透過橫向凹陷覆層222形成的空腔中的內間隔物250的側壁的頂部部分。在這樣的配置中，CESL 256和ILD層258接觸並覆蓋內間隔物250的暴露部分。
在一些例子中，在沉積ILD層之後，可執行平坦化製程以移除過多的介電材料。舉例而言，平坦化製程包括化學機械平坦化(CMP)製程，其移除覆蓋在虛設閘極234的部分ILD層258(和CESL 256，如果存在的話)，並平坦化半導體裝置200的頂表面。在一些實施例中，CMP製程亦移除硬遮罩236並暴露虛設閘極234的虛設電極層。
在操作130，方法100(第1B圖)移除虛設閘極234以形成閘極溝槽260。參照第16A圖至第16D圖，移除虛設閘極234以暴露出閘極溝槽260中的介電鰭片228、半導體鰭片210和覆層222的頂表面。介電鰭片228的高k介電層230的側壁也暴露在閘極溝槽260中。操作130可包括一或多個蝕刻製程，其對虛設閘極234中的材料具有選擇性。舉例而言，可使用選擇性蝕刻製程，例如選擇性濕蝕刻、選擇性乾蝕刻或其組合來執行虛設閘極234的凹陷。最終閘極結構(例如，高k金屬閘極堆疊物)可隨後形成於閘極溝槽260中，如將在下文描述的。
在操作132，方法100(第1B圖)將磊晶層206從半導體鰭片210移除並將覆層222從閘極溝槽260中移除。由此產生的結構如第17A圖至第17D圖所示。在一實施例中，磊晶層206和覆層222都包括SiGe，磊晶層208是矽，允許選擇性地移除磊晶層206和覆層222。在一實施例中，磊晶層206和覆層222是透過選擇性濕蝕刻製程移除的。在一些實施例中，選擇性濕蝕刻包括APM蝕刻(例如，氨氫氧化物-過氧化氫-水混合物)。在一些實施例中，選擇性移除包括氧化SiGe，然後再移除SiGeO x。舉例而言，可透過O 3清潔提供氧化，然後透過蝕刻劑(如NH 4OH)移除SiGeO x。值得注意的是，在操作138的中間製程階段期間，提供間隙262於通道區域(例如，磊晶層208之間的間隙262)的相鄰通道部件(例如，奈米線或奈米片)之間。間隙262可以周圍環境條件(例如，空氣、氮氣)來填充。
方法100接著行進到操作134(第1B圖)，於其形成閘極結構。閘極結構可為一或多個多閘極電晶體的閘極。閘極結構可為高k金屬閘極(HK MG)堆疊物，然而也可能是其他組成。在一些實施例中，閘極結構形成與通道區域中複數個通道部件(例如，中間有間隙的奈米片或奈米線)提供的多通道相關的閘極。所得結構如第18A圖至第18D圖所示。在操作138的實施例中，HK MG堆疊物270形成在由釋出磊晶層208提供的裝置200的閘極溝槽260內，參照先前的操作132描述於上。在各種實施例中，HK MG堆疊物270包括界面層(未顯示)、形成在界面層上方的高k閘極介電層272、以及形成在高k閘極介電層272上方的閘極電極層274。本文所使用和描述的高k閘極介電質包括具有高介電常數的介電材料，例如，大於熱氧化矽(thermal silicon oxide)的介電常數(~3.9)。HK MG堆疊物內使用的閘極電極層可包括金屬、金屬合金或金屬矽化物。此外，HK MG堆疊物的形成可包括沉積以形成各種閘極材料、一或多個襯層、以及一或多個CMP製程，以移除過多的閘極材料，且從而平坦化半導體裝置200的頂表面。
插入HK MG堆疊物270和S/D特徵部件252之間的內間隔物250提供隔離。HK MG堆疊物270、S/D特徵部件252以及其間的內間隔物250的結構形成了寄生電容器。如果沒有S/D重塑製程，S/D特徵部件252可能完全覆蓋內間隔物250(包括取代覆層222的部分)，且寄生電容器的有效表面面積相對較大。作為比較，透過重塑S/D特徵部件252，內間隔物的頂部部分(特別是取代覆層222的部分)反而被CESL 256和ILD層258覆蓋，且寄生電容器的有效表面面積減少。因此，也減少了寄生電容的量。
HK MG堆疊物270包括插入每個磊晶層(通道部件)208的部分，其形成多閘極裝置200的通道。在一些實施例中，HK MG堆疊物270的界面層可包括介電材料，如氧化矽(SiO 2)、HfSiO、或氮氧化矽(SiON)。界面層可透過化學氧化、熱氧化、原子層沉積(ALD)、化學氣相沉積(CVD)及/或其他適合的方法形成。HK MG堆疊物270的高k閘極介電層272可包括高k介電質，例如氧化鉿(HfO 2)。或者，HK MG堆疊物270的高k閘極介電層272可包括其他高k介電質，例如TiO 2、HfZrO、Ta 2O 3、HfSiO 4、ZrO 2、ZrSiO 2、LaO、AlO、ZrO、TiO、Ta 2O 5、Y 2O 3、SrTiO 3(STO)、BaTiO 3(BTO)、BaZrO、HfZrO、HfLaO、HfSiO、LaSiO、AlSiO、HfTaO、HfTiO、(Ba,Sr)TiO 3(BST)、Al 2O 3、Si 3N 4、氧氮化物(SiON)、其組合或其他適合的材料。高k閘極介電層272可透過ALD、物理氣相沉積(PVD)、CVD、氧化、及/或其他適合的方法形成。如第18B圖和第18D圖所示，在一些實施例中，高k閘極介電層272共形地沉積在介電鰭片228的側壁、內間隔物250和STI特徵部件220的頂表面上。
HK MG堆疊物270的閘極電極層274可包括單層或替代性的多層結構，例如具有選定的功函數以增強裝置性能的金屬層(功函數金屬層)、襯層、潤濕層、黏著層、金屬合金或金屬矽化物的各種組合。舉例來說，HK MG堆疊物270的閘極電極層274可包括Ti、Ag、Al、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、TaN、Ru、Mo、Al、WN、Cu、W、Re、Ir、Co、Ni、其他適合的金屬材料或其組合。在各種實施例中，HK MG堆疊物270的閘極電極層274可透過ALD、PVD、CVD、電子束蒸發或其他適合的製程形成。此外，閘極電極層274可為N-FET和P-FET電晶體分別形成，其可使用不同的金屬層(例如，用於提供N型或P型功函數)。
參考第18C圖，在繪示的實施例中，HK MG堆疊物270可被回蝕使HK MG堆疊物270的頂表面低於介電鰭片228的頂表面，例如，低於約2 nm至約10 nm。每個HK MG堆疊物270兩側的介電鰭片228用作為將HK MG堆疊物270與其他相鄰的閘極堆疊物隔離的閘極隔離特徵部件。頂部的磊晶層208之上的回蝕的HK MG堆疊物270的部分可具有範圍約10 nm到約20 nm的厚度。在回蝕HK MG堆疊物270後，透過CVD、PECVD或適合的沉積製程在裝置200上方沉積自對準蓋(SAC)層278。SAC層278可包括氧化矽、氮化矽、碳化矽、碳氮化矽、氮氧化矽、氧碳化矽、氧化鋁、氮化鋁、氮氧化鋁、氧化鋯、氮化鋯、氧化鋯鋁、氧化鉿、或適合的介電材料。在各種實施例中，可執行CMP製程以從SAC層278移除過多的金屬，並從而提供裝置200實質上平坦的頂表面。
可選地，可使中間介電鰭片228凹陷(例如，透過移除高k介電層230)，例如在閘極溝槽260形成之後和HK MG堆疊物270沉積之前，使HK MG堆疊物270跨過中間介電鰭片228並與中間介電鰭片228兩側上的兩堆(或更多)通道部件208接合。替代所得結構如第19圖所示，其是在第18A圖中在X-Z平面上沿B-B線截取的橫截面圖。在這樣的結構中，兩個電晶體共用相同的閘極堆疊物。HK MG堆疊物270也被稱為聯合HK MG堆疊物(joint gate stack)。
裝置200可經過進一步的製程以形成本領域中已知的各種特徵部件和區域。舉例而言，後續製程可形成接觸開口、接觸金屬、以及各種接點/通孔/線和多層互連特徵部件(例如，金屬層和層間介電質)，其被配置以連接各種特徵部件以形成可包括一或多個多閘極裝置的功能電路。在進一步的例子中，多層互連物可包括垂直互連物，如通孔或接點，和水平互連物，例如金屬線。各種互連特徵部件可採用各種導電材料，包括銅、鎢、及/或矽化物。在一個例子中，使用鑲嵌及/或雙鑲嵌製程來形成與銅有關的多層互連結構。此外，根據方法100的各種實施例，在方法100之前、期間和之後可執行其他的製程步驟，且上述的一些製程步驟可被替換或取消。
通常知識者可認識到雖然第2A圖至第19圖繪示了GAA裝置作為實施例，但半導體的其他例子也可從本揭露的態樣受益，例如FinFET裝置。參照第20A圖至第20D圖，在FinFET裝置中，半導體鰭片210提供電晶體除了像在GAA裝置中的垂直堆疊通道部件以外的通道區域。類似地，重塑S/D特徵部件252減少了FinFET裝置中的寄生電容以及漏電。
儘管不意圖為限制，但本揭露的一或多個實施例為半導體裝置及其形成提供了許多好處。舉例而言，本揭露的實施例提供了用以改善鰭片均勻性和為源極/汲極(S/D)特徵部件界定空間的介電鰭片，以及用以為金屬閘極堆疊物保留空間的犧牲覆層。犧牲覆層增加了相鄰介電鰭片之間的空間，並可能致使S/D磊晶特徵部件的體積增大。S/D重塑製程修改了S/D磊晶特徵部件的形狀，從而減少了S/D磊晶特徵部件的體積，並因此減少了S/D接點和金屬閘極堆疊物之間的寄生電容。S/D接點和金屬閘極堆疊物之間的漏電也得到了抑制。此外，S/D重塑製程可輕易地整合到現有的半導體製造製程中。
在一個例示性態樣，本揭露是針對一種方法。該方法包括形成自基板凸出的半導體鰭片；形成跨過半導體鰭片的虛設閘極結構；使在相鄰於虛設閘極結構的區域中的半導體鰭片的一部分凹陷，從而形成凹陷部；生長半導體層於凹陷部中；形成插入半導體層以及虛設閘極結構的第一介電層，其中半導體層覆蓋第一介電層的至少一部分；修改半導體層的形狀以暴露該第一介電層的該部分；沉積覆蓋半導體層以及第一介電層的該部分的第二介電層；以及以金屬閘極結構取代虛設閘極結構。在一些實施例中，修改半導體層的形狀使半導體層的頂表面凹陷。在一些實施例中，凹陷的半導體層頂表面暴露凹陷部中的半導體鰭片的頂部部分。在一些實施例中，在修改半導體層的形狀後，半導體層的頂表面包括夾於兩肩部部分中間的凸形部分。在一些實施例中，凸形部分包括結晶刻面。在一些實施例中，凸形部分具有弧形形狀。在一些實施例中，兩肩部部分的高度不同。在一些實施例中，生長半導體層包括生長磊晶層於凹陷部中，以及生長覆蓋磊晶層的半導體蓋層。在一些實施例中，修改半導體層的形狀部分地移除半導體蓋層並暴露磊晶層。在一些實施例中，形成第一介電層包括形成覆層於半導體鰭片的側壁上，使部分的半導體鰭片與覆層橫向凹陷從而形成空腔，以及以介電材料填充空腔。
在另一個例示性態樣，本揭露是針對一種方法。該方法包括：形成自基板凸出的半導體鰭片；形成覆層於半導體鰭片的側壁上；形成第一介電鰭片以及第二介電鰭片於覆層的側壁上；形成虛設閘極結構於半導體鰭片、第一介電鰭片以及第二介電鰭片上；使在相鄰於虛設閘極結構的區域中的半導體鰭片凹陷，從而形成凹陷部；使在該凹陷部中暴露的覆層以及部分的半導體鰭片橫向凹陷，從而形成空腔；沉積隔離層於空腔中；生長磊晶特徵部件於凹陷部中且夾於第一介電鰭片以及第二介電鰭片中間，其中磊晶特徵部件覆蓋隔離層的側壁；重塑磊晶特徵部件以暴露隔離層的側壁的頂部部分；沉積介電層於磊晶特徵部件以及隔離層側壁的頂部部分上方；以及以金屬閘極結構取代虛設閘極結構。在一些實施例中，半導體鰭片包括在垂直方向上交替設置的通道層以及犧牲層，且該部分的半導體鰭片橫向凹陷包括蝕刻犧牲層的端部部分。在一些實施例中，重塑磊晶特徵部件也暴露了部分的最頂部通道層。在一些實施例中，重塑磊晶特徵部件減縮了磊晶特徵部件的體積。在一些實施例中，重塑磊晶特徵部件修改了磊晶特徵部件的頂表面，使修改後的磊晶特徵部件的頂表面包括夾於兩平坦部分中間的凸形部分。在一些實施例中，凸形部分包括一頂點，該頂點低於第一介電鰭片以及第二介電鰭片的頂表面。
在另一個例示性態樣，本揭露是針對一種多閘極半導體裝置。所述多閘極半導體裝置包括：垂直堆疊於基板之上的通道部件；包裹各通道部件的導電結構；鄰接通道部件的磊晶特徵部件，其中磊晶特徵部件的頂表面包括中間夾有向上凸出部分的兩階狀輪廓；插入於磊晶特徵部件與導電結構之間的隔離層；以及覆蓋磊晶特徵部件的介電層。在一些實施例中，介電層與隔離層的頂部部分接觸。在一些實施例中，磊晶特徵部件的向上凸出部分包括結晶刻面。在一些實施例中，半導體裝置進一步包括將通道部件以及磊晶特徵部件夾於其中的第一介電柱以及第二介電柱，其中磊晶特徵部件的最頂部部分低於第一介電柱以及第二介電柱中之其一的頂表面。
以上概述數個實施例之部件，以便在本揭露所屬技術領域中具有通常知識者可更易理解本揭露實施例的觀點。在本揭露所屬技術領域中具有通常知識者應理解，他們能以本揭露實施例為基礎，設計或修改其他製程和結構，以達到與在此介紹的實施例相同之目的及/或優勢。在本揭露所屬技術領域中具有通常知識者也應理解到，此類等效的製程和結構並無悖離本揭露的精神與範圍，且他們能在不違背本揭露之精神和範圍之下，做各式各樣的改變、取代和替換。
100:方法 102,104,106,108,110,112,114,116,118,120,122,124,126,128,130,132,134:操作 200:裝置 202:基板 203:基底部分 204:磊晶堆疊物 206,208:磊晶層 210:半導體鰭片 212:硬遮罩(HM)層 212A:氧化物層 212B:氮化物層 214:溝槽 220:STI特徵部件 222:覆層 224,226:介電層 228:介電鰭片 230:高k介電層 234:虛設閘極結構 236:硬遮罩層 242:閘極間隔物 246:源極/汲極(S/D) 凹陷部 248:內間隔腔 250:內間隔物 252:源極/汲極(S/D)特徵部件 252a:第一磊晶生長摻雜層 252b:第二磊晶生長摻雜層 252c:第三磊晶生長摻雜層 254:空隙 256:接觸蝕刻停止層(CESL) 258:層間介電(ILD)層 260:閘極溝槽 262:間隙 270:高k金屬閘極(HK MG)堆疊物 272:高k閘極介電層 274:閘極電極層 278:自對準蓋(SAC)層 S203:頂表面 W,W0,W2:寬度 W1:厚度 H1,H2:高度 S1:刻面 S2:側壁 S3:表面
以下將配合所附圖式詳述本揭露實施例。應注意的是，依據在業界的標準做法，各種特徵並未按照比例繪製且僅用以說明例示。事實上，可任意地放大或縮小元件的尺寸，以清楚地表現出本揭露實施例的特徵。 第1A圖以及第1B圖顯示根據本揭露的一或多個態樣之用於形成多閘極裝置的方法的流程圖。 第2A圖、第3A圖、第4A圖、第5A圖、第6A圖、第7A圖、第8A圖、第9A圖、第10A圖、第11A圖、第12A圖、第13A圖、第14A圖、第15A圖、第16A圖、第17A圖、第18A圖、以及第20A圖繪示根據本揭露的態樣，根據第1A圖以及第1B圖的方法的製造過程期間的半導體結構的透視圖。 第2B圖、第3B圖、第4B圖、第5B圖、第6B圖、第7B圖、第8B圖、第9B圖、第9C圖、第9D圖、第10B圖、第10C圖、第10D圖、第11B圖、第11C圖、第11D圖、第12B圖、第12C圖、第12D圖、第13B圖、第13C圖、第13D圖、第14B圖、第14C圖、第14D圖、第15B圖、第15C圖、第15D圖、第16B圖、第16C圖、第16D圖、第17B圖、第17C圖、第17D圖、第18B圖、第18C圖、第18D圖、第19圖、第20B圖、第20C圖、以及第20D圖繪示根據本揭露的態樣，根據第1A圖以及第1B圖的方法的製造過程期間的半導體結構的截面圖。
100:方法
102,104,106,108,110,112,114,116,118:操作

Claims (20)

  1. 一種半導體裝置的製造方法，包括： 形成自一基板凸出的一半導體鰭片； 形成跨過該半導體鰭片的一虛擬閘極結構； 使在相鄰於該虛擬閘極結構的一區域中的該半導體鰭片的一部分凹陷，從而形成一凹陷部； 生長一半導體層於該凹陷部中； 形成插入該半導體層以及該虛擬閘極結構的一第一介電層，其中該半導體層覆蓋該第一介電層的至少一部分； 修改該半導體層的形狀以暴露該第一介電層的該部分； 沉積覆蓋該半導體層以及該第一介電層的該部分的一第二介電層；以及 以一金屬閘極結構取代該虛擬閘極結構。
  2. 如請求項1所述之製造方法，其中修改該半導體層的形狀使該半導體層的一頂表面凹陷。
  3. 如請求項2所述之製造方法，其中該半導體層的凹陷的該頂表面暴露該凹陷中的該半導體鰭片的一頂部部分。
  4. 如請求項1所述之製造方法，其中在修改該半導體層的形狀後，該半導體層的一頂表面包括夾於兩肩部部分中間的一凸形部分。
  5. 如請求項4所述之製造方法，其中該凸形部分包括結晶節面。
  6. 如請求項4所述之製造方法，其中該凸形部分具有弧形形狀。
  7. 如請求項4所述之製造方法，其中該兩肩部部分的高度不同。
  8. 如請求項1所述之製造方法，其中生長該半導體層包括： 生長一磊晶層於該凹陷部中，以及 生長覆蓋該磊晶層的一半導體蓋層。
  9. 如請求項8所述之製造方法，其中修改該半導體層的形狀部分地移除該半導體蓋層並暴露該磊晶層。
  10. 如請求項1所述之製造方法，其中形成該第一介電層包括： 形成一覆層於該半導體鰭片的側壁上； 使部分的該半導體鰭片與該覆層橫向凹陷，從而形成一空腔；以及 以一介電材料填充該空腔。
  11. 一種半導體裝置的製造方法，包括： 形成自一基板凸出的一半導體鰭片； 形成一覆層於該半導體鰭片的側壁上； 形成一第一介電鰭片以及一第二介電鰭片於該覆層的側壁上； 形成一虛擬閘極結構於該半導體鰭片、該第一介電鰭片以及該第二介電鰭片上； 使在相鄰於該虛擬閘極結構的一區域中的該半導體鰭片凹陷，從而形成一凹陷部； 使在該凹陷部中暴露的該覆層以及部分的該半導體鰭片橫向凹陷，從而形成一空腔； 沉積一隔離層於該空腔中； 生長一磊晶特徵部件於該凹陷部中且夾於該第一介電鰭片以及該第二介電鰭片中間，其中該磊晶特徵部件覆蓋該隔離層的一側壁； 重塑該磊晶特徵部件以暴露該隔離層的該側壁的一頂部部分； 沉積一介電層於該磊晶特徵部件以及該隔離層的該側壁的該頂部部分上方；以及 以一金屬閘極結構取代該虛擬閘極結構。
  12. 如請求項11所述之製造方法，其中該半導體鰭片包括在垂直方向上交替設置的複數個通道層以及複數個犧牲層，且其中使該部分的該半導體鰭片橫向凹陷包括蝕刻該複數個犧牲層的端部部分。
  13. 如請求項12所述之製造方法，其中重塑該磊晶特徵部件也暴露了一最頂部的通道層的部分。
  14. 如請求項11所述之製造方法，其中重塑該磊晶特徵部件減縮了該磊晶特徵部件的體積。
  15. 如請求項11所述之製造方法，其中重塑該磊晶特徵部件修改了該磊晶特徵部件的一頂表面，使該磊晶特徵部件的修改後的該頂表面包括夾於兩平坦部分中間的一凸形部分。
  16. 如請求項15所述之製造方法，其中該凸形部分包括一頂點，該頂點低於該第一介電鰭片以及該第二介電鰭片的頂表面。
  17. 一種半導體裝置，包括： 複數個通道部件，垂直堆疊於一基板之上； 一導電結構，包裹各該複數個通道部件； 一磊晶特徵部件，鄰接該複數個通道部件，其中該磊晶特徵部件的一頂表面包括中間夾有一向上凸出部分的兩階狀輪廓； 一隔離層，插入於該磊晶特徵部件與該導電結構之間；以及 一介電層，覆蓋該磊晶特徵部件。
  18. 如請求項17所述之半導體裝置，其中該介電層與該隔離層的一頂部部分接觸。
  19. 如請求項17所述之半導體裝置，其中該磊晶特徵部件的該向上凸出部分包括結晶節面。
  20. 如請求項17所述之半導體裝置，其進一步包括： 中間夾有該複數個通道部件以及該磊晶特徵部件的一第一介電柱以及一第二介電柱，其中該磊晶特徵部件的一最頂部部分低於該第一介電柱以及該第二介電柱中之其一的頂表面。
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