CN116741835A - 半导体器件及其制造方法 - Google Patents

半导体器件及其制造方法 Download PDF

Info

Publication number
CN116741835A
CN116741835A CN202310551625.6A CN202310551625A CN116741835A CN 116741835 A CN116741835 A CN 116741835A CN 202310551625 A CN202310551625 A CN 202310551625A CN 116741835 A CN116741835 A CN 116741835A
Authority
CN
China
Prior art keywords
epitaxial
layer
fin
epitaxial layer
gate structure
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202310551625.6A
Other languages
English (en)
Inventor
郑振辉
刘昌淼
郑铭龙
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US18/181,173 external-priority patent/US20230378320A1/en
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN116741835A publication Critical patent/CN116741835A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7855—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with at least two independent gates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

方法包括：形成从衬底突出的半导体鳍；横跨半导体鳍形成伪栅极结构；使邻近伪栅极结构的区域中的半导体鳍凹进以形成凹槽；在凹槽中生长外延部件以完全覆盖半导体鳍的暴露在凹槽中的端部；修整外延部件以减小外延部件的宽度以再次暴露半导体鳍的端部的位于凹槽中的部分；在外延部件上沉积与半导体鳍的端部的暴露部分物理接触的介电层；以及用金属栅极结构替换伪栅极结构。本申请的实施例还涉及半导体器件及其制造方法。

Description

半导体器件及其制造方法
技术领域
本申请的实施例涉及半导体器件及其制造方法。
背景技术
半导体集成电路(IC)工业经历了指数级增长。IC材料和设计中的技术进步已经产生了多代IC，其中每一代都具有比上一代更小且更复杂的电路。在IC发展的过程中，功能密度(即，每芯片区的互连器件的数量)普遍增大，而几何尺寸(即，可以使用制造工艺创建的最小组件(或线))已经减小。这种按比例缩小的工艺通常通过提高生产效率和降低相关成本来提供益处。这种缩小也增大了处理和制造IC的复杂性。
已经引入了多栅极器件，试图通过增加栅极-沟道耦合、减小截止状态电流和减小短沟道效应(SCE)来改进栅极控制。已经引入的一种这样的多栅极器件是鳍式场效应晶体管(FinFET)。FinFET因鳍式结构而得其名，鳍式结构从它形成在其上的衬底延伸，并且鳍式结构用于形成FET沟道。另一种多栅极器件(部分是为了解决与FinFET相关的性能挑战而引入)是全环栅(GAA)晶体管。GAA器件因栅极结构而得其名，栅极结构可以围绕沟道区域延伸，从而在四侧上提供对沟道的访问。GAA器件与传统的互补金属氧化物半导体(CMOS)工艺兼容，并且它们的结构允许它们在保持栅极控制和减轻SCE的同时积极地缩放。
随着半导体工业进一步发展至亚10纳米(nm)技术工艺节点以追求更高的器件密度、更高的性能和更低的成本，不应忽略受源极/漏极(S/D)外延部件体积影响的寄生电容。特别是在诸如环形振荡器的高速电路中，具有大体积的S/D外延部件引入了额外的寄生电容，诸如在S/D外延部件和金属栅极堆叠件之间。这样的寄生电容增加了高速电路的阻容(RC)响应时间，并且恶化了电路性能。随着器件部件之间的间隔不断减小，防止相邻S/D外延部件合并为一个更大的外延部件并且引起更高的寄生电容也变得困难。更重要的是，S/D外延部件的大体积也恶化了S/D接触件和金属栅极堆叠件之间的泄漏性能。因此，虽然制造多栅极器件的现有方法在许多方面已经令人满意，但是关于所得器件的性能的挑战可能不是在所有方面都令人满意。
发明内容
本申请的一些实施例提供了一种制造半导体器件的方法，包括：形成从衬底突出的半导体鳍；在所述半导体鳍的侧壁上沉积隔离部件；横跨所述半导体鳍形成伪栅极结构；使邻近所述伪栅极结构的区域中的所述半导体鳍凹进以形成凹槽，其中，所述半导体鳍的位于所述伪栅极结构下面的端部暴露在所述凹槽中；在所述凹槽中生长与所述隔离部件物理接触的外延部件，其中，所述外延部件覆盖所述半导体鳍的所述端部，以免暴露在所述凹槽中；修整所述外延部件以减小所述外延部件的宽度，从而使得所述半导体鳍的端部的部分再次暴露在所述凹槽中，其中，所述外延部件的高度大于所述外延部件的减小的宽度；在所述外延部件上沉积介电层，其中，所述介电层与所述半导体鳍的所述端部的所述暴露部分物理接触；以及用金属栅极结构替换所述伪栅极结构。
本申请的另一些实施例提供了一种制造半导体器件的方法，包括：形成从衬底的第一区域突出的第一鳍和从所述衬底的第二区域突出的第二鳍；在所述第一鳍和所述第二鳍上形成伪栅极结构；使源极/漏极区域中的未由所述伪栅极结构覆盖的所述第一鳍和所述第二鳍凹进；沉积覆盖所述第二区域的第一掩模层；生长第一外延层，所述第一外延层覆盖所述第一鳍的面向所述源极/漏极区域的侧壁；重塑所述第一外延层以暴露所述第一鳍的所述侧壁的部分；去除所述第一掩模层；沉积覆盖所述第一区域的第二掩模层；生长第二外延层，所述第二外延层覆盖所述第二鳍的面向所述源极/漏极区域的侧壁，其中，所述第一外延层和所述第二外延层包括不同的材料成分；重塑所述第二外延层以暴露所述第二鳍的所述侧壁的部分；去除所述第二掩模层；在所述第一外延层和所述第二外延层上方沉积介电层，其中，所述介电层覆盖所述第一鳍和所述第二鳍的所述侧壁的所述暴露部分；以及用金属栅极结构替换所述伪栅极结构。
本申请的又一些实施例提供了一种半导体器件，包括：多个沟道层，垂直堆叠在衬底之上；导电结构，包裹所述沟道层的每个；外延部件，邻接所述沟道层的每个，其中，所述外延部件的高度大于所述外延部件的宽度；以及介电层，覆盖所述外延部件，其中，所述介电层与最顶部沟道层的至少部分物理接触。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明。需要强调，根据工业中的标准实践，各个部件未按比例绘制，并且仅用于说明目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1显示了根据本发明的一个或多个方面的用于形成多栅极器件的方法的流程图。
图2A、图3A、图4A、图5A、图6A、图7A和图8A示出了根据本发明的一个或多个方面的根据图1的方法的制造工艺期间的半导体结构的立体图。
图2B、图3B、图4B、图5B、图6B、图7B、图7C、图7D、图8B、图8C、图8D、图9、图10、图11、图12、图13、图14、图15、图16、图17、图18、图19、图20和图21示出了根据本发明的一个或多个方面的根据图1的方法的制造工艺期间的半导体结构的截面图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
此外，为了便于描述，本文可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所描绘的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其它方式定向(旋转90度或在其它方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。此外，当用“约”、“大约”等描述数值或数值范围时，该术语旨在包括所描述数值的+/-10％内的数值，除非另有说明。例如，术语“约5nm”包括从4.5nm至5.5nm的尺寸范围。
本发明总体涉及半导体器件和制造方法，并且更具体地涉及在先进技术节点中制造具有重塑的源极/漏极(S/D)外延部件的多栅极器件。源极/漏极外延部件或源极/漏极部件可以指源极或漏极，单独或共同取决于上下文。
应该指出，多栅极器件包括其在沟道区域的至少两侧上形成栅极结构的那些晶体管。这些多栅极器件可以包括p型金属氧化物半导体器件或n型金属氧化物半导体器件。由于它们的鳍式结构，本文可以呈现具体的实例并且称为FinFET。本文也呈现了一种称为全环栅(GAA)器件的多栅极晶体管的实施例。GAA器件包括具有其形成在沟道区域的4侧上的栅极结构或其部分(例如，围绕或包裹沟道区域的部分)的任何器件。本文呈现的器件也包括具有设置在纳米片沟道、纳米线沟道、条形沟道和/或其它合适的沟道配置中的沟道区域的实施例。本文呈现的是可以具有与单个、连续栅极结构相关的一个或多个沟道区域(例如，纳米线/纳米片)的器件的实施例。但是，普通技术人员将认识到，该教导可以应用于单个沟道(例如，单个纳米线/纳米片)或任何数量的沟道。普通技术人员可以认识到可以受益于本发明的各个方面的半导体器件的其它实例。
本发明的实施例提供了优于现有技术的优势，虽然应该理解，其它实施例可以提供不同的优势，但是不是所有的优势都必须在本文中讨论，并且没有特定的优势对于所有实施例是必需的。例如，本文讨论的实施例包括重塑S/D外延部件以修改S/D外延部件的轮廓。通过重塑S/D外延部件，S/D外延部件的体积减小，因此较小的寄生电容。此外，S/D外延部件的重塑的轮廓扩大了相邻S/D外延部件之间的横向距离，并且防止相邻S/D外延部件合并。换句话说，用于形成S/D外延部件的工艺窗口扩大。S/D外延部件的重塑的轮廓也有助于抑制S/D接触件和金属栅极堆叠件之间的泄漏电流，并且改进器件性能。
图1中示出了包括多栅极器件制造的半导体制造的方法100。方法100仅仅是实例，并不旨在将本发明限制在权利要求中明确列举的内容之外。可以在方法100之前、期间和之后提供额外操作，并且对于方法的额外实施例，可以替换、消除或移动所描述的一些操作。
下面结合图2A至图21描述方法100。图2A、图3A、图4A、图5A、图6A、图7A和图8A表示根据图1的方法100的各个阶段的半导体器件200的实施例的立体图。图2B、图3B、图4B、图5B、图6B、图7B和图8B是在X-Z平面中沿标有后缀“A”的对应附图中的I-I线截取的截面图，截面图切穿栅极区域并且垂直于将要形成的多栅极器件的沟道区域的纵向方向。图7C和图8C是在X-Z平面中沿标有后缀“A”的对应附图中的II-II线截取的截面图，截面图切穿S/D区域并且垂直于将要形成的多栅极器件的沟道区域的纵向方向。图7D和图8D是在Y-Z平面中沿标有后缀“A”的对应附图中的III-III线截取的截面图，截面图切穿将要形成的多栅极器件的沟道区域和相邻源极/漏极区域。图9、图10、图11、图12、图13、图14、图15、图16、图17、图18、图19和图20是在图1的方法100的随后阶段中在X-Z平面中沿II-II线截取的如图8A中的半导体器件200的截面图，截面图切穿S/D区域并且垂直于将要形成的多栅极器件的沟道区域的纵向方向。图21是在方法100的替换栅极工艺结束时在Y-Z平面中沿III-III线截取的如图8A中的器件200的截面图，截面图切穿多栅极器件的沟道区域和相邻源极/漏极区域。
虽然附图中所示的多栅极器件是GAA器件，但是应该理解，本发明不限于任何特定的器件配置。本发明也可以提供用于制造诸如FinFET器件的其它多栅极器件的实施例。
正如本文讨论的其它方法实施例和示例性器件一样，应该理解，半导体器件200的部分可以通过CMOS技术工艺流程来制造，并且因此本文仅简要描述一些工艺。此外，示例性半导体器件可以包括各个其它器件和部件，诸如其它类型的器件，诸如额外晶体管、双极结型晶体管、电阻器、电容器、电感器、二极管、熔丝、静态随机存取存储器(SRAM)和/或其它逻辑电路等，但是为了更好地理解本发明的发明概念而进行了简化。在一些实施例中，示例性器件包括多个半导体器件(例如，晶体管)，包括p型场效应晶体管(PFET)、n型场效应晶体管(NFET)等，它们可以互连。此外，应该指出，方法100的工艺步骤，包括参考图2A至图21给出的任何描述，正如本发明中提供的方法的剩余部分和示例性附图一样，仅仅是示例性的，并不旨在限制在所附权利要求中具体记载的内容之外。
方法100在操作102(图1)中提供(或提供有)半导体器件(或器件)200。参考图2A和图2B，器件200包括衬底202和衬底202之上的外延堆叠件204。在一些实施例中，衬底202可以是半导体衬底，诸如硅(Si)衬底。衬底202可以包括各个层，包括形成在半导体衬底上的导电层或绝缘层。衬底202可以包括各种掺杂配置，取决于如本领域已知的设计要求。例如，可以在为不同器件类型(例如，NFET或PFET)设计的区域中的衬底202上形成不同的掺杂分布(例如，n阱、p阱)。在所描绘的实施例中，器件200包括两个区域202P和202N。区域202P用于形成一个或多个PFET，并且区域202N用于形成一个或多个NFET。因此，区域202P也称为PFET区域202P，并且区域202N也称为NFET区域202N。
衬底202可以具有介于提供不同器件类型的区域之间的隔离部件(例如，浅沟槽隔离(STI)部件)。衬底202还可以包括其它半导体，诸如锗、碳化硅(SiC)、硅锗(SiGe)或金刚石。可选地，衬底202可以包括化合物半导体和/或合金半导体。此外，衬底202可以可选地包括外延层(epi-层)，可以应变以用于增强性能，可以包括绝缘体上硅(SOI)结构和/或可以具有其它合适的增强部件。
外延堆叠件204包括由第二成分的外延层208介于其间的第一成分的外延层206。第一成分和第二成分可以不同。外延层208可以包括与衬底202相同的成分。在所示实施例中，外延层206是硅锗(SiGe)，并且外延层208是硅(Si)。但是，其它实施例也是可能的，包括那些提供具有不同氧化速率和/或蚀刻选择性的第一成分和第二成分的实施例。例如，在一些实施例中，第一成分或第二成分的外延层206、208中的任何一个可以包括其它材料，诸如锗；化合物半导体，诸如碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，诸如SiGe、GaAsP、AlInAs、AlGaAs、InGaAs、GaInP和/或GaInAsP或它们的组合。在一些实施例中，外延层206和208基本上不含掺杂剂(即，具有从约0cm-3至约1×1017cm-3的非固有掺杂剂浓度)，其中例如，在外延生长工艺期间没有实施有意掺杂。举例来说，可以通过分子束外延(MBE)工艺、金属有机化学气相沉积(MOCVD)工艺和/或其它合适的外延生长工艺来实施相应第一成分和第二成分的外延层206和208的外延生长。在各个实施例中，衬底202是晶体衬底，并且外延层206和208是晶体半导体层。
在一些实施例中，每个外延层206具有从约4纳米(nm)至约8nm范围内的厚度。外延层206在厚度上可以基本上均匀。然而，在一些实施例中，顶部外延层206可以比其下面的其它外延层206薄(例如，厚度的一半)。顶部外延层206用作为随后工艺中的其它外延层提供保护的覆盖层。在一些实施例中，每个外延层208具有从约4nm至约8nm范围内的厚度。在一些实施例中，堆叠件的外延层208在厚度上基本上均匀。如下面更详细描述的，外延层208或其部分可以形成将要形成的多栅极器件200的沟道构件，并且厚度基于器件性能考虑来选择。术语沟道构件(或沟道层)在本文中用于表示用于晶体管中的沟道的任何材料部分，该材料部分具有纳米级或甚至微米级尺寸并且具有细长形状，无论该部分的截面形状如何。因此，该术语表示圆形和基本上圆形截面的细长材料部分以及包括例如圆柱形或基本上矩形截面的梁形或条形材料部分。沟道区域中的外延层206最终可以去除，并且用于限定将要形成的多栅极器件的相邻沟道构件之间的垂直距离，并且厚度基于器件性能考虑来选择。因此，外延层206也可以称为牺牲层，并且外延层208也可以称为沟道层。
应该指出，四(4)层外延层206和三(3)层外延层208如图2A和图2B中所示的那样交替布置，这仅仅是为了说明的目的，并不旨在限制在权利要求中具体记载的内容之外。可以理解，可以在外延堆叠件204中形成任何数量的外延层；层的数量取决于用于器件200的沟道构件的期望数量。在一些实施例中，外延层208的数量在2和10之间。也应该指出，虽然外延层206、208显示为具有特定的堆叠次序，其中外延层206是外延堆叠件204的最顶层，但是其它配置也是可能的。例如，在一些情况下，外延层208可以可选地是外延堆叠件204的最顶层。换句话说，用于外延层206、208的生长顺序以及因此它们的堆叠次序可以交换或者与图中显示的内容不同，同时保持在本发明的范围内。
然后方法100进入操作104(图1)，其中通过图案化形成半导体鳍(也称为鳍)。参考图3A和图3B的实例，在操作104的实施例中，形成从衬底202延伸的多个鳍210。在各个实施例中，鳍210的每个包括由衬底202形成的基底部分203(也称为台面)和由包括外延层206和208的初始外延堆叠件的外延层的每个的部分形成的外延堆叠件部分204。鳍210可以使用包括双重图案化或多重图案化工艺的合适的工艺来制造。通常，双重图案化或多重图案化工艺结合光刻和自对准工艺，从而允许创建具有例如小于使用单个、直接光刻工艺可获得的间距的图案。例如，在一个实施例中，在衬底上方形成并且使用光刻工艺图案化牺牲层。使用自对准工艺在图案化的牺牲层旁边形成间隔件。然后去除牺牲层，并且然后剩余的间隔件或心轴可以用于通过蚀刻初始外延堆叠件204来图案化鳍210。蚀刻工艺可以包括干蚀刻、湿蚀刻、反应离子蚀刻(RIE)和/或其它合适的工艺。
在所示实施例中，在图案化半导体鳍210之前，在外延堆叠件204上方形成硬掩模(HM)层212。在一些实施例中，HM层212包括氧化物层212A(例如，可以包括氧化硅的垫氧化物层)和形成在氧化物层212A上方的氮化物层212B(例如，可以包括氮化硅的垫氮化物层)。氧化物层212A可以用作外延堆叠件204和氮化物层212B之间的粘合层，并且可以用作用于蚀刻氮化物层212B的蚀刻停止层。在一些实例中，HM层212包括热生长氧化物、化学气相沉积(CVD)沉积的氧化物和/或原子层沉积(ALD)沉积的氧化物。在一些实施例中，HM层212包括通过CVD和/或其它合适的技术沉积的氮化物层。
随后鳍210可以使用包括光刻和蚀刻工艺的合适的工艺来制造。光刻工艺可以包括：在HM层212上方形成光刻胶层(未显示)；将抗蚀剂暴露于图案；实施曝光后烘烤工艺；以及显影抗蚀剂以形成包括抗蚀剂的掩蔽元件。在一些实施例中，图案化抗蚀剂以形成掩蔽元件可以使用电子束(e-束)光刻工艺来实施。然后，掩蔽元件可以用于保护衬底202的区域和形成在其上的层，同时蚀刻工艺在未保护的区域中形成穿过HM层212、穿过外延堆叠件204并且进入衬底202中的沟槽214，从而留下多个延伸鳍210。沟槽214可以使用干蚀刻、湿蚀刻、RIE和/或其它合适的工艺来蚀刻。在一些实例中，鳍210的宽度W0在从约20nm至约30nm范围内，并且相邻鳍210之间的距离D0在从约30nm至约50nm范围内。
也可以使用在衬底上形成鳍的方法的许多其它实施例，包括例如限定鳍区域(例如，通过掩模或隔离区域)以及以鳍210的形式外延生长外延堆叠件204。在一些实施例中，形成鳍210可以包括修整工艺以减小鳍210的宽度。修整工艺可以包括湿蚀刻工艺和/或干蚀刻工艺。
在操作106中，方法100(图1)在鳍210之间形成隔离部件，诸如浅沟槽隔离(STI)部件。参考图4A和图4B，STI部件220设置在衬底202上，介于鳍210之间。举例来说，在一些实施例中，首先在衬底202上方沉积介电层，用介电材料填充沟槽214。在一些实施例中，介电层可以包括氧化硅、氮化硅、氮氧化硅、氟掺杂的硅酸盐玻璃(FSG)、低k电介质、它们的组合和/或其它合适的材料。在各个实例中，介电层可以通过CVD工艺、SACVD工艺、可流动CVD工艺、ALD工艺、PVD工艺和/或其它合适的工艺来沉积。在一些实施例中，在沉积介电层之后，可以退火器件200，例如，以改进介电层的质量。在一些实施例中，介电层可以包括多层结构，例如，具有一个或多个衬垫层。
在形成隔离(STI)部件的一些实施例中，在沉积介电层之后，沉积的介电材料例如通过化学机械抛光(CMP)工艺来减薄和平坦化。在一些实施例中，HM层212用作CMP停止层。随后，使介于鳍210之间的介电层凹进。仍然参考图4A和图4B的实例，使STI部件220凹进，提供在STI部件220之上延伸的鳍210。在一些实施例中，凹进工艺可以包括干蚀刻工艺、湿蚀刻工艺和/或它们的组合。在一些实施例中，控制凹进深度(例如，通过控制蚀刻时间)以便暴露鳍210的上部部分。在所示实施例中，外延堆叠件204的每个层都暴露。在进一步实施例中，使STI部件220的顶面凹进至最底部外延层206下方。在凹进工艺之后，HM层212和最顶部外延层206也可以例如通过使用H3PO4或其它合适的蚀刻剂的湿蚀刻工艺来去除。
然后方法100进入操作108(图1)，其中形成伪栅极结构。虽然本讨论针对替换栅极(或后栅极)工艺，由此形成并且随后替换伪栅极结构(或称为牺牲栅极结构)，但是其它配置也可以是可能的。参考图5A和图5B，形成伪栅极结构234。在方法100的随后处理阶段，伪栅极结构234将由最终的栅极堆叠件替换。特别地，伪栅极结构234可以在稍后的处理阶段由高k介电层(HK)和金属栅电极(MG)替换，这将在下面更详细讨论。在一些实施例中，伪栅极结构234设置在鳍210和STI部件220上方。鳍210的位于伪栅极结构234下面的部分可以称为沟道区域。伪栅极结构234也可以限定鳍210的源极/漏极(S/D)区域，例如，鳍210的邻近沟道区域的相对侧并且位于沟道区域的相对侧上的区域。
在一些实施例中，伪栅极结构234通过各个工艺步骤来形成，诸如层沉积、图案化、蚀刻以及其它合适的工艺步骤。示例性层沉积工艺包括CVD(包括低压CVD、等离子体增强CVD和/或可流动CVD)、PVD、ALD、热氧化、e-束蒸发或其它合适的沉积技术或它们的组合。在一些实施例中，伪栅极结构234包括伪介电层230和伪电极层232。在一些实施例中，伪介电层230可以包括SiO2、氮化硅、高k介电材料和/或其它合适的材料。随后，沉积伪电极层232。在一些实施例中，伪电极层232可以包括多晶硅(poly硅)。例如，在形成伪栅极结构234中，图案化工艺包括光刻工艺(例如，光刻或e-束光刻)，光刻工艺可以进一步包括光刻胶涂覆(例如，旋涂)、软烘烤、掩模对准、曝光、曝光后烘烤、光刻胶显影、冲洗、干燥(例如，旋干和/或硬烘烤)、其它合适的光刻技术和/或它们的组合。在一些实施例中，蚀刻工艺可以包括干蚀刻(例如，RIE蚀刻)、湿蚀刻和/或其它蚀刻方法。在一些实施例中，伪栅极结构234通过硬掩模236来图案化。硬掩模236可以包括多层，诸如氧化物层和氧化物层上方的氮化物层。在一些实施例中，在形成伪栅极结构234之后，从鳍210的S/D区域去除伪介电层230。蚀刻工艺可以包括湿蚀刻、干蚀刻和/或它们的组合。选择蚀刻工艺以在基本上不蚀刻鳍210、硬掩模236和伪电极层232的情况下选择性蚀刻伪介电层230。
在操作110中，方法100(图1)在伪栅极结构234的侧壁表面和鳍210的侧壁表面上形成侧壁间隔件。参考图6A和图6B，在形成伪栅极结构234之后，通过使用CVD或其它合适的方法共形地形成用于侧壁间隔件的绝缘材料的毯式层240。毯式层240以共形方式沉积，使得其形成为在各个表面上具有基本上相等的厚度，诸如伪栅极结构的侧壁、水平表面和顶部。在一些实施例中，毯式层240沉积为在从约2nm至约10nm范围内的厚度。在一个实施例中，毯式层240的绝缘材料是基于氮化硅的材料，诸如SiN、SiON、SiOCN或SiCN和它们的组合。然后使用各向异性工艺蚀刻毯式层240，以在伪栅极结构234的相对侧壁上形成栅极侧壁间隔件242，并且在鳍210的相对侧壁上形成鳍侧壁间隔件244，诸如图7A和图7C中所示。对毯式层240实施的各向异性蚀刻可以是例如反应离子蚀刻(RIE)。在各向异性蚀刻工艺期间，从水平表面去除大部分绝缘材料，在垂直表面(诸如伪栅极结构234的侧壁和暴露的鳍210的侧壁)上留下介电间隔件层。在所示实施例中，鳍侧壁间隔件244的最顶部部分位于基底部分(台面)203的顶面(在图7C中表示为S203)之上。例如，基底部分203的顶面S203可以与鳍侧壁间隔件244的内侧壁相交。在各个实施例中，基底部分203的顶面可以位于鳍侧壁间隔件244的最顶部部分之上或下方。
在操作112中，方法100(图1)在形成S/D凹槽中使S/D区域中的鳍210凹进。参考图7A至图7D，实施源极/漏极蚀刻工艺，以通过去除鳍210的未由伪栅极结构234覆盖(例如，在源极/漏极区域中)且先前暴露的部分(例如，在毯式层240回蚀工艺期间)来形成S/D凹槽246。特别地，源极/漏极蚀刻工艺可以用于去除器件200的源极/漏极区域中的暴露的外延层部分206和208，以暴露鳍210的基底部分203。在一些实施例中，源极/漏极蚀刻工艺可以包括干蚀刻工艺、湿蚀刻工艺和/或它们的组合。在一些实施例中，控制凹进深度(例如，通过控制蚀刻时间)，从而使得基底部分203的顶面S203凹进至STI部件220的顶面下面(在图7C中，S/D区域中的凹进顶面表示为S’203)，诸如在一些实例中为约2nm至约5nm。为了更好地示出在沟道区域中保持完整的基底部分和沟道层的位置，图7C在沟道区域中强加了基底部分203和外延层208的轮廓(由虚线表示)。由于源极/漏极蚀刻工艺期间的负载效应，S/D凹槽246的侧壁可以具有锥形轮廓(图7D)，从而使得S/D凹槽246在底部部分中较窄，而在顶部部分中较宽，并且因此两个相邻S/D凹槽246之间的鳍210在底部部分中较宽，而在顶部部分中较窄。
在操作114中，方法100(图1)形成内部间隔件。参考图8A至图8D，通过S/D凹槽246通过使外延层206横向凹进来形成内部间隔件腔，并且随后在内部间隔件腔中形成内部间隔件250。在操作114的一些实施例中，实施横向蚀刻(或水平凹进)以使外延层206凹进，以形成内部间隔件腔。在一些实施例中，外延层206的蚀刻量在从约2nm至约10nm范围内。当外延层206是SiGe时，横向蚀刻工艺可以使用选自但不限于氢氧化铵(NH4OH)、四甲基氢氧化铵(TMAH)、乙二胺邻苯二酚(EDP)和氢氧化钾(KOH)溶液的蚀刻剂。随后，在外延层206的横向端部上形成绝缘层，以填充内部间隔件腔，从而形成内部间隔件250。绝缘层可以包括介电材料，诸如SiN、SiOC、SiOCN、SiCN、SiO2和/或其它合适的材料。在一些实施例中，绝缘层例如通过ALD或任何其它合适的方法共形地沉积在S/D凹槽246中。在共形沉积绝缘层之后，实施回蚀工艺以从内部间隔件腔的外部部分地去除绝缘层。通过这种蚀刻，绝缘层基本上保留在内部间隔件腔内。
在图3A至图8A中，在PFET区域202P和NFET区域202N的每个中仅描绘了一个鳍210。应该理解，本发明不限于任何特定数量的鳍和区域。例如，在图9至图20中，为了说明的目的，在PFET区域202P和NFET区域202N的每个中描绘了两个鳍210。图9至图20是在方法100的随后阶段中在X-Z平面中沿II-II线截取的如图8A中的半导体器件200的截面图，截面图切穿S/D区域。
参考图9，在操作116中，方法100(图1)沉积覆盖PFET区域202P和NFET区域202N中的一个的图案化掩模层252。图9示出了作为由图案化掩模层252覆盖的一个的NFET区域202N和作为暴露在图案化掩模层252的开口中的一个的PFET区域202P。然而，应该理解，覆盖PFET区域202P并且暴露NFET区域202N的配置在方法100的随后操作期间同样适用。
在一些实施例中，图案化掩模层252是包括单层或多层的硬掩模层。例如，硬掩模层可以包括氧化硅层和氧化硅层上方的氮化硅层。硬掩模层可以使用化学气相沉积(CVD)、低压CVD(LPCVD)、等离子体增强CVD(PECVD)、物理气相沉积(PVD)、原子层沉积(ALD)、热氧化、电子束(e-束)蒸发或其它合适的沉积技术或它们的组合来形成。硬掩模层使用诸如光刻工艺的任何合适的方法来图案化，光刻工艺可以包括：在硬掩模层上形成抗蚀剂层；通过光刻曝光工艺曝光抗蚀剂；实施曝光后烘烤工艺；显影光刻胶层以形成暴露硬掩模层的一部分的图案化光刻胶层；图案化硬掩模层；以及最后去除图案化抗蚀剂层。光刻工艺可以可选地由其它合适的技术替换，诸如e-束写入、离子束写入、无掩模图案化或分子印刷。
在一些实施例中，图案化掩模层252是抗蚀剂层，诸如包括底部层、中间层和顶部光刻胶层的三层抗蚀剂层。在进一步实施例中，底部层可以包括富碳聚合物材料(例如，CxHyOz)，中间层可以包括富硅聚合物材料(例如，SiCxHyOz)，并且顶部光刻胶层可以包括具有光敏组分的富碳聚合物材料(例如，CxHyOz)，光敏组分在暴露于辐射时经历性质改变。顶部光刻胶层的图案化可以例如通过使用浸没光刻系统来曝光顶部光刻胶层的部分以及取决于使用正性光刻胶还是负性光刻胶来显影曝光或未曝光的部分来实现。然后通过顶部光刻胶层中的开口蚀刻中间层。以这种方式，顶部光刻胶层用作限制PFET区域202P中的蚀刻工艺的蚀刻掩模。随后通过顶部光刻胶层和中间层中的开口蚀刻底部层。以这种方式，顶部光刻胶层和中间层共同用作限制PFET区域202P中的蚀刻工艺的蚀刻掩模。
参考图10，在操作118中，方法100(图1)在PFET区域202P中的S/D凹槽246的底部处形成缓冲外延层254。缓冲外延层254从S/D区域中的基底部分203的凹进顶面S’203外延生长。缓冲外延层254也可以称为下部外延层254。举例来说，缓冲外延层254的外延生长可以通过气相外延(VPE)、超高真空CVD(UHV-CVD)、分子束外延(MBE)和/或其它合适的工艺来实施。在一些实施例中，缓冲外延层254包括与衬底202相同的材料，诸如硅(Si)。在一些可选实施例中，缓冲外延层254包括与Si衬底202不同的半导体材料，诸如SiGe、SiSn或其它合适的半导体材料。在一些实施例中，缓冲外延层254不含掺杂剂，其中例如，在外延生长工艺期间没有实施有意掺杂。作为比较，在一个实例中，衬底202是轻掺杂的，并且具有比缓冲外延层254高的掺杂浓度。缓冲外延层254提供了从S/D区域至半导体衬底的高电阻路径，从而抑制了半导体衬底中的泄漏电流(即，通过基底部分203)。可选地，缓冲外延层254可以轻掺杂有诸如锗(Ge)或硼(B)的掺杂剂。在一个实例中，掺杂剂是硼，并且缓冲外延层254包括SiB、SiGeB、SiSnB或具有在从约1×1020cm-3至约5×1020cm-3的硼摩尔浓度的其它合适的半导体材料。在另一实例中，掺杂剂是锗，并且缓冲外延层254包括SiGe、SiGeB或具有从约1％至约20％的锗原子百分比的其它合适的半导体材料。
鳍侧壁间隔件244限制缓冲外延层254在鳍侧壁间隔件244的相对内侧壁内的横向生长。缓冲外延层254在其上升至鳍侧壁间隔件244之上时表现出具有小平面的生长。图10示出了缓冲外延层254的上部部分处的小平面F254。缓冲外延层254的生长受到时间控制，从而使得缓冲外延层254的顶面位于沟道区域中的基底部分203的顶面S203之上，并且也与最底部内部间隔件250部分重叠(在沟道区域中的最底部外延层208和基底部分203之间)。最底部内部间隔件250介于缓冲外延层254和最底部外延层206之间。缓冲外延层254与最底部内部间隔件250的下部部分物理接触。沟道区域中的基底部分203的垂直侧壁(在X-Z平面中)(如暴露在S/D凹槽246中)与缓冲外延层254物理接触并且由缓冲外延层254完全覆盖。当随后在S/D凹槽246中形成具有较高掺杂剂浓度的上部S/D外延层时，缓冲外延层254保护沟道区域中的基底部分203免受掺杂剂扩散影响，这将在下面进一步详细解释。
参考图11，在操作120中，方法100(图1)在PFET区域202P中的S/D凹槽246的每个中的缓冲外延层254上形成上部外延层256。S/D凹槽246的每个中的上部外延层256和缓冲外延层254(或下部外延层254)共同限定p型S/D外延部件258(或p型S/D部件258)。举例来说，上部外延层256的外延生长可以通过气相外延(VPE)、超高真空CVD(UHV-CVD)、分子束外延(MBE)和/或其它合适的工艺来实施。上部外延层256可以包括SiGe、SiSn或其它合适的半导体材料。上部外延层256可以掺杂有诸如锗(Ge)或硼(B)的掺杂剂。通常，上部外延层256包括比缓冲外延层254高的掺杂剂浓度。在一个实例中，上部外延层256掺杂有硼(B)，并且上部外延层256包括SiGeB、SiSnB或具有在从约4×1020cm-3至约2×1021cm-3的硼摩尔浓度的其它合适的半导体材料。当上部外延层256包括锗时，锗原子百分比可以在从约10％至约60％范围内。在一些实施例中，上部外延层256包括与缓冲外延层254相同的半导体材料，但是具有更高的掺杂剂浓度。例如，上部外延层256和缓冲外延层254可以都包括掺杂有硼的SiGe(例如，SiGeB)，而上部外延层256包括比缓冲外延层254高的硼和锗浓度。上部外延层256具有与衬底202和缓冲外延层254相同的晶体取向。在所示实施例中，上部外延层256具有上部小平面(面向上的小平面)F256U和下部小平面(面向下的小平面)F256L。小平面F256U和F256L可以具有(111)晶体取向或(110)晶体取向。
上部外延层256形成在S/D区域中，与伪栅极结构234的两侧相邻并且位于伪栅极结构234的两侧上。例如，上部外延层256与内部间隔件250和沟道层208(外延层208)接触。上部外延层256的生长受到时间控制，从而使得上部外延层256的顶面位于最顶部沟道层208的顶面之上，并且上部外延层256的宽度大于沟道层208的宽度W0，从而使得上部外延层256完全覆盖沟道层208的每个的侧壁(在X-Z平面中)。换句话说，在由上部外延层256覆盖之后，没有沟道层208暴露在S/D凹槽246中。上部外延层256的底部部分与鳍侧壁间隔件244接触，并且完全覆盖缓冲外延层254的顶面，包括缓冲外延层254的小平面F254，但是与基底部分203分隔开。换句话说，缓冲外延层254以足够的裕度完全覆盖基底部分203的侧壁(在X-Z平面中)，从而使得上部外延层256通过缓冲外延层254与基底部分203分隔开足以防止高浓度掺杂剂扩散至基底部分203中的距离。这种配置有助于减轻衬底电流泄漏。
在一些实施例中，上部外延层256的最大宽度W1与沟道层208的宽度W0的比率大于约1.2:1，并且W1和W0之间的差(W1-W0)在约10nm至约25nm范围内。在一些实施例中，相邻上部外延层256之间的横向距离D1在从约5nm至40nm范围内。在一些实施例中，上部外延层256的生长受到时间控制，从而使得相邻上部外延层256彼此连接并且合并为一个较大的上部外延层256，诸如由图11中的虚线轮廓表示。
参考图12，在操作122中，方法100(图1)通过S/D回蚀工艺260修改S/D部件258的形状。S/D部件258的轮廓重塑并且它的体积减小。在一些实施例中，上部外延层256被重塑，而缓冲外延层254保持完整。回蚀工艺260是选择性蚀刻工艺。选择性蚀刻工艺可以包括湿蚀刻、干蚀刻、反应离子蚀刻或其它合适的蚀刻方法。例如，干蚀刻工艺可以实施含氧气体、含氟气体(例如，CF4、SF6、CH2F2、CHF3和/或C2F6)、含氯气体(例如，Cl2、CHCl3、CCl4和/或BCl3)、含溴气体(例如，HBr和/或CHBR3)、含碘气体、其它合适的气体和/或等离子体和/或它们的组合。例如，湿蚀刻工艺可以包括在稀释的氢氟酸(DHF)、氢氧化钾(KOH)溶液、氢氧化四甲基氮鎓(TMAH)、SC1、氨、包含氢氟酸(HF)、硝酸(HNO3)和/或乙酸(CH3COOH)的溶液或其它合适的湿蚀刻剂中蚀刻。在一个实例中，选择性蚀刻工艺在从约600℃至约700℃的温度下施加含SC1的蚀刻剂(例如，比率为2:1:20的NH4OH、H2O2、H2O的混合物)。蚀刻剂与S/D部件258(上部外延层256)的暴露表面反应，并且重塑S/D部件258。
在一些实施例中，S/D回蚀工艺(或S/D重塑工艺)260可以使S/D部件258凹进约1nm至约10nm。通过使S/D部件258凹进，S/D部件258的体积也减小，导致更小的寄生电容。此外，修改了S/D部件258的外表面。例如，上部小平面(面向上的小平面)F256U在尺寸上减小。除了上部小平面F256U的收缩之外，下部小平面(面向下的小平面)F256L可以被去除并且由非晶体侧壁S256替换。非晶体侧壁S256可以基本上垂直于衬底202的顶面，或者具有相对于衬底202的顶面形成80°至90°之间的角度的小锥形轮廓。在进一步实施例中，上部小平面F256U也可以被去除并且由非晶体表面替换，诸如圆化的拐角。
S/D回蚀工艺260也修减了S/D部件258的宽度。S/D部件258的高度大于它的宽度(更高的高宽比)。在S/D部件258的高度的一半处测量的宽度W2可以比W1(图11)小约5nm至约35nm。W2和W0的比率可以在从约0.8至约1.2范围内，并且W2和W0之间的差(W2-W0)可以在从约-10nm至约10nm范围内。该范围不是微不足道的。如果比率大于约1.2(或W2-W0>10nm)，寄生电容减小可能是不显著的，并且仍然阻碍电路速度(例如，在环形振荡器电路中，与没有实施S/D回蚀工艺相比，速度改进不显著)。如果比率小于约0.8(或W2-W0<-10nm)，S/D部件258的体积变得如此小，使得由S/D部件258引入的电阻增加并且抵消了寄生电容减小(例如，在环形振荡器电路中，即使C较小，RC常数也会由于较大的R而不利地增加)。宽度修整也增加了相邻S/D部件258之间的横向距离，横向距离从D1(图11)扩大至D2。如果相邻S/D部件258在操作120结束时已经合并，S/D回蚀工艺260去除相邻S/D部件258之间的连接外延部分，并且扩大它们之间的横向距离。在一些实施例中，扩大的横向距离D2可以在从约20nm至约60nm范围内，并且可以大于相邻沟道层208之间的横向距离D0(D2>D0)。
由于S/D部件258的宽度减小，上部外延层256的顶部部分的宽度变得小于沟道层宽度W0。因此，最顶部沟道层208的侧壁的至少部分(在X-Z平面中)暴露在S/D凹槽246中。在所示实施例中，最顶部沟道层208的边缘部分(由图12中的最顶部虚线框表示)暴露，并且最顶部沟道层208的中间部分保持由S/D部件258的上部外延层256覆盖。上部外延层256的侧壁S256可以具有锥形轮廓，从而使得越靠近缓冲外延层254，上部外延层256具有越大的宽度。因此，更靠近底部的沟道层208具有较少暴露的侧壁。在一个实例中，所有沟道层208都具有暴露在S/D凹槽246中的一些边缘部分。在另一实例中，至少最底部沟道层208保持由上部外延层256完全覆盖。S/D部件258的宽度减小也部分地暴露了垂直堆叠在沟道层208之间的内部间隔件250。
在图12中所示的实施例中，上部外延层256的底部部分比沟道层宽度W0宽，并且仍然完全覆盖缓冲外延层254。在图13中所示的可选实施例中，上部外延层256的底部部分变得比沟道层宽度W0窄，并且因此不仅所有沟道层208都具有暴露在S/D凹槽246中的一些边缘部分，而且缓冲外延层254也是如此，诸如小平面F254的至少部分。为了便于讨论，图12中具有保持覆盖的缓冲外延层254的实施例用作用于随后操作的实例。本领域普通技术人员应该认识到，图13中具有部分地暴露的缓冲外延层254的实施例也可以用于随后操作。
参考图14，在操作124中，方法100(图1)从NFET区域202N去除图案化掩模层252，并且沉积覆盖PFET区域202P的图案化掩模层252’。在一些实施例中，图案化掩模层252’基本上类似于上面与图案化掩模层252相关已经讨论的内容。在一个实例中，图案化掩模层252’是包括单层或多层的硬掩模层。在另一实例中，图案化掩模层252’是抗蚀剂层，诸如三层抗蚀剂层。
参考图15，在操作126中，方法100(图1)在NFET区域202N中的S/D凹槽246的底部处形成缓冲外延层254’。缓冲外延层254’从S/D区域中的基底部分203的凹进顶面S’203外延生长。缓冲外延层254’也可以称为下部外延层254’。举例来说，缓冲外延层254’的外延生长可以通过气相外延(VPE)、超高真空CVD(UHV-CVD)、分子束外延(MBE)和/或其它合适的工艺来实施。在一些实施例中，缓冲外延层254’包括与衬底202相同的材料，诸如硅(Si)。在一些可选实施例中，缓冲外延层254’包括与Si衬底202不同的半导体材料，诸如SiP、SiAs、SiC、SiCP、SiCAs或其它合适的半导体材料。在一些实施例中，缓冲外延层254’不含掺杂剂，其中例如，在外延生长工艺期间没有实施有意掺杂。作为比较，在一个实例中，衬底202是轻掺杂的，并且具有比缓冲外延层254’高的掺杂浓度。缓冲外延层254’提供了从S/D区域至半导体衬底的高电阻路径，从而抑制了半导体衬底中的泄漏电流(即，通过基底部分203)。可选地，缓冲外延层254’可以轻掺杂有具有在从约2×1020cm-3至约1×1021cm-3的摩尔浓度的掺杂剂，诸如砷(As)或磷(P)。在另一实例中，掺杂剂是具有从约1％至约10％的碳原子百分比的碳(C)。在一些实施例中，缓冲外延层254’包括与缓冲外延层254相同的半导体材料，诸如未掺杂的硅(Si)。在一些实施例中，缓冲外延层254’和缓冲外延层254包括不同的半导体材料。
鳍侧壁间隔件244限制缓冲外延层254’在鳍侧壁间隔件244的相对内侧壁内的横向生长。缓冲外延层254’在其上升至鳍侧壁间隔件244之上时表现出具有小平面的生长。图15示出了缓冲外延层254’的上部部分处的小平面F’254。缓冲外延层254’的生长受到时间控制，从而使得缓冲外延层254’的顶面位于沟道区域中的基底部分203的顶面S203之上，并且也与最底部内部间隔件250部分重叠(在沟道区域中的最底部外延层208和基底部分203之间)。最底部内部间隔件250介于缓冲外延层254和最底部外延层206之间。缓冲外延层254’与最底部内部间隔件250的下部部分物理接触。沟道区域中的基底部分203的垂直侧壁(在X-Z平面中)(如暴露在S/D凹槽246中)与缓冲外延层254’物理接触并且由缓冲外延层254’完全覆盖。当随后在S/D凹槽246中形成具有较高掺杂剂浓度的上部S/D外延层时，缓冲外延层254’保护沟道区域中的基底部分203免受掺杂剂扩散影响。
参考图16，在操作128中，方法100(图1)在NFET区域202N中的S/D凹槽246的每个中的缓冲外延层254’上形成上部外延层256’。S/D凹槽246的每个中的上部外延层256’和缓冲外延层254’(或下部外延层254’)共同限定n型S/D外延部件258’(或n型S/D部件258’)。举例来说，上部外延层256’的外延生长可以通过气相外延(VPE)、超高真空CVD(UHV-CVD)、分子束外延(MBE)和/或其它合适的工艺来实施。上部外延层256’可以包括Si、SiP、SiAs、SiC、SiCP、SiCAs或其它合适的半导体材料。上部外延层256’可以掺杂有诸如砷(as)或磷(P)的掺杂剂。通常，上部外延层256’包括比缓冲外延层254’高的掺杂剂浓度。在一个实例中，上部外延层256’掺杂有具有在从约5×1020cm-3至约4×1021cm-3的摩尔浓度的As或P。当上部外延层256’包括碳时，碳原子百分比可以在从约10％至约20％范围内。在一些实施例中，上部外延层256’包括与缓冲外延层254’相同的半导体材料，但是具有更高的掺杂浓度。例如，上部外延层256’和缓冲外延层254’都可以包括掺杂有磷的硅(例如，SiP)，而上部外延层256’包括比缓冲外延层254’更高浓度的磷。上部外延层256’具有与衬底202和缓冲外延层254’相同的晶体取向。在所示实施例中，上部外延层256’具有上部小平面(面向上的小平面)F’256U和下部小平面(面向下的小平面)F’256L。小平面F’256U和F’256L可以具有(111)晶体取向或(110)晶体取向。
上部外延层256’形成在S/D区域中，与伪栅极结构234的两侧相邻并且位于伪栅极结构234的两侧上。例如，上部外延层256’与内部间隔件250和沟道层208(外延层208)接触。上部外延层256’的生长受到时间控制，从而使得上部外延层256’的顶面位于最顶部沟道层208的顶面之上，并且上部外延层256’的宽度大于沟道层208的宽度W0，从而使得上部外延层256’完全覆盖外延层208的每个的侧壁(在X-Z平面中)。换句话说，在由上部外延层256’覆盖之后，没有沟道层208暴露在S/D凹槽246中。上部外延层256’的底部部分与鳍侧壁间隔件244接触，并且完全覆盖缓冲外延层254’的顶面，包括缓冲外延层254’的小平面F’254，但是与基底部分203分隔开。换句话说，缓冲外延层254’以足够的裕度完全覆盖基底部分203的侧壁(在X-Z平面中)，从而使得上部外延层256’通过缓冲外延层254’与基底部分203分隔开足以防止高浓度掺杂剂扩散至基底部分203中的距离。这种配置有助于减轻衬底电流泄漏。
在一些实施例中，上部外延层256’的最大宽度W1与沟道层208的宽度W0的比率大于约1.2:1，并且W1和W0之间的差(W1-W0)在从约10nm至约25nm范围内。在一些实施例中，相邻上部外延层256之间的横向距离D1在从约5nm至40nm范围内。在一些实施例中，上部外延层256’的生长受到时间控制，从而使得相邻上部外延层256’彼此连接并且合并为一个更大的上部外延层256’，诸如由图16中的虚线轮廓表示。
参考图17，在操作130中，方法100(图1)通过S/D回蚀工艺260’修改S/D部件258’的形状。S/D部件258’的轮廓重塑并且它的体积减小。在一些实施例中，上部外延层256’被重塑，而缓冲外延层254’保持完整。回蚀工艺260’是选择性蚀刻工艺。在一些实施例中，回蚀工艺260’基本上类似于上面与回蚀工艺260相关已经讨论的内容。
在一些实施例中，S/D回蚀工艺(或S/D重塑工艺)260’可以使S/D部件258’凹进约1nm至约10nm。通过使S/D部件258’凹进，S/D部件258’的体积也减小，导致更小的寄生电容。此外，修改S/D部件258’的外表面。例如，上部小平面(面向上的小平面)F’256U在尺寸上减小。除了上部小平面F’256U的收缩之外，下部小平面(面向下的小平面)F256L可以被去除并且由非晶体侧壁S’256替换。非晶体侧壁S’256可以基本上垂直于衬底202的顶面，或者具有相对于衬底202的顶面形成80°至90°之间的角度小锥形轮廓。在进一步实施例中，上部小平面F’256U也可以被去除并且由非晶体表面替换，诸如圆化的拐角。
S/D回蚀工艺260’也修减了S/D部件258’的宽度。S/D部件258’的高度大于它的宽度(更高的高宽比)。在S/D部件258’的高度的一半处测量的宽度W2可以比W1(图16)小约5nm至约35nm。W2和W0的比率可以在从约0.8至约1.2范围内，并且W2和W0之间的差(W2-W0)可以在从约-10nm至约10nm范围内。该范围不是微不足道的。如果比率大于约1.2(或W2-W0>10nm)，寄生电容减小可能是不显著的，并且仍然阻碍电路速度(例如，在环形振荡器电路中，与没有实施S/D回蚀工艺相比，速度改进不显著)。如果比率小于约0.8(或W2-W0<-10nm)，S/D部件258’的体积变得如此小，使得由S/D部件258’引入的电阻增加并且抵消了寄生电容减小(例如，在环形振荡器电路中，即使C较小，RC常数也会由于较大的R而不利地增加)。宽度修整也增加了相邻S/D部件258’之间的横向距离，横向距离从D1(图16)扩大至D2。如果相邻S/D部件258’在操作128结束时已经合并，S/D回蚀工艺260’去除相邻S/D部件258’之间的连接外延部分，并且扩大它们之间的横向距离。在一些实施例中，扩大的横向距离D2可以在从约20nm至约60nm范围内，并且可以大于相邻沟道层208之间的横向距离D0(D2>D0)。
由于S/D部件258’的宽度减小，上部外延层256’的顶部部分的宽度小于沟道层宽度W0，并且因此最顶部沟道层208的侧壁的至少部分(在X-Z平面中)暴露在S/D凹槽246中。在所示实施例中，最顶部沟道层208的边缘部分(由图17中的最顶部虚线框表示)暴露，并且最顶部沟道层208的中间部分保持由S/D部件258’的上部外延层256’覆盖。上部外延层256’的侧壁S’256可以具有锥形轮廓，从而使得越靠近缓冲外延层254’，上部外延层256’具有越大的宽度。因此，更靠近底部的沟道层208具有较少暴露的侧壁。在一个实例中，所有沟道层208都具有暴露在S/D凹槽246中的一些边缘部分。在另一实例中，至少最底部沟道层208保持由上部外延层256’完全覆盖。S/D部件258’的宽度减小也部分地暴露了垂直堆叠在沟道层208之间的内部间隔件250。
在操作130结束时，在暴露PFET区域202P中，在蚀刻工艺或灰化工艺中去除图案化掩模层252’。所得结构在图18中显示，其中PFET区域202P和NFET区域202N中的S/D部件都暴露。在图18中所示的实施例中，上部外延层256’的底部部分比沟道层宽度W0宽，并且完全覆盖缓冲外延层254’。在图19中所示的可选实施例中，上部外延层256’的底部部分比沟道层宽度W0窄，并且因此不仅所有沟道层208都具有暴露在S/D凹槽246’中的一些边缘部分，而且缓冲外延层254’也是如此，诸如小平面F’254的至少部分。在进一步实施例中，PFET区域202P中的缓冲外延层254可以保持由上部外延层256完全覆盖，而NFET区域202N中的缓冲外延层254’由于需要在NFET晶体管中具有更小的S/D部件以适应更高的速度要求而部分地暴露。
为了便于讨论，图18中的缓冲外延层254和缓冲外延层254’保持覆盖的实施例用作用于随后操作的实例。本领域普通技术人员应该认识到，图19中的缓冲外延层254’和/或缓冲外延层254部分地暴露的实施例也可以用于随后操作。
此外，在上面讨论的实施例中，p型S/D部件258和n型S/D部件258’分别在操作122和130中单独重塑。在一些可选实施例中，操作122和130可以组合为在操作128之后实施的一个S/D重塑工艺，以同时回蚀p型S/D258和n型S/D部件258’。
此外，在上面讨论的实施例中，PFET区域202P中的缓冲外延层254和NFET区域202N中的缓冲外延层254’分别在操作118和126中单独形成。在一些可选实施例中，操作118和126可以组合为在操作116之前同时在PFET区域202P和NFET区域202N中外延生长缓冲外延层的一个操作，特别是当PFET和NFET区域中的缓冲外延层包括相同的材料成分(例如，未掺杂的硅)时。
参考图20，在操作132中，方法100(图1)形成接触蚀刻停止层(CESL)270和层间介电(ILD)层272。CESL 270沉积在上部外延层256/256’、鳍侧壁间隔件244和栅极侧壁间隔件242上方，并且ILD层272沉积在CESL 270上方。如果小平面F254和/或F’254在操作130结束时暴露，CESL 270也沉积在小平面F254和/或F’254的暴露部分上。在一些实施例中，CESL 270包括氮化硅层、氧化硅层、氮氧化硅层和/或本领域已知的其它材料。CESL 270可以通过等离子体增强化学气相沉积(PECVD)工艺和/或其它合适的沉积或氧化工艺来形成。在一些实施例中，ILD层272包括诸如正硅酸乙酯(TEOS)氧化物、未掺杂的硅酸盐玻璃或掺杂的氧化硅的材料，诸如硼磷硅酸盐玻璃(BPSG)、熔融石英玻璃(FSG)、磷硅酸盐玻璃(PSG)、硼掺杂的硅玻璃(BSG)和/或其它合适的介电材料。ILD层272可以通过PECVD工艺或其它合适的沉积技术来沉积。在一些实施例中，在形成ILD层272之后，器件200可以经受高热预算工艺以退火ILD层272。
如所讨论的，重塑的S/D部件258/258’部分地暴露至少一些顶部沟道层208的侧壁。因此，CESL 270也与至少一些沟道层208的暴露侧壁(在X-Z平面中)物理接触。取决于沟道层208的暴露侧壁的尺寸和CESL 270的厚度，沟道层208的暴露侧壁的部分也可以与ILD层272物理接触，特别是对于具有较大暴露侧壁的顶部沟道层208。在一个实例中，至少最顶部沟道层208具有与CESL 270和ILD层272物理接触的侧壁的边缘部分，至少最底部沟道层208由上部外延层256/256’完全覆盖，并且不与CESL 270和ILD层272任何一个物理接触，并且至少一个中间沟道层208与CESL 270物理接触，但是不与ILD层272物理接触。在另一实例中，至少最顶部沟道层208具有与CESL 270和ILD层272物理接触的侧壁的边缘部分，并且至少最底部沟道层208具有与CESL 270物理接触但是不与ILD层272物理接触的侧壁的边缘部分。在又一实例中，沟道层208的每个具有与CESL 270和ILD层272物理接触的侧壁的边缘部分。
在沉积ILD层272之后，可以实施平坦化工艺以去除过量的介电材料。例如，平坦化工艺包括化学机械平坦化(CMP)工艺，CMP工艺去除ILD层272(和CESL 270，如果存在的话)的位于伪栅极结构234上面的部分，并且平坦化器件200的顶面。在一些实施例中，CMP工艺也去除硬掩模236，并且暴露伪栅极结构234的伪电极层(图8A)。
在操作134中，方法100(图1)用高k金属栅极(HK MG)堆叠件替换伪栅极结构234。所得结构在图21中显示，图21是在操作134结束时在Y-Z平面中沿III-III线截取的如图8A中的器件200的截面图。在一些实施例中，操作134可以包括在形成栅极沟槽中去除伪栅极结构234的一个或多个蚀刻工艺。例如，伪栅极结构234的去除可以使用诸如选择性湿蚀刻、选择性干蚀刻或它们的组合的选择性蚀刻工艺来实施。操作134也从栅极沟槽去除外延层206。在实施例中，外延层206包括SiGe，并且外延层208是硅，允许选择性去除外延层206。在实施例中，外延层206通过选择性湿蚀刻工艺来去除。在一些实施例中，选择性湿蚀刻包括APM蚀刻(例如，氢氧化氨-过氧化氢-水混合物)。在一些实施例中，选择性去除包括SiGe氧化以及随后的SiGeOx去除。例如，可以通过O3清洁来提供氧化，并且然后通过诸如NH4OH的蚀刻剂去除SiGeOx。随后，操作134在栅极沟槽中形成HK MG堆叠件280。
在一些实施例中，HK MG堆叠件280包括界面层(未显示)、形成在界面层上方的高k栅极介电层282和形成在高k栅极介电层282上方的栅电极层284。如本文所使用和描述的，高k栅极电介质包括具有例如大于热氧化硅的介电常数(～3.9)的高介电常数的介电材料。HK MG堆叠件内使用的栅电极层可以包括金属、金属合金或金属硅化物。此外，HK MG堆叠件的形成可以包括沉积以形成各种栅极材料、一个或多个衬垫层，以及一个或多个CMP工艺以去除过量的栅极材料，并且从而平坦化器件200的顶面。
介于HK MG堆叠件280和S/D部件258/258’之间的是内部间隔件250，提供隔离。HKMG堆叠件280、S/D部件258/258’和它们之间的内部间隔件250的结构形成寄生电容器。在没有S/D重塑工艺的情况下，寄生电容器的有效表面区相对较大。作为比较，通过重塑S/D部件，寄生电容器的有效表面区减小。因此，寄生电容的量减小。
HK MG堆叠件280包括介于外延层(沟道层或沟道构件)208的每个之间并且包裹外延层(沟道层或沟道构件)208的每个的部分，外延层208形成多栅极器件200的沟道。在一些实施例中，HK MG堆叠件280的界面层可以包括介电材料，诸如氧化硅(SiO2)、HfSiO或氮氧化硅(SiON)。界面层可以通过化学氧化、热氧化、原子层沉积(ALD)、化学气相沉积(CVD)和/或其它合适的方法来形成。HK MG堆叠件280的高k栅极介电层282可以包括诸如氧化铪(HfO2)的高k电介质。可选地，HK MG堆叠件280的高k栅极介电层282可以包括其它高k电介质，诸如TiO2、HfZrO、Ta2O3、HfSiO4、ZrO2、ZrSiO2、LaO、AlO、ZrO、TiO、Ta2O5、Y2O3、SrTiO3(STO)、BaTiO3(BTO)、BaZrO、HfZrO、HfLaO、HfSiO、LaSiO、AlSiO、HfTaO、HfTiO、(Ba、Sr)TiO3(BST)、Al2O3、Si3N4、氮氧化物(SiON)、它们的组合或其它合适的材料。高k栅极介电层282可以通过ALD、物理气相沉积(PVD)、CVD、氧化和/或其它合适的方法来形成。
HK MG堆叠件280的栅电极层284可以包括单层或可选地多层结构，诸如具有选定功函以增强器件性能的金属层(功函金属层)、衬垫层、润湿层、粘合层、金属合金或金属硅化物的各种组合。举例来说，HK MG堆叠件280的栅电极层284可以包括Ti、Ag、Al、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、TaN、Ru、Mo、Al、WN、Cu、W、Re、Ir、Co、Ni、其它合适的金属材料或它们的组合。在各个实施例中，HK MG堆叠件280的栅电极层284可以通过ALD、PVD、CVD、e-束蒸发或其它合适的工艺来形成。此外，可以为使用不同金属层的NFET和PFET晶体管单独形成栅电极层284(例如，用于提供n型或p型功函)。
器件200可以经过进一步处理以形成本领域已知的各个部件和区域。例如，随后处理可以形成接触开口、接触金属以及各个接触件/通孔/线和多层互连部件(例如，金属层和层间电介质)，配置为连接各个部件以形成可以包括一个或多个多栅极器件的功能电路。在进一步实例中，多层互连可以包括垂直互连件(诸如通孔或接触件)和水平互连件(诸如金属线)。各个互连部件可以采用包括铜、钨和/或硅化物的各种导电材料。在一个实例中，使用镶嵌和/或双重镶嵌工艺来形成铜相关的多层互连结构。此外，可以在方法100之前、期间和之后实施额外工艺步骤，并且根据方法100的各个实施例，可以替换或消除上面描述的一些工艺步骤。
本领域普通技术人员可以认识到，虽然图2A至图21示出了GAA器件作为实施例，但是半导体器件的其它实例可以受益于本发明的各个方面，诸如FinFET器件。在FinFET器件中，具有基本上均匀和连续的半导体材料的半导体鳍210为晶体管提供了沟道区域，而不是如GAA器件中那样的垂直堆叠沟道层。类似地，重塑的S/D部件在FinFET器件中也减小了寄生电容并且抑制了泄漏。
虽然不旨在进行限制，但是本发明的一个或多个实施例为半导体器件及其形成提供了许多益处。例如，本发明的实施例提供了S/D重塑工艺。S/D重塑工艺修改了S/D外延部件的形状，这减小了S/D外延部件的体积，并且因此减小了S/D接触件和金属栅极堆叠件之间的寄生电容。也抑制了S/D接触件和金属栅极堆叠件之间的泄漏。此外，S/D重塑工艺可以容易地集成至现有的半导体制造工艺中。
在一个示例性方面，本发明的实施例涉及方法。方法包括：形成从衬底突出的半导体鳍；在半导体鳍的侧壁上沉积隔离部件；横跨半导体鳍形成伪栅极结构；使邻近伪栅极结构的区域中的半导体鳍凹进以形成凹槽，半导体鳍的位于伪栅极结构下面的端部暴露在凹槽中；在凹槽中生长与隔离部件物理接触的外延部件，外延部件覆盖半导体鳍的端部，以免暴露在凹槽中；修整外延部件以减小外延部件的宽度，从而使得半导体鳍的端部的部分再次暴露在凹槽中，外延部件的高度大于外延部件的减小的宽度；在外延部件上沉积介电层，介电层与半导体鳍的端部的暴露部分物理接触；以及用金属栅极结构替换伪栅极结构。在一些实施例中，修整外延部件也减小了外延部件的高度。在一些实施例中，具有减小的高度的外延部件仍然位于半导体鳍的最顶部部分之上。在一些实施例中，在生长外延部件之后，外延部件包括第一晶体表面，并且修整外延部件减小了第一晶体表面的尺寸。在一些实施例中，在生长外延部件之后，外延部件包括位于第一晶体表面下方的第二晶体表面，并且修整外延部件用非晶体表面替换第二晶体表面。在一些实施例中，半导体鳍的端部的部分是半导体鳍的顶部部分，并且在修整外延部件之后，半导体鳍的底部部分保持由外延部件完全覆盖。在一些实施例中，生长外延部件包括：在凹槽中生长第一外延层；以及在第一外延层上生长第二外延层，第二外延层完全覆盖第一外延层的顶面。在一些实施例中，修整外延部件暴露第一外延层的顶面的部分。在一些实施例中，方法还包括：形成介于外延部件和伪栅极结构之间的间隔件层，在修整外延部件之后，间隔件层的部分暴露在凹槽中。在一些实施例中，介电层也覆盖间隔件层的暴露部分。
在另一示例性方面，本发明的实施例涉及方法。方法包括：形成从衬底的第一区域突出的第一鳍和从衬底的第二区域突出的第二鳍；在第一鳍和第二鳍上形成伪栅极结构；使源极/漏极区域中的未由伪栅极结构覆盖的第一鳍和第二鳍凹进；沉积覆盖第二区域的第一掩模层；生长覆盖第一鳍的面向源极/漏极区域的侧壁的第一外延层；重塑第一外延层以暴露第一鳍的侧壁的部分；去除第一掩模层；沉积覆盖第一区域的第二掩模层；生长覆盖第二鳍的面向源极/漏极区域的侧壁的第二外延层，第一外延层和第二外延层包括不同的材料成分；重塑第二外延层以暴露第二鳍的侧壁的部分；去除第二掩模层；在第一外延层和第二外延层上方沉积介电层，介电层覆盖第一鳍和第二鳍的侧壁的暴露部分；以及用金属栅极结构替换伪栅极结构。在一些实施例中，重塑第一外延层增加了第一外延层的高宽比，并且重塑第二外延层增加了第二外延层的高宽比。在一些实施例中，重塑第一外延层和重塑第二外延层同时实施。在一些实施例中，方法还包括：在第一外延层正下方生长第一缓冲外延层，第一缓冲外延层位于第一鳍的侧壁的暴露部分下方；以及在第二外延层正下方生长第二缓冲外延层，第二缓冲外延层位于第二鳍的侧壁的暴露部分下方。在一些实施例中，在重塑第一外延层期间，第一缓冲外延层保持完整，并且在重塑第二外延层期间，第二缓冲外延层保持完整。在一些实施例中，重塑第一外延层部分地暴露第一缓冲外延层的顶面，并且其中，重塑第二外延层暴露第二外延层的顶面。在一些实施例中，生长第一缓冲外延层和生长第二缓冲外延层同时实施。
在又一示例性方面，本发明的实施例涉及半导体器件。半导体器件包括：多个沟道层，垂直堆叠在衬底之上；导电结构，包裹沟道层的每个；外延部件，邻接沟道层的每个，外延部件的高度大于外延部件的宽度；以及介电层，覆盖外延部件，介电层与最顶部沟道层的至少部分物理接触。在一些实施例中，半导体器件还包括：隔离层，介于外延部件和导电结构之间，隔离层堆叠在相邻沟道层之间，并且介电层与隔离层的至少顶部部分物理接触。在一些实施例中，最顶部沟道层具有大于外延部件的宽度的宽度。
上面概述了若干实施例的特征，使得本领域普通技术人员可以更好地理解本发明的各个方面。本领域普通技术人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于执行与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域普通技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (10)

1.一种制造半导体器件的方法，包括：
形成从衬底突出的半导体鳍；
在所述半导体鳍的侧壁上沉积隔离部件；
横跨所述半导体鳍形成伪栅极结构；
使邻近所述伪栅极结构的区域中的所述半导体鳍凹进以形成凹槽，其中，所述半导体鳍的位于所述伪栅极结构下面的端部暴露在所述凹槽中；
在所述凹槽中生长与所述隔离部件物理接触的外延部件，其中，所述外延部件覆盖所述半导体鳍的所述端部，以免暴露在所述凹槽中；
修整所述外延部件以减小所述外延部件的宽度，从而使得所述半导体鳍的端部的部分再次暴露在所述凹槽中，其中，所述外延部件的高度大于所述外延部件的减小的宽度；
在所述外延部件上沉积介电层，其中，所述介电层与所述半导体鳍的所述端部的所述暴露部分物理接触；以及
用金属栅极结构替换所述伪栅极结构。
2.根据权利要求1所述的方法，其中，修整所述外延部件也减小了所述外延部件的所述高度。
3.根据权利要求2所述的方法，其中，具有所述减小的高度的所述外延部件仍然位于所述半导体鳍的最顶部部分之上。
4.根据权利要求1所述的方法，其中，在生长所述外延部件之后，所述外延部件包括第一晶体表面，并且其中，修整所述外延部件减小了所述第一晶体表面的尺寸。
5.根据权利要求4所述的方法，其中，在生长所述外延部件之后，所述外延部件包括位于所述第一晶体表面下方的第二晶体表面，并且其中，修整所述外延部件用非晶体表面替换所述第二晶体表面。
6.根据权利要求1所述的方法，其中，所述半导体鳍的所述端部的所述部分是所述半导体鳍的顶部部分，并且其中，在修整所述外延部件之后，所述半导体鳍的底部部分保持由所述外延部件完全覆盖。
7.根据权利要求1所述的方法，其中，生长所述外延部件包括：
在所述凹槽中生长第一外延层；以及
在所述第一外延层上生长第二外延层，其中，所述第二外延层完全覆盖所述第一外延层的顶面。
8.根据权利要求7所述的方法，其中，修整所述外延部件暴露所述第一外延层的所述顶面的部分。
9.一种制造半导体器件的方法，包括：
形成从衬底的第一区域突出的第一鳍和从所述衬底的第二区域突出的第二鳍；
在所述第一鳍和所述第二鳍上形成伪栅极结构；
使源极/漏极区域中的未由所述伪栅极结构覆盖的所述第一鳍和所述第二鳍凹进；
沉积覆盖所述第二区域的第一掩模层；
生长第一外延层，所述第一外延层覆盖所述第一鳍的面向所述源极/漏极区域的侧壁；
重塑所述第一外延层以暴露所述第一鳍的所述侧壁的部分；
去除所述第一掩模层；
沉积覆盖所述第一区域的第二掩模层；
生长第二外延层，所述第二外延层覆盖所述第二鳍的面向所述源极/漏极区域的侧壁，其中，所述第一外延层和所述第二外延层包括不同的材料成分；
重塑所述第二外延层以暴露所述第二鳍的所述侧壁的部分；
去除所述第二掩模层；
在所述第一外延层和所述第二外延层上方沉积介电层，其中，所述介电层覆盖所述第一鳍和所述第二鳍的所述侧壁的所述暴露部分；以及
用金属栅极结构替换所述伪栅极结构。
10.一种半导体器件，包括：
多个沟道层，垂直堆叠在衬底之上；
导电结构，包裹所述沟道层的每个；
外延部件，邻接所述沟道层的每个，其中，所述外延部件的高度大于所述外延部件的宽度；以及
介电层，覆盖所述外延部件，其中，所述介电层与最顶部沟道层的至少部分物理接触。
CN202310551625.6A 2022-05-17 2023-05-16 半导体器件及其制造方法 Pending CN116741835A (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US63/342,726 2022-05-17
US63/382,250 2022-11-03
US18/181,173 US20230378320A1 (en) 2022-05-17 2023-03-09 Epitaxial features in semiconductor devices and manufacturing method thereof
US18/181,173 2023-03-09

Publications (1)

Publication Number Publication Date
CN116741835A true CN116741835A (zh) 2023-09-12

Family

ID=87914220

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202310551625.6A Pending CN116741835A (zh) 2022-05-17 2023-05-16 半导体器件及其制造方法

Country Status (1)

Country Link
CN (1) CN116741835A (zh)

Similar Documents

Publication Publication Date Title
US10930794B2 (en) Self-aligned spacers for multi-gate devices and method of fabrication thereof
US11430892B2 (en) Inner spacers for gate-all-around transistors
US20240266167A1 (en) Epitaxial blocking layer for multi-gate devices and fabrication methods thereof
US11984361B2 (en) Multi-gate devices and method of fabricating the same
US11652043B2 (en) Integrated circuit structure with backside via
US11854791B2 (en) Metal source/drain features
KR102522344B1 (ko) 누설 전류 억제 기능이 있는 반도체 디바이스 및 이를 형성하는 방법
CN115241128A (zh) 半导体装置的制造方法
US20230253313A1 (en) Integrated circuit structure with backside via
US20230187518A1 (en) Semiconductor Device With Tunable Channel Layer Usage And Methods Of Fabrication Thereof
US11855216B2 (en) Inner spacers for gate-all-around transistors
US20230378320A1 (en) Epitaxial features in semiconductor devices and manufacturing method thereof
CN116741835A (zh) 半导体器件及其制造方法
CN221596456U (zh) 半导体装置
CN219350236U (zh) 半导体装置
US20220416046A1 (en) Semiconductor Device With Leakage Current Suppression And Method Of Forming The Same
US20230163186A1 (en) Epitaxial features in semiconductor devices and manufacturing method of the same
US20230395681A1 (en) Multi-gate device and method of fabrication thereof
US20230420532A1 (en) Integrated circuit device and manufacturing method thereof
US20240047546A1 (en) Integrated circuit structure with backside via
US20230326989A1 (en) Buffer epitaxial region in semiconductor devices and manufacturing method of the same
CN116525445A (zh) 半导体器件及其制造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination