CN219350236U - 半导体装置 - Google Patents

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Abstract

半导体装置包含第一晶体管，位于基底的第一装置类型区中，其中第一晶体管包含第一栅极结构及相邻于第一栅极结构的第一源极/漏极部件。此半导体装置更包含第二晶体管，位于基底的第二装置类型区中，其中第二晶体管包含第二栅极结构及相邻于第二栅极结构的第二源极/漏极部件。第一晶体管包含第一鳍，第一鳍具有与第一源极/漏极部件横向接触的第一数量的半导体通道层，第二晶体管包含第二鳍，第二鳍具有与第二源极/漏极部件横向接触的第二数量的半导体通道层，且其中第二数量的半导体通道层少于第一数量的半导体通道层。

Description

半导体装置
技术领域
本实用新型实施例是有关于半导体技术，且特别是有关于半导体装置。
背景技术
电子产业对越来越小且更快的电子装置的需求不断增长，这些电子装置同时能够支持越来越多越趋复杂和精密的功能。因此，在集成电路(integrated circuit，IC)产业中制造低成本、高效能和低功率的集成电路为持续的趋势。至今为止，通过缩小集成电路尺寸(例如将集成电路部件尺寸最小化)已很大程度上实现这些目标，进而改善生产效率并降低相关成本。然而，这些微缩化也已增加集成电路制造过程的复杂性。因此，要实现半导体集成电路及装置的持续进步，需要在集成电路制造过程和技术方面取得类似的进步。
近年来，已引入多栅极装置通过增加栅极通道耦合，降低关态电流及/或减少短通道效应(short-channel effects，SCEs)来改善栅极控制。此类多栅极装置的一为鳍式场效晶体管(fin field-effect transistor，FinFET)。鳍式场效晶体管得名于从形成鳍状结构的基板延伸的鳍状结构，鳍状结构用于形成场效晶体管通道。引入另一种多栅极装置为全绕式栅极(gate-all-around，GAA)晶体管，以部分用于解决与鳍式场效晶体管相关的效能挑战。全绕式栅极晶体管得名于栅极结构，全绕式栅极装置的栅极结构完全延伸围绕通道，以提供比鳍式场效晶体管更好的静电控制。鳍式场效晶体管及全绕式栅极晶体管与传统互补金属氧化物半导体(complementary metal-oxide-semiconductor，CMOS)制程相容，且这些三维结构允许鳍式场效晶体管及全绕式栅极晶体管积极微缩化，同时维持栅极控制并减轻短通道效应。
一般来说，可例如在鳍式场效晶体管无法达到效能要求的情况下使用全绕式栅极晶体管。然而，半导体集成电路可一般包含具有不同效能需求的各种不同装置类型。如此一来，提供能够达到这样多样化的装置效能需求的多栅极装置(例如全绕式栅极晶体管)仍具挑战性。因此，事实证明，现有技术并非在所有方面都完全令人满意。
实用新型内容
在一些实施例中，提供半导体装置的制造方法，此方法包含提供基底，基底包含外延堆叠物层，外延堆叠物层包含交错的多个半导体通道层及多个虚设层，其中基底包含第一装置类型区及第二装置类型区；进行通道层蚀刻制程，以移除第二装置类型区的外延堆叠物层的第一部分，以在第二装置类型区中形成暴露外延堆叠物层的第二部分的沟槽，外延堆叠物层被移除的第一部分包含多个半导体通道层的至少一半导体通道层；在第二装置类型区的沟槽中及外延堆叠物层的第二部分上方形成外延层，其中第二装置类型区中的外延层的顶表面与第一装置类型区中的外延堆叠物层的顶表面大致齐平。
在一些实施例中，提供半导体装置的制造方法，此方法包含提供基底，基底包含第一外延堆叠物层，第一外延堆叠物层包含第一组成的至少一外延层位于第二组成的第一多个外延层之间，其中基底包含第一装置类型区及第二装置类型区；蚀刻第二装置类型区的第一组成的至少一外延层及第二组成的第一多个外延层，以在第二装置类型区中形成暴露基底的一部分的沟槽；在第二装置类型区的沟槽中形成第三组成的外延层，其中第二装置类型区中的第三组成的外延层的顶表面与第一装置类型区中的第一外延堆叠物层的顶表面大致齐平；以及在第一装置类型区中的第一外延堆叠物层上方及第二装置类型区中的第三组成的外延层上方形成第二外延堆叠物层，第二外延堆叠物层包含交错的第一组成的多个外延层及第二组成的第二多个外延层。
在另外一些实施例中，提供半导体装置，半导体装置包含第一晶体管，位于基底的第一装置类型区中，其中第一晶体管包含第一栅极结构及相邻于第一栅极结构的第一源极/漏极部件；以及第二晶体管，位于基底的第二装置类型区中，其中第二晶体管包含第二栅极结构及相邻于第二栅极结构的第二源极/漏极部件；其中第一晶体管包含第一鳍，第一鳍具有与第一源极/漏极部件横向接触的第一数量的半导体通道层，其中第二晶体管包含第二鳍，第二鳍具有与第二源极/漏极部件横向接触的第二数量的半导体通道层，且其中第二数量的半导体通道层少于第一数量的半导体通道层。
优选地，该第一晶体管的最顶部半导体通道层与该第二晶体管的最顶部半导体通道层大致齐平，且其中该第一源极/漏极部件的顶表面与该第二源极/漏极部件的顶表面大致齐平。
优选地，该第二源极/漏极部件包含一间隙区，该间隙区设置靠近该第二源极/漏极部件的底部。
优选地，该第一装置类型区包含一静态随机存取存储器装置区，且其中该第二装置类型区包含一核心(逻辑)装置区。
优选地，该第一数量等于N，且其中该第二数量等于N-1或N-2。
优选地，该第一晶体管及该第二晶体管皆包含全绕式栅极晶体管。
优选地，该第一晶体管的最顶部半导体通道层的顶表面高于该第二晶体管的最顶部半导体通道层的顶表面，且其中该第一源极/漏极部件的顶表面高于该第二源极/漏极部件的顶表面。
优选地，该半导体装置更包括：一第一内部间隙壁，位于该第一数量的半导体通道层之间；以及一第二内部间隙壁，位于该第二数量的半导体通道层之间。
优选地，该第二源极/漏极部件包含一间隙区，该间隙区邻接该第二内部间隙壁。
优选地，该半导体装置更包括：一第三晶体管，位于该第一晶体管与该第二晶体管之间，且位于该基底的该第一装置类型区与该第二装置类型区之间的一边界处。
附图说明
根据以下的详细说明并配合所附图式可以更加理解本实用新型实施例。应注意的是，根据本产业的标准惯例，图示中的各种部件(feature)并未必按照比例绘制。事实上，可能任意的放大或缩小各种部件的尺寸，以做清楚的说明。
图1提供依据一些实施例，多栅极装置的简化俯视图。
图2为依据本实用新型实施例的一个或多个方面，制造半导体装置300的方法的流程图。
图3、图4、图5、图6、图7、图8、图9、图10和图11提供依据一些实施例，沿大致平行于图1的剖面AA’定义的平面的半导体装置300的实施例的剖面示意图。
图12为依据本实用新型实施例的一个或多个方面，制造半导体装置1300的方法的流程图。
图13、图14、图15、图16、图17、图18、图19、图20、图21和图22提供依据一些实施例，沿大致平行于图1的剖面AA’定义的平面的半导体装置1300的实施例的剖面示意图。
其中，附图标记说明如下：
100：多栅极装置
104：鳍元件
105，107：源极/漏极区
108：栅极结构
200，1200：方法
202，204，206，208，210，212，214，216，218，220，1202，1204，1206，1208，1210，1211，1212，1214，1216，1218，1220：方框
300，1300：半导体装置
302，1302：基底
302A，1302A：基底部分
304：外延堆叠物
305，1305：静态随机存取存储器装置区
307，1307：核心(逻辑)装置区
308，310，702，1308，1310，1702：外延层
311，911，1311：边界
402，1402：图案化硬遮罩层
502，602，930，932，1602，2930，2932：沟槽
906，2906：鳍
916，2916：栅极堆叠物
919，2919：选择性牺牲层
920，2920：介电层
922，2922：电极层
924，926，2924，2926：硬遮罩层
928，2928：间隔层
1002，1004，2102，2104：内部间隙壁
1102，1104，2202，2204：源极/漏极部件
1304-1：第一外延堆叠物
1304-2：第二外延堆叠物
2206：间隙
D：距离
具体实施方式
要了解的是以下的公开内容提供许多不同的实施例或范例，以实施提供的主体的不同部件。以下叙述各个构件及其排列方式的特定范例，以求简化公开内容的说明。当然，这些仅为范例并非用以限定本实用新型实施例。例如，元件的尺寸不限于本揭示的一实施方式的范围或数值，但可取决于元件的处理条件及/或要求性质。此外，在随后描述中在第二部件上方或在第二部件上形成第一部件的包括第一及第二部件形成为直接接触的实施例，以及亦可包括额外部件可形成在第一及第二部件之间，使得第一及第二部件可不直接接触的实施例。此外，公开内容中不同范例可能使用重复的参考符号及/或用字。这些重复符号或用字系为了简化与清晰的目的，并非用以限定各个实施例及/或所述外观结构之间的关系。
再者，为了方便描述图式中一元件或部件与另一(复数)元件或(复数)部件的关系，可使用空间相关用语，例如“在...之下”、“下方”、“下部”、“上方”、“上部”及类似的用语。除了图式所绘示的方位之外，空间相关用语也涵盖装置在使用或操作中的不同方位。所述装置也可被另外定位(例如，旋转90度或者位于其他方位)，并对应地解读所使用的空间相关用语的描述。
应注意的是，本文以多栅极晶体管的形式呈现实施例。多栅极晶体管包含形成于通道区的至少两面上的晶体管的栅极结构。这些多栅极装置可包含p型金属氧化物半导体多栅极装置或n型金属氧化物半导体多栅极装置。由于鳍式场效晶体管的鳍状结构，因此特定范例可以在本文中被呈现并称为鳍式场效晶体管。本文也呈现被称为全绕式栅极(GAA)晶体管的多栅极晶体管的类型的实施例。全绕式栅极晶体管包含具有其栅极结构或栅极结构的一部分形成于通道区的四个面上(例如围绕通道区的一部分)的任何装置。本文呈现的装置也包含具有设置于半导体通道层中的通道区的实施例。在各种实施例中，半导体通道层可包含纳米片通道、纳米线通道、棒状通道及/或其他合适的通道配置。本文呈现与单一、连续的栅极结构相关联的可具有一个或多个通道区(例如半导体通道层)的装置的实施例。然而，本领域技术人员将理解此教示可应用至单一通道(例如单一半导体通道层)或任何数量的通道。本领域技术人员可理解半导体装置的其他范例可受益于本实用新型实施例的各方面。
本实用新型实施例提供优于现有技术的优点，但是可以理解的是，其他实施例可提供不同的优点，本文并不需要讨论所有优点，且所有实施例不需要特定优点。举例来说，本文讨论的实施例包含用于提供多栅极装置(例如全绕式栅极晶体管)的方法及结构，多栅极装置具有基于由多栅极装置实现的装置类型选择的多个半导体通道层。全绕式栅极晶体管可用于各种装置类型，例如实现核心(逻辑)装置和静态随机存取存储器(staticrandom-access memory，SRAM)装置等。关于使用全绕式栅极晶体管实现的这些各种装置类型，并且在一些实施例中，相较于静态随机存取存储器装置，核心(逻辑)装置可以使用更少数量的半导体通道层来实现。在一些范例中，核心(逻辑)装置可以使用更少数量的半导体通道层来实现，以降低总装置电容，并提供增加的装置速度(例如包含改善的交流电效能)。或者，在各种实施例中，静态随机存取存储器装置可以使用更多数量的半导体通道层来实现，以提供增加的单元电流，并减少晶体管临界电压及晶体管电流的变化。在一些范例中，用于核心(逻辑)装置的半导体通道层的数量可小于或等于三个，而用于静态随机存取存储器装置的半导体通道层的数量可大于或等于四个。一般来说，通过提供具有多个半导体通道层的多栅极装置，这些半导体通道层的选择基于所实现的装置类型(例如，核心或静态随机存取存储器装置)，本实用新型实施例提供能够同时达到各种不同装置类型的多样化效能需求的方法及装置结构。再者，如以下更详细描述，可以使用单一且连续的制程流程来制造本文公开且包含具有不同数量的半导体通道层的多栅极装置的各种实施例。在阅读本实用新型实施例内容之后，其他实施例和优点对于本领域技术人员将是显而易见的。
为了以下讨论的目的，图1提供多栅极装置100的简化俯视图。在各种实施例中，多栅极装置100可包含鳍式场效晶体管装置、全绕式栅极晶体管或其他类型的多栅极装置。多栅极装置100可包含从基底延伸的多个鳍元件104、设置于鳍元件104上方及周围的栅极结构108以及源极/漏极区105和107，其中源极/漏极区105和107形成于鳍元件104中、鳍元件104上及/或围绕鳍元件104。多栅极装置100的通道区设置于鳍元件104中、栅极结构108下方，沿大致平行于由图1的剖面AA’定义的平面的平面，通道区可包含多个半导体通道层(例如当多栅极装置100包含全绕式栅极晶体管时)。在一些实施例中，侧壁间隙壁也可形成于栅极结构108的侧壁上。以下参考图2和图12的方法更详细讨论多栅极装置100的各种其他部件。
请参照图2和图12，这里显示包含分别制造半导体装置300及半导体装置1300的半导体制造的方法200及方法300，依据各种实施例，半导体装置300及半导体装置1300具有在单一基底上的不同数量的半导体通道层，其中给定的多栅极装置的半导体通道层的数量是根据所实现的装置类型所选择的。以下参考图3-图11讨论方法200，其中图3-图11提供沿大致平行于图1的剖面AA’定义的平面的平面的半导体装置300的实施例的剖面示意图。相似地，以下参考图13-图22讨论方法1200，其中图13-图22提供沿大致平行于图1的剖面AA’定义的平面的平面的半导体装置1300的实施例的剖面示意图。
参考用于实现各种装置类型(包含核心(逻辑)装置及静态随机存取存储器(SRAM)装置)的全绕式栅极晶体管的制造讨论以下的方法200及1200。然而，应理解的是，在不脱离本实用新型实施例的范围的情况下，方法200及1200的各方面可同样应用于其他类型的多栅极装置，或通过多栅极装置实现的其他类型的装置。在一些实施例中，方法200及1200可用于制造以上参考图1描述的多栅极装置100。因此，以上参考多栅极装置100讨论的一个或多个方面也可应用于方法200及1200。应理解的是，方法200及1200包含具有互补金属氧化物半导体(CMOS)技术制程流程的部件的步骤，因此，本文仅简要描述。再者，可在方法200及1200之前、之后及/或期间进行额外步骤。
应注意的是，描述方法200及1200的特定方面分别在半导体装置300及半导体装置1300的一区域中进行，包含特定的装置类型(例如核心(逻辑)装置或静态随机存取存储器装置)。然而，如果不描述为在包含特定装置类型的一区域中进行，则描述的方法200及1200的步骤可被视为横跨包含多个装置类型(例如横跨多个装置类型区域)的多个区域进行。再者，半导体装置300及半导体装置1300可包含各种其他装置及部件，例如其他类型的装置，例如额外晶体管、双极性接面晶体管、电阻、电容、电感、二极管、熔丝及/或其他逻辑电路等，但是为了较佳理解本实用新型实施例的概念，已将上述装置简化。在一些实施例中，半导体装置300及半导体装置1300包含多个半导体装置(例如晶体管)，包含可互连的P型场效晶体管、N型场效晶体管等。再者，应注意的是，方法200及1200的制程步骤(包含参考图式的任何描述)仅为例示性，且并非意图限制超出以下权利要求中具体记载的内容。
请先参照图2的方法200，方法200开始于方框202，其中提供包含外延堆叠物的基底。请参照图3的范例，在方框202的实施例中，提供包含外延堆叠物304(有时也被称为外延堆叠物层)的基底302。在一些实施例中，基底302可为半导体基底，例如硅基底。基底302可包含各种层，包含形成于半导体基底上的导电层或绝缘层。取决于本领域已知的设计需求，基底302可包含各种掺杂配置。基底302也可包含其他半导体，例如锗、碳化硅(SiC)、硅锗(SiGe)或钻石。替代地，基底302可包含化合物半导体及/或合金半导体。再者，基底302可选择性包含外延层(epi-layer)，外延层可应变用于效能增强，可包含绝缘层上覆硅(silicon-on-insulator，SOI)结构及/或具有其他合适的增强部件。此外，基底302可包含静态随机存取存储器装置区305及核心(逻辑)装置区307，其中在静态随机存取存储器装置区305与核心(逻辑)装置区307之间定义边界311。在一些范例中，基底302包含设置于静态随机存取存储器装置区305与核心(逻辑)装置区307之间的隔离部件(例如浅沟槽隔离(shallow trench isolation，STI)部件)。
再者，在方框202的实施例中，外延堆叠物304形成于基底302上方。外延堆叠物304包含交错的第一组成的外延层310及第二组成的外延层308。在一些实施例中，第一组成的外延层310为SiGe，而第二组成的外延层308为硅(Si)。然而，其他实施例可能包含提供具有不同氧化速率及/或蚀刻选择性的第一组成及第二组成。举例来说，在一些实施例中，外延层308和310的任一者可包含其他材料，例如锗、化合物半导体(例如碳化硅、砷化镓、磷化镓、磷化铟、砷化铟及/或锑化铟)、合金半导体(例如SiGe、GaAsP、AlInAs、AlGaAs、InGaAs、GaInP及/或GaInAsP)或前述的组合。举例来说，外延层308和310的外延成长可通过分子束外延(molecular beam epitaxy，MBE)制程、金属有机化学气相沉积(metalorganicchemical vapor deposition，MOCVD)制程及/或其他合适的外延成长制程来进行。应注意的是，虽然显示的外延层308和310具有特定堆叠顺序，其中外延层310为外延堆叠物304的最顶层，但是可能有其他配置。举例来说，在一些情况中，外延层308可替代为外延堆叠物304的最顶层。换句话说，可以切换或以其他不同于图中所示的方式改变外延层308和310的成长顺序以及因此得到的堆叠顺序，同时保持在本实用新型实施例的范围内。
在各种实施例中，外延层308或外延层308的一部分可形成半导体装置300的全绕式栅极晶体管的通道区。举例来说，外延层308可被称为用于形成全绕式栅极晶体管的通道区的半导体通道层。在各种实施例中，半导体通道层(例如外延层308或外延层308的一部分)可包含纳米片通道、纳米线通道、棒状通道及/或其他合适的通道配置。半导体通道层也用于形成以下讨论的全绕式栅极晶体管的源极/漏极部件的一部分。
应注意的是，图3显示四层的外延层308及五层的外延层310，此仅为显示目的，但是不意图限制超出权利要求中具体记载的内容。可理解的是，可在外延堆叠物304中形成任何数量的外延层，其中外延层的数量取决于期望数量的全绕式栅极晶体管的半导体通道层。在一些范例中，依据全绕式栅极晶体管(例如核心(逻辑)装置或静态随机存取存储器装置等)实现的装置类型选择外延层308的数量及进而形成的半导体通道层的数量。在一些实施例中，外延层308的数量及进而形成的半导体通道层的数量在三个与五个之间。
在一些实施例中，外延层310各具有厚度在约4-8nm的范围中。在一些情况中，外延层308各具有厚度在约4-8nm的范围中。如上所述，外延层308可用作后续形成的多栅极装置(例如全绕式栅极晶体管)的半导体通道层，且外延层308的厚度可至少部分取决于装置效能考量。外延层310可用作定义后续形成的多栅极装置的相邻半导体通道层之间的间隙距离，且外延层310的厚度可至少部分取决于装置效能考量。
方法200进行至方框204，其中在外延堆叠物304上方沉积硬遮罩(hardmask，HM)层，且将硬遮罩层图案化，以形成图案化硬遮罩层402。请参照图4，在方框204的一实施例中，硬遮罩层可形成于外延堆叠物304上方。在一些实施例中，硬遮罩层包含氧化层(例如SiO2)。在一些实施例中，硬遮罩层包含氧化层(例如SiO2)及形成于氧化层上方的氮化层(例如Si3N4)。在一些范例中，氧化层可包含热氧化物、化学气相沉积氧化物及/或原子层沉积氧化物，且氮化层可包含通过化学气相沉积或其他合适技术沉积的氮化层。举例来说，氧化层可具有厚度在约5nm与约40nm之间。在一些实施例中，氮化层可具有厚度在约20nm与约160nm之间。
在沉积硬遮罩层之后，将硬遮罩层图案化。在一些实施例中，进行光微影(photolithography，photo)步骤，以形成暴露核心(逻辑)装置区307中的硬遮罩层的图案化光阻层。举例来说，在一些实施例中，进行光微影步骤可包含在半导体装置300上方形成光阻层，将光阻层对图案(例如核心(逻辑)装置区遮罩)曝光，进行曝光后烘烤制程，并将光阻显影，以形成图案化光阻层。在一些实施例中，在形成图案化光阻层之后，进行蚀刻制程，以从核心(逻辑)装置区307蚀刻硬遮罩层，以形成暴露最顶部外延层310的图案化硬遮罩层402，而图案化光阻层保持遮蔽静态随机存取存储器装置区305。在一些范例中，蚀刻制程可包含湿蚀刻、干蚀刻或前述的组合。此外，在一些实施例中，可使用一个或多个不同蚀刻化学物及/或蚀刻制程来有效蚀刻硬遮罩层。在蚀刻制程之后，可例如通过溶剂、光阻剥离、灰化或其他合适技术来移除光阻层。
方法200进行至方框206，其中进行通道层蚀刻制程。请参照图4-图6的范例，在方框206的一实施例中，从核心(逻辑)装置区307蚀刻一个或多个半导体通道层。如上所讨论，依据各种实施例，核心(逻辑)装置可通过使用比静态随机存取存储器装置更少数量的半导体通道层(外延层308)来实现。形成于核心(逻辑)装置区307中的核心(逻辑)装置可通过使用较少数量的半导体通道层来实现，以降低总装置电容，并提供增加的装置速度(例如包含改善的交流电效能)。形成于静态随机存取存储器装置区305中的静态随机存取存储器装置可通过使用较多数量的半导体通道层来实现，以提供增加的单元电流，并减少晶体管临界电压及晶体管电流的变化。
为了讨论的目的，静态随机存取存储器装置区305中的外延层308的总数量及进而形成的静态随机存取存储器装置区305中的半导体通道层的总数量等于N。再者，核心(逻辑)装置区307中的外延层308的总数量及进而形成的核心(逻辑)装置区307中的半导体通道层的总数量等于等于N-1或N-2。然而，在一些范例中，核心(逻辑)装置区307中的半导体通道层的总数量等于N-3或N-4。在第一范例中，请参照图4和图5，当图案化硬遮罩层402遮蔽静态随机存取存储器装置区305时，进行蚀刻制程，以蚀刻核心(逻辑)装置区307中的外延堆叠物304的最顶部外延层308。更具体来说，在一些实施例中，当图案化硬遮罩层402遮蔽静态随机存取存储器装置区305时，蚀刻制程可蚀刻核心(逻辑)装置区307中暴露的最顶部外延层310、核心(逻辑)装置区307中设置于最顶部外延层310下方的最顶部外延层308以及核心(逻辑)装置区307中设置于最顶部外延层308下方的第二最顶部外延层310。在一些范例中，蚀刻制程可包含湿蚀刻、干蚀刻或前述的组合。此外，在一些实施例中，可使用一个或多个不同蚀刻化学物及/或蚀刻制程来有效蚀刻核心(逻辑)装置区307中的外延堆叠物304的外延层308及310的每一者。在一些范例中，可进行蚀刻制程，直到暴露核心(逻辑)装置区307中的第二最顶部外延层308，如图5的范例所示。由于图4和图5描述的通道层蚀刻制程的缘故，静态随机存取存储器装置区305中的外延层308的总数量N等于四，而核心(逻辑)装置区307中的外延层308的总数量N-1等于三。
在第二范例中，请参照图4和图6，当图案化硬遮罩层402遮蔽静态随机存取存储器装置区305时，进行蚀刻制程，以蚀刻核心(逻辑)装置区307中的外延堆叠物304的最顶部两个外延层308。更具体来说，在一些实施例中，当图案化硬遮罩层402遮蔽静态随机存取存储器装置区305时，蚀刻制程可蚀刻核心(逻辑)装置区307中暴露的最顶部外延层310、核心(逻辑)装置区307中设置于最顶部外延层310下方的最顶部外延层308、核心(逻辑)装置区307中设置于最顶部外延层308下方的第二最顶部外延层310、核心(逻辑)装置区307中设置于第二最顶部外延层310下方的第二最顶部外延层308以及核心(逻辑)装置区307中设置于第二最顶部外延层308下方的第三最顶部外延层310。应注意的是，通过通道层蚀刻制程形成的沟槽的深度的变化作为从核心(逻辑)装置区307蚀刻多少个外延层308(及外延层310)的函数。因此，图6的沟槽602具有比图5的沟槽502更大的深度。在一些实施例中，蚀刻制程可包含湿蚀刻、干蚀刻或前述的组合。此外，在一些实施例中，可使用一个或多个不同蚀刻化学物及/或蚀刻制程，以有效蚀刻核心(逻辑)装置区307中的外延堆叠物304的外延层308及310的每一者。在一些范例中，可进行蚀刻制程直到暴露核心(逻辑)装置区307中的第三最顶部外延层308，如图6的范例所示。由于参照图4和图6描述的通道层蚀刻制程的缘故，静态随机存取存储器装置区305中的外延层308的总数量N等于4，而核心(逻辑)装置区307中的外延层308的总数量等于N-2，即2。
为了以下讨论的目的，假设从核心(逻辑)装置区307蚀刻1个半导体通道层，如以上参照图4和图5描述。因此，对于方法200的剩余讨论，静态随机存取存储器装置区305中的外延层308的总数量N等于4，而核心(逻辑)装置区307中的外延层308的总数量等于N-1，即3。
在通道层蚀刻制程(方框206)之后，方法200进行至方框208，其中在核心(逻辑)装置区307中成长外延层。请参照图5和图7，在方框208的一实施例中，外延层702形成于基底302上方，且在核心(逻辑)装置区307的沟槽502中。在一些实施例中，外延层702由与外延层310相同的组成构成。因此，在一些情况中，外延层702包含SiGe；然而，可能有其他实施例。相似于外延层310，在一些实施例中，外延层702可包含其他材料，例如锗、化合物半导体(例如碳化硅、砷化镓、磷化镓、磷化铟、砷化铟及/或锑化铟)、合金半导体(例如GaAsP、AlInAs、AlGaAs、InGaAs、GaInP及/或GaInAsP)或前述的组合。再者，相似于外延堆叠物304的层，外延层702的外延成长可通过分子束外延制程、金属有机化学气相沉积制程及/或其他合适的外延成长制程来进行。
方法200进行至方框210，其中进行化学机械研磨(chemical mechanicalpolishing，CMP)制程。请参照图7和图8的范例，在方框210的一实施例中，进行化学机械研磨制程。在一些实施例中，化学机械研磨制程从静态随机存取存储器装置区305移除图案化硬遮罩层402，并将半导体装置300的顶表面平坦化。在一些情况中，在化学机械研磨制程期间也可从核心(逻辑)装置区307移除外延层702的一部分，进而减少外延层702的厚度。在一些实施例中，在化学机械研磨制程期间也可移除静态随机存取存储器装置区305中的最顶部外延层310，以暴露静态随机存取存储器装置区305中的最顶部外延层308。在一些情况中，在方框210的化学机械研磨制程之后，静态随机存取存储器装置区305中的最顶部外延层308的顶表面与核心(逻辑)装置区307中的外延层702的顶表面大致齐平。
接着，方法200进行至方框212，其中形成鳍及栅极堆叠物。请参照图8和图9，在方框212的一实施例中，形成多个鳍，例如鳍906。在一些实施例中，鳍906包含基底部分302A(由基底302形成)以及外延层308及310的一部分。此外，鳍906设置于核心(逻辑)装置区307中的部分更包含上述的外延层702。在一些情况中，可形成浅沟槽隔离(STI)部件，以将鳍906与相邻鳍隔离。
可使用合适的制程(包含光微影及蚀刻制程)制造包含鳍906的多个鳍。光微影制程可包含在半导体装置300上方形成光阻层，将光阻层曝光于图案，进行曝光后烘烤制程，并将光阻层显影，以形成包含光阻层的遮罩元件。在一些实施例中，可使用电子束(electron beam，e-beam)微影制程进行光阻层的图案化，以形成遮罩元件。接着，可使用遮罩元件来保护基底302及形成于基底302之上的层的区域，而蚀刻制程在静态随机存取存储器装置区305中的未受保护的区域中形成通过外延层308及310并进入基底302中的沟槽，并在核心(逻辑)装置区307中的未受保护的区域中形成通过外延层702、外延层308及310并进入基底302中的沟槽。可通过使用干蚀刻(例如反应性离子蚀刻)、湿蚀刻及/或其他合适制程来蚀刻沟槽。在各种实施例中，可以介电材料填充沟槽，以形成设置于鳍之间的浅沟槽隔离部件。
在方框212的进一步实施例中，在鳍906上方形成栅极堆叠物916。在一实施例中，栅极堆叠物916为后续被移除且在半导体装置300的后续加工阶段以最终栅极堆叠物取代的虚设(牺牲)栅极堆叠物。举例来说，栅极堆叠物916可在后续加工阶段通过高介电常数介电层(high-K dielectric layer，HK)及金属栅极电极(metal gate electrode，MG)取代。虽然本文讨论关于取代栅极(栅极后制)制程，其中形成虚设栅极结构且后续被取代，但是可能有其他配置(例如栅极先制制程)。鳍906在栅极堆叠物916下方的部分可被称为半导体装置300的通道区，其中通道区包含依据实现的装置类型的外延层308(半导体通道层)的总数量。在静态随机存取存储器装置区305中，鳍906在栅极堆叠物916下方的部分包含4个外延层308(N个半导体通道层)。在核心(逻辑)装置区307中，鳍906在栅极堆叠物916下方的部分包含3个外延层308(N-1个半导体通道层)。在一些情况中，如图9所示，在静态随机存取存储器装置区305与核心(逻辑)装置区307之间的边界911处也可有栅极堆叠物916。在一些范例中，在边界911处的鳍906在栅极堆叠物916下方的部分包含在边界911的第一侧上的4个外延层308以及在边界911的第二侧上的3个外延层308。栅极堆叠物916也可定义鳍906的源极/漏极区，鳍906的源极/漏极区例如在相邻于鳍906且在通道区的两侧的区域。
在一些实施例中，栅极堆叠物916包含介电层920及电极层922。栅极堆叠物916也可包含一个或多个硬遮罩层924及926。在一些实施例中，硬遮罩层924可包含氧化层，而硬遮罩层926可包含氮化层，在一些实施例中，介电层920包含氧化硅。替代地或额外地，介电层920可包含氮化硅、高介电常数介电材料或其他合适材料。在一些实施例中，电极层922可包含多晶硅(polycrystalline silicon，polysilicon)。在一些实施例中，硬遮罩层924的氧化物包含垫氧化层，垫氧化层可包含SiO2。在一些实施例中，硬遮罩层926的氮化物包含垫氮化层，垫氮化层可包含Si3N4、氮氧化硅或碳化硅。在一些范例中，选择性牺牲层919可形成于介电层920正下方。选择性牺牲层919可包含SiGe、Ge或其他合适材料，且在先前加工步骤期间可在一些情况中防止纳米片损失(例如外延层308及310的材料损失)。
在一些实施例中，一个或多个间隔层928可形成于栅极堆叠物916的侧壁上。在一些情况中，一个或多个间隔层928可包含介电材料，例如氧化硅、氮化硅、氮氧化硅、SiCN、碳氧化硅、SiOCN、低介电常数材料(例如介电常数k<7)及/或前述的组合。在一些实施例中，一个或多个间隔层928包含多层，例如主要间隔层、衬垫层及类似物。
接着，方法200进行至方框214，其中进行源极/漏极蚀刻制程。请参照图9，在方框214的一实施例中，对半导体装置300进行源极/漏极蚀刻制程。在一些实施例中，进行源极/漏极蚀刻制程，以移除静态随机存取存储器装置区305的源极/漏极区中暴露的外延层308及310，并移除核心(逻辑)装置区307的源极/漏极区中暴露的外延层702、308及310，以形成暴露基底302的下方部分的沟槽930及932。源极/漏极蚀刻制程也用以暴露静态随机存取存储器装置区305中外延层308及310的横向表面，并暴露核心(逻辑)装置区307中外延层702、308及310的横向表面，如图9所示。在一些实施例中，源极/漏极蚀刻制程也可移除一个或多个间隔层928的一部分(例如从栅极堆叠物916的顶表面)。在一些实施例中，源极/漏极蚀刻制程可包含干蚀刻制程、湿蚀刻制程及/或前述的组合。
接着，方法200进行至方框216，其中形成内部间隙壁。请参照图9和图10，在方框216的一实施例中，先对半导体装置300进行虚设层凹陷制程。虚设层凹陷制程包含在静态随机存取存储器装置区305中的外延层310的横向蚀刻以及在核心(逻辑)装置区307中的外延层310及702的横向蚀刻，以形成沿沟槽930及932的侧壁的凹口。在一些实施例中，虚设层凹陷制程通过使用干蚀刻制程、湿蚀刻制程及/或前述的组合来进行。在一些情况中，虚设层凹陷制程可包含使用标准清洗1(standard c le an 1，S C-1)溶液、臭氧(O3)、氢氧化铵(NH4 OH)、过氧化氢(H-2O2)和水(H2 O)、氢氟酸(HF)、缓冲氢氟酸及/或氟(F2)基蚀刻来蚀刻。在一些范例中，氟基蚀刻可包含F2远端等离子体蚀刻。由于虚设层凹陷制程的缘故，凹陷外延层(虚设层)的暴露横向表面可定义沿凹陷外延层的两侧横向表面的凹面、凸面或大致垂直轮廓。在加工的后续阶段期间，如以下讨论，将移除静态随机存取存储器装置区305中的外延层310以及核心(逻辑)装置区307中的外延层310及702，且通过栅极结构(例如金属栅极结构)的一部分取代，使得取代栅极结构定义凹面、凸面或大致垂直轮廓。在各种范例中，取代栅极结构将与内部间隙壁相接，如以下进一步描述细节。
在方框216的进一步实施例中，在半导体装置300上方且在沟槽930及932中沉积内部间隙壁材料。内部间隙壁材料也在虚设层凹陷制程期间沉积于沿沟槽930及932的侧壁形成的凹口中。在一些实施例中，内部间隙壁材料可包含非晶硅。在一些范例中，内部间隙壁材料可包含介电材料，例如氧化硅、氮化硅、碳化硅、氮氧化硅、SiCN、碳氧化硅、SiOCN、低介电常数材料(例如具有介电常数k<7)及/或前述的组合。举例来说，内部间隙壁材料可通过使用制程在半导体装置300上方顺应性沉积内部间隙壁材料形成，这些制程例如化学气相沉积制程、次常压化学气相沉积(subatmospheric CVD，SACVD)制程、可流动化学气相沉积制程、原子层沉积(ato mic layer depo s itio n，ALD)制程、物理气相沉积(phys ic alvapor depo s itio n，PVD)制程或其他合适制程。
在方框216的进一步实施例中，可对半导体装置300进行内部间隙壁回蚀刻制程(修整制程)。在各种范例中，内部间隙壁回蚀刻制程(修整)半导体装置300上方且沿沟槽930及932的侧壁的上述沉积的内部间隙壁材料，而内部间隙壁材料保留至少部分设置于凹口中，凹口沿沟槽930及932的侧壁设置，进而在静态随机存取存储器装置区305中提供内部间隙壁1002，并在核心(逻辑)装置区307中提供内部间隙壁1002及1004。举例来说，内部间隙壁回蚀刻制程可通过使用湿蚀刻制程、干蚀刻制程或前述的组合来进行。在一些实施例中，内部间隙壁回蚀刻(修整)制程可包含高温过氧化硫混合物(high temperaturesulfuric peroxide mixture，HTSPM)及稀释氢氟酸(dilute hydrofluoric acid，dHF)、臭氧(O3)及稀释氢氟酸或前述的组合的循环。在一些情况中，可在后续清洁制程(在源极/漏极部件的外延成长之前)期间移除例如在内部间隙壁蚀刻制程之后的内部间隙壁材料保留在半导体装置300的顶表面上及/或沟槽930及932的侧壁或底表面上的任何剩下部分。在各种范例中，内部间隙壁材料(例如保留设置于凹口中，并定义静态随机存取存储器装置区305中的内部间隙壁1002及核心(逻辑)装置区307中的内部间隙壁1002及1004)可至少部分设置于一个或多个间隔层928(形成于栅极堆叠物916的侧壁上)下方，而邻接后续形成的源极/漏极部件，如以下描述。
接着，方法200进行至方框218，其中形成源极/漏极部件。请参照图10和图11，在方框218的一实施例中，源极/漏极部件1102形成于静态随机存取存储器装置区305的沟槽930中，而源极/漏极部件1104形成于核心(逻辑)装置区307的沟槽932中，源极/漏极部件1102及1104形成于基底302的暴露部分上方。源极/漏极部件1102及1104形成于相邻于半导体装置300的栅极堆叠物916的任一侧的源极/漏极区中。在一些实施例中，源极/漏极部件1102接触相邻的内部间隙壁1002及静态随机存取存储器装置区305中的半导体通道层(外延层308)。在一些实施例中，源极/漏极部件1104接触相邻的内部间隙壁1002及1004以及核心(逻辑)装置区307中的半导体通道层(外延层308)。
在一些实施例中，源极/漏极部件1102及1104通过在源极/漏极区中外延成长半导体材料层来形成。源极/漏极部件1102的外延成长可与源极/漏极部件1104的外延成长同时发生(例如使用单一外延成长制程)。替代地，在一些情况中，源极/漏极部件1102及1104可通过使用个别的外延成长制程形成(例如用于静态随机存取存储器装置区305的第一制程及用于核心(逻辑)装置区307的第二制程)。无论是同时形成还是个别形成，可以注意的是，源极/漏极部件1102的顶表面与源极/漏极部件1104的顶表面偏移距离D。换句话说，源极/漏极部件1102的顶表面定义的第一水平面设置于源极/漏极部件1104的顶表面定义的第二水平面之上。
一般来说，源极/漏极部件1102及1104之间的偏移是由于已经从核心(逻辑)装置区307蚀刻的半导体通道层。在一些实施例中，源极/漏极部件1102及1104可选择性成长于基底302的暴露部分上方及外延层308(半导体通道层)的暴露表面上，而不完全沿内部间隙壁1002及1004的暴露表面形成，因为内部间隙壁1002及1004包含介电层。特别来说，由于核心(逻辑)装置区307中的最顶部外延层308低于静态随机存取存储器装置区305中的最顶部外延层308，因此源极/漏极部件1104将倾向于形成比源极/漏极部件1102更低的高度。换句话说，相较于源极/漏极部件1102，源极/漏极部件1104具有较少的外延层308及较低的最顶部外延层308在其上选择性成长。
在一些实施例中，在形成源极/漏极部件1102及1104之前，可立即进行清洁制程。清洁制程可包含湿蚀刻、干蚀刻或前述的组合。此外，清洁制程移除内部间隙壁材料保留在半导体装置300的顶表面上及/或沟槽930及932的侧壁或底表面上的任何剩余部分(例如在内部间隙壁回蚀刻制程之后)。
在各种实施例中，成长用以形成源极/漏极部件1102及1104的半导体材料层可包含Ge、Si、GaAs、AlGaAs、SiGe、GaAsP、SiP或其他合适材料。源极/漏极部件1102及1104可通过一个或多个外延(epitaxial，epi)制程形成。在一些实施例中，源极/漏极部件1102及1104可在外延制程期间原位掺杂。举例来说，在一些实施例中，外延成长的SiGe源极/漏极部件可掺杂硼。在一些情况中，外延成长的Si外延源极/漏极部件可掺杂碳以形成Si：C源极/漏极部件；掺杂磷以形成Si：P源极/漏极部件；或掺杂碳及磷以形成SiCP源极/漏极部件。在一些实施例中，源极/漏极部件1102及1104并非原位掺杂，而是进行布植制程，以掺杂源极/漏极部件1102及1104。
接着，方法200进行至方框220，其中对半导体装置300进行进一步加工。举例来说，在形成源极/漏极部件1102及1104(方框218)之后，接触蚀刻停止层(contact etch stoplayer，CESL)及层间介电(inter-layer dielectric，ILD)层形成于半导体装置300上方，并进行化学机械研磨(CMP)制程。在一些实施例中，化学机械研磨制程可暴露栅极堆叠物916的顶表面(例如通过移除层间介电层及接触蚀刻停止层在栅极堆叠物916上方的部分)，并将半导体装置300的顶表面平坦化。此外，化学机械研磨制程可移除在栅极堆叠物916上方的硬遮罩层924及926，以暴露下方的电极层922，例如虚设栅极的多晶硅电极层。
在方框220的进一步实施例中，可先通过合适的蚀刻制程将栅极堆叠物916的暴露的电极层922移除，接着进行蚀刻制程来移除栅极堆叠物916的介电层920及选择性牺牲层919(如果包含在内)。在一些范例中，蚀刻制程可包含湿蚀刻、干蚀刻或前述的组合。
在移除虚设栅极之后，在方框220的进一步实施例中，选择性移除(例如使用选择性蚀刻制程)静态随机存取存储器装置区305的通道区中的外延层310(虚设层)，而保持未蚀刻N个半导体通道层(外延层308)，并选择性移除(例如使用选择性蚀刻制程)核心(逻辑)装置区307的通道区中的外延层310及702(虚设层)，而保持未蚀刻N-1个半导体通道层(外延层308)。在一些范例中，虚设层的选择性移除可被称为通道层释放制程(例如因为从虚设层释放半导体通道层)。由于选择性移除虚设层的缘故，间隙形成于相邻外延层308之间，内部间隙壁1002设置于静态随机存取存储器装置区305中的间隙的两侧横向末端，内部间隙壁1002及1004设置于核心(逻辑)装置区307的两侧横向末端。
在选择性移除虚设层之后，在方框220的进一步实施例中，形成栅极结构。栅极结构可包含高介电常数/金属栅极堆叠物，然而可能有其他组成。在一些实施例中，栅极结构可形成与静态随机存取存储器装置区305及核心(逻辑)装置区307的每一者中的多个暴露的半导体通道层(暴露的外延层308)提供的多通道相关联的栅极。在一些实施例中，栅极结构包含设置于外延层308的暴露表面上的界面层(interfacial layer，IL)(例如氧化硅(SiO2)、HfSiO或氮氧化硅)以及形成于界面层上方的高介电常数介电层。在一些实施例中，高介电常数介电层可包含氧化铪(HfO2)。替代地，高介电常数介电层可包含TiO2、HfZrO、Ta2O3、HfSiO4、ZrO2、ZrSiO2、LaO、AlO、ZrO、TiO、Ta2O5、Y2O3、SrTiO3(STO)、BaTiO3(BTO)、BaZrO、HfZrO、HfLaO、HfSiO、LaSiO、AlSiO、HfTaO、HfTiO、(Ba，Sr)TiO3(BST)、Al2O3、Si3N4、氮氧化物(SiON)、前述的组合或其他合适材料。在一些范例中，高介电常数介电层也可形成于间隙的两侧横向末端上的内部间隙壁1002或1002及1004的暴露表面上。在各种范例中，界面层及高介电常数介电层共同定义半导体装置300的栅极结构的栅极介电质。
在方框220的进一步实施例中，包含金属层的金属栅极形成于栅极介电质上方(例如形成于界面层及高介电常数介电层上方)。金属层可包含金属、金属合金或金属硅化物。在各种范例中，金属层可包含Ti、Ag、Al、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、TaN、Ru、Mo、Al、WN、Cu、W、Re、Ir、Co、Ni、其他合适金属材料或前述的组合。此外，栅极介电质/金属栅极堆叠物的形成可包含沉积以形成各种栅极材料、一个或多个衬垫层及一个或多个化学机械研磨制程，以移除多余的栅极材料，并进而将半导体装置300的顶表面平坦化。在各种实施例中，形成的栅极结构包含设置于每个外延层308之间的部分，每个外延层308提供用于半导体装置300的半导体通道层。
一般来说，半导体装置300可经历进一步加工，以形成本领域已知的各种部件及区域。举例来说，进一步加工可在基底302上形成配置用来连接各种部件的多层互连部件(例如金属层及层间介电质)的各种接点/导通孔/导线，以形成功能性电路，功能性电路可包含一个或多个多栅极装置(例如一个或多个全绕式栅极晶体管)。在进一步的范例中，多层互连部件可包含垂直互连部件(例如导通孔或接点)及水平互连部件(例如金属线)。各种互连部件可应用包含铜、钨及/或硅化物的各种导电材料。在一范例中，使用镶嵌及/或双镶嵌制程，以形成铜相关的多层互连结构。再者，可在方法200之前、期间及之后进行额外的制程步骤，且依据方法200的各种实施例，可修改、取代或消除上述的一些制程步骤。也可以注意的是，虽然参考静态随机存取存储器装置区305及核心(逻辑)装置区307描述方法200，但应当理解的是，方法200的各方面可同样应用至形成于其他装置区(例如类比装置)中的任何装置类型的制造。
请参照图12的方法1200，方法1200相似于上述的方法200，但是方法1200包含替代技术，替代技术提供静态随机存取存储器装置区305中的N个外延层308以及核心(逻辑)装置区307中的N-1或N-2个外延层。为了清楚讨论，可仅简要描述方法1200相同于方法200的各方面，而为方法1200中不同于方法200的那些特征保留额外的讨论。
方法1200开始于方框1202，其中提供包含第一外延堆叠物的基底。请参照图13和图14，且在方框1202的两替代实施例中，提供包含第一外延堆叠物1304-1的基底1302。在各种实施例中，基底1302可大致相同于上述的基底302。此外，基底1302可包含静态随机存取存储器装置区1305及核心(逻辑)装置区1307，其中在静态随机存取存储器装置区1305与核心(逻辑)装置区1307之间定义边界1311。在一些范例中，静态随机存取存储器装置区1305及核心(逻辑)装置区1307可分别大致相同于上述的静态随机存取存储器装置区305及核心(逻辑)装置区307。
第一外延堆叠物1304-1形成于基底1302上方，且第一外延堆叠物1304-1包含交错的第一组成的外延层1310及第二组成的外延层1308。在一实施例中，第一组成的外延层1310为SiGe，而第二组成的外延层1308为硅(Si)。更一般来说，在各种实施例中，外延层1310及外延层1308可分别大致相同于上述的外延层310及外延层308。相似于外延层308，外延层1308或外延层1308的一部分可形成半导体装置1300的全绕式栅极晶体管的通道区。
在图13的范例中，第一外延堆叠物1304-1包含1个外延层1308(设置于两个外延层1310之间)，而在图14的范例中，第一外延堆叠物1304-1包含2个外延层1308(设置于三个外延层1310之间)。在方法200中，如上所述，形成外延堆叠物304，并蚀刻核心(逻辑)装置区307的一个或多个外延层308，以提供静态随机存取存储器装置区305中的N个通道层以及核心(逻辑)装置区307中的N-1或N-2个通道层。相较之下，在方法1200中，形成于第一外延堆叠物1304-1中的外延层1308(半导体通道层)的数量将定义将从核心(逻辑)装置区1307蚀刻多少个外延层1308，以提供静态随机存取存储器装置区1305中的N个通道层以及核心(逻辑)装置区1307中的N-1或N-2个通道层，如以下讨论。因此，在图13显示的方框1202的实施例中，将从核心(逻辑)装置区1307蚀刻1个外延层1308，以提供核心(逻辑)装置区1307中的N-1个半导体通道层，而在图14显示的方框1202的实施例中，将从核心(逻辑)装置区1307蚀刻2个外延层1308，以提供核心(逻辑)装置区1307中的N-2个半导体通道层。
再者，如以下更详细讨论，作为第一外延堆叠物1304-1的一部分形成的外延层1308本身就是将从核心(逻辑)装置区1307蚀刻的层。换句话说，代替如以上在方法200中描述的从外延堆叠物304的顶部蚀刻一个或两个外延层308(半导体通道层)，方法1200提供蚀刻形成于基底1302(作为第一外延堆叠物1304-1的一部分)上方的第一或两个外延层，而后续在第一外延堆叠物1304-1上方形成第二外延堆叠物1304-2，使得静态随机存取存储器装置区1305中的最顶部外延层1308将与核心(逻辑)装置区1307中的最顶部外延层1308大致齐平，简化了后续装置加工。举例来说，静态随机存取存储器装置区1305及核心(逻辑)装置区1307的每一者中的源极/漏极部件的顶表面将大致齐平，如以下讨论。
为了以下讨论的目的，依据以上讨论的图13的范例，假设第一外延堆叠物1304-1包含1个外延层1308(使得将从核心(逻辑)装置区1307蚀刻1个半导体通道层)。因此，对于方法1200的其余讨论，假设核心(逻辑)装置区1307中将有N-1个半导体通道层。
方法1200进行至方框1204，其中在第一外延堆叠物1304-1上方沉积硬遮罩(HM)层，且将硬遮罩层图案化，以形成图案化硬遮罩层1402。请参照图13和图15的范例，在方框1204的一实施例中，硬遮罩层可形成于第一外延堆叠物1304-1上方。在一些实施例中，用以形成图案化硬遮罩层1402的硬遮罩层(及硬遮罩层1402的图案化)可大致相同于上述用以形成图案化硬遮罩层402的硬遮罩层沉积及图案化。在各种范例中，图案化硬遮罩层1402进而暴露核心(逻辑)装置区1307的最顶部外延层1310，而静态随机存取存储器装置区1305维持被图案化硬遮罩层1402遮蔽。
方法1200进行至方框1206，进行通道层蚀刻制程。请参照图15和图16的范例，在方框1206的一实施例中，由于第一外延堆叠物1304-1包含1个外延层1308，因此从核心(逻辑)装置区1307蚀刻1个外延层1308(半导体通道层)。在图15和图16所示的范例中，当图案化硬遮罩层1402遮蔽静态随机存取存储器装置区1305，进行蚀刻制程，以蚀刻核心(逻辑)装置区1307中的第一外延堆叠物1304-1的1个外延层1308。更具体来说，在一些实施例中，当图案化硬遮罩层1402遮蔽静态随机存取存储器装置区1305，蚀刻制程可蚀刻核心(逻辑)装置区1307中暴露的最顶部外延层1310、设置于最顶部外延层1310下方在核心(逻辑)装置区1307中的1个外延层1308以及设置于此1个外延层1308下方在核心(逻辑)装置区1307中的最底部外延层1310，以在核心(逻辑)装置区1307中形成沟槽1602。在一些范例中，蚀刻制程可包含湿蚀刻、干蚀刻或前述的组合。此外，在一些实施例中，可使用一个或多个不同蚀刻化学物及/或蚀刻制程，以有效蚀刻核心(逻辑)装置区1307中的第一外延堆叠物1304-1的外延层1308及1310的每一者。在一些范例中，可进行蚀刻制程直到暴露核心(逻辑)装置区1307中的基底1302，如图16的范例所示。由于通道层蚀刻制程的缘故，半导体装置1300将包含核心(逻辑)装置区1307中的N-1个半导体通道层，如上述及以下更详细描述。
在通道层蚀刻制程(方框1206)之后，方法1200进行至方框1208，其中在核心(逻辑)装置区1307中成长外延层。请参照图16和图17的范例，在方框1208的一实施例中，外延层1702形成于基底1302上方及核心(逻辑)装置区1307的沟槽1602中。在一些实施例中，外延层1702由与外延层1310相同的组成构成。因此，在一些情况中，外延层1702包含SiGe；然而，可能有其他实施例。在各种实施例中，外延层1702可大致相同于上述的外延层702。
方法1200进行至方框1210，其中进行化学机械研磨(CMP)制程。请参照图17和图18的范例，在方框1210的一实施例中，进行化学机械研磨制程。在一些实施例中，化学机械研磨制程从静态随机存取存储器装置区1305移除图案化硬遮罩层1402，并将半导体装置1300的顶表面平坦化。在一些情况中，在化学机械研磨制程期间也可从核心(逻辑)装置区1307移除外延层1702的顶部，进而减少外延层1702的厚度。在一些情况中，在方框1210的化学机械研磨制程之后，静态随机存取存储器装置区1305中的最顶部外延层1310的顶表面与核心(逻辑)装置区1307中的外延层1702的顶表面大致齐平。
在方框1210的化学机械研磨制程之后，方法1200进行至方框1211，其中在基底1302上方形成第二外延堆叠物1304-2。请参照图18和图19的范例，在方框1211的一实施例中，第二外延堆叠物1304-2形成于第一外延堆叠物1304-1上方(在静态随机存取存储器装置区1305中)以及外延层1702上方(在核心(逻辑)装置区1307中)。相似于第一外延堆叠物1304-1，第二外延堆叠物1304-2包含前述的交错的第一组成的外延层1310及第二组成的外延层1308。在一些实施例中，在形成第二外延堆叠物1304-2之后，可进行另一个化学机械研磨制程。
在图19的范例中，第二外延堆叠物1304-2包含3个外延层1308(设置于两个外延层1310之间)。总体来看，第一外延堆叠物1304-1及第二外延堆叠物1304-2提供静态随机存取存储器装置区1305中的4个外延层1308(半导体通道层)。另一方面，由于先前从核心(逻辑)装置区1307中的第一外延堆叠物1304-1蚀刻1个外延层1308，因此核心(逻辑)装置区1307中的半导体通道层的数量等于第二外延堆叠物1304-2中的外延层1308的数量(3个)。因此，在图19的范例中，静态随机存取存储器装置区1305中的外延层1308的总数量N等于4个，而核心(逻辑)装置区1307中的外延层1308的总数量等于N-1个(3个)。应注意的是，在一些实施例中，第一外延堆叠物1304-1及第二外延堆叠物1304-2的每一者的外延层1308的数量(半导体通道层的数量)可不同于图式及描述，例如为了提供“N”的其他值(例如，在3与5之间)，并在核心(逻辑)装置区1307中提供“N-2”、“N-3”或“N-4”个半导体通道层。
再者，如上所述，由于作为第一外延堆叠物1304-1的一部分形成的外延层1308本身就是从核心(逻辑)装置区1307蚀刻的层，且因为第二外延堆叠物1304-2后续形成于第一外延堆叠物1304-1上方(在静态随机存取存储器装置区1305中)及外延层1702上方(在核心(逻辑)装置区1307中)，因此静态随机存取存储器装置区1305中的最顶部外延层1308与核心(逻辑)装置区1307中的最顶部外延层1308大致齐平。实际上，在一些实施例中，在静态随机存取存储器装置区1305及核心(逻辑)装置区1307的每一者中的最顶部外延层1308包含单一且连续的外延层。因此，后续形成于静态随机存取存储器装置区1305及核心(逻辑)装置区1307的每一者中的源极/漏极部件的顶表面也将彼此大致齐平，如以下描述。
接着，方法1200进行至方框1212，其中形成鳍及栅极堆叠物。请参照图19和图20，在方框1212的一实施例中，形成多个鳍，例如鳍2906。在一些实施例中，鳍2906包含基底部分1302A(由基底1302形成)以及外延层1308及1310的一部分。此外，鳍2906设置于核心(逻辑)装置区1307中的部分更包含上述的外延层1702。在一些情况中，可形成浅沟槽隔离(STI)部件，以将鳍2906与相邻鳍隔离。
相似于以上参考鳍906描述的方法，可使用合适的制程(包含光微影及蚀刻制程)制造包含鳍2906的多个鳍。光微影制程可包含在半导体装置1300上方形成光阻层，将光阻层曝光于图案，进行曝光后烘烤制程，并将光阻层显影，以形成包含光阻层的遮罩元件。在一些实施例中，可使用电子束(e-beam)微影制程进行光阻层的图案化，以形成遮罩元件。接着，可使用遮罩元件来保护基底1302及形成于基底1302之上的层的区域，而蚀刻制程在静态随机存取存储器装置区1305中的未受保护的区域中形成通过外延层1308及1310并进入基底1302中的沟槽，并在核心(逻辑)装置区1307中的未受保护的区域中形成通过外延层1308、1310及1702并进入基底1302中的沟槽。可通过使用干蚀刻(例如反应性离子蚀刻)、湿蚀刻及/或其他合适制程来蚀刻沟槽。在各种实施例中，可以介电材料填充沟槽，以形成设置于鳍之间的浅沟槽隔离部件。
在方框1212的进一步实施例中，在鳍2906上方形成栅极堆叠物2916。在一实施例中，栅极堆叠物2916为后续被移除且在半导体装置300的后续加工阶段以最终栅极堆叠物取代的虚设(牺牲)栅极堆叠物。举例来说，栅极堆叠物2916可在后续加工阶段通过高介电常数介电层(HK)及金属栅极电极(MG)取代。虽然本文讨论关于取代栅极(栅极后制)制程，其中形成虚设栅极结构且后续被取代，但是可能有其他配置(例如栅极先制制程)。鳍2906在栅极堆叠物2916下方的部分可被称为半导体装置1300的通道区，其中通道区包含依据实现的装置类型的外延层1308(半导体通道层)的总数量。在静态随机存取存储器装置区1305中，2鳍906在栅极堆叠物2916下方的部分包含4个外延层1308(N个半导体通道层)。在核心(逻辑)装置区1307中，鳍2906在栅极堆叠物2916下方的部分包含3个外延层1308(N-1个半导体通道层)。在一些情况中，如图20所示，在静态随机存取存储器装置区1305与核心(逻辑)装置区1307之间的边界1311处也可有栅极堆叠物2916。在一些范例中，在边界1311处的鳍2906在栅极堆叠物2916下方的部分包含在边界1311的第一侧上的4个外延层1308以及在边界1311的第二侧上的3个外延层1308。栅极堆叠物2916也可定义鳍2906的源极/漏极区，鳍2906的源极/漏极区例如在相邻于鳍2906且在通道区的两侧的区域。
在一些实施例中，栅极堆叠物2916包含介电层2920及电极层2922。栅极堆叠物2916也可包含一个或多个硬遮罩层2924及2926。在一些实施例中，硬遮罩层2924可大致相同于上述的硬遮罩层924。在一些范例中，硬遮罩层2926可大致相同于上述的硬遮罩层926。在一些实施例中，介电层2920可大致相同于上述的介电层920。在一些情况中，电极层2922可大致相同于上述的电极层922。在一些范例中，选择性牺牲层2919可形成于介电层2920正下方。选择性牺牲层2919可大致相同于上述的选择性牺牲层919。在一些范例中，一个或多个间隔层2928可形成于栅极堆叠物2916的侧壁上。在一些情况中，一个或多个间隔层2928可大致相同于上述的一个或多个间隔层928。
接着，方法1200进行至方框1214，其中进行源极/漏极蚀刻制程。请参照图20，在方框1214的一实施例中，对半导体装置1300进行源极/漏极蚀刻制程。在一些实施例中，进行源极/漏极蚀刻制程，以移除静态随机存取存储器装置区1305的源极/漏极区中暴露的外延层1308及1310，并移除核心(逻辑)装置区1307的源极/漏极区中暴露的外延层1308、1310及1702，以形成暴露基底1302的下方部分的沟槽2930及2932。源极/漏极蚀刻制程也用以暴露静态随机存取存储器装置区1305中外延层1308及1310的横向表面，并暴露核心(逻辑)装置区1307中外延层1308、1310及1702的横向表面，如图20所示。在一些实施例中，源极/漏极蚀刻制程也可移除一个或多个间隔层2928的一部分(例如从栅极堆叠物2916的顶表面)。在一些实施例中，源极/漏极蚀刻制程可包含干蚀刻制程、湿蚀刻制程及/或前述的组合。
接着，方法1200进行至方框1216，其中形成内部间隙壁。请参照图20和图21，在方框1216的一实施例中，先对半导体装置1300进行虚设层凹陷制程。虚设层凹陷制程包含在静态随机存取存储器装置区1305中的外延层1310的横向蚀刻以及在核心(逻辑)装置区1307中的外延层1310及1702的横向蚀刻，以形成沿沟槽2930及2932的侧壁的凹口。在一些实施例中，虚设层凹陷制程可大致相同于以上参考方法200的方框216的描述。在加工的后续阶段期间，如以下讨论，将移除静态随机存取存储器装置区1305中的外延层1310以及核心(逻辑)装置区1307中的外延层1310及1702，且通过栅极结构(例如金属栅极结构)的一部分取代。在各种范例中，取代栅极结构将与内部间隙壁相接，如以下进一步描述细节。
在方框1216的进一步实施例中，在半导体装置1300上方且在沟槽2930及2932中沉积内部间隙壁材料。内部间隙壁材料也在虚设层凹陷制程期间沉积于沿沟槽2930及2932的侧壁形成的凹口中。在一些实施例中，内部间隙壁材料及沉积制程大致相同于以上参考方法200的方框216的描述。
在方框1216的进一步实施例中，可对半导体装置1300进行内部间隙壁回蚀刻制程(修整制程)。在各种范例中，内部间隙壁回蚀刻制程(修整)半导体装置1300上方且沿沟槽2930及2932的侧壁的上述沉积的内部间隙壁材料，而内部间隙壁材料保留至少部分设置于凹口中，凹口沿沟槽2930及2932的侧壁设置，进而在静态随机存取存储器装置区1305中提供内部间隙壁2102，并在核心(逻辑)装置区1307中提供内部间隙壁2102及2104。举例来说，内部间隙壁回蚀刻制程可大致相同于以上参考方法200的方框216的描述。在一些情况中，可在后续清洁制程(在源极/漏极部件的外延成长之前)期间移除例如在内部间隙壁蚀刻制程之后的内部间隙壁材料保留在半导体装置1300的顶表面上及/或沟槽2930及2932的侧壁或底表面上的任何剩下部分。在各种范例中，内部间隙壁材料(例如保留设置于凹口中，并定义静态随机存取存储器装置区1305中的内部间隙壁2102及核心(逻辑)装置区1307中的内部间隙壁2102及2104)可至少部分设置于一个或多个间隔层2928(形成于栅极堆叠物2916的侧壁上)下方，而邻接后续形成的源极/漏极部件，如以下描述。
接着，方法1200进行至方框1218，其中形成源极/漏极部件。请参照图21和图22，在方框1218的一实施例中，源极/漏极部件2202形成于静态随机存取存储器装置区1305的沟槽2930中，而源极/漏极部件2204形成于核心(逻辑)装置区1307的沟槽2932中，源极/漏极部件2202及2204形成于基底1302的暴露部分上方。源极/漏极部件2202及2204形成于相邻于半导体装置1300的栅极堆叠物2916的任一侧的源极/漏极区中。在一些实施例中，源极/漏极部件2202接触相邻的内部间隙壁2102及静态随机存取存储器装置区1305中的半导体通道层(外延层1308)。在一些实施例中，源极/漏极部件2204接触相邻的内部间隙壁2102及2104以及核心(逻辑)装置区1307中的半导体通道层(外延层1308)。
在一些实施例中，源极/漏极部件2202及2204通过在源极/漏极区中外延成长半导体材料层来形成。源极/漏极部件2202的外延成长可与源极/漏极部件2204的外延成长同时发生(例如使用单一外延成长制程)。替代地，在一些情况中，源极/漏极部件2202及2204可通过使用个别的外延成长制程形成(例如用于静态随机存取存储器装置区1305的第一制程及用于核心(逻辑)装置区1307的第二制程)。无论是同时形成还是个别形成，相较于以上参考方法200描述的源极/漏极部件，应注意的是，源极/漏极部件2202的顶表面与源极/漏极部件2204的顶表面大致齐平。
在一些实施例中，源极/漏极部件2202及2204可选择性成长于基底1302的暴露部分上方及外延层1308(半导体通道层)的暴露表面上，而不完全沿内部间隙壁2102及2104的暴露表面形成，因为内部间隙壁2102及2104包含介电层。由于方法1200提供蚀刻在核心(逻辑)装置区1307中形成于基底1302(作为第一外延堆叠物1304-1的一部分)上方的第一个或两个外延层，而后续形成第二外延堆叠物1304-2，如上所述，因此静态随机存取存储器装置区1305中的最顶部外延层1308与核心(逻辑)装置区1307中的最顶部外延层1308大致齐平。因此，在静态随机存取存储器装置区1305及核心(逻辑)装置区1307的每一者中的源极/漏极部件2202及2204的顶表面(源极/漏极部件2202及2204选择性成长于基底1302的暴露部分上方及外延层1308的暴露表面上)将彼此大致齐平。
然而，在一些实施例中，蚀刻形成于核心(逻辑)装置区1307中的基底1302(作为第一外延堆叠物1304-1的一部分)上方的第一个或两个外延层可导致间隙2206形成靠近源极/漏极部件2204的底部。例如由于源极/漏极部件2204不具有要在其上选择性成长的最底部外延层1308(先前被蚀刻)，因此可以形成间隙2206。相较之下，源极/漏极部件2202大致一致(例如没有间隙)，因为在静态随机存取存储器装置区1305没有被蚀刻的外延层1308。可以肯定的是，在一些实施例中，间隙2206可增强半导体装置1300的效能，例如因为间隙2206将减少/防止通过的漏电流，且因为间隙2206将提供低介电常数介电区(例如空气)，低介电常数介电区将减少寄生电容。
在一些实施例中，在形成源极/漏极部件2202及2204之前，可立即进行清洁制程。清洁制程可包含湿蚀刻、干蚀刻或前述的组合。此外，清洁制程移除内部间隙壁材料保留在半导体装置1300的顶表面上及/或沟槽2930及2932的侧壁或底表面上的任何剩余部分(例如在内部间隙壁回蚀刻制程之后)。
在各种实施例中，成长用以形成源极/漏极部件2202及2204的半导体材料层、外延成长方法以及源极/漏极部件2202及2204的掺杂(如果有)可大致相同于以上参考源极/漏极部件1102及1104的描述。
接着，方法1200进行至方框1220，其中对半导体装置1300进行进一步加工。举例来说，在形成源极/漏极部件2202及2204(方框1218)之后，接触蚀刻停止层(CESL)及层间介电(ILD)层形成于半导体装置1300上方，并进行化学机械研磨制程。在一些实施例中，化学机械研磨制程可暴露栅极堆叠物2916的顶表面(例如通过移除层间介电层及接触蚀刻停止层在栅极堆叠物2916上方的部分)，并将半导体装置1300的顶表面平坦化。此外，化学机械研磨制程可移除在栅极堆叠物2916上方的硬遮罩层2924及2926，以暴露下方的电极层2922，例如虚设栅极的多晶硅电极层。
在方框1220的进一步实施例中，可先通过合适的蚀刻制程将栅极堆叠物2916的暴露的电极层2922移除，接着进行蚀刻制程来移除栅极堆叠物2916的介电层2920及选择性牺牲层2919(如果包含在内)。在一些范例中，蚀刻制程可包含湿蚀刻、干蚀刻或前述的组合。
在移除虚设栅极之后，在方框1220的进一步实施例中，选择性移除(例如使用选择性蚀刻制程)静态随机存取存储器装置区1305的通道区中的外延层1310(虚设层)，而保持未蚀刻N个半导体通道层(外延层1308)，并选择性移除(例如使用选择性蚀刻制程)核心(逻辑)装置区1307的通道区中的外延层1310及1702(虚设层)，而保持未蚀刻N-1个半导体通道层(外延层1308)。由于选择性移除虚设层的缘故，间隙形成于相邻外延层1308之间，内部间隙壁2102设置于静态随机存取存储器装置区1305中的间隙的两侧横向末端，内部间隙壁2102及2104设置于核心(逻辑)装置区1307的两侧横向末端。
在选择性移除虚设层之后，在方框1220的进一步实施例中，形成栅极结构。栅极结构可包含高介电常数/金属栅极堆叠物，然而可能有其他组成。在一些实施例中，栅极结构可形成与静态随机存取存储器装置区1305及核心(逻辑)装置区1307的每一者中的多个暴露的半导体通道层(暴露的外延层1308)提供的多通道相关联的栅极。在一些实施例中，栅极结构包含设置于外延层1308的暴露表面上的界面层(IL)以及形成于界面层上方的高介电常数介电层。在一些实施例中，界面层及高介电常数介电层可大致相同于以上参考方法200的描述。在一些范例中，高介电常数介电层也可形成于间隙的两侧横向末端上的内部间隙壁2102或2102及2104的暴露表面上。在各种范例中，界面层及高介电常数介电层共同定义半导体装置1300的栅极结构的栅极介电质。
在方框1220的进一步实施例中，包含金属层的金属栅极形成于栅极介电质上方(例如形成于界面层及高介电常数介电层上方)。金属层可大致相同于以上参考方法200的描述。此外，栅极介电质/金属栅极堆叠物的形成可包含沉积以形成各种栅极材料、一个或多个衬垫层及一个或多个化学机械研磨制程，以移除多余的栅极材料，并进而将半导体装置1300的顶表面平坦化。在各种实施例中，形成的栅极结构包含设置于每个外延层1308之间的部分，每个外延层1308提供用于半导体装置1300的半导体通道层。
一般来说，半导体装置1300可经历进一步加工，以形成本领域已知的各种部件及区域。举例来说，进一步加工可在基底1302上形成配置用来连接各种部件的多层互连部件(例如金属层及层间介电质)的各种接点/导通孔/导线，以形成功能性电路，功能性电路可包含一个或多个多栅极装置(例如一个或多个全绕式栅极晶体管)。在进一步的范例中，多层互连部件可包含垂直互连部件(例如导通孔或接点)及水平互连部件(例如金属线)。各种互连部件可应用包含铜、钨及/或硅化物的各种导电材料。在一范例中，使用镶嵌及/或双镶嵌制程，以形成铜相关的多层互连结构。再者，可在方法1200之前、期间及之后进行额外的制程步骤，且依据方法1200的各种实施例，可修改、取代或消除上述的一些制程步骤。也可以注意的是，虽然参考静态随机存取存储器装置区1305及核心(逻辑)装置区1307描述方法1200，但应当理解的是，方法1200的各方面可同样应用至形成于其他装置区(例如类比装置)中的任何装置类型的制造。
关于本文提供的描述，公开的方法及结构用于提供具有基于由多栅极装置实现的装置类型选择的多个半导体通道层的多栅极装置(例如全绕式栅极晶体管)。全绕式栅极晶体管可用于各种装置类型，例如用以实现核心(逻辑)装置及静态随机存取存储器装置等。对于使用全绕式栅极晶体管实现的各种装置类型，在一些实施例中，相较于静态随机存取存储器装置，核心(逻辑)装置可通过使用较少数量的半导体通道层来实现。在一些范例中，核心(逻辑)装置可通过使用较少数量的半导体通道层来实现，以降低总装置电容，并提供增加的装置速度(例如包含改善的交流电效能)。替代地，在各种实施例中，静态随机存取存储器装置可通过使用较多数量的半导体通道层来实现，以提供增加的单元电流，并减少晶体管临界电压及晶体管电流的变化。一般来说，通过提供具有多个半导体通道层的多栅极装置，这些半导体通道层的选择基于所实现的装置类型(例如，核心或静态随机存取存储器装置)，本实用新型实施例提供能够同时达到各种不同装置类型的多样化效能需求的方法及装置结构。本领域技术人员将容易理解，在不脱离本实用新型实施例的范围的情况下，本文描述的方法及结构可应用至各种其他半导体装置，以有利地实现这些其他装置的相似优点。
因此，本实用新型实施例的一描述方法，此方法包含提供基底，基底具有外延堆叠物层，外延堆叠物层包含交错的多个半导体通道层及多个虚设层。在一些实施例中，基底包含第一装置类型区及第二装置类型区。在一些实施例中，此方法更包含进行通道层蚀刻制程，以移除第二装置类型区的外延堆叠物层的第一部分，以在第二装置类型区中形成暴露外延堆叠物层的第二部分的沟槽，其中外延堆叠物层被移除的第一部分包含多个半导体通道层的至少一半导体通道层。在一些范例中，此方法更包含在第二装置类型区的沟槽中及外延堆叠物层的第二部分上方形成外延层，其中第二装置类型区中的外延层的顶表面与第一装置类型区中的外延堆叠物层的顶表面大致齐平。
在一些其他实施例中，其中第一装置类型区包含静态随机存取存储器装置区，且其中第二装置类型区包含核心(逻辑)装置区。
在一些其他实施例中，其中第一装置类型区中的多个半导体通道层的第一总数量等于N，且其中第二装置类型区中的多个半导体通道层的第二总数量等于N-1或N-2。
在一些其他实施例中，上述方法更包含在第二装置类型区的沟槽中形成外延层之后，在第一装置类型区及第二装置类型区中形成鳍；其中第一装置类型区中的鳍包含基底的一部分及设置于基底的此部分上方的外延堆叠物层；其中第二装置类型区中的鳍包含基底的此部分、设置于基底的此部分上方的外延堆叠物层的第二部分及设置于外延堆叠物层的第二部分上方的外延层。
在一些其他实施例中，上述方法更包含在第二装置类型区中的沟槽中形成外延层之后，在第一装置类型区及第二装置类型区中形成鳍；以及在第一装置类型区中的鳍上方形成第一栅极结构，并在第二装置类型区中的鳍上方形成第二栅极结构。
在一些其他实施例中，其中第一栅极结构对应至第一晶体管，其中第二栅极结构对应至第二晶体管，且其中第一晶体管及第二晶体管皆包含全绕式栅极晶体管。
在一些其他实施例中，上述方法更包含在进行通道层蚀刻制程之前，在半导体装置上方形成图案化硬遮罩层，其中图案化硬遮罩层暴露第二装置类型区中的外延堆叠物层，而图案化硬遮罩层保持遮蔽第一装置类型区；以及进行通道层蚀刻制程，以移除第二装置类型区的外延堆叠物层的第一部分。
在一些其他实施例中，其中使用通道层蚀刻制程从第二装置类型区移除的多个半导体通道层的至少一半导体通道层包含外延堆叠物层的最顶部半导体通道层。
在一些其他实施例中，其中形成于第二装置类型区的沟槽中的外延层由与多个虚设层相同的材料组成。
在一些其他实施例中，上述方法更包含在第二装置类型区的沟槽中形成外延层之后，在第一装置类型区及第二装置类型区的每一者中形成鳍及栅极结构；进行源极/漏极蚀刻制程，以形成设置于第一装置类型区及第二装置类型区的每一者中的栅极结构的两侧的多个沟槽；以及在第一装置类型区的多个沟槽中形成多个第一源极/漏极部件，并在第二装置类型区的多个沟槽中形成多个第二源极/漏极部件；其中多个第一源极/漏极部件的顶表面与多个第二源极/漏极部件的顶表面偏移。
在本实用新型另一实施例中，讨论的方法包含提供基底，基底具有第一外延堆叠物层，第一外延堆叠物层包含第一组成的至少一外延层位于第二组成的第一多个外延层之间。在一些实施例中，基底包含第一装置类型区及第二装置类型区。在一些范例中，此方法更包含蚀刻第二装置类型区的第一组成的至少一外延层及第二组成的第一多个外延层，以在第二装置类型区中形成暴露基底的一部分的沟槽。在一些实施例中，此方法更包含在第二装置类型区的沟槽中形成第三组成的外延层，其中第二装置类型区中的第三组成的外延层的顶表面与第一装置类型区中的第一外延堆叠物层的顶表面大致齐平。在一些情况中，此方法更包含在第一装置类型区中的第一外延堆叠物层上方及第二装置类型区中的第三组成的外延层上方形成第二外延堆叠物层，其中第二外延堆叠物层包含交错的第一组成的多个外延层及第二组成的第二多个外延层。
在一些其他实施例中，其中第一组成的至少一外延层及第一组成的多个外延层包含硅，且其中第二组成的第一多个外延层及第二组成的第二多个外延层包含硅锗。
在一些其他实施例中，其中第三组成的外延层由相同于第二组成的第一多个外延层及第二组成的第二多个外延层的材料组成。
在一些其他实施例中，其中第一装置类型区包含静态随机存取存储器装置区，且其中第二装置类型区包含核心(逻辑)装置区。
在一些其他实施例中，其中第一装置类型区中的第一组成的外延层的第一总数量等于N，且其中第二装置类型区中的第一组成的外延层的第二总数量等于N-1或N-2。
在一些其他实施例中，上述方法更包含在第一装置类型区中的第一外延堆叠物层上方及第二装置类型区中的第三组成的外延层上方形成第二外延堆叠物层之后，在第一装置类型区及第二装置类型区的每一者中形成鳍及栅极结构；以及在第一装置类型区中的栅极结构的两侧形成多个第一源极/漏极部件，并在第二装置类型区中的栅极结构的两侧形成多个第二源极/漏极部件；其中多个第一源极/漏极部件的顶表面与多个第二源极/漏极部件的顶表面大致齐平。
在一些其他实施例中，其中形成多个第二源极/漏极部件导致间隙形成靠近多个第二源极/漏极部件的底部。
在本实用新型另一实施例中，讨论的半导体装置包含第一晶体管，位于基底的第一装置类型区中，其中第一晶体管包含第一栅极结构及相邻于第一栅极结构的第一源极/漏极部件。在一些实施例中，此半导体装置更包含第二晶体管，位于基底的第二装置类型区中，其中第二晶体管包含第二栅极结构及相邻于第二栅极结构的第二源极/漏极部件。在一些实施例中，第一晶体管包含第一鳍，第一鳍具有与第一源极/漏极部件横向接触的第一数量的半导体通道层，第二晶体管包含第二鳍，第二鳍具有与第二源极/漏极部件横向接触的第二数量的半导体通道层，且其中第二数量的半导体通道层少于第一数量的半导体通道层。
在一些其他实施例中，其中第一晶体管的最顶部半导体通道层与第二晶体管的最顶部半导体通道层大致齐平，且其中第一源极/漏极部件的顶表面与第二源极/漏极部件的顶表面大致齐平。
在一些其他实施例中，其中第二源极/漏极部件包含间隙区，间隙区设置靠近第二源极/漏极部件的底部。
前述内文概述了许多实施例的特征，使本技术领域中具有通常知识者可以从各个方面更加了解本实用新型实施例。本技术领域中具有通常知识者应可理解，且可轻易地以本实用新型实施例为基础来设计或修饰其他制程及结构，并以此达到相同的目的及/或达到与在此介绍的实施例等相同的优点。本技术领域中具有通常知识者也应了解这些相等的结构并未背离本实用新型实施例的精神与范围。在不背离本实用新型实施例的精神与范围的前提下，可对本实用新型实施例进行各种改变、置换或修改。

Claims (10)

1.一种半导体装置，其特征在于，包括：
一第一晶体管，位于一基底的一第一装置类型区中，其中该第一晶体管包含一第一栅极结构及相邻于该第一栅极结构的一第一源极/漏极部件；以及
一第二晶体管，位于该基底的一第二装置类型区中，其中该第二晶体管包含一第二栅极结构及相邻于该第二栅极结构的一第二源极/漏极部件；
其中该第一晶体管包含一第一鳍，该第一鳍具有与该第一源极/漏极部件横向接触的一第一数量的半导体通道层，其中该第二晶体管包含一第二鳍，该第二鳍具有与该第二源极/漏极部件横向接触的一第二数量的半导体通道层，且其中该第二数量的半导体通道层少于该第一数量的半导体通道层。
2.如权利要求1所述的半导体装置，其特征在于，该第一晶体管的最顶部半导体通道层与该第二晶体管的最顶部半导体通道层大致齐平，且其中该第一源极/漏极部件的顶表面与该第二源极/漏极部件的顶表面大致齐平。
3.如权利要求1所述的半导体装置，其特征在于，该第二源极/漏极部件包含一间隙区，该间隙区设置靠近该第二源极/漏极部件的底部。
4.如权利要求1所述的半导体装置，其特征在于，该第一装置类型区包含一静态随机存取存储器装置区，且其中该第二装置类型区包含一核心装置区。
5.如权利要求1所述的半导体装置，其特征在于，该第一数量等于N，且其中该第二数量等于N-1或N-2。
6.如权利要求1所述的半导体装置，其特征在于，该第一晶体管及该第二晶体管皆包含全绕式栅极晶体管。
7.如权利要求1所述的半导体装置，其特征在于，该第一晶体管的最顶部半导体通道层的顶表面高于该第二晶体管的最顶部半导体通道层的顶表面，且其中该第一源极/漏极部件的顶表面高于该第二源极/漏极部件的顶表面。
8.如权利要求1所述的半导体装置，其特征在于，更包括：
一第一内部间隙壁，位于该第一数量的半导体通道层之间；以及
一第二内部间隙壁，位于该第二数量的半导体通道层之间。
9.如权利要求8所述的半导体装置，其特征在于，该第二源极/漏极部件包含一间隙区，该间隙区邻接该第二内部间隙壁。
10.如权利要求1所述的半导体装置，其特征在于，更包括：
一第三晶体管，位于该第一晶体管与该第二晶体管之间，且位于该基底的该第一装置类型区与该第二装置类型区之间的一边界处。
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