TW202339013A - 半導體裝置及其製造方法 - Google Patents

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張朝淵
張峰銘
張瑞文
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台灣積體電路製造股份有限公司
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Abstract

方法包含提供基底，基底具有磊晶堆疊物層，磊晶堆疊物層包含交錯的複數個半導體通道層及複數個虛設層。基底包含第一裝置區及第二裝置區。進行蝕刻製程，以移除第二裝置區的磊晶堆疊物層的第一部分，以在第二裝置區中形成溝槽，磊晶堆疊物層被移除的第一部分包含複數個半導體通道層的至少一半導體通道層。在第二裝置區的溝槽中及磊晶堆疊物層的第二部分上方形成磊晶層，第二裝置區中的磊晶層的頂表面與第一裝置區中的磊晶堆疊物層的頂表面大致齊平。

Description

半導體裝置及其製造方法
本發明實施例係有關於半導體技術，且特別是有關於半導體裝置及其製造方法。
電子產業對越來越小且更快的電子裝置的需求不斷增長，這些電子裝置同時能夠支持越來越多越趨複雜和精密的功能。因此，在積體電路(integrated circuit，IC)產業中製造低成本、高效能和低功率的積體電路為持續的趨勢。至今為止，透過縮小積體電路尺寸(例如將積體電路部件尺寸最小化)已很大程度上實現這些目標，進而改善生產效率並降低相關成本。然而，這些微縮化也已增加積體電路製造過程的複雜性。因此，要實現半導體積體電路及裝置的持續進步，需要在積體電路製造過程和技術方面取得類似的進步。
近年來，已引入多閘極裝置透過增加閘極通道耦合，降低關態電流及/或減少短通道效應(short-channel effects，SCEs)來改善閘極控制。此類多閘極裝置之一為鰭式場效電晶體(fin field-effect transistor，FinFET)。鰭式場效電晶體得名於從形成鰭狀結構的基板延伸的鰭狀結構，鰭狀結構用於形成場效電晶體通道。引入另一種多閘極裝置為全繞式閘極(gate-all-around，GAA)電晶體，以部分用於解決與鰭式場效電晶體相關的效能挑戰。全繞式閘極電晶體得名於閘極結構，全繞式閘極裝置的閘極結構完全延伸圍繞通道，以提供比鰭式場效電晶體更好的靜電控制。鰭式場效電晶體及全繞式閘極電晶體與傳統互補金屬氧化物半導體(complementary metal-oxide-semiconductor，CMOS)製程相容，且這些三維結構允許鰭式場效電晶體及全繞式閘極電晶體積極微縮化，同時維持閘極控制並減輕短通道效應。
一般來說，可例如在鰭式場效電晶體無法達到效能要求的情況下使用全繞式閘極電晶體。然而，半導體積體電路可一般包含具有不同效能需求的各種不同裝置類型。如此一來，提供能夠達到這樣多樣化的裝置效能需求的多閘極裝置(例如全繞式閘極電晶體)仍具挑戰性。因此，事實證明，現有技術並非在所有方面都完全令人滿意。
在一些實施例中，提供半導體裝置的製造方法，此方法包含提供基底，基底包含磊晶堆疊物層，磊晶堆疊物層包含交錯的複數個半導體通道層及複數個虛設層，其中基底包含第一裝置類型區及第二裝置類型區；進行通道層蝕刻製程，以移除第二裝置類型區的磊晶堆疊物層的第一部分，以在第二裝置類型區中形成暴露磊晶堆疊物層的第二部分的溝槽，磊晶堆疊物層被移除的第一部分包含複數個半導體通道層的至少一半導體通道層；在第二裝置類型區的溝槽中及磊晶堆疊物層的第二部分上方形成磊晶層，其中第二裝置類型區中的磊晶層的頂表面與第一裝置類型區中的磊晶堆疊物層的頂表面大致齊平。
在一些實施例中，提供半導體裝置的製造方法，此方法包含提供基底，基底包含第一磊晶堆疊物層，第一磊晶堆疊物層包含第一組成的至少一磊晶層位於第二組成的第一複數個磊晶層之間，其中基底包含第一裝置類型區及第二裝置類型區；蝕刻第二裝置類型區的第一組成的至少一磊晶層及第二組成的第一複數個磊晶層，以在第二裝置類型區中形成暴露基底的一部分的溝槽；在第二裝置類型區的溝槽中形成第三組成的磊晶層，其中第二裝置類型區中的第三組成的磊晶層的頂表面與第一裝置類型區中的第一磊晶堆疊物層的頂表面大致齊平；以及在第一裝置類型區中的第一磊晶堆疊物層上方及第二裝置類型區中的第三組成的磊晶層上方形成第二磊晶堆疊物層，第二磊晶堆疊物層包含交錯的第一組成的複數個磊晶層及第二組成的第二複數個磊晶層。
在另外一些實施例中，提供半導體裝置，半導體裝置包含第一電晶體，位於基底的第一裝置類型區中，其中第一電晶體包含第一閘極結構及相鄰於第一閘極結構的第一源極/汲極部件；以及第二電晶體，位於基底的第二裝置類型區中，其中第二電晶體包含第二閘極結構及相鄰於第二閘極結構的第二源極/汲極部件；其中第一電晶體包含第一鰭，第一鰭具有與第一源極/汲極部件橫向接觸的第一數量的半導體通道層，其中第二電晶體包含第二鰭，第二鰭具有與第二源極/汲極部件橫向接觸的第二數量的半導體通道層，且其中第二數量的半導體通道層少於第一數量的半導體通道層。
要瞭解的是以下的揭露內容提供許多不同的實施例或範例，以實施提供之主體的不同部件。以下敘述各個構件及其排列方式的特定範例，以求簡化揭露內容的說明。當然，這些僅為範例並非用以限定本發明實施例。例如，元件之尺寸不限於本揭示之一實施方式之範圍或數值，但可取決於元件之處理條件及/或要求性質。此外，在隨後描述中在第二部件上方或在第二部件上形成第一部件之包括第一及第二部件形成為直接接觸之實施例，以及亦可包括額外部件可形成在第一及第二部件之間，使得第一及第二部件可不直接接觸之實施例。此外，揭露內容中不同範例可能使用重複的參考符號及/或用字。這些重複符號或用字係為了簡化與清晰的目的，並非用以限定各個實施例及/或所述外觀結構之間的關係。
再者，為了方便描述圖式中一元件或部件與另一(複數)元件或(複數)部件的關係，可使用空間相關用語，例如“在...之下”、“下方”、“下部”、“上方”、“上部”及類似的用語。除了圖式所繪示的方位之外，空間相關用語也涵蓋裝置在使用或操作中的不同方位。所述裝置也可被另外定位(例如，旋轉90度或者位於其他方位)，並對應地解讀所使用的空間相關用語的描述。
應注意的是，本文以多閘極電晶體的形式呈現實施例。多閘極電晶體包含形成於通道區的至少兩面上的電晶體的閘極結構。這些多閘極裝置可包含p型金屬氧化物半導體多閘極裝置或n型金屬氧化物半導體多閘極裝置。由於鰭式場效電晶體的鰭狀結構，因此特定範例可以在本文中被呈現並稱為鰭式場效電晶體。本文也呈現被稱為全繞式閘極(GAA)電晶體的多閘極電晶體的類型的實施例。全繞式閘極電晶體包含具有其閘極結構或閘極結構的一部分形成於通道區的四個面上(例如圍繞通道區的一部分)的任何裝置。本文呈現的裝置也包含具有設置於半導體通道層中的通道區的實施例。在各種實施例中，半導體通道層可包含奈米片通道、奈米線通道、棒狀通道及/或其他合適的通道配置。本文呈現與單一、連續的閘極結構相關聯的可具有一個或多個通道區(例如半導體通道層)的裝置的實施例。然而，本領域技術人員將理解此教示可應用至單一通道(例如單一半導體通道層)或任何數量的通道。本領域技術人員可理解半導體裝置的其他範例可受益於本發明實施例的各方面。
本發明實施例提供優於現有技術的優點，但是可以理解的是，其他實施例可提供不同的優點，本文並不需要討論所有優點，且所有實施例不需要特定優點。舉例來說，本文討論的實施例包含用於提供多閘極裝置(例如全繞式閘極電晶體)的方法及結構，多閘極裝置具有基於由多閘極裝置實現的裝置類型選擇的多個半導體通道層。全繞式閘極電晶體可用於各種裝置類型，例如實現核心(邏輯)裝置和靜態隨機存取記憶體(static random-access memory ，SRAM)裝置等。關於使用全繞式閘極電晶體實現的這些各種裝置類型，並且在一些實施例中，相較於靜態隨機存取記憶體裝置，核心(邏輯)裝置可以使用更少數量的半導體通道層來實現。在一些範例中，核心(邏輯)裝置可以使用更少數量的半導體通道層來實現，以降低總裝置電容，並提供增加的裝置速度(例如包含改善的交流電效能)。或者，在各種實施例中，靜態隨機存取記憶體裝置可以使用更多數量的半導體通道層來實現，以提供增加的單元電流，並減少電晶體臨界電壓及電晶體電流的變化。在一些範例中，用於核心(邏輯)裝置的半導體通道層的數量可小於或等於三個，而用於靜態隨機存取記憶體裝置的半導體通道層的數量可大於或等於四個。一般來說，透過提供具有多個半導體通道層的多閘極裝置，這些半導體通道層的選擇基於所實現的裝置類型(例如，核心或 靜態隨機存取記憶體裝置)，本發明實施例提供能夠同時達到各種不同裝置類型的多樣化效能需求的方法及裝置結構。再者，如以下更詳細描述，可以使用單一且連續的製程流程來製造本文揭露且包含具有不同數量的半導體通道層的多閘極裝置的各種實施例。在閱讀本發明實施例內容之後，其他實施例和優點對於本領域技術人員將是顯而易見的。
為了以下討論的目的，第1圖提供多閘極裝置100的簡化俯視圖。在各種實施例中，多閘極裝置100可包含鰭式場效電晶體裝置、全繞式閘極電晶體或其他類型的多閘極裝置。多閘極裝置100可包含從基底延伸的複數個鰭元件104、設置於鰭元件104上方及周圍的閘極結構108以及源極/汲極區105和107，其中源極/汲極區105和107形成於鰭元件104中、鰭元件104上及/或圍繞鰭元件104。多閘極裝置100的通道區設置於鰭元件104中、閘極結構108下方，沿大致平行於由第1圖的剖面AA’定義的平面的平面，通道區可包含複數個半導體通道層(例如當多閘極裝置100包含全繞式閘極電晶體時)。在一些實施例中，側壁間隙壁也可形成於閘極結構108的側壁上。以下參考第2圖和第12圖的方法更詳細討論多閘極裝置100的各種其他部件。
請參照第2圖和第12圖，這裡顯示包含分別製造半導體裝置300及半導體裝置1300的半導體製造的方法200及方法300，依據各種實施例，半導體裝置300及半導體裝置1300具有在單一基底上的不同數量的半導體通道層，其中給定的多閘極裝置的半導體通道層的數量是根據所實現的裝置類型所選擇的。以下參考第3-11圖討論方法200，其中第3-11圖提供沿大致平行於第1圖的剖面AA’定義的平面的平面的半導體裝置300的實施例的剖面示意圖。相似地，以下參考第13-22圖討論方法1200，其中第13-22圖提供沿大致平行於第1圖的剖面AA’定義的平面的平面的半導體裝置1300的實施例的剖面示意圖。
參考用於實現各種裝置類型(包含核心(邏輯)裝置及靜態隨機存取記憶體(SRAM)裝置)的全繞式閘極電晶體的製造討論以下的方法200及1200。然而，應理解的是，在不脫離本發明實施例的範圍的情況下，方法200及1200的各方面可同樣應用於其他類型的多閘極裝置，或透過多閘極裝置實現的其他類型的裝置。在一些實施例中，方法200及1200可用於製造以上參考第1圖描述的多閘極裝置100。因此，以上參考多閘極裝置100討論的一個或多個方面也可應用於方法200及1200。應理解的是，方法200及1200包含具有互補金屬氧化物半導體(CMOS)技術製程流程的部件的步驟，因此，本文僅簡要描述。再者，可在方法200及1200之前、之後及/或期間進行額外步驟。
應注意的是，描述方法200及1200的特定方面分別在半導體裝置300及半導體裝置1300的一區域中進行，包含特定的裝置類型(例如核心(邏輯)裝置或靜態隨機存取記憶體裝置)。然而，如果不描述為在包含特定裝置類型的一區域中進行，則描述的方法200及1200的步驟可被視為橫跨包含複數個裝置類型(例如橫跨複數個裝置類型區域)的複數個區域進行。再者，半導體裝置300及半導體裝置1300可包含各種其他裝置及部件，例如其他類型的裝置，例如額外電晶體、雙極性接面電晶體、電阻、電容、電感、二極體、熔絲及/或其他邏輯電路等，但是為了較佳理解本發明實施例的發明概念，已將上述裝置簡化。在一些實施例中，半導體裝置300及半導體裝置1300包含複數個半導體裝置(例如電晶體)，包含可互連的P型場效電晶體、N型場效電晶體等。再者，應注意的是，方法200及1200的製程步驟(包含參考圖式的任何描述)僅為例示性，且並非意圖限制超出以下請求項中具體記載的內容。
請先參照第2圖的方法200，方法200開始於方塊202，其中提供包含磊晶堆疊物的基底。請參照第3圖的範例，在方塊202的實施例中，提供包含磊晶堆疊物304(有時也被稱為磊晶堆疊物層)的基底302。在一些實施例中，基底302可為半導體基底，例如矽基底。基底302可包含各種層，包含形成於半導體基底上的導電層或絕緣層。取決於本領域已知的設計需求，基底302可包含各種摻雜配置。基底302也可包含其他半導體，例如鍺、碳化矽(SiC)、矽鍺(SiGe)或鑽石。替代地，基底302可包含化合物半導體及/或合金半導體。再者，基底302可選擇性包含磊晶層(epi-layer)，磊晶層可應變用於效能增強，可包含絕緣層上覆矽(silicon-on-insulator，SOI)結構及/或具有其他合適的增強部件。此外，基底302可包含靜態隨機存取記憶體裝置區305及核心(邏輯)裝置區307，其中在靜態隨機存取記憶體裝置區305與核心(邏輯)裝置區307之間定義邊界311。在一些範例中，基底302包含設置於靜態隨機存取記憶體裝置區305與核心(邏輯)裝置區307之間的隔離部件(例如淺溝槽隔離(shallow trench isolation，STI)部件)。
再者，在方塊202的實施例中，磊晶堆疊物304形成於基底302上方。磊晶堆疊物304包含交錯的第一組成的磊晶層310及第二組成的磊晶層308。在一些實施例中，第一組成的磊晶層310為SiGe，而第二組成的磊晶層308為矽(Si)。然而，其他實施例可能包含提供具有不同氧化速率及/或蝕刻選擇性的第一組成及第二組成。舉例來說，在一些實施例中，磊晶層308和310的任一者可包含其他材料，例如鍺、化合物半導體(例如碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦)、合金半導體(例如SiGe、 GaAsP、 AlInAs、 AlGaAs、 InGaAs、 GaInP及/或GaInAsP)或前述之組合。舉例來說，磊晶層308和310的磊晶成長可透過分子束磊晶(molecular beam epitaxy，MBE)製程、金屬有機化學氣相沉積(metalorganic chemical vapor deposition，MOCVD)製程及/或其他合適的磊晶成長製程來進行。應注意的是，雖然顯示的磊晶層308和310具有特定堆疊順序，其中磊晶層310為磊晶堆疊物304的最頂層，但是可能有其他配置。舉例來說，在一些情況中，磊晶層308可替代為磊晶堆疊物304的最頂層。換句話說，可以切換或以其他不同於圖中所示的方式改變磊晶層308和310的成長順序以及因此得到的堆疊順序，同時保持在本發明實施例的範圍內。
在各種實施例中，磊晶層308或磊晶層308的一部分可形成半導體裝置300的全繞式閘極電晶體的通道區。舉例來說，磊晶層308可被稱為用於形成全繞式閘極電晶體的通道區的半導體通道層。在各種實施例中，半導體通道層(例如磊晶層308或磊晶層308的一部分)可包含奈米片通道、奈米線通道、棒狀通道及/或其他合適的通道配置。半導體通道層也用於形成以下討論的全繞式閘極電晶體的源極/汲極部件的一部分。
應注意的是，第3圖顯示四層的磊晶層308及五層的磊晶層310，此僅為顯示目的，但是不意圖限制超出請求項中具體記載的內容。可理解的是，可在磊晶堆疊物304中形成任何數量的磊晶層，其中磊晶層的數量取決於期望數量的全繞式閘極電晶體的半導體通道層。在一些範例中，依據全繞式閘極電晶體(例如核心(邏輯)裝置或靜態隨機存取記憶體裝置等)實現的裝置類型選擇磊晶層308的數量及進而形成的半導體通道層的數量。在一些實施例中，磊晶層308的數量及進而形成的半導體通道層的數量在三個與五個之間。
在一些實施例中，磊晶層310各具有厚度在約4-8nm的範圍中。在一些情況中，磊晶層308各具有厚度在約4-8nm的範圍中。如上所述，磊晶層308可用作後續形成的多閘極裝置(例如全繞式閘極電晶體)的半導體通道層，且磊晶層308的厚度可至少部分取決於裝置效能考量。磊晶層310可用作定義後續形成的多閘極裝置的相鄰半導體通道層之間的間隙距離，且磊晶層310的厚度可至少部分取決於裝置效能考量。
方法200進行至方塊204，其中在磊晶堆疊物304上方沉積硬遮罩(hardmask，HM)層，且將硬遮罩層圖案化，以形成圖案化硬遮罩層402。請參照第4圖，在方塊204的一實施例中，硬遮罩層可形成於磊晶堆疊物304上方。在一些實施例中，硬遮罩層包含氧化層(例如SiO 2)。在一些實施例中，硬遮罩層包含氧化層(例如SiO 2)及形成於氧化層上方的氮化層(例如Si 3N 4)。在一些範例中，氧化層可包含熱氧化物、化學氣相沉積氧化物及/或原子層沉積氧化物，且氮化層可包含透過化學氣相沉積或其他合適技術沉積的氮化層。舉例來說，氧化層可具有厚度在約5nm與約40nm之間。在一些實施例中，氮化層可具有厚度在約20nm與約160nm之間。
在沉積硬遮罩層之後，將硬遮罩層圖案化。在一些實施例中，進行光微影(photolithography，photo)步驟，以形成暴露核心(邏輯)裝置區307中的硬遮罩層的圖案化光阻層。舉例來說，在一些實施例中，進行光微影步驟可包含在半導體裝置300上方形成光阻層，將光阻層對圖案(例如核心(邏輯)裝置區遮罩)曝光，進行曝光後烘烤製程，並將光阻顯影，以形成圖案化光阻層。在一些實施例中，在形成圖案化光阻層之後，進行蝕刻製程，以從核心(邏輯)裝置區307蝕刻硬遮罩層，以形成暴露最頂部磊晶層310的圖案化硬遮罩層402，而圖案化光阻層保持遮蔽靜態隨機存取記憶體裝置區305。在一些範例中，蝕刻製程可包含濕蝕刻、乾蝕刻或前述之組合。此外，在一些實施例中，可使用一個或多個不同蝕刻化學物及/或蝕刻製程來有效蝕刻硬遮罩層。在蝕刻製程之後，可例如透過溶劑、光阻剝離、灰化或其他合適技術來移除光阻層。
方法200進行至方塊206，其中進行通道層蝕刻製程。請參照第4-6圖的範例，在方塊206的一實施例中，從核心(邏輯)裝置區307蝕刻一個或多個半導體通道層。如上所討論，依據各種實施例，核心(邏輯)裝置可透過使用比靜態隨機存取記憶體裝置更少數量的半導體通道層(磊晶層308)來實現。形成於核心(邏輯)裝置區307中的核心(邏輯)裝置可透過使用較少數量的半導體通道層來實現，以降低總裝置電容，並提供增加的裝置速度(例如包含改善的交流電效能)。形成於靜態隨機存取記憶體裝置區305中的靜態隨機存取記憶體裝置可透過使用較多數量的半導體通道層來實現，以提供增加的單元電流，並減少電晶體臨界電壓及電晶體電流的變化。
為了討論的目的，靜態隨機存取記憶體裝置區305中的磊晶層308的總數量及進而形成的靜態隨機存取記憶體裝置區305中的半導體通道層的總數量等於N。再者，核心(邏輯)裝置區307中的磊晶層308的總數量及進而形成的核心(邏輯)裝置區307中的半導體通道層的總數量等於等於N-1或N-2。然而，在一些範例中，核心(邏輯)裝置區307中的半導體通道層的總數量等於N-3或N-4。在第一範例中，請參照第4和5圖，當圖案化硬遮罩層402遮蔽靜態隨機存取記憶體裝置區305時，進行蝕刻製程，以蝕刻核心(邏輯)裝置區307中的磊晶堆疊物304的最頂部磊晶層308。更具體來說，在一些實施例中，當圖案化硬遮罩層402遮蔽靜態隨機存取記憶體裝置區305時，蝕刻製程可蝕刻核心(邏輯)裝置區307中暴露的最頂部磊晶層310、核心(邏輯)裝置區307中設置於最頂部磊晶層310下方的最頂部磊晶層308以及核心(邏輯)裝置區307中設置於最頂部磊晶層308下方的第二最頂部磊晶層310。在一些範例中，蝕刻製程可包含濕蝕刻、乾蝕刻或前述之組合。此外，在一些實施例中，可使用一個或多個不同蝕刻化學物及/或蝕刻製程來有效蝕刻核心(邏輯)裝置區307中的磊晶堆疊物304的磊晶層308及310的每一者。在一些範例中，可進行蝕刻製程，直到暴露核心(邏輯)裝置區307中的第二最頂部磊晶層308，如第5圖的範例所示。由於第4和5圖描述的通道層蝕刻製程的緣故，靜態隨機存取記憶體裝置區305中的磊晶層308的總數量N等於四，而核心(邏輯)裝置區307中的磊晶層308的總數量N-1等於三。
在第二範例中，請參照第4和6圖，當圖案化硬遮罩層402遮蔽靜態隨機存取記憶體裝置區305時，進行蝕刻製程，以蝕刻核心(邏輯)裝置區307中的磊晶堆疊物304的最頂部兩個磊晶層308。更具體來說，在一些實施例中，當圖案化硬遮罩層402遮蔽靜態隨機存取記憶體裝置區305時，蝕刻製程可蝕刻核心(邏輯)裝置區307中暴露的最頂部磊晶層310、核心(邏輯)裝置區307中設置於最頂部磊晶層310下方的最頂部磊晶層308、核心(邏輯)裝置區307中設置於最頂部磊晶層308下方的第二最頂部磊晶層310、核心(邏輯)裝置區307中設置於第二最頂部磊晶層310下方的第二最頂部磊晶層308以及核心(邏輯)裝置區307中設置於第二最頂部磊晶層308下方的第三最頂部磊晶層310。應注意的是，透過通道層蝕刻製程形成的溝槽的深度的變化作為從核心(邏輯)裝置區307蝕刻多少個磊晶層308(及磊晶層310)的函數。因此，第6圖的溝槽602具有比第5圖的溝槽502更大的深度。在一些實施例中，蝕刻製程可包含濕蝕刻、乾蝕刻或前述之組合。此外，在一些實施例中，可使用一個或多個不同蝕刻化學物及/或蝕刻製程，以有效蝕刻核心(邏輯)裝置區307中的磊晶堆疊物304的磊晶層308及310的每一者。在一些範例中，可進行蝕刻製程直到暴露核心(邏輯)裝置區307中的第三最頂部磊晶層308，如第6圖的範例所示。由於參照第4和6圖描述的通道層蝕刻製程的緣故，靜態隨機存取記憶體裝置區305中的磊晶層308的總數量N等於4，而核心(邏輯)裝置區307中的磊晶層308的總數量等於N-2，即2。
為了以下討論的目的，假設從核心(邏輯)裝置區307蝕刻1個半導體通道層，如以上參照第4和5圖描述。因此，對於方法200的剩餘討論，靜態隨機存取記憶體裝置區305中的磊晶層308的總數量N等於4，而核心(邏輯)裝置區307中的磊晶層308的總數量等於N-1，即3。
在通道層蝕刻製程(方塊206)之後，方法200進行至方塊208，其中在核心(邏輯)裝置區307中成長磊晶層。請參照第5和7圖，在方塊208的一實施例中，磊晶層702形成於基底302上方，且在核心(邏輯)裝置區307的溝槽502中。在一些實施例中，磊晶層702由與磊晶層310相同的組成構成。因此，在一些情況中，磊晶層702包含SiGe；然而，可能有其他實施例。相似於磊晶層310，在一些實施例中，磊晶層702可包含其他材料，例如鍺、化合物半導體(例如碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦)、合金半導體(例如GaAsP、 AlInAs、 AlGaAs、 InGaAs、 GaInP及/或GaInAsP)或前述之組合。再者，相似於磊晶堆疊物304的層，磊晶層702的磊晶成長可透過分子束磊晶製程、金屬有機化學氣相沉積製程及/或其他合適的磊晶成長製程來進行。
方法200進行至方塊210，其中進行化學機械研磨(chemical mechanical polishing，CMP)製程。請參照第7和8圖的範例，在方塊210的一實施例中，進行化學機械研磨製程。在一些實施例中，化學機械研磨製程從靜態隨機存取記憶體裝置區305移除圖案化硬遮罩層402，並將半導體裝置300的頂表面平坦化。在一些情況中，在化學機械研磨製程期間也可從核心(邏輯)裝置區307移除磊晶層702的一部分，進而減少磊晶層702的厚度。在一些實施例中，在化學機械研磨製程期間也可移除靜態隨機存取記憶體裝置區305中的最頂部磊晶層310，以暴露靜態隨機存取記憶體裝置區305中的最頂部磊晶層308。在一些情況中，在方塊210的化學機械研磨製程之後，靜態隨機存取記憶體裝置區305中的最頂部磊晶層308的頂表面與核心(邏輯)裝置區307中的磊晶層702的頂表面大致齊平。
接著，方法200進行至方塊212，其中形成鰭及閘極堆疊物。請參照第8和9圖，在方塊212的一實施例中，形成複數個鰭，例如鰭906。在一些實施例中，鰭906包含基底部分302A(由基底302形成)以及磊晶層308及310的一部分。此外，鰭906設置於核心(邏輯)裝置區307中的部分更包含上述的磊晶層702。在一些情況中，可形成淺溝槽隔離(STI)部件，以將鰭906與相鄰鰭隔離。
可使用合適的製程(包含光微影及蝕刻製程)製造包含鰭906的複數個鰭。光微影製程可包含在半導體裝置300上方形成光阻層，將光阻層曝光於圖案，進行曝光後烘烤製程，並將光阻層顯影，以形成包含光阻層的遮罩元件。在一些實施例中，可使用電子束(electron beam，e-beam)微影製程進行光阻層的圖案化，以形成遮罩元件。接著，可使用遮罩元件來保護基底302及形成於基底302之上的層的區域，而蝕刻製程在靜態隨機存取記憶體裝置區305中的未受保護的區域中形成通過磊晶層308及310並進入基底302中的溝槽，並在核心(邏輯)裝置區307中的未受保護的區域中形成通過磊晶層702、磊晶層308及310並進入基底302中的溝槽。可透過使用乾蝕刻(例如反應性離子蝕刻)、濕蝕刻及/或其他合適製程來蝕刻溝槽。在各種實施例中，可以介電材料填充溝槽，以形成設置於鰭之間的淺溝槽隔離部件。
在方塊212的進一步實施例中，在鰭906上方形成閘極堆疊物916。在一實施例中，閘極堆疊物916為後續被移除且在半導體裝置300的後續加工階段以最終閘極堆疊物取代的虛設(犧牲)閘極堆疊物。舉例來說，閘極堆疊物916可在後續加工階段透過高介電常數介電層(high-K dielectric layer，HK)及金屬閘極電極(metal gate electrode，MG)取代。雖然本文討論關於取代閘極(閘極後製)製程，其中形成虛設閘極結構且後續被取代，但是可能有其他配置(例如閘極先製製程)。鰭906在閘極堆疊物916下方的部分可被稱為半導體裝置300的通道區，其中通道區包含依據實現的裝置類型的磊晶層308(半導體通道層)的總數量。在靜態隨機存取記憶體裝置區305中，鰭906在閘極堆疊物916下方的部分包含4個磊晶層308(N個半導體通道層)。在核心(邏輯)裝置區307中，鰭906在閘極堆疊物916下方的部分包含3個磊晶層308(N-1個半導體通道層)。在一些情況中，如第9圖所示，在靜態隨機存取記憶體裝置區305與核心(邏輯)裝置區307之間的邊界911處也可有閘極堆疊物916。在一些範例中，在邊界911處的鰭906在閘極堆疊物916下方的部分包含在邊界911的第一側上的4個磊晶層308以及在邊界911的第二側上的3個磊晶層308。閘極堆疊物916也可定義鰭906的源極/汲極區，鰭906的源極/汲極區例如在相鄰於鰭906且在通道區的兩側的區域。
在一些實施例中，閘極堆疊物916包含介電層920及電極層922。閘極堆疊物916也可包含一個或多個硬遮罩層924及926。在一些實施例中，硬遮罩層924可包含氧化層，而硬遮罩層926可包含氮化層，在一些實施例中，介電層920包含氧化矽。替代地或額外地，介電層920可包含氮化矽、高介電常數介電材料或其他合適材料。在一些實施例中，電極層922可包含多晶矽(polycrystalline silicon，polysilicon)。在一些實施例中，硬遮罩層924的氧化物包含墊氧化層，墊氧化層可包含SiO 2。在一些實施例中，硬遮罩層926的氮化物包含墊氮化層，墊氮化層可包含Si 3N 4、氮氧化矽或碳化矽。在一些範例中，選擇性犧牲層919可形成於介電層920正下方。選擇性犧牲層919可包含SiGe、Ge或其他合適材料，且在先前加工步驟期間可在一些情況中防止奈米片損失(例如磊晶層308及310的材料損失)。
在一些實施例中，一個或多個間隔層928可形成於閘極堆疊物916的側壁上。在一些情況中，一個或多個間隔層928可包含介電材料，例如氧化矽、氮化矽、氮氧化矽、SiCN、碳氧化矽、SiOCN、低介電常數材料(例如介電常數k＜7)及/或前述之組合。在一些實施例中，一個或多個間隔層928包含多層，例如主要間隔層、襯墊層及類似物。
接著，方法200進行至方塊214，其中進行源極/汲極蝕刻製程。請參照第9圖，在方塊214的一實施例中，對半導體裝置300進行源極/汲極蝕刻製程。在一些實施例中，進行源極/汲極蝕刻製程，以移除靜態隨機存取記憶體裝置區305的源極/汲極區中暴露的磊晶層308及310，並移除核心(邏輯)裝置區307的源極/汲極區中暴露的磊晶層702、308及310，以形成暴露基底302的下方部分的溝槽930及932。源極/汲極蝕刻製程也用以暴露靜態隨機存取記憶體裝置區305中磊晶層308及310的橫向表面，並暴露核心(邏輯)裝置區307中磊晶層702、308及310的橫向表面，如第9圖所示。在一些實施例中，源極/汲極蝕刻製程也可移除一個或多個間隔層928的一部分(例如從閘極堆疊物916的頂表面)。在一些實施例中，源極/汲極蝕刻製程可包含乾蝕刻製程、濕蝕刻製程及/或前述之組合。
接著，方法200進行至方塊216，其中形成內部間隙壁。請參照第9和10圖，在方塊216的一實施例中，先對半導體裝置300進行虛設層凹陷製程。虛設層凹陷製程包含在靜態隨機存取記憶體裝置區305中的磊晶層310的橫向蝕刻以及在核心(邏輯)裝置區307中的磊晶層310及702的橫向蝕刻，以形成沿溝槽930及932的側壁的凹口。在一些實施例中，虛設層凹陷製程透過使用乾蝕刻製程、濕蝕刻製程及/或前述之組合來進行。在一些情況中，虛設層凹陷製程可包含使用標準清洗1(standard clean 1，SC-1)溶液、臭氧(O 3)、氫氧化銨(NH 4OH)、過氧化氫(H­ 2O 2)和水(H 2O)、氫氟酸(HF)、緩衝氫氟酸及/或氟(F 2)基蝕刻來蝕刻。在一些範例中，氟基蝕刻可包含F 2遠端電漿蝕刻。由於虛設層凹陷製程的緣故，凹陷磊晶層(虛設層)的暴露橫向表面可定義沿凹陷磊晶層的兩側橫向表面的凹面、凸面或大致垂直輪廓。在加工的後續階段期間，如以下討論，將移除靜態隨機存取記憶體裝置區305中的磊晶層310以及核心(邏輯)裝置區307中的磊晶層310及702，且透過閘極結構(例如金屬閘極結構)的一部分取代，使得取代閘極結構定義凹面、凸面或大致垂直輪廓。在各種範例中，取代閘極結構將與內部間隙壁相接，如以下進一步描述細節。
在方塊216的進一步實施例中，在半導體裝置300上方且在溝槽930及932中沉積內部間隙壁材料。內部間隙壁材料也在虛設層凹陷製程期間沉積於沿溝槽930及932的側壁形成的凹口中。在一些實施例中，內部間隙壁材料可包含非晶矽。在一些範例中，內部間隙壁材料可包含介電材料，例如氧化矽、氮化矽、碳化矽、氮氧化矽、SiCN、碳氧化矽、SiOCN、低介電常數材料(例如具有介電常數k＜7)及/或前述之組合。舉例來說，內部間隙壁材料可透過使用製程在半導體裝置300上方順應性沉積內部間隙壁材料形成，這些製程例如化學氣相沉積製程、次常壓化學氣相沉積(subatmospheric CVD，SACVD)製程、可流動化學氣相沉積製程、原子層沉積(atomic layer deposition，ALD)製程、物理氣相沉積(physical vapor deposition，PVD)製程或其他合適製程。
在方塊216的進一步實施例中，可對半導體裝置300進行內部間隙壁回蝕刻製程(修整製程)。在各種範例中，內部間隙壁回蝕刻製程(修整)半導體裝置300上方且沿溝槽930及932的側壁的上述沉積的內部間隙壁材料，而內部間隙壁材料保留至少部分設置於凹口中，凹口沿溝槽930及932的側壁設置，進而在靜態隨機存取記憶體裝置區305中提供內部間隙壁1002，並在核心(邏輯)裝置區307中提供內部間隙壁1002及1004。舉例來說，內部間隙壁回蝕刻製程可透過使用濕蝕刻製程、乾蝕刻製程或前述之組合來進行。在一些實施例中，內部間隙壁回蝕刻(修整)製程可包含高溫過氧化硫混合物(high temperature sulfuric peroxide mixture，HTSPM)及稀釋氫氟酸(dilute hydrofluoric acid，dHF)、臭氧(O 3)及稀釋氫氟酸或前述之組合的循環。在一些情況中，可在後續清潔製程(在源極/汲極部件的磊晶成長之前)期間移除例如在內部間隙壁蝕刻製程之後的內部間隙壁材料保留在半導體裝置300的頂表面上及/或溝槽930及932的側壁或底表面上的任何剩下部分。在各種範例中，內部間隙壁材料(例如保留設置於凹口中，並定義靜態隨機存取記憶體裝置區305中的內部間隙壁1002及核心(邏輯)裝置區307中的內部間隙壁1002及1004)可至少部分設置於一個或多個間隔層928(形成於閘極堆疊物916的側壁上)下方，而鄰接後續形成的源極/汲極部件，如以下描述。
接著，方法200進行至方塊218，其中形成源極/汲極部件。請參照第10和11圖，在方塊218的一實施例中，源極/汲極部件1102形成於靜態隨機存取記憶體裝置區305的溝槽930中，而源極/汲極部件1104形成於核心(邏輯)裝置區307的溝槽932中，源極/汲極部件1102及1104形成於基底302的暴露部分上方。源極/汲極部件1102及1104形成於相鄰於半導體裝置300的閘極堆疊物916的任一側的源極/汲極區中。在一些實施例中，源極/汲極部件1102接觸相鄰的內部間隙壁1002及靜態隨機存取記憶體裝置區305中的半導體通道層(磊晶層308)。在一些實施例中，源極/汲極部件1104接觸相鄰的內部間隙壁1002及1004以及核心(邏輯)裝置區307中的半導體通道層(磊晶層308)。
在一些實施例中，源極/汲極部件1102及1104透過在源極/汲極區中磊晶成長半導體材料層來形成。源極/汲極部件1102的磊晶成長可與源極/汲極部件1104的磊晶成長同時發生(例如使用單一磊晶成長製程)。替代地，在一些情況中，源極/汲極部件1102及1104可透過使用個別的磊晶成長製程形成(例如用於靜態隨機存取記憶體裝置區305的第一製程及用於核心(邏輯)裝置區307的第二製程)。無論是同時形成還是個別形成，可以注意的是，源極/汲極部件1102的頂表面與源極/汲極部件1104的頂表面偏移距離D。換句話說，源極/汲極部件1102的頂表面定義的第一水平面設置於源極/汲極部件1104的頂表面定義的第二水平面之上。
一般來說，源極/汲極部件1102及1104之間的偏移是由於已經從核心(邏輯)裝置區307蝕刻的半導體通道層。在一些實施例中，源極/汲極部件1102及1104可選擇性成長於基底302的暴露部分上方及磊晶層308(半導體通道層)的暴露表面上，而不完全沿內部間隙壁1002及1004的暴露表面形成，因為內部間隙壁1002及1004包含介電層。特別來說，由於核心(邏輯)裝置區307中的最頂部磊晶層308低於靜態隨機存取記憶體裝置區305中的最頂部磊晶層308，因此源極/汲極部件1104將傾向於形成比源極/汲極部件1102更低的高度。換句話說，相較於源極/汲極部件1102，源極/汲極部件1104具有較少的磊晶層308及較低的最頂部磊晶層308在其上選擇性成長。
在一些實施例中，在形成源極/汲極部件1102及1104之前，可立即進行清潔製程。清潔製程可包含濕蝕刻、乾蝕刻或前述之組合。此外，清潔製程移除內部間隙壁材料保留在半導體裝置300的頂表面上及/或溝槽930及932的側壁或底表面上的任何剩餘部分(例如在內部間隙壁回蝕刻製程之後)。
在各種實施例中，成長用以形成源極/汲極部件1102及1104的半導體材料層可包含Ge、 Si、 GaAs、 AlGaAs、 SiGe、 GaAsP、 SiP或其他合適材料。源極/汲極部件1102及1104可透過一個或多個磊晶(epitaxial，epi)製程形成。在一些實施例中，源極/汲極部件1102及1104可在磊晶製程期間原位摻雜。舉例來說，在一些實施例中，磊晶成長的SiGe源極/汲極部件可摻雜硼。在一些情況中，磊晶成長的Si磊晶源極/汲極部件可摻雜碳以形成Si:C源極/汲極部件；摻雜磷以形成Si:P源極/汲極部件；或摻雜碳及磷以形成SiCP源極/汲極部件。在一些實施例中，源極/汲極部件1102及1104並非原位摻雜，而是進行佈植製程，以摻雜源極/汲極部件1102及1104。
接著，方法200進行至方塊220，其中對半導體裝置300進行進一步加工。舉例來說，在形成源極/汲極部件1102及1104(方塊218)之後，接觸蝕刻停止層(contact etch stop layer，CESL)及層間介電(inter-layer dielectric，ILD)層形成於半導體裝置300上方，並進行化學機械研磨(CMP)製程。在一些實施例中，化學機械研磨製程可暴露閘極堆疊物916的頂表面(例如透過移除層間介電層及接觸蝕刻停止層在閘極堆疊物916上方的部分)，並將半導體裝置300的頂表面平坦化。此外，化學機械研磨製程可移除在閘極堆疊物916上方的硬遮罩層924及926，以暴露下方的電極層922，例如虛設閘極的多晶矽電極層。
在方塊220的進一步實施例中，可先透過合適的蝕刻製程將閘極堆疊物916的暴露的電極層922移除，接著進行蝕刻製程來移除閘極堆疊物916的介電層920及選擇性犧牲層919(如果包含在內)。在一些範例中，蝕刻製程可包含濕蝕刻、乾蝕刻或前述之組合。
在移除虛設閘極之後，在方塊220的進一步實施例中，選擇性移除(例如使用選擇性蝕刻製程)靜態隨機存取記憶體裝置區305的通道區中的磊晶層310(虛設層)，而保持未蝕刻N個半導體通道層(磊晶層308)，並選擇性移除(例如使用選擇性蝕刻製程)核心(邏輯)裝置區307的通道區中的磊晶層310及702(虛設層)，而保持未蝕刻N-1個半導體通道層(磊晶層308)。在一些範例中，虛設層的選擇性移除可被稱為通道層釋放製程(例如因為從虛設層釋放半導體通道層)。由於選擇性移除虛設層的緣故，間隙形成於相鄰磊晶層308之間，內部間隙壁1002設置於靜態隨機存取記憶體裝置區305中的間隙的兩側橫向末端，內部間隙壁1002及1004設置於核心(邏輯)裝置區307的兩側橫向末端。
在選擇性移除虛設層之後，在方塊220的進一步實施例中，形成閘極結構。閘極結構可包含高介電常數/金屬閘極堆疊物，然而可能有其他組成。在一些實施例中，閘極結構可形成與靜態隨機存取記憶體裝置區305及核心(邏輯)裝置區307的每一者中的複數個暴露的半導體通道層(暴露的磊晶層308)提供的多通道相關聯的閘極。在一些實施例中，閘極結構包含設置於磊晶層308的暴露表面上的界面層(interfacial layer，IL)(例如氧化矽(SiO 2)、HfSiO或氮氧化矽)以及形成於界面層上方的高介電常數介電層。在一些實施例中，高介電常數介電層可包含氧化鉿(HfO 2)。替代地，高介電常數介電層可包含TiO 2、 HfZrO、 Ta 2O 3、 HfSiO 4、 ZrO 2、 ZrSiO 2、 LaO、 AlO、 ZrO、 TiO、 Ta 2O 5、 Y 2O 3、 SrTiO 3(STO)、 BaTiO 3(BTO)、 BaZrO、 HfZrO、 HfLaO、 HfSiO、 LaSiO、 AlSiO、 HfTaO、 HfTiO、 (Ba,Sr)TiO 3(BST)、Al 2O 3、Si 3N 4、氮氧化物(SiON)、前述之組合或其他合適材料。在一些範例中，高介電常數介電層也可形成於間隙的兩側橫向末端上的內部間隙壁1002或1002及1004的暴露表面上。在各種範例中，界面層及高介電常數介電層共同定義半導體裝置300的閘極結構的閘極介電質。
在方塊220的進一步實施例中，包含金屬層的金屬閘極形成於閘極介電質上方(例如形成於界面層及高介電常數介電層上方)。金屬層可包含金屬、金屬合金或金屬矽化物。在各種範例中，金屬層可包含Ti、Ag、 Al、 TiAlN、 TaC、 TaCN、 TaSiN、 Mn、 Zr、 TiN、 TaN、 Ru、 Mo、 Al、 WN、 Cu、 W、 Re、 Ir、 Co、 Ni、其他合適金屬材料或前述之組合。此外，閘極介電質/金屬閘極堆疊物的形成可包含沉積以形成各種閘極材料、一個或多個襯墊層及一個或多個化學機械研磨製程，以移除多餘的閘極材料，並進而將半導體裝置300的頂表面平坦化。在各種實施例中，形成的閘極結構包含設置於每個磊晶層308之間的部分，每個磊晶層308提供用於半導體裝置300的半導體通道層。
一般來說，半導體裝置300可經歷進一步加工，以形成本領域已知的各種部件及區域。舉例來說，進一步加工可在基底302上形成配置用來連接各種部件的多層互連部件(例如金屬層及層間介電質)的各種接點/導通孔/導線，以形成功能性電路，功能性電路可包含一個或多個多閘極裝置(例如一個或多個全繞式閘極電晶體)。在進一步的範例中，多層互連部件可包含垂直互連部件(例如導通孔或接點)及水平互連部件(例如金屬線)。各種互連部件可應用包含銅、鎢及/或矽化物的各種導電材料。在一範例中，使用鑲嵌及/或雙鑲嵌製程，以形成銅相關的多層互連結構。再者，可在方法200之前、期間及之後進行額外的製程步驟，且依據方法200的各種實施例，可修改、取代或消除上述的一些製程步驟。也可以注意的是，雖然參考靜態隨機存取記憶體裝置區305及核心(邏輯)裝置區307描述方法200，但應當理解的是，方法200的各方面可同樣應用至形成於其他裝置區(例如類比裝置)中的任何裝置類型的製造。
請參照第12圖的方法1200，方法1200相似於上述的方法200，但是方法1200包含替代技術，替代技術提供靜態隨機存取記憶體裝置區305中的N個磊晶層308以及核心(邏輯)裝置區307中的N-1或N-2個磊晶層。為了清楚討論，可僅簡要描述方法1200相同於方法200的各方面，而為方法1200中不同於方法200的那些特徵保留額外的討論。
方法1200開始於方塊1202，其中提供包含第一磊晶堆疊物的基底。請參照第13和14圖，且在方塊1202的兩替代實施例中，提供包含第一磊晶堆疊物1304-1的基底1302。在各種實施例中，基底1302可大致相同於上述的基底302。此外，基底1302可包含靜態隨機存取記憶體裝置區1305及核心(邏輯)裝置區1307，其中在靜態隨機存取記憶體裝置區1305與核心(邏輯)裝置區1307之間定義邊界1311。在一些範例中，靜態隨機存取記憶體裝置區1305及核心(邏輯)裝置區1307可分別大致相同於上述的靜態隨機存取記憶體裝置區305及核心(邏輯)裝置區307。
第一磊晶堆疊物1304-1形成於基底1302上方，且第一磊晶堆疊物1304-1包含交錯的第一組成的磊晶層1310及第二組成的磊晶層1308。在一實施例中，第一組成的磊晶層1310為SiGe，而第二組成的磊晶層1308為矽(Si)。更一般來說，在各種實施例中，磊晶層1310及磊晶層1308可分別大致相同於上述的磊晶層310及磊晶層308。相似於磊晶層308，磊晶層1308或磊晶層1308的一部分可形成半導體裝置1300的全繞式閘極電晶體的通道區。
在第13圖的範例中，第一磊晶堆疊物1304-1包含1個磊晶層1308(設置於兩個磊晶層1310之間)，而在第14圖的範例中，第一磊晶堆疊物1304-1包含2個磊晶層1308(設置於三個磊晶層1310之間)。在方法200中，如上所述，形成磊晶堆疊物304，並蝕刻核心(邏輯)裝置區307的一個或多個磊晶層308，以提供靜態隨機存取記憶體裝置區305中的N個通道層以及核心(邏輯)裝置區307中的N-1或N-2個通道層。相較之下，在方法1200中，形成於第一磊晶堆疊物1304-1中的磊晶層1308(半導體通道層)的數量將定義將從核心(邏輯)裝置區1307蝕刻多少個磊晶層1308，以提供靜態隨機存取記憶體裝置區1305中的N個通道層以及核心(邏輯)裝置區1307中的N-1或N-2個通道層，如以下討論。因此，在第13圖顯示的方塊1202的實施例中，將從核心(邏輯)裝置區1307蝕刻1個磊晶層1308，以提供核心(邏輯)裝置區1307中的N-1個半導體通道層，而在第14圖顯示的方塊1202的實施例中，將從核心(邏輯)裝置區1307蝕刻2個磊晶層1308，以提供核心(邏輯)裝置區1307中的N-2個半導體通道層。
再者，如以下更詳細討論，作為第一磊晶堆疊物1304-1的一部分形成的磊晶層1308本身就是將從核心(邏輯)裝置區1307蝕刻的層。換句話說，代替如以上在方法200中描述的從磊晶堆疊物304的頂部蝕刻一個或兩個磊晶層308(半導體通道層)，方法1200提供蝕刻形成於基底1302(作為第一磊晶堆疊物1304-1的一部分)上方的第一或兩個磊晶層，而後續在第一磊晶堆疊物1304-1上方形成第二磊晶堆疊物1304-2，使得靜態隨機存取記憶體裝置區1305中的最頂部磊晶層1308將與核心(邏輯)裝置區1307中的最頂部磊晶層1308大致齊平，簡化了後續裝置加工。舉例來說，靜態隨機存取記憶體裝置區1305及核心(邏輯)裝置區1307的每一者中的源極/汲極部件的頂表面將大致齊平，如以下討論。
為了以下討論的目的，依據以上討論的第13圖的範例，假設第一磊晶堆疊物1304-1包含1個磊晶層1308(使得將從核心(邏輯)裝置區1307蝕刻1個半導體通道層)。因此，對於方法1200的其餘討論，假設核心(邏輯)裝置區1307中將有N-1個半導體通道層。
方法1200進行至方塊1204，其中在第一磊晶堆疊物1304-1上方沉積硬遮罩(HM)層，且將硬遮罩層圖案化，以形成圖案化硬遮罩層1402。請參照第13和15圖的範例，在方塊1204的一實施例中，硬遮罩層可形成於第一磊晶堆疊物1304-1上方。在一些實施例中，用以形成圖案化硬遮罩層1402的硬遮罩層(及硬遮罩層1402的圖案化)可大致相同於上述用以形成圖案化硬遮罩層402的硬遮罩層沉積及圖案化。在各種範例中，圖案化硬遮罩層1402進而暴露核心(邏輯)裝置區1307的最頂部磊晶層1310，而靜態隨機存取記憶體裝置區1305維持被圖案化硬遮罩層1402遮蔽。
方法1200進行至方塊1206，進行通道層蝕刻製程。請參照第15和16圖的範例，在方塊1206的一實施例中，由於第一磊晶堆疊物1304-1包含1個磊晶層1308，因此從核心(邏輯)裝置區1307蝕刻1個磊晶層1308(半導體通道層)。在第15和16圖所示的範例中，當圖案化硬遮罩層1402遮蔽靜態隨機存取記憶體裝置區1305，進行蝕刻製程，以蝕刻核心(邏輯)裝置區1307中的第一磊晶堆疊物1304-1的1個磊晶層1308。更具體來說，在一些實施例中，當圖案化硬遮罩層1402遮蔽靜態隨機存取記憶體裝置區1305，蝕刻製程可蝕刻核心(邏輯)裝置區1307中暴露的最頂部磊晶層1310、設置於最頂部磊晶層1310下方在核心(邏輯)裝置區1307中的1個磊晶層1308以及設置於此1個磊晶層1308下方在核心(邏輯)裝置區1307中的最底部磊晶層1310，以在核心(邏輯)裝置區1307中形成溝槽1602。在一些範例中，蝕刻製程可包含濕蝕刻、乾蝕刻或前述之組合。此外，在一些實施例中，可使用一個或多個不同蝕刻化學物及/或蝕刻製程，以有效蝕刻核心(邏輯)裝置區1307中的第一磊晶堆疊物1304-1的磊晶層1308及1310的每一者。在一些範例中，可進行蝕刻製程直到暴露核心(邏輯)裝置區1307中的基底1302，如第16圖的範例所示。由於通道層蝕刻製程的緣故，半導體裝置1300將包含核心(邏輯)裝置區1307中的N-1個半導體通道層，如上述及以下更詳細描述。
在通道層蝕刻製程(方塊1206)之後，方法1200進行至方塊1208，其中在核心(邏輯)裝置區1307中成長磊晶層。請參照第16和17圖的範例，在方塊1208的一實施例中，磊晶層1702形成於基底1302上方及核心(邏輯)裝置區1307的溝槽1602中。在一些實施例中，磊晶層1702由與磊晶層1310相同的組成構成。因此，在一些情況中，磊晶層1702包含SiGe；然而，可能有其他實施例。在各種實施例中，磊晶層1702可大致相同於上述的磊晶層702。
方法1200進行至方塊1210，其中進行化學機械研磨(CMP)製程。請參照第17和18圖的範例，在方塊1210的一實施例中，進行化學機械研磨製程。在一些實施例中，化學機械研磨製程從靜態隨機存取記憶體裝置區1305移除圖案化硬遮罩層1402，並將半導體裝置1300的頂表面平坦化。在一些情況中，在化學機械研磨製程期間也可從核心(邏輯)裝置區1307移除磊晶層1702的頂部，進而減少磊晶層1702的厚度。在一些情況中，在方塊1210的化學機械研磨製程之後，靜態隨機存取記憶體裝置區1305中的最頂部磊晶層1310的頂表面與核心(邏輯)裝置區1307中的磊晶層1702的頂表面大致齊平。
在方塊1210的化學機械研磨製程之後，方法1200進行至方塊1211，其中在基底1302上方形成第二磊晶堆疊物1304-2。請參照第18和19圖的範例，在方塊1211的一實施例中，第二磊晶堆疊物1304-2形成於第一磊晶堆疊物1304-1上方(在靜態隨機存取記憶體裝置區1305中)以及磊晶層1702上方(在核心(邏輯)裝置區1307中)。相似於第一磊晶堆疊物1304-1，第二磊晶堆疊物1304-2包含前述的交錯的第一組成的磊晶層1310及第二組成的磊晶層1308。在一些實施例中，在形成第二磊晶堆疊物1304-2之後，可進行另一個化學機械研磨製程。
在第19圖的範例中，第二磊晶堆疊物1304-2包含3個磊晶層1308(設置於兩個磊晶層1310之間)。總體來看，第一磊晶堆疊物1304-1及第二磊晶堆疊物1304-2提供靜態隨機存取記憶體裝置區1305中的4個磊晶層1308(半導體通道層)。另一方面，由於先前從核心(邏輯)裝置區1307中的第一磊晶堆疊物1304-1蝕刻1個磊晶層1308，因此核心(邏輯)裝置區1307中的半導體通道層的數量等於第二磊晶堆疊物1304-2中的磊晶層1308的數量(3個)。因此，在第19圖的範例中，靜態隨機存取記憶體裝置區1305中的磊晶層1308的總數量N等於4個，而核心(邏輯)裝置區1307中的磊晶層1308的總數量等於N-1個(3個)。應注意的是，在一些實施例中，第一磊晶堆疊物1304-1及第二磊晶堆疊物1304-2的每一者的磊晶層1308的數量(半導體通道層的數量)可不同於圖式及描述，例如為了提供“N”的其他值(例如，在 3與5 之間)，並在核心(邏輯)裝置區1307中提供“N-2”、“N-3”或“N-4”個半導體通道層 。
再者，如上所述，由於作為第一磊晶堆疊物1304-1的一部分形成的磊晶層1308本身就是從核心(邏輯)裝置區1307蝕刻的層，且因為第二磊晶堆疊物1304-2後續形成於第一磊晶堆疊物1304-1上方(在靜態隨機存取記憶體裝置區1305中)及磊晶層1702上方(在核心(邏輯)裝置區1307中)，因此靜態隨機存取記憶體裝置區1305中的最頂部磊晶層1308與核心(邏輯)裝置區1307中的最頂部磊晶層1308大致齊平。實際上，在一些實施例中，在靜態隨機存取記憶體裝置區1305及核心(邏輯)裝置區1307的每一者中的最頂部磊晶層1308包含單一且連續的磊晶層。因此，後續形成於靜態隨機存取記憶體裝置區1305及核心(邏輯)裝置區1307的每一者中的源極/汲極部件的頂表面也將彼此大致齊平，如以下描述。
接著，方法1200進行至方塊1212，其中形成鰭及閘極堆疊物。請參照第19和20圖，在方塊1212的一實施例中，形成複數個鰭，例如鰭2906。在一些實施例中，鰭2906包含基底部分1302A(由基底1302形成)以及磊晶層1308及1310的一部分。此外，鰭2906設置於核心(邏輯)裝置區1307中的部分更包含上述的磊晶層1702。在一些情況中，可形成淺溝槽隔離(STI)部件，以將鰭2906與相鄰鰭隔離。
相似於以上參考鰭906描述的方法，可使用合適的製程(包含光微影及蝕刻製程)製造包含鰭2906的複數個鰭。光微影製程可包含在半導體裝置1300上方形成光阻層，將光阻層曝光於圖案，進行曝光後烘烤製程，並將光阻層顯影，以形成包含光阻層的遮罩元件。在一些實施例中，可使用電子束(e-beam)微影製程進行光阻層的圖案化，以形成遮罩元件。接著，可使用遮罩元件來保護基底1302及形成於基底1302之上的層的區域，而蝕刻製程在靜態隨機存取記憶體裝置區1305中的未受保護的區域中形成通過磊晶層1308及1310並進入基底1302中的溝槽，並在核心(邏輯)裝置區1307中的未受保護的區域中形成通過磊晶層1308、1310及1702並進入基底1302中的溝槽。可透過使用乾蝕刻(例如反應性離子蝕刻)、濕蝕刻及/或其他合適製程來蝕刻溝槽。在各種實施例中，可以介電材料填充溝槽，以形成設置於鰭之間的淺溝槽隔離部件。
在方塊1212的進一步實施例中，在鰭2906上方形成閘極堆疊物2916。在一實施例中，閘極堆疊物2916為後續被移除且在半導體裝置300的後續加工階段以最終閘極堆疊物取代的虛設(犧牲)閘極堆疊物。舉例來說，閘極堆疊物2916可在後續加工階段透過高介電常數介電層(HK)及金屬閘極電極(MG)取代。雖然本文討論關於取代閘極(閘極後製)製程，其中形成虛設閘極結構且後續被取代，但是可能有其他配置(例如閘極先製製程)。鰭2906在閘極堆疊物2916下方的部分可被稱為半導體裝置1300的通道區，其中通道區包含依據實現的裝置類型的磊晶層1308(半導體通道層)的總數量。在靜態隨機存取記憶體裝置區1305中，2鰭906在閘極堆疊物2916下方的部分包含4個磊晶層1308(N個半導體通道層)。在核心(邏輯)裝置區1307中，鰭2906在閘極堆疊物2916下方的部分包含3個磊晶層1308(N-1個半導體通道層)。在一些情況中，如第20圖所示，在靜態隨機存取記憶體裝置區1305與核心(邏輯)裝置區1307之間的邊界1311處也可有閘極堆疊物2916。在一些範例中，在邊界1311處的鰭2906在閘極堆疊物2916下方的部分包含在邊界1311的第一側上的4個磊晶層1308以及在邊界1311的第二側上的3個磊晶層1308。閘極堆疊物2916也可定義鰭2906的源極/汲極區，鰭2906的源極/汲極區例如在相鄰於鰭2906且在通道區的兩側的區域。
在一些實施例中，閘極堆疊物2916包含介電層2920及電極層2922。閘極堆疊物2916也可包含一個或多個硬遮罩層2924及2926。在一些實施例中，硬遮罩層2924可大致相同於上述的硬遮罩層924。在一些範例中，硬遮罩層2926可大致相同於上述的硬遮罩層926。在一些實施例中，介電層2920可大致相同於上述的介電層920。在一些情況中，電極層2922可大致相同於上述的電極層922。在一些範例中，選擇性犧牲層2919可形成於介電層2920正下方。選擇性犧牲層2919可大致相同於上述的選擇性犧牲層919。在一些範例中，一個或多個間隔層2928可形成於閘極堆疊物2916的側壁上。在一些情況中，一個或多個間隔層2928可大致相同於上述的一個或多個間隔層928。
接著，方法1200進行至方塊1214，其中進行源極/汲極蝕刻製程。請參照第20圖，在方塊1214的一實施例中，對半導體裝置1300進行源極/汲極蝕刻製程。在一些實施例中，進行源極/汲極蝕刻製程，以移除靜態隨機存取記憶體裝置區1305的源極/汲極區中暴露的磊晶層1308及1310，並移除核心(邏輯)裝置區1307的源極/汲極區中暴露的磊晶層1308、1310及1702，以形成暴露基底1302的下方部分的溝槽2930及2932。源極/汲極蝕刻製程也用以暴露靜態隨機存取記憶體裝置區1305中磊晶層1308及1310的橫向表面，並暴露核心(邏輯)裝置區1307中磊晶層1308、1310及1702的橫向表面，如第20圖所示。在一些實施例中，源極/汲極蝕刻製程也可移除一個或多個間隔層2928的一部分(例如從閘極堆疊物2916的頂表面)。在一些實施例中，源極/汲極蝕刻製程可包含乾蝕刻製程、濕蝕刻製程及/或前述之組合。
接著，方法1200進行至方塊1216，其中形成內部間隙壁。請參照第20和21圖，在方塊1216的一實施例中，先對半導體裝置1300進行虛設層凹陷製程。虛設層凹陷製程包含在靜態隨機存取記憶體裝置區1305中的磊晶層1310的橫向蝕刻以及在核心(邏輯)裝置區1307中的磊晶層1310及1702的橫向蝕刻，以形成沿溝槽2930及2932的側壁的凹口。在一些實施例中，虛設層凹陷製程可大致相同於以上參考方法200的方塊216的描述。在加工的後續階段期間，如以下討論，將移除靜態隨機存取記憶體裝置區1305中的磊晶層1310以及核心(邏輯)裝置區1307中的磊晶層1310及1702，且透過閘極結構(例如金屬閘極結構)的一部分取代。在各種範例中，取代閘極結構將與內部間隙壁相接，如以下進一步描述細節。
在方塊1216的進一步實施例中，在半導體裝置1300上方且在溝槽2930及2932中沉積內部間隙壁材料。內部間隙壁材料也在虛設層凹陷製程期間沉積於沿溝槽2930及2932的側壁形成的凹口中。在一些實施例中，內部間隙壁材料及沉積製程大致相同於以上參考方法200的方塊216的描述。
在方塊1216的進一步實施例中，可對半導體裝置1300進行內部間隙壁回蝕刻製程(修整製程)。在各種範例中，內部間隙壁回蝕刻製程(修整)半導體裝置1300上方且沿溝槽2930及2932的側壁的上述沉積的內部間隙壁材料，而內部間隙壁材料保留至少部分設置於凹口中，凹口沿溝槽2930及2932的側壁設置，進而在靜態隨機存取記憶體裝置區1305中提供內部間隙壁2102，並在核心(邏輯)裝置區1307中提供內部間隙壁2102及2104。舉例來說，內部間隙壁回蝕刻製程可大致相同於以上參考方法200的方塊216的描述。在一些情況中，可在後續清潔製程(在源極/汲極部件的磊晶成長之前)期間移除例如在內部間隙壁蝕刻製程之後的內部間隙壁材料保留在半導體裝置1300的頂表面上及/或溝槽2930及2932的側壁或底表面上的任何剩下部分。在各種範例中，內部間隙壁材料(例如保留設置於凹口中，並定義靜態隨機存取記憶體裝置區1305中的內部間隙壁2102及核心(邏輯)裝置區1307中的內部間隙壁2102及2104)可至少部分設置於一個或多個間隔層2928(形成於閘極堆疊物2916的側壁上)下方，而鄰接後續形成的源極/汲極部件，如以下描述。
接著，方法1200進行至方塊1218，其中形成源極/汲極部件。請參照第21和22圖，在方塊1218的一實施例中，源極/汲極部件2202形成於靜態隨機存取記憶體裝置區1305的溝槽2930中，而源極/汲極部件2204形成於核心(邏輯)裝置區1307的溝槽2932中，源極/汲極部件2202及2204形成於基底1302的暴露部分上方。源極/汲極部件2202及2204形成於相鄰於半導體裝置1300的閘極堆疊物2916的任一側的源極/汲極區中。在一些實施例中，源極/汲極部件2202接觸相鄰的內部間隙壁2102及靜態隨機存取記憶體裝置區1305中的半導體通道層(磊晶層1308)。在一些實施例中，源極/汲極部件2204接觸相鄰的內部間隙壁2102及2104以及核心(邏輯)裝置區1307中的半導體通道層(磊晶層1308)。
在一些實施例中，源極/汲極部件2202及2204透過在源極/汲極區中磊晶成長半導體材料層來形成。源極/汲極部件2202的磊晶成長可與源極/汲極部件2204的磊晶成長同時發生(例如使用單一磊晶成長製程)。替代地，在一些情況中，源極/汲極部件2202及2204可透過使用個別的磊晶成長製程形成(例如用於靜態隨機存取記憶體裝置區1305的第一製程及用於核心(邏輯)裝置區1307的第二製程)。無論是同時形成還是個別形成，相較於以上參考方法200描述的源極/汲極部件，應注意的是，源極/汲極部件2202的頂表面與源極/汲極部件2204的頂表面大致齊平。
在一些實施例中，源極/汲極部件2202及2204可選擇性成長於基底1302的暴露部分上方及磊晶層1308(半導體通道層)的暴露表面上，而不完全沿內部間隙壁2102及2104的暴露表面形成，因為內部間隙壁2102及2104包含介電層。由於方法1200提供蝕刻在核心(邏輯)裝置區1307中形成於基底1302(作為第一磊晶堆疊物1304-1的一部分)上方的第一個或兩個磊晶層，而後續形成第二磊晶堆疊物1304-2，如上所述，因此靜態隨機存取記憶體裝置區1305中的最頂部磊晶層1308與核心(邏輯)裝置區1307中的最頂部磊晶層1308大致齊平。因此，在靜態隨機存取記憶體裝置區1305及核心(邏輯)裝置區1307的每一者中的源極/汲極部件2202及2204的頂表面(源極/汲極部件2202及2204選擇性成長於基底1302的暴露部分上方及磊晶層1308的暴露表面上)將彼此大致齊平。
然而，在一些實施例中，蝕刻形成於核心(邏輯)裝置區1307中的基底1302(作為第一磊晶堆疊物1304-1的一部分)上方的第一個或兩個磊晶層可導致間隙2206形成靠近源極/汲極部件2204的底部。例如由於源極/汲極部件2204不具有要在其上選擇性成長的最底部磊晶層1308(先前被蝕刻)，因此可以形成間隙2206。相較之下，源極/汲極部件2202大致一致(例如沒有間隙)，因為在靜態隨機存取記憶體裝置區1305沒有被蝕刻的磊晶層1308。可以肯定的是，在一些實施例中，間隙2206可增強半導體裝置1300的效能，例如因為間隙2206將減少/防止通過的漏電流，且因為間隙2206將提供低介電常數介電區(例如空氣)，低介電常數介電區將減少寄生電容。
在一些實施例中，在形成源極/汲極部件2202及2204之前，可立即進行清潔製程。清潔製程可包含濕蝕刻、乾蝕刻或前述之組合。此外，清潔製程移除內部間隙壁材料保留在半導體裝置1300的頂表面上及/或溝槽2930及2932的側壁或底表面上的任何剩餘部分(例如在內部間隙壁回蝕刻製程之後)。
在各種實施例中，成長用以形成源極/汲極部件2202及2204的半導體材料層、磊晶成長方法以及源極/汲極部件2202及2204的摻雜(如果有)可大致相同於以上參考源極/汲極部件1102及1104的描述。
接著，方法1200進行至方塊1220，其中對半導體裝置1300進行進一步加工。舉例來說，在形成源極/汲極部件2202及2204(方塊1218)之後，接觸蝕刻停止層(CESL)及層間介電(ILD)層形成於半導體裝置1300上方，並進行化學機械研磨製程。在一些實施例中，化學機械研磨製程可暴露閘極堆疊物2916的頂表面(例如透過移除層間介電層及接觸蝕刻停止層在閘極堆疊物2916上方的部分)，並將半導體裝置1300的頂表面平坦化。此外，化學機械研磨製程可移除在閘極堆疊物2916上方的硬遮罩層2924及2926，以暴露下方的電極層2922，例如虛設閘極的多晶矽電極層。
在方塊1220的進一步實施例中，可先透過合適的蝕刻製程將閘極堆疊物2916的暴露的電極層2922移除，接著進行蝕刻製程來移除閘極堆疊物2916的介電層2920及選擇性犧牲層2919(如果包含在內)。在一些範例中，蝕刻製程可包含濕蝕刻、乾蝕刻或前述之組合。
在移除虛設閘極之後，在方塊1220的進一步實施例中，選擇性移除(例如使用選擇性蝕刻製程)靜態隨機存取記憶體裝置區1305的通道區中的磊晶層1310(虛設層)，而保持未蝕刻N個半導體通道層(磊晶層1308)，並選擇性移除(例如使用選擇性蝕刻製程)核心(邏輯)裝置區1307的通道區中的磊晶層1310及1702(虛設層)，而保持未蝕刻N-1個半導體通道層(磊晶層1308)。由於選擇性移除虛設層的緣故，間隙形成於相鄰磊晶層1308之間，內部間隙壁2102設置於靜態隨機存取記憶體裝置區1305中的間隙的兩側橫向末端，內部間隙壁2102及2104設置於核心(邏輯)裝置區1307的兩側橫向末端。
在選擇性移除虛設層之後，在方塊1220的進一步實施例中，形成閘極結構。閘極結構可包含高介電常數/金屬閘極堆疊物，然而可能有其他組成。在一些實施例中，閘極結構可形成與靜態隨機存取記憶體裝置區1305及核心(邏輯)裝置區1307的每一者中的複數個暴露的半導體通道層(暴露的磊晶層1308)提供的多通道相關聯的閘極。在一些實施例中，閘極結構包含設置於磊晶層1308的暴露表面上的界面層(IL)以及形成於界面層上方的高介電常數介電層。在一些實施例中，界面層及高介電常數介電層可大致相同於以上參考方法200的描述。在一些範例中，高介電常數介電層也可形成於間隙的兩側橫向末端上的內部間隙壁2102或2102及2104的暴露表面上。在各種範例中，界面層及高介電常數介電層共同定義半導體裝置1300的閘極結構的閘極介電質。
在方塊1220的進一步實施例中，包含金屬層的金屬閘極形成於閘極介電質上方(例如形成於界面層及高介電常數介電層上方)。金屬層可大致相同於以上參考方法200的描述。此外，閘極介電質/金屬閘極堆疊物的形成可包含沉積以形成各種閘極材料、一個或多個襯墊層及一個或多個化學機械研磨製程，以移除多餘的閘極材料，並進而將半導體裝置1300的頂表面平坦化。在各種實施例中，形成的閘極結構包含設置於每個磊晶層1308之間的部分，每個磊晶層1308提供用於半導體裝置1300的半導體通道層。
一般來說，半導體裝置1300可經歷進一步加工，以形成本領域已知的各種部件及區域。舉例來說，進一步加工可在基底1302上形成配置用來連接各種部件的多層互連部件(例如金屬層及層間介電質)的各種接點/導通孔/導線，以形成功能性電路，功能性電路可包含一個或多個多閘極裝置(例如一個或多個全繞式閘極電晶體)。在進一步的範例中，多層互連部件可包含垂直互連部件(例如導通孔或接點)及水平互連部件(例如金屬線)。各種互連部件可應用包含銅、鎢及/或矽化物的各種導電材料。在一範例中，使用鑲嵌及/或雙鑲嵌製程，以形成銅相關的多層互連結構。再者，可在方法1200之前、期間及之後進行額外的製程步驟，且依據方法1200的各種實施例，可修改、取代或消除上述的一些製程步驟。也可以注意的是，雖然參考靜態隨機存取記憶體裝置區1305及核心(邏輯)裝置區1307描述方法1200，但應當理解的是，方法1200的各方面可同樣應用至形成於其他裝置區(例如類比裝置)中的任何裝置類型的製造。
關於本文提供的描述，揭露的方法及結構用於提供具有基於由多閘極裝置實現的裝置類型選擇的多個半導體通道層的多閘極裝置(例如全繞式閘極電晶體)。全繞式閘極電晶體可用於各種裝置類型，例如用以實現核心(邏輯)裝置及靜態隨機存取記憶體裝置等。對於使用全繞式閘極電晶體實現的各種裝置類型，在一些實施例中，相較於靜態隨機存取記憶體裝置，核心(邏輯)裝置可透過使用較少數量的半導體通道層來實現。在一些範例中，核心(邏輯)裝置可透過使用較少數量的半導體通道層來實現，以降低總裝置電容，並提供增加的裝置速度(例如包含改善的交流電效能)。替代地，在各種實施例中，靜態隨機存取記憶體裝置可透過使用較多數量的半導體通道層來實現，以提供增加的單元電流，並減少電晶體臨界電壓及電晶體電流的變化。一般來說，透過提供具有多個半導體通道層的多閘極裝置，這些半導體通道層的選擇基於所實現的裝置類型(例如，核心或靜態隨機存取記憶體裝置)，本發明實施例提供能夠同時達到各種不同裝置類型的多樣化效能需求的方法及裝置結構。本領域技術人員將容易理解，在不脫離本發明實施例的範圍的情況下，本文描述的方法及結構可應用至各種其他半導體裝置，以有利地實現這些其他裝置的相似優點。
因此，本發明實施例之一描述方法，此方法包含提供基底，基底具有磊晶堆疊物層，磊晶堆疊物層包含交錯的複數個半導體通道層及複數個虛設層。在一些實施例中，基底包含第一裝置類型區及第二裝置類型區。在一些實施例中，此方法更包含進行通道層蝕刻製程，以移除第二裝置類型區的磊晶堆疊物層的第一部分，以在第二裝置類型區中形成暴露磊晶堆疊物層的第二部分的溝槽，其中磊晶堆疊物層被移除的第一部分包含複數個半導體通道層的至少一半導體通道層。在一些範例中，此方法更包含在第二裝置類型區的溝槽中及磊晶堆疊物層的第二部分上方形成磊晶層，其中第二裝置類型區中的磊晶層的頂表面與第一裝置類型區中的磊晶堆疊物層的頂表面大致齊平。
在一些其他實施例中，其中第一裝置類型區包含靜態隨機存取記憶體裝置區，且其中第二裝置類型區包含核心(邏輯)裝置區。
在一些其他實施例中，其中第一裝置類型區中的複數個半導體通道層的第一總數量等於N，且其中第二裝置類型區中的複數個半導體通道層的第二總數量等於N-1或N-2。
在一些其他實施例中，上述方法更包含在第二裝置類型區的溝槽中形成磊晶層之後，在第一裝置類型區及第二裝置類型區中形成鰭；其中第一裝置類型區中的鰭包含基底的一部分及設置於基底的此部分上方的磊晶堆疊物層；其中第二裝置類型區中的鰭包含基底的此部分、設置於基底的此部分上方的磊晶堆疊物層的第二部分及設置於磊晶堆疊物層的第二部分上方的磊晶層。
在一些其他實施例中，上述方法更包含在第二裝置類型區中的溝槽中形成磊晶層之後，在第一裝置類型區及第二裝置類型區中形成鰭；以及在第一裝置類型區中的鰭上方形成第一閘極結構，並在第二裝置類型區中的鰭上方形成第二閘極結構。
在一些其他實施例中，其中第一閘極結構對應至第一電晶體，其中第二閘極結構對應至第二電晶體，且其中第一電晶體及第二電晶體皆包含全繞式閘極電晶體。
在一些其他實施例中，上述方法更包含在進行通道層蝕刻製程之前，在半導體裝置上方形成圖案化硬遮罩層，其中圖案化硬遮罩層暴露第二裝置類型區中的磊晶堆疊物層，而圖案化硬遮罩層保持遮蔽第一裝置類型區；以及進行通道層蝕刻製程，以移除第二裝置類型區的磊晶堆疊物層的第一部分。
在一些其他實施例中，其中使用通道層蝕刻製程從第二裝置類型區移除的複數個半導體通道層的至少一半導體通道層包含磊晶堆疊物層的最頂部半導體通道層。
在一些其他實施例中，其中形成於第二裝置類型區的溝槽中的磊晶層由與複數個虛設層相同的材料組成。
在一些其他實施例中，上述方法更包含在第二裝置類型區的溝槽中形成磊晶層之後，在第一裝置類型區及第二裝置類型區的每一者中形成鰭及閘極結構；進行源極/汲極蝕刻製程，以形成設置於第一裝置類型區及第二裝置類型區的每一者中的閘極結構的兩側的複數個溝槽；以及在第一裝置類型區的複數個溝槽中形成複數個第一源極/汲極部件，並在第二裝置類型區的複數個溝槽中形成複數個第二源極/汲極部件；其中複數個第一源極/汲極部件的頂表面與複數個第二源極/汲極部件的頂表面偏移。
在本發明另一實施例中，討論的方法包含提供基底，基底具有第一磊晶堆疊物層，第一磊晶堆疊物層包含第一組成的至少一磊晶層位於第二組成的第一複數個磊晶層之間。在一些實施例中，基底包含第一裝置類型區及第二裝置類型區。在一些範例中，此方法更包含蝕刻第二裝置類型區的第一組成的至少一磊晶層及第二組成的第一複數個磊晶層，以在第二裝置類型區中形成暴露基底的一部分的溝槽。在一些實施例中，此方法更包含在第二裝置類型區的溝槽中形成第三組成的磊晶層，其中第二裝置類型區中的第三組成的磊晶層的頂表面與第一裝置類型區中的第一磊晶堆疊物層的頂表面大致齊平。在一些情況中，此方法更包含在第一裝置類型區中的第一磊晶堆疊物層上方及第二裝置類型區中的第三組成的磊晶層上方形成第二磊晶堆疊物層，其中第二磊晶堆疊物層包含交錯的第一組成的複數個磊晶層及第二組成的第二複數個磊晶層。
在一些其他實施例中，其中第一組成的至少一磊晶層及第一組成的複數個磊晶層包含矽，且其中第二組成的第一複數個磊晶層及第二組成的第二複數個磊晶層包含矽鍺。
在一些其他實施例中，其中第三組成的磊晶層由相同於第二組成的第一複數個磊晶層及第二組成的第二複數個磊晶層的材料組成。
在一些其他實施例中，其中第一裝置類型區包含靜態隨機存取記憶體裝置區，且其中第二裝置類型區包含核心(邏輯)裝置區。
在一些其他實施例中，其中第一裝置類型區中的第一組成的磊晶層的第一總數量等於N，且其中第二裝置類型區中的第一組成的磊晶層的第二總數量等於N-1或N-2。
在一些其他實施例中，上述方法更包含在第一裝置類型區中的第一磊晶堆疊物層上方及第二裝置類型區中的第三組成的磊晶層上方形成第二磊晶堆疊物層之後，在第一裝置類型區及第二裝置類型區的每一者中形成鰭及閘極結構；以及在第一裝置類型區中的閘極結構的兩側形成複數個第一源極/汲極部件，並在第二裝置類型區中的閘極結構的兩側形成複數個第二源極/汲極部件；其中複數個第一源極/汲極部件的頂表面與複數個第二源極/汲極部件的頂表面大致齊平。
在一些其他實施例中，其中形成複數個第二源極/汲極部件導致間隙形成靠近複數個第二源極/汲極部件的底部。
在本發明另一實施例中，討論的半導體裝置包含第一電晶體，位於基底的第一裝置類型區中，其中第一電晶體包含第一閘極結構及相鄰於第一閘極結構的第一源極/汲極部件。在一些實施例中，此半導體裝置更包含第二電晶體，位於基底的第二裝置類型區中，其中第二電晶體包含第二閘極結構及相鄰於第二閘極結構的第二源極/汲極部件。在一些實施例中，第一電晶體包含第一鰭，第一鰭具有與第一源極/汲極部件橫向接觸的第一數量的半導體通道層，第二電晶體包含第二鰭，第二鰭具有與第二源極/汲極部件橫向接觸的第二數量的半導體通道層，且其中第二數量的半導體通道層少於第一數量的半導體通道層。
在一些其他實施例中，其中第一電晶體的最頂部半導體通道層與第二電晶體的最頂部半導體通道層大致齊平，且其中第一源極/汲極部件的頂表面與第二源極/汲極部件的頂表面大致齊平。
在一些其他實施例中，其中第二源極/汲極部件包含間隙區，間隙區設置靠近第二源極/汲極部件的底部。
前述內文概述了許多實施例的特徵，使本技術領域中具有通常知識者可以從各個方面更加了解本發明實施例。本技術領域中具有通常知識者應可理解，且可輕易地以本發明實施例為基礎來設計或修飾其他製程及結構，並以此達到相同的目的及/或達到與在此介紹的實施例等相同之優點。本技術領域中具有通常知識者也應了解這些相等的結構並未背離本發明實施例的發明精神與範圍。在不背離本發明實施例的發明精神與範圍之前提下，可對本發明實施例進行各種改變、置換或修改。
100:多閘極裝置 104:鰭元件 105,107:源極/汲極區 108:閘極結構 200,1200:方法 202,204,206,208,210,212,214,216,218,220,1202,1204,1206,1208,1210,1211,1212,1214,1216,1218,1220:方塊 300,1300:半導體裝置 302,1302:基底 302A,1302A:基底部分 304:磊晶堆疊物 305,1305:靜態隨機存取記憶體裝置區 307,1307:核心(邏輯)裝置區 308,310,702,1308,1310,1702:磊晶層 311,911,1311:邊界 402,1402:圖案化硬遮罩層 502,602,930,932,1602,2930,2932:溝槽 906,2906:鰭 916,2916:閘極堆疊物 919,2919:選擇性犧牲層 920,2920:介電層 922,2922:電極層 924,926,2924,2926:硬遮罩層 928,2928:間隔層 1002,1004,2102,2104:內部間隙壁 1102,1104,2202,2204:源極/汲極部件 1304-1:第一磊晶堆疊物 1304-2:第二磊晶堆疊物 2206:間隙 D:距離
根據以下的詳細說明並配合所附圖式可以更加理解本發明實施例。應注意的是，根據本產業的標準慣例，圖示中的各種部件(feature)並未必按照比例繪製。事實上，可能任意的放大或縮小各種部件的尺寸，以做清楚的說明。 第1圖提供依據一些實施例，多閘極裝置的簡化俯視圖。 第2圖為依據本發明實施例的一個或多個方面，製造半導體裝置300的方法的流程圖。 第3、4、5、6、7、8、9、10和11圖提供依據一些實施例，沿大致平行於第1圖的剖面AA’定義的平面的半導體裝置300的實施例的剖面示意圖。 第12圖為依據本發明實施例的一個或多個方面，製造半導體裝置1300的方法的流程圖。 第13、14、15、16、17、18、19、20、21和22圖提供依據一些實施例，沿大致平行於第1圖的剖面AA’定義的平面的半導體裝置1300的實施例的剖面示意圖。
300:半導體裝置
302:基底
305:靜態隨機存取記憶體裝置區
307:核心(邏輯)裝置區
911:邊界
930,932:溝槽
916:閘極堆疊物
919:選擇性犧牲層
920:介電層
922:電極層
924,926:硬遮罩層
928:間隔層
1102,1104:源極/汲極部件
D:距離

Claims (20)

  1. 一種半導體裝置的製造方法，包括: 提供一基底，該基底包含一磊晶堆疊物層，該磊晶堆疊物層包含交錯的複數個半導體通道層及複數個虛設層，其中該基底包含一第一裝置類型區及一第二裝置類型區； 進行一通道層蝕刻製程，以移除該第二裝置類型區的該磊晶堆疊物層的一第一部分，以在該第二裝置類型區中形成暴露該磊晶堆疊物層的一第二部分的一溝槽，該磊晶堆疊物層被移除的該第一部分包含該複數個半導體通道層的至少一半導體通道層； 在該第二裝置類型區的該溝槽中及該磊晶堆疊物層的該第二部分上方形成一磊晶層，其中該第二裝置類型區中的該磊晶層的頂表面與該第一裝置類型區中的該磊晶堆疊物層的頂表面大致齊平。
  2. 如請求項1之半導體裝置的製造方法，其中該第一裝置類型區包含一靜態隨機存取記憶體裝置區，且其中該第二裝置類型區包含一核心(邏輯)裝置區。
  3. 如請求項1之半導體裝置的製造方法，其中該第一裝置類型區中的該複數個半導體通道層的一第一總數量等於N，且其中該第二裝置類型區中的該複數個半導體通道層的一第二總數量等於N-1或N-2。
  4. 如請求項1之半導體裝置的製造方法，更包括: 在該第二裝置類型區的該溝槽中形成該磊晶層之後，在該第一裝置類型區及該第二裝置類型區中形成一鰭； 其中該第一裝置類型區中的該鰭包含該基底的一部分及設置於該基底的該部分上方的該磊晶堆疊物層； 其中該第二裝置類型區中的該鰭包含該基底的該部分、設置於該基底的該部分上方的該磊晶堆疊物層的該第二部分及設置於該磊晶堆疊物層的該第二部分上方的該磊晶層。
  5. 如請求項1之半導體裝置的製造方法，更包括: 在該第二裝置類型區中的該溝槽中形成該磊晶層之後，在該第一裝置類型區及該第二裝置類型區中形成一鰭；以及 在該第一裝置類型區中的該鰭上方形成一第一閘極結構，並在該第二裝置類型區中的該鰭上方形成一第二閘極結構。
  6. 如請求項5之半導體裝置的製造方法，其中該第一閘極結構對應至一第一電晶體，其中該第二閘極結構對應至一第二電晶體，且其中該第一電晶體及該第二電晶體皆包含全繞式閘極電晶體。
  7. 如請求項1之半導體裝置的製造方法，更包括: 在進行該通道層蝕刻製程之前，在該半導體裝置上方形成一圖案化硬遮罩層，其中該圖案化硬遮罩層暴露該第二裝置類型區中的該磊晶堆疊物層，而該圖案化硬遮罩層保持遮蔽該第一裝置類型區；以及 進行該通道層蝕刻製程，以移除該第二裝置類型區的該磊晶堆疊物層的該第一部分。
  8. 如請求項1之半導體裝置的製造方法，其中使用該通道層蝕刻製程從該第二裝置類型區移除的該複數個半導體通道層的該至少一半導體通道層包含該磊晶堆疊物層的一最頂部半導體通道層。
  9. 如請求項1之半導體裝置的製造方法，其中形成於該第二裝置類型區的該溝槽中的該磊晶層由與該複數個虛設層相同的材料組成。
  10. 如請求項1之半導體裝置的製造方法，更包括: 在該第二裝置類型區的該溝槽中形成該磊晶層之後，在該第一裝置類型區及該第二裝置類型區的每一者中形成一鰭及一閘極結構； 進行一源極/汲極蝕刻製程，以形成設置於該第一裝置類型區及該第二裝置類型區的每一者中的該閘極結構的兩側的複數個溝槽；以及 在該第一裝置類型區的該複數個溝槽中形成複數個第一源極/汲極部件，並在該第二裝置類型區的該複數個溝槽中形成複數個第二源極/汲極部件； 其中該複數個第一源極/汲極部件的頂表面與該複數個第二源極/汲極部件的頂表面偏移。
  11. 一種半導體裝置的製造方法，包括: 提供一基底，該基底包含一第一磊晶堆疊物層，該第一磊晶堆疊物層包含一第一組成的至少一磊晶層位於一第二組成的一第一複數個磊晶層之間，其中該基底包含一第一裝置類型區及一第二裝置類型區； 蝕刻該第二裝置類型區的該第一組成的該至少一磊晶層及該第二組成的該第一複數個磊晶層，以在該第二裝置類型區中形成暴露該基底的一部分的一溝槽； 在該第二裝置類型區的該溝槽中形成一第三組成的一磊晶層，其中該第二裝置類型區中的該第三組成的該磊晶層的頂表面與該第一裝置類型區中的該第一磊晶堆疊物層的頂表面大致齊平；以及 在該第一裝置類型區中的該第一磊晶堆疊物層上方及該第二裝置類型區中的該第三組成的該磊晶層上方形成一第二磊晶堆疊物層，該第二磊晶堆疊物層包含交錯的該第一組成的複數個磊晶層及該第二組成的一第二複數個磊晶層。
  12. 如請求項11之半導體裝置的製造方法，其中該第一組成的該至少一磊晶層及該第一組成的該複數個磊晶層包含矽，且其中該第二組成的該第一複數個磊晶層及該第二組成的該第二複數個磊晶層包含矽鍺。
  13. 如請求項11之半導體裝置的製造方法，其中該第三組成的該磊晶層由相同於該第二組成的該第一複數個磊晶層及該第二組成的該第二複數個磊晶層的材料組成。
  14. 如請求項11之半導體裝置的製造方法，其中該第一裝置類型區包含一靜態隨機存取記憶體裝置區，且其中該第二裝置類型區包含一核心(邏輯)裝置區。
  15. 如請求項11之半導體裝置的製造方法，其中該第一裝置類型區中的該第一組成的磊晶層的一第一總數量等於N，且其中該第二裝置類型區中的該第一組成的磊晶層的一第二總數量等於N-1或N-2。
  16. 如請求項11之半導體裝置的製造方法，更包括: 在該第一裝置類型區中的該第一磊晶堆疊物層上方及該第二裝置類型區中的該第三組成的該磊晶層上方形成該第二磊晶堆疊物層之後，在該第一裝置類型區及該第二裝置類型區的每一者中形成一鰭及一閘極結構；以及 在該第一裝置類型區中的該閘極結構的兩側形成複數個第一源極/汲極部件，並在該第二裝置類型區中的該閘極結構的兩側形成複數個第二源極/汲極部件； 其中該複數個第一源極/汲極部件的頂表面與該複數個第二源極/汲極部件的頂表面大致齊平。
  17. 如請求項16之半導體裝置的製造方法，其中形成該複數個第二源極/汲極部件導致一間隙形成靠近該複數個第二源極/汲極部件的底部。
  18. 一種半導體裝置，包括: 一第一電晶體，位於一基底的一第一裝置類型區中，其中該第一電晶體包含一第一閘極結構及相鄰於該第一閘極結構的一第一源極/汲極部件；以及 一第二電晶體，位於該基底的一第二裝置類型區中，其中該第二電晶體包含一第二閘極結構及相鄰於該第二閘極結構的一第二源極/汲極部件； 其中該第一電晶體包含一第一鰭，該第一鰭具有與該第一源極/汲極部件橫向接觸的一第一數量的半導體通道層，其中該第二電晶體包含一第二鰭，該第二鰭具有與該第二源極/汲極部件橫向接觸的一第二數量的半導體通道層，且其中該第二數量的半導體通道層少於該第一數量的半導體通道層。
  19. 如請求項18之半導體裝置，其中該第一電晶體的最頂部半導體通道層與該第二電晶體的最頂部半導體通道層大致齊平，且其中該第一源極/汲極部件的頂表面與該第二源極/汲極部件的頂表面大致齊平。
  20. 如請求項18之半導體裝置，其中該第二源極/汲極部件包含一間隙區，該間隙區設置靠近該第二源極/汲極部件的底部。
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