TW202029460A - 半導體裝置的製造方法 - Google Patents

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鍾政庭
蔡慶威
程冠倫
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台灣積體電路製造股份有限公司
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Abstract

具有介電基腳區域的半導體裝置的製造方法包含從基底延伸形成複數個鰭元件。在一些實施例中，在複數個鰭元件的每一者上方沉積介電層。在沉積介電層之後，在複數個鰭元件和介電層上方形成虛設閘極電極。在一些範例中，在形成虛設閘極電極之後，在虛設閘極電極的兩側側壁上和介電層上方形成第一間隔層。在各種實施例中，介電層橫向延伸至在虛設閘極電極的兩側側壁的每一者上的第一間隔層下方，以提供介電基腳區域。

Description

半導體裝置的製造方法
本發明實施例係有關於半導體技術，且特別是有關於半導體裝置的製造方法。
電子工業對更小和更快的電子裝置的需求不斷增加，這些電子裝置同時能夠支持許多越來越複雜和尖端的功能。因此，製造低成本、高效能及低功耗的積體電路(integrated circuits，IC)為半導體工業中持續的趨勢。至今為止，透過將半導體積體電路的尺寸(例如最小部件尺寸)微縮化已很大程度上實現的這些目標，且進而改善生產效率並降低相關成本。然而，此微縮化也已增加半導體製造過程的複雜性。因此，實現半導體積體電路和半導體裝置中的持續進步需要在半導體製造過程和技術中有相似的進步。
近年來，已引進多閘極裝置以透過增加閘極-通道耦合、降低截止電流(OFF-state current)以及降低短通道效應(short-channel effects，SCEs)來改善閘極控制。已引進的一種這樣的多閘極裝置為鰭式場效電晶體(fin field-effect transistor，FinFET)。鰭式場效電晶體從其鰭狀結構而得名，鰭狀結構從其形成的基底延伸，且鰭狀結構用於形成場效電晶體的通道。鰭式場效電晶體與傳統的互補式金屬氧化物半導體(complementary metal-oxide-semiconductor，CMOS)製程相容，且鰭式場效電晶體的三維結構使得在維持閘極控制及減輕短通道效應的同時能夠積極地微縮化。
在各種傳統製程中，裝置閘極堆疊物可透過使用高介電常數後製(high-K-last)製程或高介電常數先製(high-K-first)製程形成。在一些現有的應用中，由於較差的金屬閘極至通道耦合的緣故，使用高介電常數先製製程製造的裝置可表現出較大的汲極電流(Ideff)下降(例如相較於使用高介電常數後製製程製造的裝置)。然而，相較於使用高介電常數後製製程製造的裝置，使用高介電常數先製製程製造的裝置也可提供較佳的製程裕度和較低的閘極至汲極電容(Cgd)。
因此，現有技術尚未在所有方面證明為完全令人滿意。
在一些實施例中，提供半導體裝置的製造方法，此方法包含從基底延伸形成複數個鰭元件；在複數個鰭元件的每一者上方沉積介電層；在沉積介電層之後，在複數個鰭元件和介電層上方形成虛設閘極電極；以及在形成虛設閘極電極之後，在虛設閘極電極的兩側側壁上和介電層上方形成第一間隔層；其中介電層橫向延伸至在虛設閘極電極的兩側側壁的每一者上的第一間隔層下方。
在一些其他實施例中，提供半導體裝置的製造方法，此方法包含從基底延伸形成複數個鰭元件；在複數個鰭元件的每一者上方形成閘極結構，其中閘極結構包含介電層部分、在介電層部分上方的金屬覆蓋層部分和金屬覆蓋層部分上方的虛設電極；以及在虛設電極和金屬覆蓋層部分的兩側側壁上沉積第一間隔層，其中介電層部分的末端延伸至第一間隔層下方。
在另外一些實施例中，提供半導體裝置，半導體裝置包含基底，包含鰭元件從基底延伸；閘極結構，形成於鰭元件上方，其中閘極結構包含在鰭元件上的介電層、設置於介電層上方的金屬覆蓋層和形成於金屬覆蓋層上方的金屬電極；以及第一側壁間隙壁，形成於金屬覆蓋層和金屬電極的兩側側壁上；其中介電層橫向延伸至第一側壁間隙壁下方，以形成介電基腳區域。
要瞭解的是以下的揭露內容提供許多不同的實施例或範例，以實施提供之主體的不同部件。以下敘述各個構件及其排列方式的特定範例，以求簡化揭露內容的說明。當然，這些僅為範例並非用以限定本發明。例如，以下的揭露內容敘述了將一第一部件形成於一第二部件之上或上方，即表示其包含了所形成的上述第一部件與上述第二部件是直接接觸的實施例，亦包含了尚可將附加的部件形成於上述第一部件與上述第二部件之間，而使上述第一部件與上述第二部件可能未直接接觸的實施例。此外，揭露內容中不同範例可能使用重複的參考符號及/或用字。這些重複符號或用字係為了簡化與清晰的目的，並非用以限定各個實施例及/或所述外觀結構之間的關係。
再者，為了方便描述圖式中一元件或部件與另一(複數)元件或(複數)部件的關係，可使用空間相關用語，例如“在...之下”、“下方”、“下部”、“上方”、“上部”及類似的用語。除了圖式所繪示的方位之外，空間相關用語也涵蓋裝置在使用或操作中的不同方位。所述裝置也可被另外定位(例如，旋轉90度或者位於其他方位)，並對應地解讀所使用的空間相關用語的描述。
可以注意的是，本發明實施例呈現的形式為多閘極電晶體或在本文被稱為鰭式場效電晶體裝置的鰭型多閘極電晶體。此裝置可包含P型金屬氧化物半導體鰭式場效電晶體裝置或N型金屬氧化物半導體鰭式場效電晶體裝置。鰭式場效電晶體裝置可為雙閘極裝置、三閘極裝置、基體(bulk)裝置、絕緣層覆矽(silicon-on-insulator，SOI)裝置及/或其他配置。具通常知識者可理解半導體裝置的其他範例可受益於本發明實施例的各種方面。舉例來說，本文描述的一些實施例也可應用於閘極環繞(gate-all-around，GAA)裝置、Ω形閘極(Omega-gate，Ω-gate)裝置或Π形閘極(Pi-gate，Π-gate)裝置。
本發明實施例一般為有關於半導體裝置及其製造方法，且特別有關於使用高介電常數先製(high-K-first)製程製造的裝置(例如鰭式場效電晶體)的形成，且裝置包含高介電常數基腳(high-K footing)，如以下更詳細描述。本文使用並描述的高介電常數閘極介電質包含具有高介電常數的高介電材料，例如大於熱氧化矽的介電常數(~3.9)。一般來說，裝置閘極堆疊物可透過使用高介電常數後製製程(high-K-last)或高介電常數先製製程形成。在一些現有的應用中，由於較差的金屬閘極至通道耦合的緣故，因此使用高介電常數先製製程製造的裝置可表現出較大的汲極電流(Ideff)下降(例如相較於使用高介電常數後製製程製造的裝置)。然而，相較於使用高介電常數後製製程製造的裝置，使用高介電常數先製製程製造的裝置也可提供較佳的製程裕度和較低的閘極至汲極電容(Cgd)。因此，現有技術尚未在所有方面證明為完全令人滿意。
相較於現有技術，本發明實施例提供許多優點，但是可以理解的是，其他實施例可提供其他優點，本文沒有需要討論所有的優點，且沒有特定優點需要用於所有的實施例。舉例來說，本文描述的實施例提供用於改善裝置的閘極至通道邊緣場(fringing field)的方法及相關結構，此裝置透過使用高介電常數先製製程來製造，高介電常數先製製程採用高介電常數基腳延伸於閘極堆疊物間隙壁下方。在一些實施例中，本文揭露的高介電常數先製製程提供具有包含界面層和高介電常數介電層橫向延伸至閘極堆疊物的至少一側壁間隙壁下方的結構的高介電常數基腳。在一些範例中，界面層和高介電常數介電層橫向延伸至側壁間隙壁下方約1-8nm，其提供閘極電極與下方的通道區之間的耦合大致橫跨通道區的長度。換句話說，可選擇高介電常數基腳的長度以提供閘極電極與下方的通道區之間的電容邊緣場達到大致通道區的末端，以提供改善的閘極至通道耦合。依據一些範例，製造的裝置使用高介電常數先製製程，且有著此高介電常數基腳可表現出汲極電流(Ideff)與透過使用高介電常數後製製程製造的裝置的汲極電流(Ideff)相當。在一些實施例中，本文描述的高介電常數基腳可透過自對準間隙壁製程定義。此外，在一些情況中，高介電常數基腳可形成於閘極側壁間隙壁下方且在鰭結構周圍，如以下描述。一般來說，本發明實施例的各個方面提供與傳統密封間隙壁製程相容的製程，提供透過調整偏移間隙壁(例如側壁間隙壁)厚度來調整高介電常數基腳的長度，且由於改善的閘極至通道邊緣場，因此改善了包含揭露的高介電常數基腳結構的高介電常數先製裝置的驅動電流。再者，本文討論的裝置結構及相關方法同時提供高介電常數先製製程的優點(例如較好的製程裕度和較低的閘極至汲極電容)和高介電常數後製製程的優點(例如改善的閘極至通道耦合和汲極電流)。以下提供本發明實施例的其他細節，且對於受益於本發明實施例的本技術領域中具通常知識者，其他好處及/或其他優點將變得顯而易見。
請參照第1圖，其顯示依據一些實施例之包含高介電常數基腳的裝置的製造方法100。可以理解的是，方法100包含具有互補式金屬氧化物半導體(CMOS)技術製程流程的特徵的步驟，因此，本文僅簡要描述。可在方法100之前、之後及/或期間進行額外的步驟。第2、3、4、5、6、7、8、9、10、11和12圖提供依據第1圖的方法100的各個階段之半導體裝置200的實施例的等角視圖。第5A、6A、7A、8A和12A圖為依據第1圖的方法100的各個階段之半導體裝置200的實施例，對應上述各自的等角視圖的剖面示意圖(例如沿如第4圖所示之例示性的剖面A-A’)。第12B圖顯示依據一些實施例之第12A圖的半導體裝置200的一區域的放大視圖。再者，半導體裝置200可包含各種其他元件和部件，例如其他類型的元件，例如額外的電晶體、雙極性接面電晶體、電阻、電容、電感、二極體、熔絲、靜態隨機存取記憶體(static random-access memory，SRAM)及/或其他邏輯電路等，但為了更好理解本發明實施例的發明概念而將其簡化。在一些實施例中，半導體裝置200包含複數個半導體元件(例如電晶體)，這些半導體元件包含p型場效電晶體(PFETs)、n型場效電晶體(NFETs)等，這些半導體元件可互連。再者，可以注意的是，包含參照圖式之任何描述的方法100的製程步驟僅為例示性的，且不意圖限制所附申請專利範圍中具體記載的內容。
方法100開始於方塊102，其中在基底上形成用於後續鰭式場效電晶體的鰭元件。請參照第2圖的範例，在方塊102的實施例中，形成從基底202延伸的複數個鰭元件204(有時被簡稱為鰭)。在一些實施例中，基底202可為半導體基底，例如矽基底。基底202可包含各種層，其包含形成於半導體基底上的導電層或絕緣層。如本領域已知，基底202可依據設計需求包含各種摻雜配置。基底202也可包含其他半導體，例如鍺、碳化矽(SiC)、矽鍺(SiGe)或鑽石。或者，基底202可包含化合物半導體及/或合金半導體。再者，基底202可選擇性地包含一個或多個磊晶層(epi-layers)，可將基底202應變以增強效能，可包含絕緣層覆矽(SOI)結構及/或具有其他合適的增強部件。
在一些實施例中，在形成鰭元件204之前，可進行抗擊穿(anti-punch through，APT)佈植(例如植入基底202)。在一些情況中，也在形成鰭元件204之前，硬遮罩(hard mask，HM)層可形成於基底202上方。硬遮罩層可包含氧化層(例如可包含SiO2 的墊氧化層)和形成於氧化層上方的氮化層(例如可包含Si3 N4 的墊氮化層)。在一些範例中，氧化層可包含熱成長氧化物、化學氣相沉積(chemical vapor deposition，CVD)氧化物及/或原子層沉積(atomic layer deposition，ALD)氧化物，且氮化層可包含透過化學氣相沉積或其他合適的技術沉積的氮化層。舉例來說，硬遮罩層的氧化層可具有厚度在約5nm與約40nm之間。在一些實施例中，硬遮罩層的氮化層可具有厚度在約20nm與約160nm之間。
在各種實施例中，每個鰭元件204可包含從基底202形成的基底部分202A和硬遮罩層部分206。在一些範例中，如上所述，硬遮罩層在形成鰭元件204之前沉積於基底202上方，由硬遮罩形成的硬遮罩層部分206可包含氧化層部分208和氮化層部分210。
鰭元件204如同基底202可包含矽或其他元素半導體(例如鍺)、化合物半導體(包含碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦)、合金半導體(包含SiGe、GaAsP、AlInAs、AlGaAs、InGaAs、GaInP及/或GaInAsP)或前述之組合。可使用合適的製程(包含光微影和蝕刻製程)製造鰭元件204。光微影製程可包含在基底202上方形成光阻層(例如在基底202上方形成硬遮罩層)、將光阻曝光於圖案、進行曝光後烘烤製程以及將光阻顯影以形成包含光阻的遮罩元件。在一些實施例中，將光阻圖案化以形成遮罩元件可透過使用電子束(e-beam)微影製程來進行。接著，遮罩元件可用於保護基底202的一些區域及形成於這些區域上的層別，而蝕刻製程在未被保護的區域中形成溝槽212通過硬遮罩層且進入基底202中，進而留下複數個延伸的鰭元件204(例如包含上述的基底部分202A、氧化層部分208和氮化層部分210)。溝槽212可透過使用乾蝕刻(例如反應性離子蝕刻)、濕蝕刻及/或其他合適的製程來蝕刻。也可使用許多其他實施例方法在基底202上形成鰭元件204。在一些實施例中，基底部分202A將作為鰭式場效電晶體裝置裝置通道區。
接著，方法100進行至方塊104，其中形成隔離區。請參照第2和3圖的範例，在方塊104的一實施例中，形成複數個隔離區302。在一些實施例中，複數個隔離區302可包含複數個淺溝槽隔離(shallow trench isolation，STI)部件，淺溝槽隔離部件包含介電材料。舉例來說，先在基底202上方沉積介電材料，以介電材料填充溝槽212。在一些實施例中，介電材料可包含SiO2 、氮化矽、氮氧化矽、氟摻雜矽酸鹽玻璃(fluorine-doped silicate glass，FSG)、低介電常數介電質、前述之組合及/或本領域已知的其他合適材料。在各種範例中，介電材料可透過化學氣相沉積製程、次大氣壓化學氣相沉積(subatmospheric CVD，SACVD)製程、可流動化學氣相沉積製程、原子層沉積製程、物理氣相沉積製程或其他合適的製程沉積。在一些實施例中，在沉積介電材料之後，可將半導體裝置200退火，以改善介電材料的品質。在一些實施例中，可在基底上及/或基底中額外或替代地應用場氧化物、矽局部氧化(local oxidation of silicon，LOCOS)部件及/或其他合適的隔離部件。然而，可能有其他實施例。舉例來說，在一些實施例中，介電材料(及後續形成的隔離區302)可包含多層結構，例如具有一個或多個襯墊層。在沉積介電材料之後，例如透過化學機械研磨(chemical mechanical polishing，CMP)製程將沉積的介電材料變薄及平坦化。在一些實施例中，此化學機械研磨製程可用於移除多餘的介電材料，將半導體裝置200的頂表面平坦化，以及形成隔離區(例如以下描述後續將凹陷而形成的隔離區302)。
在一些實施例中，用於將半導體裝置200的頂表面平坦化以及形成隔離區(例如在將隔離區凹陷之前)的化學機械研磨製程也可用於從複數個鰭元件204的每一者移除硬遮罩層部分206。在一些實施例中，移除硬遮罩層部分206的步驟包含移除氧化層部分208和氮化層部分210。包含氧化層部分208和氮化層部分210的硬遮罩層部分206的移除可替代地透過使用合適的蝕刻製程(例如濕蝕刻或乾蝕刻)來進行。無論是使用化學機械研磨製程或蝕刻製程從每個鰭元件204的頂部移除硬遮罩層部分206，皆暴露出下方每個鰭元件204的基底部分202A。
在化學機械研磨製程移除多餘的介電材料並將半導體裝置200的頂表面平坦化之後，將鰭元件204周圍的隔離區凹陷以橫向暴露出鰭元件204的上部204A，並形成隔離區302。在各種範例中，隔離區302被配置為將鰭主動區隔離。在一些實施例中，凹陷製程可包含乾蝕刻製程、濕蝕刻製程及/或前述之組合。在各種實施例中，控制凹陷深度(例如透過控制蝕刻時間)，使得鰭元件204暴露的上部204A有著期望的高度‘H’。在一些實施例中，高度‘H’可在約30nm-60nm之間。在一些情況中，鰭寬度‘W’可在約4nm-10nm之間。
接著，方法100進行至方塊106，其中進行高介電常數先製製程。在各種範例中，高介電常數先製製程可包含形成界面層、高介電常數閘極介電層和金屬覆蓋層。請參照第3和4圖的範例，在方塊106的一實施例中，界面層402形成於鰭元件204暴露的上部204A上方，高介電常數閘極介電層404形成於界面層402上方，且金屬覆蓋層406形成於高介電常數閘極介電層404上方。在一些實施例中，界面層402、高介電常數閘極介電層404和金屬覆蓋層406的每一者順應性地形成於鰭元件204上方，包含形成於相鄰鰭元件204之間的溝槽中。以下提供界面層402、高介電常數閘極介電層404和金屬覆蓋層406的更詳細的視圖(例如在第5A圖中)。
在一些實施例中，界面層402可包含介電材料，例如氧化矽(SiO2 )、HfSiO或氮氧化矽(SiON)。界面層402可透過化學氧化、熱氧化、原子層沉積(ALD)、化學氣相沉積(CVD)及/或其他合適的方法形成。在各種範例中，界面層402的厚度可在約0.5-3nm。在一些實施例中，高介電常數閘極介電層404可包含氧化鉿(HFO2 )或HfZrO。在一些實施例中，高介電常數閘極介電層404可包含其他高介電常數介電質，例如TiO2 、Ta2 O3 、HfSiO4 、ZrO2 、ZrSiO2 、LaO、AlO、ZrO、TiO、Ta2 O5 、Y2 O3 、SrTiO3 (STO) 、BaTiO3 (BTO) 、BaZrO、HfZrO、HfLaO、HfSiO、LaSiO、AlSiO、HfTaO、HfTiO、(Ba,Sr)TiO3 (BST)、Al2 O3 、Si3 N4 、氮氧化物(SiON)、前述之組合或其他合適的材料。高介電常數閘極介電層404可透過原子層沉積、物理氣相沉積(physical vapor deposition，PVD)、化學氣相沉積、氧化及/或其他合適的方法形成。在各種範例中，高介電常數閘極介電層404的厚度可在約1-5nm。
在一些實施例中，金屬覆蓋層406可包含金屬氮化物(例如TiN)或含金屬組成氮化物(例如TiN-Si3 N4 組成，TSN)。或者，在一些實施例中，金屬覆蓋層406可包含Ti、Ag、Al、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、TaN、Ru、Mo、Al、WN、Cu、W、Re、Ir、Co、Ni、其他合適的金屬材料或前述之組合。在一些情況中，金屬覆蓋層406可例如依據形成N型鰭式場效電晶體或P型鰭式場效電晶體而提供N型或P型功函數。在各種實施例中，金屬覆蓋層406可透過原子層沉積、物理氣相沉積、化學氣相沉積、電子束蒸鍍或其他合適的製程形成。在一些範例中，金屬覆蓋層406的厚度可在約1-3nm。
接著，方法100進行至方塊108，其中形成虛設閘極電極層。請參照第4、5和5A圖的範例，在方塊108的一實施例中，虛設閘極電極層502形成於基底202上方且至少部分地設置於鰭元件204上方。在一些實施例中，虛設閘極電極層502形成於方塊106形成的金屬覆蓋層406上方。在一些範例中，硬遮罩504形成於虛設閘極電極層502上方，其中硬遮罩504包含氧化層506以及形成於氧化層506上方的氮化層508。在一些範例中，虛設閘極電極層502和硬遮罩504的沉積可透過使用化學氣相沉積、物理氣相沉積、原子層沉積、熱氧化或其他合適的沉積技術或前述之組合來完成。在一些實施例中，虛設閘極電極層502可包含多晶矽(polycrystalline silicon，polysilicon)。在一些實施例中，氧化層506包含墊氧化層，墊氧化層可包含SiO2 。在一些實施例中，氮化層508包含墊氮化層，墊氮化層可包含Si3 N4 、氮氧化矽或碳化矽。
接著，方法100進行至方塊110，其中將虛設閘極電極層圖案化。請參照第5/5A和6/6A圖的範例，在方塊110的一實施例中，將硬遮罩504和虛設閘極電極層502圖案化，以形成虛設閘極602(例如透過使用光微影和蝕刻製程)。在一些實施例中，光微影製程可包含光阻塗佈(例如在硬遮罩504)、軟烤、遮罩對準、曝光、曝光後烘烤、光阻顯影、清洗、乾燥(例如旋轉乾燥及/或硬烤)及/或其他合適的微影技術及/或前述之組合。光微影製程可提供圖案化光阻層作為後續蝕刻製程的遮罩元件。遮罩元件可用於保護半導體裝置200的一些區域，而蝕刻製程(例如乾蝕刻、濕蝕刻或前述之組合)蝕刻通過半導體裝置200之未被保護的區域，其包含硬遮罩504和虛設閘極電極層502的未被保護的區域，進而留下虛設閘極602。如圖所示，虛設閘極602包含虛設閘極電極部分502A和硬遮罩部分504A，硬遮罩部分504A包含氧化層部分506A和氮化層部分508A。在一些實施例中，用以形成虛設閘極602的蝕刻製程更被配置以蝕刻金屬覆蓋層406，並停止在高介電常數閘極介電層404上。因此，金屬覆蓋層部分406A可設置於每個虛設閘極602下方。在各種實施例中，虛設閘極602將在後續製程階段透過金屬閘極電極來取代，如以下討論，而保留金屬覆蓋層部分406A。
接著，方法100進行至方塊112，其中沉積第一間隔層。請參照第6/6A和7/7A圖的範例，在方塊112的一實施例中，第一間隔層702沉積於基底202上方，且包含沉積於虛設閘極602上方。在一些情況中，第一間隔層702可被稱為偏移間隙壁。第一間隔層702可順應性地沉積於虛設閘極602上方，包含在虛設閘極602和金屬覆蓋層部分406A的側壁上，且在相鄰虛設閘極602之間的溝槽中的高介電常數閘極介電層404上方。在一些實施例中，第一間隔層702可包含介電材料，例如氧化矽、氮化矽、碳化矽、氮氧化矽、SiOC、SiOCN、低介電常數介電材料或前述之組合。第一間隔層702可透過化學氧化、熱氧化、原子層沉積、化學氣相沉積及/或其他合適的方法形成。在各種實施例中，第一間隔層702的厚度可在約1-8nm。在一些實施例中，可調整第一間隔層702的厚度以控制延伸至第一間隔層702下方的高介電常數基腳的長度。如以下參照第12B圖的描述，透過提供高介電常數基腳，改善了在金屬閘極電極與裝置通道區之間的電容邊緣場，進而改善裝置的閘極至通道耦合以及汲極電流(Ideff)。
接著，方法100進行至方塊114，其中回蝕刻(或拉回)第一間隔層、高介電常數閘極介電層和界面層。請參照第7/7A和8/8A圖的範例，在方塊114的一實施例中，回蝕刻第一間隔層702、高介電常數閘極介電層404和界面層402，以暴露出鰭元件204未被虛設閘極602覆蓋的部分。然而，第一間隔層702A的一部分保留在虛設閘極602和金屬覆蓋層部分406A的側壁上。此外，在回蝕刻製程之後，高介電常數閘極介電層部分404A和界面層部分402A保留設置於虛設閘極602下方，且在虛設閘極602的側壁上的第一間隔層702A的部分下方。回蝕刻製程也可沿虛設閘極602的頂表面移除第一間隔層702的一部分，暴露出氮化層部分508A。在一些實施例中，回蝕刻製程可包含濕蝕刻製程、乾蝕刻製程、多步驟蝕刻製程及/或前述之組合。
接著，方法100進行至方塊116，其中沉積第二間隔層。請參照第8和9圖的範例，在方塊116的一實施例中，第二間隔層902沉積於基底202上方，包含沉積於虛設閘極602上方。第二間隔層902順應性地沉積於虛設閘極602上方，包含沉積於第一間隔層702A的一部分上方、高介電常數閘極介電層部分404A和界面層部分402A的側壁上以及在方塊114的回蝕刻製程期間暴露的鰭元件204的部分上方。在一些實施例中，第二間隔層902可包含介電材料，例如氧化矽、氮化矽、碳化矽、氮氧化矽、SiOC、SiOCN、低介電常數介電材料或前述之組合。第二間隔層902可透過化學氧化、熱氧化、原子層沉積、化學氣相沉積及/或其他合適的方法形成。在各種實施例中，第二間隔層902的厚度可在約1-8nm。
接著，方法100進行至方塊118，其中回蝕刻第二間隔層。請參照第9和10圖的範例，在方塊118的一實施例中，回蝕刻第二間隔層902以暴露出鰭元件204未被虛設閘極602覆蓋的部分。然而，第二間隔層902的一部分保留在第一間隔層702A的一部分上(例如在虛設閘極602的側壁上)，且在高介電常數閘極介電層部分404A和界面層部分402A的側壁上。回蝕刻製程也可沿虛設閘極602的頂表面移除第二間隔層902的一部分，暴露出氮化層部分508A。在一些實施例中，回蝕刻製程可包含濕蝕刻製程、乾蝕刻製程、多步驟蝕刻製程及/或前述之組合。
接著，方法100進行至方塊120，其中形成源極/汲極部件。請參照第9和10圖的範例，在方塊120的一實施例中，源極/汲極部件1002和1004形成於源極/汲極區1006和1008中。在一些實施例中，源極/汲極部件1002和1004透過在源極/汲極區1006和1008中(例如在方塊118的回蝕刻製程期間暴露的鰭元件204的一部分上及/或周圍)磊晶成長半導體材料來形成。在一些範例中，磊晶成長於相鄰鰭元件上方的源極/汲極部件(例如在源極區中或汲極區中)可合併以形成單一、合併的源極/汲極部件，例如源極/汲極部件1002和1004。然而，在一些實施例中，磊晶成長於相鄰鰭元件上方的源極/汲極部件(例如在源極區中或汲極區中)不合併，使得源極區及/或汲極區包含複數個隔開的源極部件及/或汲極部件彼此相鄰。
在各種實施例中，源極/汲極部件1002和1004可包含Ge、Si、GaAs、AlGaAs、SiGe、GaAsP、SiP或其他合適的材料。在一些實施例中，源極/汲極部件1002和1004可在磊晶製程期間原位摻雜。舉例來說，在一些實施例中，磊晶成長的SiGe源極/汲極部件1002和1004可摻雜硼。在一些實施例中，磊晶成長的Si磊晶源極/汲極部件1002和1004可摻雜碳以形成Si:C源極/汲極部件，摻雜磷以形成Si:P源極/汲極部件，或摻雜碳和磷以形成SiCP源極/汲極部件。在一些實施例中，源極/汲極部件1002和1004可不原位摻雜，而是進行佈植製程來摻雜源極/汲極部件1002和1004。在一些實施例中，源極/汲極部件1002和1004的形成可在用於每個N型和P型源極/汲極部件1002和1004的個別製程順序中進行。在一些範例中，在形成源極/汲極部件1002和1004之後，可進行磊晶退火製程。在一些範例中，在暴露出鰭元件204的一部分之後(例如在方塊118的回蝕刻製程期間)，可回蝕刻暴露的鰭元件204的至少一部分，且源極/汲極部件1002和1004可磊晶成長於回蝕刻的鰭元件204上方。
接著，方法100進行至方塊122，其中形成接觸蝕刻停止層(contact etch stop layer，CESL)和層間介電(inter-layer dielectric，ILD)層。請參照第10和11圖的範例，在方塊122的一實施例中，接觸蝕刻停止層1102和層間介電層1104形成於基底202上方。接觸蝕刻停止層1102可至少部分地沉積於第二間隔層902A以及源極/汲極部件1002和1004的一部分上方，且層間介電層1104可設置於接觸蝕刻停止層1102上方。在一些範例中，接觸蝕刻停止層1102包含氮化矽層、氧化矽層、氮氧化矽層及/或本領域已知的其他材料。接觸蝕刻停止層1102可透過化學氣相沉積、原子層沉積或其他合適的製程形成。在一些實施例中，層間介電層1104包含材料例如四乙氧基矽烷(tetraethylorthosilicate，TEOS)氧化物、未摻雜矽酸鹽玻璃或摻雜氧化矽，例如硼磷矽酸鹽玻璃(borophosphosilicate glass，BPSG)、融熔矽石玻璃(fused silica glass，FSG)、磷矽酸鹽玻璃(phosphosilicate glass，PSG)、硼摻雜矽玻璃(boron doped silicon glass，BSG)及/或其他合適的介電材料。層間介電層1104可透過化學氣相沉積、原子層沉積或其他合適的製程沉積。在一些實施例中，在形成層間介電層1104之後，可進行退火製程來將層間介電層1104退火。在一些範例中，在沉積接觸蝕刻停止層1102和層間介電層1104之後，可進行平坦化製程已暴露出虛設閘極602的頂表面。平坦化製程可包含化學機械研磨(CMP)製程，化學機械研磨製程移除接觸蝕刻停止層1102和層間介電層1104在虛設閘極602上方的部分，並將半導體裝置200的頂表面平坦化。化學機械研磨製程也可移除虛設閘極602包含氧化層部分506A和氮化層部分508A的硬遮罩部分504A，以暴露出如上所述之可包含多晶矽層的虛設閘極電極部分502A。
接著，方法100進行至方塊124，其中移除虛設閘極電極並以金屬閘極電極取代。請參照第11和12圖的範例，在方塊124的一實施例中，可從基底移除虛設閘極電極部分502A。虛設閘極電極部分502A的移除可透過使用選擇性蝕刻製程來進行，選擇性蝕刻製程例如選擇性溼蝕刻、選擇性乾蝕刻或前述之組合。在一些實施例中，可移除虛設閘極電極部分502A以暴露出金屬覆蓋層部分406A(第8A圖)。此外，移除虛設閘極電極部分502A和暴露出金屬覆蓋層部分406A可形成溝槽具有包含第一間隔層702的一部分的側壁。在移除虛設閘極電極部分502A之後，如第12圖所示，在一些實施例中，金屬閘極電極1202可形成於溝槽中且在金屬覆蓋層部分406A上，以形成最終的閘極結構1204。在各種範例中，閘極結構1204下方的基底部分202A將作為鰭式場效電晶體裝置的通道。
在各種範例中，金屬閘極電極1202可包含金屬、金屬合金或金屬矽化物。金屬閘極電極1202可包含單一層或多層結構，例如有著選擇的功函數的金屬層的各種組合(功函數金屬層)以增強裝置效能、襯墊層、潤溼層、黏著層、金屬合金或金屬矽化物。舉例來說，金屬閘極電極1202可包含Ti、Ag、Al、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、TaN、Ru、Mo、Al、WN、Cu、W、Re、Ir、Co、Ni、其他合適的金屬材料或前述之組合。此外，金屬閘極電極1202可提供N型或P型功函數，可做為電晶體(例如鰭式場效電晶體)金屬閘極。在各種實施例中，金屬閘極電極1202可透過原子層沉積、物理氣相沉積、化學氣相沉積、電子束蒸鍍或其他合適的製程形成。再者，對於使用不同金屬層的N型場效電晶體和P型場效電晶體，可個別形成金屬閘極電極1202。在各種實施例中，可進行化學機械研磨製程從金屬閘極電極1202移除多餘的金屬，且進而提供大致平坦的金屬閘極電極1202和半導體裝置200的頂表面。
半導體裝置可進一步加工以形成本領域已知的各種部件和區域。舉例來說，後續加工可形成層間介電(ILD)層、接觸開口、接觸金屬以及各種接點/導通孔/導線和多層互連部件(例如金屬層和層間介電質)於基底202上，這些部件被配置為連接各種部件以形成可包含一個或多個鰭式場效電晶體裝置的功能電路。舉例來說，多層互連部件可包含垂直互連部件(例如導通孔或接點)和水平互連部件(例如金屬線)。各種互連部件可採用各種導電材料，其包含銅、鎢及/或矽化物。在一範例中，使用鑲嵌及/或雙鑲嵌製程以形成銅相關的多層互連結構。再者，可在方法100之前、期間和之後進行額外的製程步驟，且依據方法100的各種實施例，可取代或消除上述的一些製程步驟。
第12A圖顯示依據第12圖的等角視圖的剖面示意圖(例如沿例示性的剖面A-A’，如第4圖所示)，其提供依據方法100製造的半導體裝置200的最終結構的更詳細視圖。特別來說，為了更清楚顯示本文描述的高介電常數基腳，第12B圖提供第12A圖的半導體裝置200的區域1206包含高介電常數基腳的放大視圖。關於閘極結構1204，第12B圖顯示金屬閘極電極1202設置於金屬覆蓋層部分406A上方，有著第一間隔層702A的一部分在金屬閘極電極1202和金屬覆蓋層部分406A的側壁上。此外，高介電常數閘極介電層部分404A和界面層部分402A設置於金屬閘極電極1202下方且在第一間隔層702A的一部分下方。換句話說，高介電常數閘極介電層部分404A和界面層部分402A橫向地延伸至第一間隔層702A的一部分下方，以提供高介電常數基腳。如上所述，可調整第一間隔層702A的一部分的厚度以控制高介電常數基腳的長度‘L’。
透過提供高介電常數基腳，且依據各種實施例，改善了金屬閘極電極1202與在閘極結構1204下方的通道區之間的電容邊緣場(示意性地由箭頭B-B’標示)，進而改善半導體裝置200的閘極至通道耦合以及汲極電流(Ideff)。將可理解的是，依據第一間隔層702A的一部分的厚度，電容邊緣場可具有不同的輪廓。舉例來說，較厚的第一間隔層702A(且因此較長的高介電常數基腳的長度‘L’)可提供不同的金屬閘極電極1202與在閘極結構1204下方的通道區之間的電容邊緣場(示意性地由箭頭B-C’標示)。在其他情況中，較薄的第一間隔層702A(且因此較短的高介電常數基腳的長度‘L’)可提供另一個金屬閘極電極1202與在閘極結構1204下方的通道區之間的電容邊緣場(示意性地由箭頭B-D’標示)。不論第一間隔層702A的精確厚度(以及對應的高介電常數基腳的長度‘L’)為何，本發明實施例被配置為提供改善的半導體裝置200的閘極至通道耦合以及汲極電流(Ideff)。
因此，相較於現有技術，本文描述的各種實施例提供許多優點。將可理解的是，本文沒有需要討論所有的優點，且沒有特定優點需要用於所有的實施例，且其他實施例可提供其他優點。舉例來說，本文描述的實施例提供用於改善裝置的閘極至通道邊緣場的方法及相關結構，此裝置透過使用高介電常數先製製程來製造，高介電常數先製製程採用高介電常數基腳延伸於閘極堆疊物間隙壁下方。在一些實施例中，本文揭露的高介電常數先製製程提供具有包含界面層和高介電常數介電層橫向延伸至閘極堆疊物的側壁間隙壁下方的結構的高介電常數基腳。依據一些範例，製造的裝置使用高介電常數先製製程，且有著此高介電常數基腳可表現出汲極電流(Ideff)與透過使用高介電常數後製製程製造的裝置的汲極電流(Ideff)相當。一般來說，本發明實施例的各個方面提供與傳統密封間隙壁製程相容的製程，提供透過調整偏移間隙壁(例如側壁間隙壁)厚度來調整高介電常數基腳的長度，且由於改善的閘極至通道邊緣場，因此改善了包含揭露的高介電常數基腳結構的高介電常數先製裝置的驅動電流。再者，本文討論的裝置結構及相關方法同時提供高介電常數先製製程的優點(例如較好的製程裕度和較低的閘極至汲極電容)和高介電常數後製製程的優點(例如改善的閘極至通道耦合和汲極電流)。對於本發明所屬技術領域中具通常知識者，其他實施例和優點將顯而易見。
因此，本發明實施例之一描述方法包含從基底延伸形成複數個鰭元件。在一些實施例中，在複數個鰭元件的每一者上方沉積介電層。在沉積介電層之後，在複數個鰭元件和介電層上方形成虛設閘極電極。在一些範例中，在形成虛設閘極電極之後，在虛設閘極電極的兩側側壁上和介電層上方形成第一間隔層。在各種實施例中，介電層橫向延伸至在虛設閘極電極的兩側側壁的每一者上的第一間隔層下方。
在一些其他實施例中，上述方法更包含在形成介電層之前，與複數個鰭元件的每一者相鄰處形成凹陷隔離區，其中凹陷隔離區暴露出複數個鰭元件的上部；以及在複數個鰭元件的每一者暴露的上部上方和與複數個鰭元件的每一者相鄰的凹陷隔離區上方沉積介電層。
在一些其他實施例中，上述方法更包含在沉積介電層之後以及形成虛設閘極電極之前，在介電層上方形成金屬覆蓋層；以及在形成金屬覆蓋層之後，在複數個鰭元件上方和金屬覆蓋層上方形成虛設閘極電極。
在一些其他實施例中，其中形成虛設閘極電極的步驟更包含移除金屬覆蓋層與虛設閘極電極相鄰的區域，以在虛設閘極電極下方形成金屬覆蓋層部分。
在一些其他實施例中，其中形成第一間隔層的步驟更包含在金屬覆蓋層部分的兩側側壁上形成第一間隔層。
在一些其他實施例中，上述方法更包含在虛設閘極電極的兩側側壁上和介電層上方形成第一間隔層之後，移除介電層與虛設閘極電極相鄰的區域，以在虛設閘極電極下方形成介電層部分；其中介電層部分橫向延伸至在虛設閘極電極的兩側側壁的每一者上的第一間隔層下方。
在一些其他實施例中，上述方法更包含在虛設閘極電極的兩側側壁上和介電層上方形成第一間隔層之後，在第一間隔層上方、虛設閘極電極的兩側側壁上以及介電層部分的兩側側壁上形成第二間隔層。
在一些其他實施例中，上述方法更包含在複數個鰭元件與虛設閘極電極相鄰處的源極/汲極區中的部分上方形成源極/汲極部件。
在一些其他實施例中，上述方法更包含移除虛設閘極電極以形成溝槽暴露出金屬覆蓋層部分；以及在金屬覆蓋層部分上方的溝槽中沉積金屬閘極電極。
在其他實施例之一中，討論一方法包含從基底延伸形成複數個鰭元件，且在複數個鰭元件的每一者上方形成閘極結構。在一些實施例中，閘極結構包含介電層部分、在介電層部分上方的金屬覆蓋層部分和金屬覆蓋層部分上方的虛設電極。在一些範例中，在虛設電極和金屬覆蓋層部分的兩側側壁上沉積第一間隔層，其中介電層部分的末端延伸至第一間隔層下方。
在一些其他實施例中，上述方法更包含在虛設電極和金屬覆蓋層部分的兩側側壁上沉積第一間隔層之後，在第一間隔層上方、虛設閘極電極的兩側側壁上以及介電層部分的兩側側壁上形成第二間隔層。
在一些其他實施例中，上述方法更包含在複數個鰭元件與虛設電極相鄰處的部分上方形成源極/汲極部件。
在一些其他實施例中，上述方法更包含在形成源極/汲極部件之後，移除虛設電極以形成溝槽暴露出金屬覆蓋層部分；以及在金屬覆蓋層部分上方的溝槽中沉積金屬電極。
在一些其他實施例中，其中介電層包含高介電常數閘極介電層。
在一些其他實施例中，其中第一間隔層具有第一厚度，且其中介電層部分的末端延伸至第一間隔層下方的長度大致等於第一厚度。
在另外一些實施例之一中，討論半導體裝置包含基底具有鰭元件從基底延伸。在一些實施例中，閘極結構形成於鰭元件上方，其中閘極結構包含在鰭元件上的介電層、設置於介電層上方的金屬覆蓋層和形成於金屬覆蓋層上方的金屬電極。在一些情況中，第一側壁間隙壁形成於金屬覆蓋層和金屬電極的兩側側壁上。在各種實施例中，介電層橫向延伸至第一側壁間隙壁下方，以形成介電基腳區域。
在一些其他實施例中，其中介電層包含形成於鰭元件上的界面層和形成於界面層上方的高介電常數介電層，且其中界面層和高介電常數介電層橫向延伸至第一側壁間隙壁下方，以形成介電基腳區域。
在一些其他實施例中，其中介電基腳區域的長度大致等於第一側壁間隙壁的厚度。
在一些其他實施例中，上述半導體裝置更包含第二側壁間隙壁形成於第一側壁間隙壁上和介電層的側壁上。
在一些其他實施例中，其中第一側壁間隙壁包含SiN、SiOC或低介電常數材料，其中金屬覆蓋層包含TiN或TSN，且其中介電層包含HfO2 或HfZrO。
前述內文概述了許多實施例的特徵，使本技術領域中具有通常知識者可以從各個方面更加了解本發明實施例。本技術領域中具有通常知識者應可理解，且可輕易地以本發明實施例為基礎來設計或修飾其他製程及結構，並以此達到相同的目的及/或達到與在此介紹的實施例等相同之優點。本技術領域中具有通常知識者也應了解這些相等的結構並未背離本發明的發明精神與範圍。在不背離本發明的發明精神與範圍之前提下，可對本發明實施例進行各種改變、置換或修改。
100:方法 102、104、106、108、110、112、114、116、118、120、122、124:方塊 200:半導體裝置 202:基底 202A:基底部分 204:鰭元件 204A:上部 206:硬遮罩層部分 208、506A:氧化層部分 210、508A:氮化層部分 212:溝槽 302:隔離區 402:界面層 402A:界面層部分 404:高介電常數閘極介電層 404A:高介電常數閘極介電層部分 406:金屬覆蓋層 406A:金屬覆蓋層部分 502:虛設閘極電極層 502A:虛設閘極電極層部分 504:硬遮罩 504A:硬遮罩部分 506:氧化層 508:氮化層 602:虛設閘極 702、702A:第一間隔層 902、902A:第二間隔層 1002、1004:源極/汲極部件 1006、1008:源極/汲極區 1102:接觸蝕刻停止層 1104:層間介電層 1202:金屬閘極電極 1204:閘極結構 1206:區域 H:高度 L:長度 W:寬度
根據以下的詳細說明並配合所附圖式可以更加理解本發明實施例。應注意的是，根據本產業的標準慣例，圖示中的各種部件(feature)並未必按照比例繪製。事實上，可能任意的放大或縮小各種部件的尺寸，以做清楚的說明。 第1圖為依據本發明實施例的一個或多個方面的鰭式場效電晶體裝置或鰭式場效電晶體裝置的一部分的製造方法的流程圖。 第2、3、4、5、6、7、8、9、10、11和12圖為依據第1圖的方法的各個方面之半導體裝置200的實施例的等角視圖。 第5A、6A、7A、8A和12A圖為依據第1圖的方法的各個方面之半導體裝置200的實施例，對應上述各自的等角視圖的剖面示意圖。 第12B圖顯示依據一些實施例之第12A圖的半導體裝置200的一區域的放大視圖。
200:半導體裝置
202A:基底部分
402A:界面層部分
404A:高介電常數閘極介電層部分
406A:金屬覆蓋層部分
702A:第一間隔層
902A:第二間隔層
1004:源極/汲極部件
1102:接觸蝕刻停止層
1202:金屬閘極電極
1204:閘極結構
L:長度

Claims (1)

  1. 一種半導體裝置的製造方法，包括: 從一基底延伸形成複數個鰭元件； 在該複數個鰭元件的每一者上方沉積一介電層； 在沉積該介電層之後，在該複數個鰭元件和該介電層上方形成一虛設閘極電極；以及 在形成該虛設閘極電極之後，在該虛設閘極電極的兩側側壁上和該介電層上方形成一第一間隔層； 其中該介電層橫向延伸至在該虛設閘極電極的兩側側壁的每一者上的該第一間隔層下方。
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