TWI814012B - 半導體裝置及其製造方法 - Google Patents

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李威養
楊豐誠
陳燕銘
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Abstract

根據本揭露的一種半導體裝置包括在一第一裝置區域中的一全繞式閘極電晶體以及在一第二裝置區域中的一鰭式場效電晶體。全繞式閘極電晶體包括複數個垂直堆疊的通道構件以及在這些垂直堆疊的通道構件上方和周圍的一第一閘極結構。第二電晶體包括一鰭狀通道構件以及在前述鰭狀通道構件上方的一第二閘極結構。前述鰭狀通道構件包括複數個半導體層以及與前述半導體層交錯的複數個犧牲層。

Description

半導體裝置及其製造方法
本發明實施例內容是有關於一種半導體裝置及其製造方法，特別是有關於一種在相同一基底上包括不同態樣的電晶體的半導體裝置及其製造方法。
半導體積體電路(IC)工業的發展已經歷經了快速的成長。積體電路材料和設計上的技術進步已經產生了許多世代的積體電路，其中每一世代都比前一世代具有更小、更複雜的電路。在積體電路發展的過程中，通常增加了功能密度(即，每個晶片區域的互連裝置的數量)，而幾何尺寸(即，在製程中可以產生的最小部件(或線))則縮減了。此種按比例縮減尺寸的製程通常藉由提高生產效率和降低相關成本而提供好處。而尺寸縮減也增加了製作積體電路之製程步驟的複雜性。
例如，隨著積體電路(IC)技術朝著更小的技術節點發展，已經引入了多閘極裝置(multi-gate devices)，以藉由增加閘極-通道耦合(gate-channel coupling)、減小關閉狀態的電流和減少短通道效應(short-channel effects，SCE)來改善閘極控制。一個多閘極裝置通常是指具有設置在通道區一側以上的一閘 極結構或閘極結構的一部分的一種裝置。鰭式場效電晶體(FinFETs)和全繞式閘極(gate-all-around，GAA)電晶體(這兩者亦被稱為是非平面式的電晶體)是多閘極裝置的示例，這些裝置已經成為高性能和低漏電流應用的受重視和有前景的候選裝置。鰭式場效電晶體(FinFET)具有一抬升通道(elevated channel)，且此抬升通道的超過一側係被一閘極包裹(例如，閘極包裹了自一基底延伸而來的半導體材料之「鰭片」的頂部和側壁)。相較於平面式的電晶體(planar transistors)，這些非平面式的電晶體的構型係提供了對通道更好的控制，並且大幅的降低了短通道效應(short-channel effects，SCEs)(特別是藉由降低次臨界漏電流(sub-threshold leakage)(亦即，處於“關閉”狀態的鰭式場效電晶體(FinFET)的源極和汲極之間的耦合))。全繞式閘極(GAA)電晶體的閘極結構可以部分的或完全的圍繞一通道區域而延伸，以提供對兩側或更多側通道區域的存取。全繞式閘極(GAA)電晶體的通道區域可以由奈米線(nanowires)、奈米片(nanosheets)、其他奈米結構、以及/或其他合適的結構而形成。在一些實施方式中，這種通道區域包括垂直堆疊(vertically stacked)的多個奈米結構(水平延伸，因而提供水平方向的通道)。此種全繞式閘極(GAA)電晶體可以被稱為垂直堆疊的水平全繞式閘極(VGAA)電晶體。
全繞式閘極(GAA)電晶體和鰭式場效電晶體(FinFET)可以被製造在同一個基底上，以利用多閘極裝置的兩種類型的優點。在傳統製法上，由於全繞式閘極(GAA)電晶體的製造和鰭式場效電晶體(FinFET)的製造需要不同的磊晶層設置並且涉及不同的製程步驟，因此在同一基底上製造全繞式閘極(GAA)電晶體和鰭式場效電晶體(FinFET)可能是具有挑戰性的，或者在成本上是昂貴的。因此，儘管傳統裝置及其製造方法通常對於它們的預期目的是適當的， 但是他們並不是在各個方面都是令人滿意。
本發明的一些實施例提供一種半導體裝置，此半導體裝置包括在一第一裝置區域中的一第一電晶體以及在一第二裝置區域中的一第二電晶體。前述第一電晶體包括複數個垂直堆疊的通道構件(channel members)；以及在前述垂直堆疊的通道構件上方和周圍的一第一閘極結構(first gate structure)。前述第二電晶體包括一鰭狀通道構件(fin-shaped channel member)；以及在前述鰭狀通道構件上方的一第二閘極結構(second gate structure)。前述鰭狀通道構件包括複數個半導體層(semiconductor layers)以及與前述半導體層交錯的複數個犧牲層(sacrificial layers)。前述半導體層包括一第一半導體材料(first semiconductor material)，前述犧牲層包括一第二半導體材料或者一介電材料。前述第一半導體材料不同於前述第二半導體材料。前述垂直堆疊的通道構件係包括前述第一半導體材料。
本發明的一些實施例又提供一種半導體裝置。半導體裝置包括位於一第一區域(first area)中的一鰭狀通道構件(fin-shaped channel member)；以及位於前述鰭狀通道構件上方的一第一閘極結構(first gate structure)。前述鰭狀通道構件包括複數個半導體層以及與前述半導體層交錯的複數個犧牲層。前述半導體層中的每一個半導體層係包括一第一半導體材料(first semiconductor material)，並且前述犧牲層中的每一個犧牲層係包括一第二半導體材料或一介電材料。前述第一半導體材料不同於前述第二半導體材料。在一些實施例中，半導體裝置還包括複數個垂直堆疊的通道構件位於一第二區域中，前述第二區域 不同於前述第一區域；以及一第二閘極結構(second gate structure)位於該些垂直堆疊的通道構件中的每一個通道構件的上方和周圍，其中，前述垂直堆疊的通道構件包括前述第一半導體材料。在一些實施例中，半導體裝置更包括複數個內部間隔物部件(inner spacer features)設置在前述垂直堆疊的通道構件之間，其中，前述第一閘極結構並不延伸到前述鰭狀通道構件中。在一些實施例中，半導體裝置更包括一第一源極/汲極部件(first source/drain feature)以及一第二源極/汲極部件(second source/drain feature)，第一源極/汲極部件係與前述鰭狀通道構件中的前述半導體層和前述犧牲層接觸，第二源極/汲極部件係與前述垂直堆疊的通道構件接觸，其中第二源極/汲極部件係與前述內部間隔物部件接觸。
本發明的一些實施例還提供一種半導體裝置的製造方法。半導體裝置的製造方法包括在一基底上形成一堆疊(stack)，前述堆疊包括複數個半導體層以及與前述半導體層交錯設置的複數個犧牲層。半導體裝置的製造方法還包括在前述基底的一第一區域(first area)中由前述堆疊形成一第一鰭片元件(first fin element)，並且在前述基底的一第二區域(second area)中由前述堆疊形成一第二鰭片元件(second fin element)。半導體裝置的製造方法還包括在前述第一鰭片元件上方形成一第一虛置閘極堆疊(first dummy gate stack)，以及在前述第二鰭片元件上方形成一第二虛置閘極堆疊(second dummy gate stack)。半導體裝置的製造方法還包括在前述第一虛置閘極堆疊和第二虛置閘極堆疊上沉積一閘極間隔物層(gate spacer layer)；以及在前述第一區域中形成一第一源極/汲極凹部(first source/drain recess)，並在前述第二區域中形成一第二源極/汲極凹部(second source/drain recess)。半導體裝置的製造方法還包括在前述第一區域中選擇性的且部分的蝕刻前述犧牲層，以形成複數個內部間隔物凹部(inner spacer recesses)。半導體裝置的製造方法還包括在前述第一區域中的前述內部間隔物凹部中形成複數個內部間隔物部件(inner spacer features)。半導體裝置的製造方法更包括在前述第一源極/汲極凹部中形成一第一源極/汲極部件(first source/drain feature)，以及在前述第二源極/汲極凹部中形成一第二源極/汲極部件(second source/drain feature)。
10:第一裝置區域
20:第二裝置區域
100:方法
102,104,106,108,110,112,114,116,118,120,122,124,126:步驟
200:工件(/半導體裝置)
202:基底
204:堆疊
206:半導體層(/通道層)
206’:通道構件
208:犧牲層
210A:第一鰭片元件
210B:第二鰭片元件
212:隔離部件(/淺溝槽隔離部件)
214:虛置介電層
216:虛置閘極電極層
218:閘極頂部硬質遮罩
220:氧化矽層
222:氮化矽層
224:虛置閘極堆疊
226:閘極間隔物層
228:源極/汲極凹部
230:第一遮罩層
232:內部間隔物的凹部
234:內部間隔物層
236:內部間隔物部件
238:源極/汲極部件
240:接觸蝕刻停止層
242:層間介電層
244:金屬閘極堆疊
244A:第一閘極開口
244B:第二閘極開口
246:第二遮罩層
248:空間
250A:第一閘極結構
250B:第二閘極結構
260:第一電晶體
270:第二電晶體
T1:第一厚度
T2:第二厚度
10C,20C:通道區域
10SD,20SD:源極/汲極區域
W1:第一寬度
W2:第二寬度
W3:第三寬度
W4:第四寬度
X,Y,Z:方向
藉由以下的詳細描述配合所附圖式，可以更加理解本發明實施例的內容。需強調的是，根據產業上的標準慣例，許多部件(feature)並未按照比例繪製。事實上，為了能清楚地討論，各種部件的尺寸可能被任意地增加或減少。
第1圖是根據本揭露的一個或多個方面的具有多閘極區域的半導體裝置的製造方法的流程圖。
第2-17圖示出了根據本揭露的一個或多個方面，在根據第1圖的方法的製程期間一工件的剖面示意圖。
以下內容提供了很多不同的實施例或範例，用於實現本發明實施例的不同部件。組件和配置的具體範例描述如下，以簡化本發明實施例。當然，這些僅僅是範例，並非用以限定本發明實施例。舉例來說，敘述中若提及一第一特徵部件形成於一第二特徵部件之上方或位於其上，可能包含上述第一和第二特徵部件直接接觸的實施例，也可能包含額外的特徵部件形成於上述第一特徵和上述第二特徵部件之間，使得第一和第二特徵部件不直接接觸的實施例。 另外，本發明實施例可能在許多範例中重複元件符號及/或字母。這些重複是為了簡化和清楚的目的，其本身並非代表所討論各種實施例及/或配置之間有特定的關係。
再者，文中可能使用空間上的相關用語，例如「在...之下」、「在...下方」、「下方的」、「在...上方」、「上方的」及其他類似的用語，以便描述如圖所示之一個元件或部件與其他的元件或部件之間的關係。此空間上的相關用語除了包含圖式繪示的方位外，也包含使用或操作中的裝置的不同方位。裝置可以被轉至其他方位(旋轉90度或其他方位)，則在此所使用的空間相對描述可同樣依旋轉後的方位來解讀。再者，當使用「約」、「大約」、或類似的用語來描述一個數值或一個數值範圍時，除非有另外指明，則此用語是用於涵蓋在所述數值的+/-10%以內的數值。例如，厚度為「約5nm」包含了4.5nm至5.5nm的尺寸範圍。
本揭露係大致上關於多閘極電晶體(multi-gate transistor)及其製造方法，特別是關於在一半導體裝置的不同裝置區域(device regions)中製造全繞式閘極(gate-all-around，GAA)電晶體以及鰭式場效電晶體(fin-type field effect transistors，FinFET)。
多閘極電晶體包括其閘極結構形成在一通道區域(channel region)之至少兩側上的那些電晶體。這些多閘極裝置可以包括一p型金屬氧化物半導體裝置或一n型金屬氧化物半導體裝置。多閘極電晶體的例子包括鰭式場效應電晶體(FinFET)，因為它們具有鰭狀結構和全繞式閘極(GAA)裝置。全繞式閘極(GAA)電晶體包括其閘極結構或其一部分形成在通道區域的四個側面(例如，圍繞通道區域的一部分)的任何裝置。本揭露的實施例可具有設置在一個或多個奈 米線通道(nanowire channels)、一個或多個條狀通道、一個或多個奈米片通道(nanosheet channels)、一個或多個奈米結構通道、一個或多個管狀通道、一個或多個柱形通道、以及/或其他合適的通道形狀配置。本揭露提出的裝置可以具有與一單個且連續的閘極結構相關聯的一個或多個通道區域(例如，奈米線通道、奈米片通道、奈米結構通道)。根據本揭露的裝置可以具有與單個連續的閘極結構相關聯的一個或多個通道區域(例如，奈米線，奈米片，奈米結構)。然而，本領域普通技術人員可以明瞭的是，本揭露中的揭示可以適用於單一個通道(例如，單個奈米線、單個奈米片、單個奈米結構)或任意數量的通道。本領域普通技術人員可以明瞭半導體裝置的其他示例也可以因為本揭露的多方面而受益。
隨著鰭式場效電晶體(FinFET)中鰭片寬度的比例減小，通道寬度的變化會引起不希望的變化和遷移率損失(mobility loss)。因此正在發展以全繞式閘極(GAA)電晶體作為鰭式場效電晶體(FinFET)的替代品。在全繞式閘極(GAA)電晶體中，電晶體的閘極係形成在通道的整個周圍，使得通道被閘極圍繞或包裹。這種電晶體的優點是改善了閘極對通道的靜電控制，這也減少了漏電流(leakage currents)。儘管全繞式閘極(GAA)電晶體比鰭式場效電晶體(FinFET)更具有優勢，但縮小的全繞式閘極(GAA)電晶體的通道部件尺寸使其不適用於大電流應用。由於此原因和其他原因，可能希望在同一基底上製造全繞式閘極(GAA)電晶體和鰭式場效電晶體(FinFET)，以利用全繞式閘極(GAA)電晶體和鰭式場效電晶體(FinFET)的不同特性的優點。在一些常規方案中，在一基底上方形成不同的磊晶層區域，使得在一些區域中形成全繞式閘極(GAA)電晶體，而在其他區域中則形成鰭式場效電晶體(FinFET)。例如，可以沉積兩種不同半導體材料的交替層的堆疊(a stack of alternating layers)在整個基底上。然後，從基底的第一區域(first area)選擇性的去除具有兩種不同半導體材料的此交替層的堆疊，但在基底的第二區域中則留下此交替層的堆疊。然後，在第一區域中磊晶沉積一半導體層。在第一區域上方並自第一區域處製造鰭式場效電晶體(FinFET)，而在第二區域上方並自第二區域處製造全繞式閘極(GAA)電晶體。在這些常規方案中形成不同的磊晶區域係涉及額外的步驟，這些額外的步驟可能會增加成本並降低產量。本揭露提供了一種在相同一基底上製造全繞式閘極(GAA)電晶體和鰭式場效電晶體(FinFET)，而無需在基底上方形成不同的磊晶層區域的方法。根據本揭露的方法製造的鰭式場效電晶體(FinFET)包括傳統上適合於形成全繞式閘極(GAA)電晶體的兩種半導體材料的交替層。因此，根據本揭露的方法製造的鰭式場效電晶體(FinFET)可以被稱為一成層的鰭式場效電晶體(layered FinFET)。
第1圖中示出了形成具有多閘極區域的多閘極裝置的一半導體裝置的方法100。如本文所使用的“多閘極裝置”一詞係用於描述一裝置(即，半導體裝置)，此裝置具有至少一些閘極材料設置在裝置的至少一個通道的多個側面上。在一些示例中，多閘極裝置可以是具有設置在裝置的至少一個通道構件(channel members)的至少四個側面上的閘極材料的一全繞式閘極(GAA)裝置，或者是具有設置在一鰭狀通道區域(fin-shaped channel region)的三個側面上的閘極材料的一鰭式場效電晶體(FinFET)。在全繞式閘極(GAA)電晶體中的一通道構件可以被稱為奈米線、奈米片、奈米結構、通道構件或半導體通道構件。全繞式閘極(GAA)電晶體中的一通道構件可以具有各種幾何形狀(例如，圓柱形、條形、片形)和各種尺寸。
下面將結合第2-16圖中所示的工件200的局部剖面視圖來描述方法100或其他方法的實施例之步驟。其中一些步驟僅在此處簡要描述。在方法100 的步驟結束時，工件200將被製造成一半導體裝置200。在這種意義上，根據上下文需要，工件200也可以被稱為半導體裝置200。此外，示例性的半導體裝置可以包括各種其他裝置和特徵，例如其他類型的裝置，包括附加的電晶體、雙極性接面電晶體(bipolar junction transistors)、電阻器、電容器、電感器、二極體、保險絲、SRAM以及/或其他邏輯電路等，但是為了更好地理解本揭露的發明構思而在本文中被簡化敘述。在一些實施例中，示例性裝置包括可以互連的多個半導體裝置(例如，電晶體)，包括n型全繞式閘極(GAA)電晶體、p型全繞式閘極(GAA)電晶體、p型場效電晶體(PFET)、n型場效電晶體(NFET)等。再者，應注意的是，方法100的製程步驟，其包括參照第2-16圖所給出的任何描述，以及在本揭露中提供的此方法的其餘部分和示例性附圖，都僅僅是示例性的，並非用以限制超出所附之申請專利範圍中所具體記載的內容。
參照第1圖和第2圖，方法100包括步驟102，其中係在一基底202上方形成一堆疊204。堆疊204包括以交替方式垂直堆疊的半導體層(semiconductor layers)206和犧牲層(sacrificial layers)208。在第2圖中係示出了具有第一裝置區域(first device area)10和第二裝置區域(second device area)20的一工件200。工件200包括基底202，此基底可以是例如一矽基底的一半導體基底。基底202可以包括各種材料層，前述材料層包括形成在一半導體基底上的導電層或絕緣層。如本領域中通常知識者已知的，基底202還可以包括各種摻雜配置(doping configurations)，視設計要求而定。例如，可以在針對不同裝置類型(例如，n型全繞式閘極(GAA)電晶體、p型全繞式閘極(GAA)電晶體)設計的區域中的基底202上形成不同的摻雜分佈(例如，n型井、p型井)。合適的摻雜可以包括摻雜物的離子佈植以及/或擴散製程。基底202還可以包括其他半導體，例如鍺、碳化 矽(SiC)、矽鍺(SiGe)或鑽石。或者在其他實施例中，基底202可以包括一化合物半導體(compound semiconductor)以及/或一合金半導體(alloy semiconductor)。在方法100的一實施例中，係進行抗擊穿(anti-punch through，APT)植入。例如，可以在裝置的一通道區域的下方區域中進行抗擊穿(APT)植入，以避免擊穿(punch-through)或是不想要的擴散(unwanted diffusion)。
堆疊204包括被犧牲層208穿插設置的半導體層206。堆疊204也可以被稱為一層堆疊(layer stack)204或一磊晶堆疊(epitaxial stack)204。如第2圖所示，半導體層206和犧牲層208沿著Z方向交替地沉積，使得它們是彼此交錯的。半導體層206和犧牲層208的組成不同，以使得在隨後的步驟中得以選擇性的去除犧牲層208。在一些實施例中，半導體層206可以由矽(Si)、鍺(Ge)、矽鍺(SiGe)、鍺錫(germanium tin，GeSn)、矽鍺錫(silicon germanium tin，SiGeSn)、砷化鎵(gallium arsenide，GaAs)、砷化鋁鎵(aluminum gallium arsenide，AlGaAs)、砷化銦(indium arsenide，InAs)、或前述之組合所形成，而犧牲層208可以由一半導體材料或一介電材料所形成。在一些實施方式中，用於犧牲層208的半導體材料可以包括矽(Si)、鍺(Ge)、矽鍺(SiGe)、鍺錫(GeSn)、矽鍺錫(SiGeSn)、或前述之組合。在一些實施方式中，用於犧牲層208的介電質材料可以包括氧化矽、氮化矽、或氮氧化矽。為了避免疑問，儘管半導體層206和犧牲層208的材料選擇可以重疊，但是在存在氧化劑(oxidizing agents)的情況下，選擇的半導體層206和犧牲層208的組成係使得兩者在蝕刻選擇性或氧化速率方面是不同的。當半導體層206和犧牲層208都由半導體材料形成時，它們也可以由包含選自碳化矽(SiC)、磷化鎵(GaP)、磷化銦(InP)、銻化銦(InSb)、磷化砷化鎵(GaAsP)、砷化鋁銦(aluminum indium arsenide，AlInAs)、砷化銦鎵(indium gallium arsenide，InGaAs)、磷化鎵 銦(gallium indium phosphide，GaInP)、以及/或磷化砷化銦鎵(gallium indium arsenide phosphide，GaInAsP)、或前述之組合的一半導體材料所形成。在一實施例中，半導體層206可以由矽(Si)形成，並且犧牲層208可以由矽鍺(SiGe)形成。
可以使用一磊晶生長製程，例如以分子束磊晶(molecular beam epitaxy，MBE)製程、金屬有機化學氣相沉積(metalorganic chemical vapor deposition，MOCVD)製程、以及/或其他合適的磊晶生長製程，來形成上述堆疊204。在一些實施例中，半導體層206包括與基底202相同的材料。在一些實施例中，其中半導體層206和犧牲層208均由半導體材料形成，半導體層206和犧牲層208可以是基本上無摻質的(dopant-free)(亦即，具有約0cm-3至約1×1017cm-3的非固有的摻質濃度(extrinsic dopant concentration))，其中例如在其磊晶生長製程中並不有意的進行摻雜。
注意，如第2圖和其他附圖所示，係以三(3)層的半導體層206和三(3)層的犧牲層208交替佈置，但這僅出於說明的目的，並非意圖用於限制申請專利範圍中具體敘述的範圍。可以理解的是，可以在磊晶的堆疊204中形成任何數量的磊晶層。磊晶層的數量取決於裝置200的通道構件的期望數量。在一些實施例中，半導體層206的數量208在2到10之間。還應注意，儘管在第2圖中分別示出了工件200的第一裝置區域10和第二裝置區域20，但是第2圖所示的第一裝置區域10和第二裝置區域20是工件200的不同裝置區域的簡要示意圖。就基底202而言，第一裝置區域10和第二裝置區域20還代表在基底202之上的不同區域。
在如第2圖所示的一些實施例中，每個半導體層206具有基本上相同的第一厚度(T1)，並且每個犧牲層208具有基本上相同的第二厚度(T2)。這裡，基本上相同是指沒有故意產生厚度變化。可以基於不同的考慮因素，例如所欲 製得的全繞式閘極(GAA)電晶體的通道寬度以及在閘極結構中形成各種材料層的困難度，來選擇第一厚度T1和第二厚度T2。如將在下面更詳細地描述的，半導體層206或其部分將成為隨後形成的全繞式閘極(GAA)電晶體的通道構件。因此，半導體層206也可以稱為通道層(channel layers)206。越大的半導體層206的第一厚度T1將導致越大的通道寬度。位於半導體層206之間的犧牲層208終將被去除，以釋放由半導體層206形成的通道構件。越大的犧牲層208的第二厚度T2係用來定義相鄰的通道區域之間一更大的垂直距離。因此，當期望更大的通道寬度時，第一厚度T1可以大於第二厚度T2。當關注於形成閘極結構的困難度時，第二厚度T2可以等於或小於第一厚度T1。
參照第1、3和4圖，方法100包括步驟104，其中在第一裝置區域10中係自堆疊204而形成一第一鰭片元件(first fin element)210A，並且在第二裝置區域20中自堆疊204而形成第二鰭片元件(second fin element)210B。儘管未詳細示出，但是在一些示例製程中，可以在工件200上方，包括在堆疊204上方，沉積一鰭片頂部硬質遮罩層(fin top hard mask layer)。鰭片頂部硬質遮罩層可以是單層或多層。在一些實施方案中，鰭式頂部硬質遮罩層可包含氧化矽、氮化矽、氮氧化矽、氮碳氧化矽、碳化矽、或前述之組合。在鰭狀頂部硬質遮罩層是多層的實施例中，它可以包括沉積在堆疊204上的氧化矽層和沉積在氧化矽層上的氮化矽層。鰭片頂部硬質遮罩層在一圖案化製程中係用以對鰭片頂部硬質遮罩層進行圖案化。然後將圖案化的鰭頂部硬遮罩層作為一蝕刻遮罩，以形成第一鰭片元件210A和第二鰭片元件210B。例如，圖案化製程可以包括一微影製程(例如，光學微影或電子束微影)，其可以進一步包括光阻塗層(例如，旋轉塗佈)、軟烘烤、遮罩對準、曝光、曝光後烘烤、光阻顯影、沖洗、乾燥(例如，旋轉乾 燥以及/或硬烘烤)、其他合適的微影技術、以及/或前述方法之組合。在一些實施例中，蝕刻製程可以包括乾式蝕刻(例如，反應性離子蝕刻)，濕式蝕刻和/或其他蝕刻方法。可以對工件200進行圖案化製程，直到第一鰭片元件210A和第二鰭片元件210B從基底202延伸。在一些實施例中，圖案化還蝕刻到基底202中，使得第一鰭片元件210A和第二鰭片元件210中的每一個都包括自基底202形成的下方部分(lower portion)和自堆疊204形成的上方部分(upper portion)。上方部分包括堆疊204中的每個半導體層206和犧牲層208。在一些實施例中，可以使用雙重圖案化(double-patterning)或多重圖案化(multi-patterning)製程來製造第一鰭片元件210A和第二鰭片元件210B。一般而言，雙重圖案化或多重圖案化製程是結合了光學微影及自對準製程，得以使形成的圖案的節距(pitch)小於使用單一、直接的光學微影製程所能得到的節距。例如，在一實施例中，在一基底的上方形成一犧牲虛置層(sacrificial dummy layer)，並使用一光學微影製程將此材料層圖案化。使用一自對準製程在上述犧牲虛置層旁邊形成間隔物(spacers)。然後移除犧牲虛置層，利用留下的間隔物或芯軸(mandrels)，通過對堆疊204的蝕刻，以圖案化第一鰭片元件210A和第二鰭片元件210B。如第3圖所示，第一鰭片元件210A和第二鰭片元件210B係沿著Y方向縱長的延伸(即，進入或離開第3圖)。
現在參照第4圖。在形成第一鰭片元件210A和第二鰭片元件210B之後，在相鄰的鰭片元件之間形成隔離部件(isolation feature)212，例如在兩個相鄰的第一鰭片元件210A之間(在圖中僅在第一裝置區域10中示出了一個隔離部件212)，或者在兩個相鄰的第二鰭片元件210B之間(在第二裝置區域20中僅示出一個隔離部件212)形成隔離部件212。隔離部件212也可以稱為淺溝槽隔離(shallow trench isolation，STI)部件212。作為示例，在一些實施例中，首先在基 底202上方沉積一介電層(dielectric layer)，以介電材料填充第一鰭片元件210A和第二鰭片元件210B之間的溝槽。在一些實施例中，介電層可以包括氧化矽、氮化矽、氮氧化矽、摻氟矽酸鹽玻璃(fluorine-doped silicate glass，FSG)、低介電常數介電質、前述之組合以及/或其他合適的材料。在各種示例中，可以通過化學氣相沉積(chemical vapor deposition，CVD)製程、次大氣壓化學氣相沉積(subatmospheric CVD，SACVD)製程、可流動式化學氣相沉積(flowable CVD)製程、原子層沉積(atomic layer deposition，ALD)製程、物理氣相沉積(physical vapor deposition，PVD)製程、以及/或其他合適的製程來沉積此介電層。然後，例如通過一化學機械研磨(chemical mechanical polishing，CMP)製程來使沉積的介電材料變薄並且平坦化。可通過乾式蝕刻製程、濕式蝕刻製程以及/或前述之組合使平坦化的介電層進一步凹陷(recessed)，以形成淺溝槽隔離部件212。在凹陷之後，第一鰭片元件210A和第二鰭片元件210B的至少上方部分高於淺溝槽隔離部件212。在一些實施例中，介電層(和隨後形成的淺溝槽隔離部件212)可以包括一多層結構(a multi-layer structure)，例如具有一個或多個襯層(liner layers)的多層結構。為了更好地說明本揭露的各種實施例，從第4圖起，第一裝置區域10中的第一鰭片元件210A和第二裝置區域20中的第二鰭片元件210B中的每一個係沿著長度方向(Y方向)和沿著寬度方向(X方向)示出。
參照第1圖和第5圖，方法100包括步驟106，其中係在第一鰭片元件210A的通道區域10C和第二鰭片元件210B的通道區域20C上方形成虛置閘極堆疊(dummy gate stacks)224。儘管在沿Y方向的剖面視圖中沒有出現虛置閘極堆疊224，但是在第5圖中是以虛線示出了虛置閘極堆疊224。為簡單起見，後續的圖式係未以虛線示出虛置閘極堆疊224。在一些實施例中，係採用一閘極替換製 程(或一閘極後置製程)，其中虛置閘極堆疊224是做為功能性閘極結構的佔位件(placeholders)，並且在後續製程中將其去除並由功能性閘極結構代替。也可以使用其他製程和配置方式。如第5圖所示，可以由氧化矽，氮化矽或其他合適的介電材料形成一虛置介電層214(dummy dielectric layer)，且可在工件200上方，包括在第一鰭片元件210A和第二鰭片元件210B上方，通過化學氣相沉積(CVD)製程、次大氣壓化學氣相沉積(SACVD)製程、可流動式化學氣相沉積(flowable CVD)製程、或原子層沉積(atomic layer deposition，ALD)製程來沉積虛置介電層214。虛置介電層214可以用於避免後續製程對鰭片元件的損壞。然後，可以將由多晶矽形成的一虛置閘極電極層(dummy gate electrode layer)216沉積在虛置介電層214上方。出於圖案化的目的，可以在虛置閘極電極層216上方沉積一閘極頂部硬質遮罩(gate top hard mask)218。閘極頂部硬質遮罩218可以是單層或多層，並且可以包括氧化矽、氮化矽、氮氧化矽、碳化矽、碳氮氧化矽、或前述之組合。在閘極頂部硬質遮罩218是多層的情況下，閘極頂部硬質遮罩218包括沉積在虛置閘極電極層216上的氧化矽層(silicon oxide layer)220以及沉積在氧化矽層220上的氮化矽層(silicon nitride layer)222。閘極頂部硬質遮罩218、虛置閘極電極層216以及虛置介電層214係以一圖案化製程進行圖案化，前述圖案化製程可以包括一微影製程(例如，光學微影或電子束微影)，前述微影製程可以進一步包括光阻塗佈(例如，旋轉塗佈)、軟烘烤、遮罩對準、曝光、曝光後烘烤、光阻顯影、沖洗、乾燥(例如，旋轉乾燥以及/或硬烘烤)、其他合適的微影技術、以及/或前述方法之組合。在一些實施例中，蝕刻製程可以包括乾式蝕刻(例如反應性離子蝕刻)、濕式蝕刻和/或其他蝕刻方法。
在第一鰭片元件210A的通道區域10C上方形成虛置閘極堆疊224 之後，還定義了與通道區域10C相鄰的源極/汲極(S/D)區域10SD。類似地，在第二鰭片元件210B的通道區域20C上方形成虛置閘極堆疊224之後，還定義了與通道區域20C相鄰的源極/汲極(S/D)區域20SD。
參照第1圖和第6圖，方法100包括步驟108，其中係將一閘極間隔物層(gate spacer layer)226沉積在工件200上方，包括沉積在虛置閘極堆疊224、第一鰭片元件210A以及第二鰭片元件210B上方。在一些實施例中，形成閘極間隔物層226的材料係被順應性的沉積(deposited conformally)在工件200上，包括順應性的沉積在虛置閘極堆疊224的頂表面和側壁上。在本文中可以使用“順應性”的一詞，以便於描述在多個區域的層，其厚度基本上是均勻的這個特點。閘極間隔物層226可以具有單層結構或包括多層結構。在第6圖所示的一些實施例中，閘極間隔物層226包括一單層結構。閘極間隔物層226可以包括氧化矽、氮氧化矽、氮化矽、碳氮化矽、碳氧化矽、碳氮氧化矽、其他合適的介電材料、或前述之組合。可以通過使用例如化學氣相沉積(CVD)製程、次大氣壓化學氣相沉積(SACVD)製程、可流動式化學氣相沉積(flowable CVD)製程、原子層沉積(atomic layer deposition，ALD)製程、或其他合適的製程將間隔物材料沉積在虛置閘極堆疊224上。然後，在一非等向性蝕刻製程中回蝕閘極間隔物材料，以形成閘極間隔物層226。非等向性蝕刻製程係使第一鰭片元件210A和第二鰭片元件210B的與虛置閘極堆疊224相鄰但未被虛置閘極堆疊224覆蓋的部分(例如，在源極/汲極區域10SD和20SD上方)暴露出來。儘管在第6圖中未明確示出，但是在一些替代性實施例中，可以通過此非等向性蝕刻製程而部分的或完全的去除在虛置閘極堆疊224正上方的部分的閘極間隔物材料，同時將閘極間隔物層226留在虛置閘極堆疊的側壁上。
參照第1圖和第7圖，方法100包括步驟110，其中係使用閘極間隔物層226和虛置閘極堆疊224作為一蝕刻遮罩，在第一鰭片元件210A和第二鰭片元件210B中形成源極/汲極凹部(source/drain recesses)228。在一些實施例中，第一裝置區域10中的第一鰭片元件210A的源極/汲極區域10SD和第二鰭片元件210B的源極/汲極區域20SD係被凹陷，以形成源極/汲極凹部228。源極/汲極凹部228的形成可以使用乾式蝕刻製程或濕式蝕刻製程形成。例如，乾式蝕刻製程可以實施一含氧氣體、一含氟氣體(例如CF4，SF6，CH2F2，CHF3和/或C2F6)、一含氯氣體(例如Cl2，CHCl3，CCl4和/或BCl3)、一含溴氣體(例如HBr和/或CHBR3)、一含碘氣體、其他合適的氣體以及/或電漿、以及/或前述之組合。在第7圖所示的一些實施例中，使第一鰭片元件210A和第二鰭片元件210B的上方部分凹陷，以暴露出半導體層206和犧牲層208的側壁。在一些實施例中，第一鰭片元件210A和第二鰭片元件210B的下方部分的至少一部分係下凹。亦即，源極/汲極凹部228可以在第一裝置區域10和第二裝置區域20中的最底部犧牲層208下方延伸。在步驟110中的操作結束時，第一鰭片元件210A和第二鰭片元件210B的源極/汲極區域10SD和20SD可以變成與淺溝槽隔離(STI)部件212的頂表面齊平，或是低於淺溝槽隔離(STI)部件212的頂表面。
參照第1圖和第8圖，方法100包括步驟112，其中在第一裝置區域10的第一鰭片元件210A中選擇性地形成內部間隔物的凹部(inner spacer recesses)232。在第8圖所示的一些實施例中，第二裝置區域20可以被第一遮罩層(first masking layer)230遮蓋。第一遮罩層230有助於在第一裝置區域10中的第一鰭片元件210A中選擇性地形成內部間隔物的凹部232。在一些實施方式中，第一遮罩層230可以包括一個或多個光阻或者一個或多個介電層。可以使用旋轉塗佈 (spin-on coating)、化學氣相沉積(CVD)、或適當的沉積技術來沉積第一遮罩層230。如上文關於堆疊204的描述，半導體層206的組成與犧牲層208的組成不同。在步驟112處，不同的組成允許第一鰭片元件210A中的犧牲層208暴露於源極/汲極凹部中，以被選擇性地和部分地凹陷而形成內部間隔物的凹部(inner spacer recesses)232，同時對於暴露出的半導體層206則基本上未蝕刻。在半導體層206基本上由Si組成並且犧牲層208基本上由SiGe組成的一實施例中，對於犧牲層208的選擇性凹陷可以包括一矽鍺(SiGe)氧化製程，隨後去除矽鍺(SiGe)氧化物。在那些實施例中，矽鍺(SiGe)氧化製程可以包括使用臭氧。在一些實施例中，選擇性凹陷可以是一選擇性的非等向性蝕刻製程(例如，一選擇性的乾式蝕刻製程或是一選擇性濕式蝕刻製程)，並且犧牲層208凹陷的程度係由蝕刻製程的持續時間所控制。在一些實施例中，選擇性的乾式蝕刻製程可以包括使用一種或多種基於氟的蝕刻劑，例如氟氣體或氫氟烴。如第8圖所示，內部間隔物的凹部232係從第一裝置區域10中的源極/汲極凹部228沿著Y方向而向內延伸。在一些實施例中，選擇性濕式刻蝕製程可以包括氫氟酸(HF)或氫氧化銨(NH4OH)蝕刻劑。
參照第1、9和10圖，方法100包括步驟114，其中在內部間隔物凹口232中形成內部間隔物部件(inner spacer features)236(如第10圖所示)。在一些實施例中，可以通過化學氣相沉積(CVD)、電漿輔助化學氣相沉積(plasma-enhanced CVD，PECVD)、低壓化學氣相沉積(LPCVD)、原子層沉積(ALD)、或其他合適的方法，在工件200上方沉積內部間隔物層234。內部間隔物層234可以由氧化鋁、氧化鋯、氧化鉭、氧化釔、氧化鈦、氧化鑭、氧化矽、碳氮化矽、氮碳氧化矽、碳氧化矽、低介電常數之材料、其他合適的金屬氧化物、或前述之組合所製成。在一些實施方式中，內部間隔物層234可以順應性的沉積在閘極頂部硬 質遮罩218的頂表面上、閘極間隔物層226的頂表面和側壁上、基底202的暴露在源極/汲極凹部228中的部分、以及淺溝槽隔離部件的頂表面上。隨後，如第10圖所示，可以回蝕沉積的內部間隔物層234，以在第一裝置區域10中的內部間隔物的凹部232中形成內部間隔物部件236。在前述回蝕製程中，係去除在內部間隔物的凹部232之外的內部間隔物層234。在第10圖中所表示的一些實施方式中，內部間隔物部件236是凹陷的，使得半導體層206的一部分是懸置在內部間隔物部件236的上方。換句話說，內部間隔物部件236的側表面可以不與半導體層206的側壁齊平。步驟112和114進行時，第二裝置區域20是保持被第一遮罩層230所保護和遮蔽。也就是說，內部間隔物的凹部232和內部間隔物部件236僅形成在第一裝置區域10中，並且完全不在第二裝置區域20中形成。在形成內部間隔物部件236之後，可以使用蝕刻、灰化(ashing)、或合適的方法從第二裝置區域20中去除第一遮罩層230。
參照第1圖和第11圖，方法100包括步驟116，其中係在源極/汲極凹部228中形成磊晶的源極/汲極部件(epitaxial source/drain features)238。由於在整個工件200中源極/汲極部件238的形成基本相同，因此在第11圖中共同示出了第一裝置區域10和第二裝置區域20中的源極/汲極部件238。儘管在本揭露的附圖中未單獨示出，但是源極/汲極部件238可以包括用於n型裝置的n型源極/汲極部件以及用於p型裝置的p型源極/汲極部件。在一些實施例中，工件200中的n型裝置的n型磊晶源極/汲極部件可以一起形成，而在之前或之後的製程中，可以一起形成工件200中的p型裝置的p型磊晶源極/汲極部件。可以使用合適的磊晶製程來形成源極/汲極部件238，例如化學氣相沉積(CVD)沉積技術(例如，氣相磊晶(vapor-phase epitaxy，VPE)、超高真空化學氣相沉積(UHV-CVD))、分子束磊晶 (molecular beam epitaxy，MBE)、以及/或其他合適的製程。示例性的n型磊晶的源極/汲極部件可以包括Si、GaAs、GaAsP、SiP、或其他合適的材料。可以通過引入包括例如磷或砷的n型摻質的摻雜物質以及/或其他合適的摻雜物質，包括前述摻雜物質之組合，而在磊晶製程期間原位摻雜(in-situ doped)n型磊晶源極/汲極部件。如果未原位摻雜n型磊晶源極/汲極部件，則可進行佈植製程(即接面佈植製程)，以摻雜n型磊晶源極/汲極部件。p型磊晶源極/汲極部件的例子可以包括Si、Ge、AlGaAs、SiGe、摻硼SiGe、或其他合適的材料，並且可以在磊晶製程期間通過引入包括p型摻質例如硼(B)或BF2進行原位摻雜。如果未原位摻雜p型磊晶源極/汲極部件，則進行一佈植製程(即一接面佈植製程)以對p型磊晶源極/汲極部件進行摻雜。
參照第1圖和第12圖，方法100包括步驟118，其中在源極/汲極部件238上方形成一介電層242。在一些情況下，介電層242可以被稱為層間介電層(ILD layer)242。在工件200的第一裝置區域10和第二裝置區域20中，層間介電層242可以基本相同。在一些實施例中，首先在源極/汲極部件238上沉積一接觸蝕刻停止層(CESL)240。在一些示例中，接觸蝕刻停止層(CESL)240包括氮化矽層、氧化矽層、氧氮化矽層、以及/或本領域已知的其他材料。可以通過原子層沉積(ALD)、電漿輔助化學氣相沉積(plasma-enhanced CVD，PECVD)製程、以及/或其他合適的沉積或氧化製程來形成接觸蝕刻停止層(CESL)240。然後，層間介電層242被沉積在接觸蝕刻停止層(CESL)240上。在一些實施例中，層間介電層242包括例如四乙氧基矽烷(TEOS)氧化物、未摻雜矽酸鹽玻璃、或是例如矽酸硼磷矽酸鹽玻璃(BPSG)、熔融石英玻璃(FSG)、磷矽玻璃(Phospho-Silicate Glass，PSG)、硼矽玻璃(Boro-Silicate Glass，BSG)之類的摻雜矽氧化物的材料、以及/ 或其他合適的介電材料。可以通過電漿輔助化學氣相沉積(PECVD)製程或其他合適的沉積技術來沉積層間介電層242。在一些實施例中，在形成層間介電層242之後，可以對工件200進行退火以改善層間介電層242的完整性。如第12圖所示，在層間介電層242的沉積和退火之後，將工件200平坦化，通過例如化學機械研磨(CMP)製程來形成一水平頂表面以進行進一步製程。
參照第1、13和14圖，方法100包括步驟120，其中去除虛置閘極堆疊224，以在第一裝置區域10中形成第一閘極開口(first gate opening)244A以及在第二裝置區域20中形成第二閘極開口(second gate opening)244B。在整個工件200中，虛置閘極堆疊224的去除情況大致相同，可以同時進行在第一裝置區域10和第二裝置區域20中的虛置閘極堆疊224的去除。在所敘述的實施例中，可以進行平坦化製程(planarization process)以去除閘極頂部硬質遮罩218，使得在第一裝置區域10和第二裝置區域20兩者中均暴露出虛置閘極電極層216的頂表面。然後，一蝕刻製程完全去除了虛置閘極電極層216和虛置介電層214，以暴露出通道區域10C或20C中的半導體層206和犧牲層208。這時，基本上從工件200上去除了虛置閘極堆疊224。蝕刻製程可以是乾式蝕刻製程、濕式蝕刻製程、其他合適的蝕刻製程、或前述之組合。可以選擇蝕刻製程，使得其對虛置閘極堆疊224是有選擇性的，並且基本上不蝕刻接觸蝕刻停止層(CESL)240和層間介電層242。在第14圖所示的一些實施方式中，虛置閘極堆疊224和虛置介電層214兩者係從通道區域10C或20C去除，以暴露出通道區域10C或20C中的半導體層206和犧牲層208。
參照第1圖和第15圖，方法100包括步驟122，在步驟122中係選擇性地去除暴露在第一閘極開口244A中的犧牲層208，使得在第一裝置區域10中選 擇性地釋放通道區域10C中的半導體層206以成為通道構件。在一些實施例中，第二裝置區域20由可與第一遮罩層230相似的第二遮罩層(second masking layer)246遮蔽。在所描繪的實施例中，以一蝕刻製程選擇性地蝕刻暴露出的犧牲層208，但對於半導體層206進行最少程度的蝕刻或是沒有蝕刻。並且在一些實施例中，對於閘極間隔物層226和內部間隔件部件236也進行最少程度的蝕刻或是沒有蝕刻。可以調整各種蝕刻參數以實現犧牲層208的選擇性蝕刻，例如蝕刻劑成分、蝕刻溫度、蝕刻溶液濃度、蝕刻時間、蝕刻壓力、來源功率、RF偏置電壓、RF偏置功率、蝕刻劑流速、其他合適的蝕刻參數、或前述之組合。例如，為蝕刻製程選擇一蝕刻劑，此蝕刻劑以比起對於半導體層206的材料(在示出的實施例中為矽)有更高的蝕刻速率而蝕刻犧牲層208的材料(在示出的實施例中為矽鍺)。蝕刻製程可以是乾式蝕刻製程、濕式蝕刻製程、其他合適的蝕刻製程、或是前述之組合。在一些實施例中，乾式蝕刻製程(例如反應性離子蝕刻製程)利用一含氟氣體(例如，SF6)來選擇性地蝕刻犧牲層208。在一些實施例中，可以調節含氟氣體與氧氣(例如，O2或O3)的比例、蝕刻溫度、以及/或RF功率，以選擇性地蝕刻矽鍺或矽。在一些實施例中，濕式蝕刻製程利用包括氫氧化銨(NH4OH)和水(H2O)的蝕刻溶液，以選擇性的蝕刻犧牲層208。在一些實施例中，使用鹽酸(HCl)的化學氣相蝕刻製程選擇性地蝕刻犧牲層208。在步驟122處的操作結束時，通過去除第一鰭片元件210A中的犧牲層208，通道區域10C中的半導體層206會懸置在留下的空間248上。通道區域10C中釋放的半導體層206可以被稱為通道構件(channel members)206’。空間248與第一閘極開口244A是在一流體可連通的狀態。在步驟122處釋放第一裝置區域10中的通道構件206’之後，可以使用蝕刻、灰化或合適的方法從第二裝置區域20去除第二遮罩層246。
參照第1圖和第16圖，方法100包括步驟124，其中係在第一裝置區域10中的通道區域10C上方形成第一閘極結構(first gate structure)250A，並且在第二裝置區域20中的通道區域20C上方形成第二閘極結構(second gate structure)250B。在第一閘極結構250A和第二閘極結構250B的製程和成分基本相同的一些實施例中，可以同時進行第一閘極結構250A和第二閘極結構250B的形成。在本揭露的附圖中未具體示出的一些替代實施例中，可以通過使用一遮罩層的選擇性遮蔽來分別形成第一閘極結構250A和第二閘極結構250B。第一閘極結構250A和第二閘極結構250B中的每一個可以包括一界面層(interfacial layer)、閘極介電層、一個或多個功函數層、以及一金屬填充層(metal fill layer)。下面描述一示例之製程。可以在第一裝置區域10中的通道區域10C中的通道構件206'上以及在第二裝置區域20中的第二鰭片元件210B的通道區域10C上形成一界面層，以提供隨後形成的閘極介電層的附著力。在一些實施方式中，界面層可以包括介電材料，例如氧化矽、矽酸鉿(hafnium silicate)或氮氧化矽。界面層可以通過化學氧化、熱氧化、原子層沉積(ALD)、化學氣相沉積(CVD)、以及/或其他合適的方法形成。然後，在第一裝置區域10中的通道區域10C中的通道構件206'和在第二裝置區域20中的第二鰭片元件210B的通道區域10C中的通道構件206'上沉積一閘極介電層。閘極介電層可以包括一個或多個高介電常數之介電材料之閘極介電層。如本文所使用和描述的，高介電常數之介電材料其介電常數例如是大於熱氧化矽的介電常數(大約3.9)。閘極介電層的例子可以包括二氧化鈦(TiO2)、氧化鋯鉿(HfZrO)、三氧化二鉭(Ta2O3)、氧化矽鉿(HfSiO4)、二氧化鋯(ZrO2)、氧化矽鋯(ZrSiO2)、氧化鑭(LaO)、氧化鋁(AlO)、氧化鋯(ZrO)、氧化鈦(TiO)、五氧化二鉭(Ta2O5)、氧化釔(Y2O3)、鈦酸鍶(SrTiO3；STO)、鈦酸鋇 (BaTiO3；BTO)、BaZrO、鉿鑭鉿氧化物(HfLaO)、氧化矽鉿(HfSiO)、鑭矽氧化物(LaSiO)、鋁矽氧化物(AlSiO)、鉿鉭氧化物(HfTaO)、鉿鈦氧化物(HfTiO)、鈦酸鍶鋇((Ba，Sr)TiO3；BST)、三氧化二鋁(Al2O3)、氮化矽(Si3N4)、氮氧化矽(SiON)、其他高介電常數材料、或前述之組合。在一些實施例中，可以通過原子層沉積(ALD)、物理氣相沉積(PVD)、化學氣相沉積(CVD)、氧化、以及/或其他合適的方法來形成閘極介電層。
然後，可以在閘極介電層上沉積一個或多個功函數層。在一些實施方式中，可以在n型裝置區域和在p型裝置區域中形成不同的功函數層(work function layers)。在那些實施方式中，儘管n型裝置區域和p型裝置區域可以共享某些相同的功函數層，但是n型裝置區域可以包括在p型裝置區域中不存在的一個或多個功函數層。類似地，在替代實施方式中，p型裝置區域可以包括在n型裝置區域中不存在的一個或多個功函數層。P型功函數層包括任何合適的P型功函數材料，例如TiN、TaN、TaSN、Ru、Mo、Al、WN、WCN、ZrSi2、MoSi2、TaSi2、NiSi2、其他p型功函數材料、或前述之組合。N型功函數層包括任何合適的n型功函數材料，例如Ti、Al、Ag、Mn、Zr、TiAl、TiAlC、TiAlSiC、TaC、TaCN、TaSiN、TaAl、TaAlC、TaSiAlC、TiAlN、其他n型功函數材料、或前述之組合。注意的是，p型功函數層不限於在p型裝置區域中使用，n型功函數層不限於在n型裝置區域中使用。可以在n型裝置區域和p型裝置區域中形成P型功函數層和n型功函數層，以實現期望的臨界電壓(threshold voltage)。在一些實施例中，金屬閘極堆疊244可以包括一個或多個金屬填充層。例如，化學氣相沉積(CVD)製程、或物理氣相沉積(PVD)製程在一個或多個n型功函數層和一個或多個p型功函數層上沉積一個或多個金屬填充層(metal fill layer)，使得金屬填充層 填充第一閘極開口244A(包括空間248)的任何剩餘部分以及填充第二閘極開口244B。金屬填充層可以包括合適的導電材料，例如Al、W以及/或Cu。金屬填充層可以額外地或共同地包括其他金屬、金屬氧化物、金屬氮化物、其他合適的材料、或前述之組合。
仍然參照第16圖。在步驟124的操作結束之後，在第一裝置區域10中形成第一電晶體(first transistor)260，並且在第二裝置區域20中形成第二電晶體(second transistor)270。如第16圖所示，第一電晶體260的第一閘極結構250A係設置在第一裝置區域10中的通道區域10C中的每個通道構件206'之上，並包圍環繞著每個通道構件206'。亦即，第一裝置區域10中的第一電晶體260區域10是全繞式閘極(GAA)電晶體260。第二電晶體270的第二閘極結構250B係設置在第二鰭片元件210B的通道區域20C上方。注意的是，不去除第二鰭片元件210B的通道區域20C中的犧牲層208，並且不釋放通道區域20C中的半導體層206以形成通道構件。亦即，第二裝置區域20中的第二電晶體270是鰭式場效電晶體(FinFET)270，其中第二閘極結構250B並不延伸到第二鰭片元件210B的通道區域20C中。由於在第二鰭片元件210B的通道區域20C中存在半導體層206和犧牲層208，所以鰭式場效電晶體(FinFET)270可以被視為成層的(layered)或者被稱為是一成層的鰭式場效電晶體(layered FinFET)。如第16圖中所示，第一裝置區域10中的第一電晶體260中的源極/汲極部件238係與通道構件206'的側壁和內部間隔物部件236直接接觸。第二裝置區域20中的第二電晶體270的源極/汲極部件238係與半導體層206和犧牲層208的側壁直接接觸。
第17圖示出了根據本揭露的一些替代實施例的第一電晶體260和第二電晶體270的剖面示意圖。在一些實施例中，第3圖所示的第一鰭片元件210A 和第二鰭片元件210B的側壁可以是不垂直的。替代地，第一鰭片元件210A和第二鰭片元件210B的側壁可以是錐形的(tapered)，使得第一鰭片元件210A和第二鰭片元件210B中的各個鰭片元件具有較寬的底部和較窄的頂部。第一鰭片元件210A和第二鰭片元件210B的錐形側壁可以出現在第一電晶體260和第二電晶體270中。關於第17圖中所示的第一電晶體260，當沿著通道構件206'的長度方向(Y方向)觀察時，最頂部的通道構件206'具有第一寬度(first width)W1，而最底部的通道構件206'具有第二寬度(second width)W2，第二寬度W2係大於第一寬度W1。關於第17圖中的第二電晶體270，當沿著第二鰭片元件210B的長度方向(Y方向)觀察時，第二鰭片元件210B具有具有第三寬度W3的頂表面和具有第四寬度W4的底表面，第四寬度W4大於第三寬度W3。在一些其他實施例中，第一鰭片元件210A和第二鰭片元件210B可以具有不同的寬度。例如，當電路設計需要更寬的通道構件以改善導通電流時(on-state current)，第一鰭片元件210A可以比第二鰭片元件210B更寬。不同的鰭片元件寬度也可以在第17圖中示出。例如，第一寬度W1可以大於第三寬度W3，第二寬度W2可以大於第四寬度W4。
由於具有在第一裝置區域10中製造出全繞式閘極(GAA)電晶體(例如第16圖或第17圖中的第一電晶體260)以及在第二裝置區域20中製造出成層的鰭式場效電晶體(FinFET)(例如第16圖或第17圖中的第二電晶體270)的能力，本揭露的方法可以適合於不同的應用。根據一方面，與第一電晶體260相比，第二電晶體270包括一較厚的通道區域，從而使其適合於高電流的應用。在一些實施例中，第一裝置區域10是一邏輯裝置區域(logic device area)，而第二裝置區域20是一輸入/輸出(input/output，I/O)裝置區域，其中成層的鰭式場效電晶體(FinFET)可做為輸入/輸出(I/O)電晶體。在另一方面，當犧牲層208是由矽鍺(SiGe) 形成時，在半導體層206由矽(Si)形成的情況下，通道區域20C中的犧牲層208係因半導體層206而變形(strained)。第二電晶體270中的應變犧牲層(strained sacrificial layers)208可以變為高電洞遷移率通道區(high hole mobility channel regions)，適用於p型電晶體。在需要六個電晶體(six-transistor，6T)靜態隨機存取記憶體(static random access memory，SRAM)之記憶胞的一些實施例中，第一電晶體260可以用作n型下拉(n-type pull-down，PD)電晶體或n型通道閘極(n-type pass-gate，PG)電晶體，而使用類似於方法100的方法所形成的第二電晶體270可以用作p型上拉(PU)電晶體。在另一方面，使用本揭露的方法所形成的第一電晶體260和第二電晶體270可以作為具有兩種不同臨界電壓的兩種類型的電晶體。其通道構件206'由半導體層206形成的第一電晶體260可以具有第一臨界電壓(VT1)，並且其通道區域包括半導體層206和犧牲層208兩者的第二電晶體270可以具有第二臨界電壓(second threshold voltage，VT2)，其中第二臨界電壓(VT2)與第一臨界電壓(VT1)不同。
參照第1圖，方法100包括步驟126，在步驟126進行後續的製程。可以繼續進行製造以繼續製造半導體裝置200。例如，可以形成各種接觸件(contacts)以促進半導體裝置200中第一電晶體260和第二電晶體270的操作。例如，一個或多個閘極介電(ILD)層(類似於閘極介電層242)以及/或接觸蝕刻停止層(CESL)(類似於接觸蝕刻停止層240)可以形成在基底202上方(具體地，是在閘極介電層242上方、第一閘極結構250A上方和第二閘極結構250B上方)。然後，可以在閘極介電層242中形成接觸件(contacts)以及/或在設置於閘極介電層242上方的其他閘極介電層中形成接觸件(contacts)。例如，接觸件分別與閘極結構(包括第一閘極結構250A和第二閘極結構250B)電性的以及/或物理性的耦接。而且接 觸件分別電性的以及/或物理性的耦接至源極/汲極部件238。接觸件包括導電材料，例如鋁、鋁合金(例如鋁/矽/銅合金)、銅、銅合金、鈦、氮化鈦、鉭、氮化鉭、鎢、多晶矽、金屬矽化物、其他合適的金屬、或前述之組合。在一些實施例中，可以在源極/汲極部件238與源極/汲極接觸件之間的界面處形成一金屬矽化物層(metal silicide layer)。前述金屬矽化物可以包括矽化鎳(nickel silicide)、矽化鈷(cobalt silicide)、矽化鎢(tungsten silicide)、矽化鉭(tantalum silicide)、矽化鈦(titanium silicide)、矽化鉑(platinum silicide)、矽化鉺(erbium silicide)、矽化鈀(palladium silicide)、或前述之組合。在一些實施方式中，設置在閘極介電層242和接觸件(例如，延伸穿過閘極介電層242和/或其他閘極介電層)上方的閘極介電層是一多層互連(multilayer interconnect，MLI)結構的一部分。
在一示例的方面，本揭露係關於一種半導體裝置。此半導體裝置包括在一第一裝置區域中的一第一電晶體以及在一第二裝置區域中的一第二電晶體。前述第一電晶體包括複數個垂直堆疊的通道構件(channel members)；以及在前述垂直堆疊的通道構件上方和周圍的一第一閘極結構(first gate structure)。前述第二電晶體包括一鰭狀通道構件(fin-shaped channel member)；以及在前述鰭狀通道構件上方的一第二閘極結構(second gate structure)。前述鰭狀通道構件包括複數個半導體層(semiconductor layers)以及與前述半導體層交錯的複數個犧牲層(sacrificial layers)。前述半導體層包括一第一半導體材料(first semiconductor material)，前述犧牲層包括一第二半導體材料或者一介電材料。前述第一半導體材料不同於前述第二半導體材料。前述垂直堆疊的通道構件係包括前述第一半導體材料。
在一些實施例中，前述第一半導體材料包括矽(Si)、鍺(Ge)、矽 鍺(SiGe)、鍺錫(GeSn)、矽鍺錫(SiGeSn)、砷化鎵(GaAs)、砷化鋁鎵(AlGaAs)、或銦砷化物(InAs)，其中前述第二半導體材料包括矽(Si)、鍺(Ge)、矽鍺(SiGe)、鍺錫(GeSn)、矽鍺錫(SiGeSn)。前述介電材料包括氧化矽、氮化矽或氮氧化矽。在一些實施例中，前述第一電晶體包括複數個內部間隔物部件(inner spacer features)設置在前述垂直堆疊的通道構件之間，其中前述第二閘極結構不延伸到前述鰭狀通道構件中。在一些實施例中，前述第一電晶體更包括一第一源極/汲極部件(first source/drain feature)，其中前述第二電晶體還包括一第二源極/汲極部件(second source/drain feature)，其中前述第一源極/汲極部件係與前述內部間隔物部件接觸，其中前述第一源極/汲極部件與前述鰭狀通道構件的前述半導體層和前述犧牲層接觸。在一些實施例中，前述第一裝置區域是一邏輯裝置區域(logic device area)，並且前述第二裝置區域是一輸入/輸出裝置區域(input/output device area)。在一些實施例中，前述第一電晶體包括一第一臨界電壓(first threshold voltage)，其中前述第二電晶體包括不同於前述第一臨界電壓的一第二臨界電壓(second threshold voltage)。在一些實施例中，前述的半導體裝置係為一靜態隨機存取記憶體(static random access memory，SRAM)記憶胞。在一些實施例中，前述第一電晶體係作為一下拉電晶體(pull-down transistor)或一通道閘極電晶體(pass-gate transistor)，其中前述第二電晶體係作為一上拉電晶體(pull-up transistor)。
在另一示例的方面，本揭露係關於一種半導體裝置。半導體裝置包括位於一第一區域(first area)中的一鰭狀通道構件(fin-shaped channel member)；以及位於前述鰭狀通道構件上方的一第一閘極結構(first gate structure)。前述鰭狀通道構件包括複數個半導體層以及與前述半導體層交錯的複 數個犧牲層。前述半導體層中的每一個半導體層係包括一第一半導體材料(first semiconductor material)，並且前述犧牲層中的每一個犧牲層係包括一第二半導體材料或一介電材料。前述第一半導體材料不同於前述第二半導體材料。在一些實施例中，前述第一半導體材料包括矽(Si)、鍺(Ge)、矽鍺(SiGe)、鍺錫(GeSn)、矽鍺錫(SiGeSn)、砷化鎵(GaAs)、砷化鋁鎵(AlGaAs)、或銦砷化物(InAs)，其中前述第二半導體材料包括矽(Si)、鍺(Ge)、矽鍺(SiGe)、鍺錫(GeSn)、矽鍺錫(SiGeSn)，其中前述介電材料包括氧化矽、氮化矽或氮氧化矽。在一些實施例中，半導體裝置還包括複數個垂直堆疊的通道構件位於一第二區域中，前述第二區域不同於前述第一區域；以及一第二閘極結構(second gate structure)位於該些垂直堆疊的通道構件中的每一個通道構件的上方和周圍，其中，前述垂直堆疊的通道構件包括前述第一半導體材料。在一些實施例中，半導體裝置更包括複數個內部間隔物部件(inner spacer features)設置在前述垂直堆疊的通道構件之間，其中，前述第一閘極結構並不延伸到前述鰭狀通道構件中。在一些實施例中，半導體裝置更包括一第一源極/汲極部件(first source/drain feature)以及一第二源極/汲極部件(second source/drain feature)，第一源極/汲極部件係與前述鰭狀通道構件中的前述半導體層和前述犧牲層接觸，第二源極/汲極部件係與前述垂直堆疊的通道構件接觸，其中第二源極/汲極部件係與前述內部間隔物部件接觸。
在又一示例的方面，本揭露係關於一種半導體裝置的製造方法。半導體裝置的製造方法包括在一基底上形成一堆疊(stack)，前述堆疊包括複數個半導體層以及與前述半導體層交錯設置的複數個犧牲層；在前述基底的一第一區域(first area)中由前述堆疊形成一第一鰭片元件(first fin element)，並且在前述基底的一第二區域(second area)中由前述堆疊形成一第二鰭片元件(second fin element)；在前述第一鰭片元件上方形成一第一虛置閘極堆疊(first dummy gate stack)，以及在前述第二鰭片元件上方形成一第二虛置閘極堆疊(second dummy gate stack)；在前述第一虛置閘極堆疊和第二虛置閘極堆疊上沉積一閘極間隔物層(gate spacer layer)；在前述第一區域中形成一第一源極/汲極凹部(first source/drain recess)，並在前述第二區域中形成一第二源極/汲極凹部(second source/drain recess)；在前述第一區域中選擇性的且部分的蝕刻前述犧牲層，以形成複數個內部間隔物凹部(inner spacer recesses)；在前述第一區域中的前述內部間隔物凹部中形成複數個內部間隔物部件(inner spacer features)；以及在前述第一源極/汲極凹部中形成一第一源極/汲極部件(first source/drain feature)，以及在前述第二源極/汲極凹部中形成一第二源極/汲極部件(second source/drain feature)。
在一些實施例中，前述半導體層包括矽(Si)，其中前述犧牲層包括矽鍺(SiGe)。在一些實施例中，前述半導體層包括一第一半導體材料(first semiconductor material)，前述犧牲層包括一第二半導體材料(second semiconductor material)或一介電材料，其中前述第一半導體材料不同於前述第二半導體材料。在一些實施例中，前述第一半導體材料包括矽(Si)、鍺(Ge)、矽鍺(SiGe)、鍺錫(GeSn)、矽鍺錫(SiGeSn)、砷化鎵(GaAs)、砷化鋁鎵(AlGaAs)、或銦砷化物(InAs)，其中前述第二半導體材料包括矽(Si)、鍺(Ge)、矽鍺(SiGe)、鍺錫(GeSn)、矽鍺錫(SiGeSn)，其中前述介電材料包括氧化矽、氮化矽或氮氧化矽。在一些實施例中，形成前述內部間隔物部件係包括：在前述第一鰭片元件、前述第一虛置閘極堆疊、前述第二鰭片元件和前述第二虛置閘極堆疊上毯覆式地沉積一內部間隔物層(inner spacer layer)；以及回蝕前述內部間隔物層以暴露出前述閘極間隔物層， 同時將前述內部間隔物部件設置在前述內部間隔物凹部中。在一些實施例中，半導體裝置的製造方法更包括：在前述第一區域和前述第二區域上沉積一介電層；平坦化前述介電層，以暴露出前述第一虛置閘極堆疊和第二虛置閘極堆疊；去除前述第一虛置閘極堆疊和前述第二虛置閘極堆疊，以分別形成一第一溝槽(first trench)和一第二溝槽(second trench)；在遮蔽前述第二溝槽的同時，選擇性地去除暴露在前述第一溝槽中的前述犧牲層，從而釋放出複數個垂直堆疊的通道構件(vertically stacked channel members)；以及在前述垂直堆疊的通道構件的上方和周圍形成一第一閘極結構(first gate structure)，並同時在前述第二溝槽中形成一第二閘極結構(second gate structure)。在一些實施例中，同時形成前述第一閘極結構和前述第二閘極結構係包括：形成一界面層(interfacial layer)；在前述界面層上方形成一閘極介電層(gate dielectric layer)；在前述閘極介電層上沉積一功函數層(work function layer)；以及在前述功函數層上沉積一金屬填充層(metal fill layer)。
以上概述數個實施例之部件，以便在本發明所屬技術領域中具有通常知識者可以更加理解本發明實施例的觀點。在本發明所屬技術領域中具有通常知識者應理解，他們能輕易地以本發明實施例為基礎，設計或修改其他製程和結構，以達到與在此介紹的實施例相同之目的及/或優勢。在本發明所屬技術領域中具有通常知識者也應理解，此類等效的結構並無悖離本發明的精神與範圍，且他們能在不違背本發明之精神和範圍下，做各式各樣的改變、取代和替換。因此，本發明之保護範圍當視後附之申請專利範圍所界定為準。
100:方法
102,104,106,108,110,112,114,116,118,120,122,124,126:步驟

Claims (13)

  1. 一種半導體裝置，包括：在一第一裝置區域中的第一電晶體，該第一電晶體包括：複數個垂直堆疊的通道構件(channel members)；複數個內部間隔物部件(inner spacer features)設置在該些垂直堆疊的通道構件之間；以及包裹該些垂直堆疊的通道構件的各個通道構件的周圍的一第一閘極結構(first gate structure)；和在一第二裝置區域中的第二電晶體，該第二電晶體包括：一鰭狀通道構件(fin-shaped channel member)；以及在該鰭狀通道構件上方的一第二閘極結構(second gate structure)；其中該鰭狀通道構件包括複數個半導體層(semiconductor layers)以及與該些半導體層交錯的複數個犧牲層(sacrificial layers)，其中該第二閘極結構不延伸到該鰭狀通道構件之中；其中，該些半導體層包括一第一半導體材料(first semiconductor material)，該些犧牲層包括一第二半導體材料或者一介電材料，其中，該第一半導體材料不同於該第二半導體材料，其中，該些垂直堆疊的通道構件係包括該第一半導體材料。
  2. 如請求項1所述的半導體裝置，其中，該第一半導體材料包括矽(Si)、鍺(Ge)、矽鍺(SiGe)、鍺錫(GeSn)、矽鍺錫(SiGeSn)、砷化鎵(GaAs)、砷化鋁鎵(AlGaAs)、或銦砷化物(InAs)，其中該第二半導體材料包括矽(Si)、鍺(Ge)、矽鍺(SiGe)、鍺錫(GeSn)、矽鍺 錫(SiGeSn)，其中該介電材料包括氧化矽、氮化矽或氮氧化矽。
  3. 如請求項1所述的半導體裝置，其中該第一電晶體更包括一第一源極/汲極部件(first source/drain feature)，其中該第二電晶體還包括一第二源極/汲極部件(second source/drain feature)，其中該第一源極/汲極部件係與該些內部間隔物部件接觸，其中該第一源極/汲極部件與該鰭狀通道構件的該些半導體層和該些犧牲層接觸。
  4. 如請求項1-3中任一項所述的半導體裝置，其中該第一裝置區域是一邏輯裝置區域(logic device area)，並且該第二裝置區域是一輸入/輸出裝置區域(input/output device area)。
  5. 如請求項1-3中任一項所述的半導體裝置，其中，該第一電晶體包括一第一臨界電壓(first threshold voltage)，其中該第二電晶體包括不同於該第一臨界電壓的一第二臨界電壓(second threshold voltage)。
  6. 如請求項1-3中任一項所述的半導體裝置，係為一靜態隨機存取記憶體(static random access memory，SRAM)記憶胞，其中，該第一電晶體係作為一下拉電晶體(pull-down transistor)或一通道閘極電晶體(pass-gate transistor)，其中，該第二電晶體係作為一上拉電晶體(pull-up transistor)。
  7. 一種半導體裝置，包括：位於一第一區域(first area)中的一鰭狀通道構件(fin-shaped channel member)； 以及位於該鰭狀通道構件上方的一第一閘極結構(first gate structure)；其中該鰭狀通道構件包括複數個半導體層以及與該些半導體層交錯的複數個犧牲層，該第一閘極結構不延伸到該鰭狀通道構件中，且沒有間隔件形成於該些半導體層的兩相鄰半導體層之間，其中該些半導體層中的每一個半導體層係包括一第一半導體材料(first semiconductor material)，並且該些犧牲層中的每一個犧牲層係包括一第二半導體材料或一介電材料，其中該第一半導體材料不同於該第二半導體材料。
  8. 如請求項7所述的半導體裝置，還包括：複數個垂直堆疊的通道構件位於一第二區域中，該第二區域不同於該第一區域；以及一第二閘極結構(second gate structure)位於該些垂直堆疊的通道構件中的每一個通道構件的上方和周圍，其中，該些垂直堆疊的通道構件包括該第一半導體材料。
  9. 如請求項8所述的半導體裝置，更包括：複數個內部間隔物部件(inner spacer features)設置在該些垂直堆疊的通道構件之間；一第一源極/汲極部件(first source/drain feature)係與該鰭狀通道構件中的該些半導體層和該些犧牲層接觸；以及一第二源極/汲極部件(second source/drain feature)係與該些垂直堆疊的通道構件接觸， 其中，該第二源極/汲極部件係與該些內部間隔物部件接觸。
  10. 一種半導體裝置的製造方法，包括：在一基底上形成一堆疊(stack)，該堆疊包括複數個半導體層以及與該些半導體層交錯設置的複數個犧牲層；在該基底的一第一區域(first area)中由該堆疊形成一第一鰭片元件(first fin element)，並且在該基底的一第二區域(second area)中由該堆疊形成一第二鰭片元件(second fin element)；在該第一鰭片元件上方形成一第一虛置閘極堆疊(first dummy gate stack)，以及在該第二鰭片元件上方形成一第二虛置閘極堆疊(second dummy gate stack)；在該第一虛置閘極堆疊和第二虛置閘極堆疊上沉積一閘極間隔物層(gate spacer layer)；在該第一區域中形成一第一源極/汲極凹部(first source/drain recess)，並在該第二區域中形成一第二源極/汲極凹部(second source/drain recess)；在該第一區域中選擇性的且部分的蝕刻該些犧牲層，以形成複數個內部間隔物凹部(inner spacer recesses)；在該第一區域中的該些內部間隔物凹部中形成複數個內部間隔物部件(inner spacer features)，其中形成該些內部間隔物部件係包括：在該第一鰭片元件、該第一虛置閘極堆疊、該第二鰭片元件和該第二虛置閘極堆疊上毯覆式地沉積一內部間隔物層(inner spacer layer)；和回蝕該內部間隔物層以暴露出該閘極間隔物層，同時將該些內部間隔物部件設置在該些內部間隔物凹部中；以及在該第一源極/汲極凹部中形成一第一源極/汲極部件(first source/drain feature)，以及在該第二源極/汲極凹部中形成一第二源極/汲極部件(second source/drain feature)。
  11. 如請求項10所述的半導體裝置的製造方法，其中該些半導體層包括矽(Si)，其中該些犧牲層包括矽鍺(SiGe)。
  12. 如請求項10或11所述的半導體裝置的製造方法，更包括：在該第一區域和該第二區域上沉積一介電層；平坦化該介電層，以暴露出該第一虛置閘極堆疊和第二虛置閘極堆疊；去除該第一虛置閘極堆疊和該第二虛置閘極堆疊，以分別形成一第一溝槽(first trench)和一第二溝槽(second trench)；在遮蔽該第二溝槽的同時，選擇性地去除暴露在該第一溝槽中的該些犧牲層，從而釋放出複數個垂直堆疊的通道構件(vertically stacked channel members)；以及在該些垂直堆疊的通道構件的上方和周圍形成一第一閘極結構(first gate structure)，並同時在該第二溝槽中形成一第二閘極結構(second gate structure)。
  13. 如請求項12所述的半導體裝置的製造方法，其中，同時形成該第一閘極結構和該第二閘極結構係包括：形成一界面層(interfacial layer)；在該界面層上方形成一閘極介電層(gate dielectric layer)；在該閘極介電層上沉積一功函數層(work function layer)；以及在該功函數層上沉積一金屬填充層(metal fill layer)。
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