CN113451307A - 半导体器件及其形成方法 - Google Patents

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朱峯庆
李威养
杨丰诚
陈燕铭
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

根据本发明实施例的一种半导体器件包括第一器件区域中的全环绕栅极(GAA)晶体管和第二器件区域中的鳍型场效应晶体管(FinFET)。GAA晶体管包括多个垂直堆叠的沟道构件和多个垂直堆叠的沟道构件上方和周围的第一栅极结构。FinFET包括鳍形沟道构件和鳍形沟道构件上方的第二栅极结构。鳍形沟道构件包括由牺牲层交错的半导体层。本申请的实施例还提供一种形成半导体器件的方法。

Description

半导体器件及其形成方法
技术领域
本申请的实施例涉及半导体器件及其形成方法。
背景技术
半导体集成电路(IC)行业经历了指数式增长。IC材料和设计方面的技术进步已经产生了几代IC，其中每一代都比前一代具有更小、更复杂的电路。在IC发展的过程中，功能密度(即，每个芯片区域的互连器件的数量)通常已经增加，而几何尺寸(即，可以使用制造工艺制造的最小部件(或线))已经减小。这种按比例缩小工艺一般通过提高生产效率和降低相关成本带来效益。这种按比例缩小也增加了加工和制造IC的复杂度。
例如，随着集成电路(IC)技术向更小的技术节点发展，已经引入了多栅极器件，以通过增加栅极-沟道耦合、减小截止状态电流和减小短沟道效应(SCE)改进栅极控制。多栅极器件通常是指使栅极结构或其一部分布置在沟道区域的多个侧上方的器件。鳍型场效应晶体管(FinFET)和全环绕栅极(GAA)晶体管(两者也称为非平面晶体管)是多栅极器件的示例，这些器件已成为高性能和低泄漏应用的热门候选器件。FinFET具有在不止一侧上被栅极包裹的升高沟道(例如，栅极包裹从衬底延伸的半导体材料“鳍”的顶部和侧壁)。与平面晶体管相比，这种结构提供了对沟道的更好的控制，并大大减少了SCE(特别是通过减少亚阈值泄漏(即，处于“关”状态的FinFET的源极与漏极之间的耦合))。GAA晶体管具有可以部分或全部围绕沟道区域延伸的栅极结构，以提供对两侧或更多侧上的沟道区域的访问。GAA晶体管的沟道区域可以由纳米线、纳米片、其他纳米结构和/或其他合适的结构形成。在一些实施方式中，这种沟道区域包括垂直堆叠的多个纳米结构(其水平延伸，从而提供水平取向的沟道)。这种GAA晶体管可以被称为垂直堆叠的水平GAA(VGAA)晶体管。
GAA晶体管和FinFET可以制造在同一衬底上，以利用两种类型的多栅极器件的优势。传统地，因为GAA晶体管的制造和FinFET的制造需要不同的外延层布置并涉及不同的工艺步骤，所以在同一衬底上制造GAA晶体管和FinFET可能具有挑战性或昂贵。因此，尽管传统器件和方法通常已经足以满足其预期目的，但是它们在各个方面都不令人满意。
发明内容
在一些实施例中，一种半导体器件，包括：第一器件区域中的第一晶体管，所述第一晶体管包括：多个垂直堆叠的沟道构件，以及第一栅极结构，位于所述多个垂直堆叠的沟道构件上方和周围；以及第二晶体管，位于第二器件区域中，所述第二晶体管包括：鳍形沟道构件，以及第二栅极结构，位于所述鳍形沟道构件上方，其中，所述鳍形沟道构件包括由牺牲层交错的半导体层，其中，所述半导体层包括第一半导体材料，并且所述牺牲层包括第二半导体材料或介电材料，其中，所述第一半导体材料与所述第二半导体材料不同，其中，所述多个垂直堆叠的沟道构件包括所述第一半导体材料。
在一些实施例中，一种半导体器件，包括：鳍形沟道构件，位于第一区域中；以及第一栅极结构，位于所述鳍形沟道构件上方，其中，所述鳍形沟道构件包括由多个牺牲层交错的多个半导体层，其中，所述多个半导体层中的每个多个半导体层包括第一半导体材料，并且所述多个牺牲层中的每个多个牺牲层包括第二半导体材料或介电材料，其中，所述第一半导体材料与所述第二半导体材料不同。
在一些实施例中，一种方法，包括：在衬底上形成由多个牺牲层交错的多个半导体层组成的堆叠件；从所述衬底的第一区域的所述堆叠件形成第一鳍元件，并且在所述衬底的第二区域中从所述堆叠件形成第二鳍元件；在所述第一鳍元件上方形成第一伪栅极堆叠件，并且在所述第二鳍元件上方形成第二伪栅极堆叠件；在所述第一伪栅极堆叠件和所述第二伪栅极堆叠件上方沉积栅极间隔层；在所述第一区域中形成第一源极/漏极凹槽，并且在所述第二区域中形成第二源极/漏极凹槽；在所述第一区域中选择性地且部分地蚀刻所述多个牺牲层，以形成多个内部间隔凹槽；在所述第一区域中的所述多个内部间隔凹槽中形成多个内部间隔部件；以及在所述第一源极/漏极凹槽中形成第一源极/漏极部件，并且在所述第二源极/漏极凹槽中形成第二源极/漏极部件。
本申请的实施例提供了不同类型器件的形成方法。
附图说明
当结合附图阅读时，从以下详细描述中将最好地理解本发明。需强调的是，按照行业的标准做法，各功能件不按照比例绘制，并且仅用于说明目的。实际上，为论述清楚，各功能件的尺寸可任意放大或缩小。
图1示出了根据本发明的一个或多个方面的用于形成具有多个器件区域的半导体器件的方法的流程图。
图2至图17示出了根据本发明的一个或多个方面，在根据图1的方法的制造工艺中工件的局部截面图。
具体实施方式
以下发明提供了用于实施所提供的主题的不同特征的许多不同的实施例或示例。以下将描述元件和布置的具体示例以简化本发明。当然，这些仅仅是示例，并不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可以在各个实例中重复参考标号和/或字母。这种重复是出于简明和清楚的目的，并且其本身不指示所论述的各种实施例和/或配置之间的关系。
进一步，为了便于描述，如图中所示，本文中可以使用诸如“在...之下”、“在...下方”、“下部”、“在...之上”、“上部”等空间相对术语，以描述一个元件或部件与另一(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在涵盖的器件正在使用或操作的不同方位。器件可以其他方式进行定向(旋转90度或者处于其他方向)，并且在本文中使用的空间相对描述符可以作出相应解释。更进一步，当用“约”，“近似”等描述一个数或数的范围时，该术语旨在涵盖在包括所描述的数的+/-10％内的数，除非以其他方式指明。例如，术语“大约5nm”涵盖从4.5nm至5.5nm的尺寸范围。
本发明通常涉及多栅极晶体管和制造方法，并且更具体地涉及在半导体器件的不同器件区域中的全环绕栅极(GAA)晶体管和鳍型场效应晶体管(FinFET)的制造。
多栅极晶体管包括那些晶体管，其栅极结构形成在沟道区域的至少两侧上。这些多栅极器件可以包括p型金属氧化物半导体器件或n型金属氧化物半导体器件。多栅极晶体管的示例包括FinFET，因为它们的鳍形结构和全环绕栅极(GAA)器件。砷化镓器件包括其栅极结构或其一部分形成在沟道区域的4侧(例如，围绕沟道区域的部分)的任何器件。本发明的实施例可以具有布置在纳米线沟道、纳米片沟道、纳米结构沟道、柱形沟道、后形沟道和/或其他适当沟道配置中的沟道区域。根据本发明的器件可以具有与单个连续栅极结构相关联的一个或多个沟道区域(例如，纳米线、纳米片、纳米结构)。然而，然而，普通技术人员将认识到，本发明中的教导可以适用于单个沟道(例如，单个纳米线，单个纳米片，单个纳米结构)或任何数量的沟道。本领域普通技术人员可以认识到可以从本发明的各方面受益的半导体器件的其他示例。
随着FinFET中鳍宽度的比例减小，沟道宽度的变化可能会导致不期望的变化和迁移率损失。正在研究GAA晶体管作为FinFET的替代品。在GAA晶体管中，晶体管的栅极在整个沟道周围形成，使得沟道被栅极围绕或包裹。这种晶体管的优点是改善了栅极对沟道的静电控制，这也减轻了泄漏电流。虽然GAA晶体管比FinFET有优势，但是GAA晶体管的沟道构件尺寸减小使它们不太适合大电流应用。基于这和其他原因，可能期望在相同衬底上制造GAA晶体管和FinFET，以利用GAA晶体管和FinFET的不同性质。在一些传统方案中，在衬底上方形成不同的外延层区域，使得在某些区域形成GAA晶体管而在其他区域形成FinFET。例如，可以两种不同半导体材料的交替层的堆叠件可以沉积在衬底上。然后，将两种不同半导体材料的交替层的堆叠件选择性地从衬底的第一区域去除，同时堆叠件在衬底的第二区域中保持原位。然后半导体层外延沉积在第一区域中。在第一区域上方和从第一区域制造FinFET，并且在第二区域上方和从第二区域制造GAA晶体管。在这些传统方案中形成不同的外延区域涉及附加的步骤，这可能会增加成本并降低产量。本发明提供了在相同衬底上制造GAA晶体管和FinFET的方法，在不需要在衬底上方形成不同的外延层区域。根据本发明的方法制造的FinFET包括传统上适合形成GAA晶体管的两种半导体材料的交替层。因此，根据本发明的方法制造的FinFET可以被称为分层FinFET。
图1中示出的是形成具有多栅极器件的多个器件区域的半导体器件的方法100。如本文中所使用的，术语“多栅极器件”用于描述具有至少一些栅极材料布置在器件的至少一个沟道的多个侧面上的器件(即，半导体器件)。在一些实例中，多栅极器件可以是栅极材料布置在器件的至少一个沟道构件的至少四个侧面上的GAA器件，或者具有栅极材料布置在鳍形沟道区域的三个侧面上的FinFET。GAA晶体管中的沟道构件可以被称为纳米线、纳米片、纳米结构、沟道构件或半导体沟道构件。GAA晶体管中的沟道构件可以具有各种几何形状(例如，圆柱形、条形、片形)和各种尺寸。
下面将结合图2至图16中所示的工件200的局部截面图来描述方法100或其他方法实施例的操作。一些操作可以在本文中仅简要描述。在方法100的操作结束时，工件200将被制造成半导体器件200。在这个意义上，工件200可以根据上下文的需要被称为半导体器件200。此外，示例性半导体器件可以包括各种其他器件和部件，诸如，其他类型的器件，包括附加的晶体管、双极结型晶体管、电阻器、电容器、电感器、二极管、保险丝、SRAM和/或其他逻辑电路等，但是，为了更好地理解本发明的发明构思而对其进行简化。在一些实施例中，示例性器件包括可以互连的多个半导体器件(例如，晶体管)，该多个半导体器件包括n型GAA晶体管、p型GAA晶体管、PFET、NFET等。此外，应注意，方法100的工艺步骤包括参考图2至图16给出的任何描述，与方法的其余部分和本发明中提供的示例性附图一样，仅是示例性的，并不旨在限制超出后面的权利要求书中具体叙述的范围。
参考图1和图2，方法100包括框102，其中在衬底202上方形成堆叠件204。堆叠件204包括以交替方式垂直堆叠的半导体层206和牺牲层208。在图2中示出了具有第一器件区域10和第二器件区域20的工件200。工件200包括衬底202，其可以是诸如硅衬底的半导体衬底。衬底202可以包括各种层，包括形成在半导体衬底上的导电层或绝缘层。如本领域中已知的，取决于设计要求，衬底202可以包括各种掺杂配置。例如，在为不同器件类型(例如，n型GAA晶体管、p型GAA晶体管)设计的区域中，可以在衬底202上形成不同的掺杂分布(例如，n阱，p阱)。合适的掺杂可以包括掺杂剂的离子注入和/或扩散过程。衬底202还可以包括其他半导体，诸如，锗、碳化硅(SiC)、硅锗(SiGe)或金刚石。可选地，衬底202可以包括复合半导体和/或合金半导体。在方法100的实施例中，执行抗击穿(APT)注入。例如，可以在器件的沟道区域下面的区域中进行APT注入，以防止击穿或不必要的扩散。
堆叠件204包括由牺牲层208插入的半导体层206。堆叠件204也可以称为层堆叠件204或外延堆叠件204。如图2所示，半导体层206和牺牲层208沿Z方向交替沉积，使得它们被交错。半导体层206和牺牲层208的组分不同，以允许在随后的操作中选择性地去除牺牲层208。在一些实施例中，半导体层206可以由硅(Si)、锗(Ge)、硅锗(SiGe)、锗锡(GeSn)、硅锗锡(SiGeSn)、砷化镓(GaAs)、砷化铝镓(AlGaAs)、砷化铟(InAs)或它们的组合形成，同时牺牲层208可以由半导体材料或介电材料形成。在一些实施方式中，用于牺牲层208的半导体材料可以包括硅(Si)、锗(Ge)、硅锗(SiGe)、锗锡(GeSn)、硅锗锡(SiGeSn)或其组合。在一些实施方式中，用于牺牲层208的介电材料可以包括氧化硅、氮化硅或氧化硅。为了避免疑问，尽管半导体层206和牺牲层208的材料选择可以重叠，但是在氧化剂存在下，半导体层206和牺牲层208的选择的组分在蚀刻选择性或氧化速率方面是不同的。当半导体层206和牺牲层208两者是由半导体材料形成时，它们也可以由选自碳化硅(SiC)、磷化镓(GaP)、磷化铟(InP)、锑化铟(InSb)、砷化镓(GaAsP)、砷化铝铟(AlInAs)、砷化铟镓(InGaAs)、磷化镓铟(GaInP)和/或砷化镓铟(GaInAsP)或其组合的半导体材料形成。在一实施例中，半导体层206可以由硅(Si)形成，并且牺牲层208可以由硅锗(SiGe)形成。
可以使用诸如分子束外延(MBE)工艺、金属有机化学气相沉积(MOCVD)工艺和/或其他合适的外延生长工艺的外延生长工艺来形成堆叠件204。在一些实施例中，半导体层206包括与衬底202相同的材料。在半导体层206和牺牲层208两者由半导体材料形成的一些实施例中，半导体层206和牺牲层208可以是基本上无掺杂剂的(即，具有约0cm-3至约约1x1017cm-3的非本征掺杂剂浓度)，其中例如，在其外延生长过程中不进行故意掺杂。
注意，如图2以及其他附图中所示，半导体层206的三(3)层和牺牲层208的三(3)层交替地布置，这仅是出于示例性目的，并不旨在限制超出权利要求书中具体叙述的内容。可以理解的是，可以在外延堆叠件204中形成任意数量的外延层。层数取决于器件200所需的沟道构件的数量。在一些实施例中，半导体层206的数量可以在2与10之间。还应注意，虽然在图2中分别示出了工件200的第一器件区域10和第二器件区域20，但是图2中所示的第一器件区域10和第二器件区域20是工件200上的不同器件区域的快照。就衬底202而言，第一器件区域10和第二器件区域20也表示衬底202上方的不同区域。
在如图2所示的一些实施例中，每个半导体层206具有基本相同的第一厚度(T1)，并且每个牺牲层208具有基本相同的第二厚度(T2)。这里，基本相同是指没有故意的厚度变化。第一厚度T1和第二厚度T2可以基于不同的考虑来选择，诸如，所得GAA晶体管的沟道宽度和形成栅极结构中的各种层的困难。如下文将更详细地描述，半导体层206或其部分将成为随后形成的GAA晶体管的沟道构件。为此，半导体层206也可以被称为沟道层206。半导体层206的更大的第一厚度T1将导致更大的沟道宽度。来自半导体层206之间的牺牲层208最终可以被去除以释放由半导体层206形成的沟道构件。牺牲层208的更大的第二厚度T2用于限定邻近的沟道区域之间的垂直距离。结果，当期望更大的沟道宽度时，第一厚度T1可以大于第二厚度T2。当关注形成栅极结构的困难时，第二厚度T2可以等于或小于第一厚度T1。
参考图1、图3和图4，方法100包括框104，其中，第一鳍元件210A从第一器件区域10中的堆叠件204形成，第二鳍元件210B从第二器件区域20中的堆叠件204形成。虽然没有详细地示出，但是在一些示例性处理中，鳍顶硬掩模层可以沉积在工件200上方，包括堆叠件204上方。鳍顶硬掩模层可以是单层或多层。在一些实施方式中，鳍顶硬掩模层可以包括氧化硅、氮化硅、氮氧化硅、碳氮氧化硅、碳化硅或其组合。在鳍顶部硬掩模层是多层的实施例中，该多层可以包括沉积在堆叠件204上的氧化硅层和沉积在氧化硅层上的氮化硅层。鳍顶硬掩模层在图案工艺中用于使鳍顶硬掩模层图案化。然后，图案化的鳍顶硬掩模层用作蚀刻掩模以形成第一鳍元件210A和第二第一鳍元件210B。例如，图案化工艺可以包括光刻工艺(例如，光刻或电子束光刻)，其可以进一步包括光刻胶涂层(例如，旋涂)、软烘烤、掩模对准、曝光、曝光后烘烤、光刻胶显影、漂洗、干燥(例如，旋转干燥和/或硬烘烤)、其他合适的光刻技术、和/或其组合。在一些实施例中，蚀刻工艺可以包括干法蚀刻(例如，RIE蚀刻)、湿法蚀刻和/或其他蚀刻方法。可以对工件200执行图案化工艺，直到第一鳍元件210A和第二鳍元件210B从衬底202延伸。在一些实施例中，图案化也蚀刻到衬底202中，使得第一鳍元件210A和第二鳍片元件210B中的每个包括由衬底202形成的下部分和由堆叠件204形成的上部分。上部分包括堆叠件204中的半导体层206和牺牲层208中的每个。在一些实施例中，可以使用双重图案化或多重图案化工艺来制造第一鳍元件210A和第二鳍元件210B。通常，双重图案化或多重图案化工艺将光刻和自对准工艺相结合，从而允许产生具有例如比使用单一直接光刻工艺可获得的间距更小的图案。例如，在一个实施例中，牺牲伪层形成在衬底上方，并且使用光刻工艺对其进行图案化。使用自对准工艺在图案化的牺牲伪层旁边形成间隔件。然后去除牺牲伪层，并且剩余的间隔件或心轴随后可以用于通过蚀刻堆叠件204来对第一鳍元件210A和第二鳍元件210B进行图案化。如图3所示，第一鳍元件210A和第二鳍元件210B沿Y方向纵向延伸(即，进入或离开图3)。
现在参考图4。在形成第一鳍元件210A和第二鳍元件210B之后，隔离部件212形成在相邻的鳍元件之间，诸如，在两个邻近的第一鳍元件210A之间(在第一器件区域10中仅示出一个)或两个邻近的第二鳍元件210B之间(第二器件区域20中仅示出一个)。隔离部件212也可以被称为浅沟槽隔离(STI)部件212。举例来说，在一些实施例中，首先在衬底202上方沉积介电层，并且用介电材料填充第一鳍元件210A与第二鳍元件210B之间的沟槽。在一些实施例中，介电层可以包括氧化硅、氮化硅、氮氧化硅、掺氟硅酸盐玻璃(FSG)、低k介电层、其组合和/或其他合适的材料。在各种示例中，介电层可以由CVD工艺、亚大气压的CVD(SACVD)工艺、可流动的CVD工艺、ALD工艺、物理气相沉积(PVD)工艺和/或其他合适工艺来沉积。然后，例如由化学机械抛光(CMP)工艺来使沉积的介电材料变薄并且平坦化。平坦化的介电层由干法蚀刻工艺、湿法蚀刻工艺和/或其组合进一步凹陷以形成STI部件212。在凹槽之后，第一鳍元件210A和第二鳍元件210B的至少上部分高于STI部件212。在一些实施例中，介电层(和随后形成的STI部件212)可以包括多层结构，例如，具有一个或多个衬层。为了更好地说明本发明的各种实施例，从图4开始，上面沿纵向(Y方向)和沿宽度方向(X方向)示出了第一器件区域10中的第一鳍元件210A和第二器件区域20中的第二鳍元件210B中的每个。
参考图1和图5，方法100包括框106，其中在第一鳍元件210A的沟道区域10C和第二鳍元件210B的沟道区域20C上方形成伪栅极堆叠件224。尽管在沿Y方向的截面视图中没有出现伪栅极堆叠件224，但是在图5中虚线示出了伪栅极堆叠件224。为了简单起见，在随后的图中不以虚线示出伪栅极堆叠件224。在一些实施例中，采用栅极替换工艺(或栅极后工艺)，其中伪栅极堆叠件224用作功能性栅极结构的占位符，并且在随后的工艺中被去除并且由功能性栅极结构被替换。其他过程和结构是可能的。如图5中所示，可以由氧化硅、氮化硅或其他合适的介电材料形成的伪介电层214首先由CVD工艺、亚大气CVD(SACVD)工艺、可流动CVD工艺、ALD工艺在工件200上方沉积，包括第一鳍元件210A和第二鳍元件210B。伪介电层214可以用于阻止通过后续工艺对鳍元件造成损坏。然后，可以由多晶硅形成的伪栅极电极层216沉积在伪介电层214上方。为了进行图案化，栅极顶部硬掩模218可以沉积在伪栅极电极层216上方。栅极顶硬掩模218可以是单层或多层，并且可以包括氧化硅、氮化硅、氧氮化硅、碳化硅、氧氮化硅或它们的组合。在栅极顶硬掩模218是多层的情况下，栅极顶硬掩模218包括沉积在伪栅极电极层216上的氧化硅层220和沉积在氧化硅层220上的氮化硅层222。栅顶硬掩模218、伪栅极电极层216和伪介电层214被构图成图案化工艺，该图案化工艺可以包括光刻工艺(例如，光刻或电子束光刻)，该光刻工艺还可以包括光致抗蚀剂涂层(例如，旋涂)、软烘烤、掩模对准、曝光、曝光后烘烤、光刻胶显影、冲洗、干燥(例如，旋干和/或硬烘烤)、其他合适的光刻技术和/或其组合。在一些实施例中，蚀刻工艺可以包括干法蚀刻(例如，RIE蚀刻)、湿法蚀刻和/或其他蚀刻方法。
在第一鳍元件210A的沟道区域10C上方形成伪栅极堆叠件224之后，还限定与沟道区域10C邻近的源极/漏极(S/D)区域10SD。类似地，在第二鳍元件210B的沟道区域20C上方形成伪栅极堆叠件224之后，还限定与沟道区域20C邻近的源极/漏极(S/D)区域20SD。
参考图1和图6，方法100包括框108，其中栅极间隔层226沉积在工件200上方，包括在伪栅极堆叠件224、第一鳍元件210A和第二鳍元件210B上方。在一些实施例中，用于形成栅极件间隔层226的材料被共形地沉积在工件200上，包括在伪栅极堆叠件224的顶表面和侧壁上方。为了便于描述在各区上方具有基本均匀的厚度的层，本文中可以使用术语“共形”。栅极间隔层226可以具有单层结构或包括多层。在图6所示的一些实施例中，栅极间隔层226包括单层结构。栅极间隔层226可以包括氧化硅、氧化硅、氮化硅、碳氮化硅、碳化硅、氧化硅、其他合适的介电材料或其组合。间隔材料可以使用诸如CVD工艺、亚大气CVD(SACVD)工艺、可流动CVD工艺、ALD工艺或其他合适工艺在伪栅极堆叠件224上沉积。然后，在各向异性蚀刻工艺中将栅极间隔材料回蚀刻以形成栅极间隔层226。各向异性蚀刻工艺暴露第一鳍元件210A和第二鳍元件210B的部分，其邻近于但未被伪栅极堆叠件224覆盖(例如，在源极/漏极区域10SD和20SD上方)。尽管在图6中未明确示出，在一些替代实施例中，可以通过该各向异性蚀刻工艺部分或完全去除伪隔离栅堆叠件224正上方的部分栅极间隔材料，同时栅极间隔层226保留在伪栅极堆叠件224的侧壁上。
参考图1和图7，方法100包括框110，其中源极/漏极凹槽228使用栅极间隔层226和伪栅极堆叠件224作为蚀刻掩模在第一鳍元件210A和第二鳍元件210B中形成。在一些实施例中，第一器件区域10中的第一鳍元件210A的源极/漏极区域10SD和第二鳍元件210B的源极/漏极区域20SD被凹陷以形成源极/漏极凹槽228。源极/漏极凹槽228的形成可以使用干法蚀刻工艺或湿法蚀刻工艺形成。例如，干法蚀刻工艺可以实施含氧气体、含氟气体(例如，CF4、SF6、CH2F2、CHF3和/或C2F6)、含氯气体(例如，Cl2、CHCl3、CCl4和/或BCl3)含溴气体(例如，HBr和/或CHBR3)、含碘气体、其他合适的气体、和/或等离子体、和/或它们的组合。在图7中所示的一些实施例中，第一鳍元件210A和第二鳍元件210B的上部分凹陷以暴露半导体层206和牺牲层208的侧壁。在一些实施方式中，第一鳍元件210A和第二鳍元件210B的下部分的至少一部分也凹陷。也就是说，源极/漏极凹槽228可以在第一器件区域10和第二器件区域20中的最底部牺牲层208下方延伸。在框110中的操作结束时，第一鳍元件210A和第二鳍元件210B的源极/漏极区域10SD和20SD可以变为与STI部件212的顶表面齐平或低于STI部件212的顶表面。
参考图1至图8，方法100包括框112，其中在第一器件区域10中的第一鳍元件210中选择性地形成内部间隔凹槽232。在图8中所示的一些实施例中，第二器件区域20可以被第一掩模层230掩模，以促进在第一器件区域10中的第一鳍元件210A中选择性地形成内部间隔凹槽232。在一些实施方式中，第一掩模层230可以包括一个或多个光刻胶或一个或多个介电层。可以使用旋涂、CVD或适当的沉积技术来沉积第一掩模层230。如以上关于堆叠件204所描述的，半导体层206的组分与牺牲层208的组分不同。在框112，不同的组分允许在源极/漏极凹槽228中暴露的第一鳍元件210A中的牺牲层208被选择性地和部分地凹陷以形成内部间隔凹槽232，同时基本上未蚀刻暴露的半导体层206。在半导体层206基本上由Si组成并且牺牲层208基本上由SiGe组成的实施例中，牺牲层208的选择性凹陷可以包括SiGe氧化工艺，然后去除SiGe氧化物。在那些实施例中，SiGe氧化工艺可以包括使用臭氧。在一些实施例中，选择性凹陷可以是选择性各向同性蚀刻工艺(例如，选择性干法蚀刻工艺或选择性湿法蚀刻工艺)，并且牺牲层208凹陷的程度由蚀刻工艺的持续时间控制。在一些实施例中，选择性干法蚀刻工艺可以包括使用一种或多种氟基蚀刻剂，诸如，氟气或氢氟烃。如图8所示，内部间隔凹槽232从第一器件区域10中的源极/漏极凹槽228沿Y方向向内延伸。在一些实施例中，选择湿法蚀刻工艺可以包括氟化氢(HF)或NH4OH蚀刻剂。
参考图1、图9和图10，方法100包括框114，其中，在内部间隔凹槽232中形成内部间隔件236(图10中所示出)。在一些实施例中，可以通过CVD、PECVD、LPCVD、ALD或其他合适的方法将内部间隔层234沉积在工件200上。内部间隔层234可以由氧化铝、氧化锆、氧化钽、氧化钇、氧化钛、氧化镧、氧化硅、碳氮化硅、氧化硅、碳化硅、低钾材料、其他合适的金属氧化物或其组合形成。在一些实施方式中，内部间隔层234可以共形地沉积在栅极顶硬掩模218的顶面、栅极间隔层226的顶面和侧壁、暴露在源极/漏极凹槽228中的衬底202的部分以及STI部件212的顶面上方。随后，如图10中所示，沉积的内部间隔层234可以被回蚀刻以在第一器件区域10中的内部间隔凹槽232中形成内部间隔部件236。在回蚀刻工艺中，去除内部间隔凹槽232外部的内部间隔层234。在图10中表示的一些实施方式中，内部间隔部件236是凹陷的，使得半导体层206的一部分悬挂在内部间隔部件236上方。换句话说，内部间隔部件236的侧面可以不与半导体层206的侧壁齐平。在第二器件区域20保持被第一掩模层230保护和掩模的同时，进行框112和框114的操作。也就是说，内部间隔部凹槽232和内部间隔部件236仅形成在第一器件区域10中，并且完全从第二器件区域20中消失。在形成内部间隔部件236之后，可以使用蚀刻、灰化或合适的方法从第二器件区域20去除第一掩模层230。
参考图1至图11，方法100包括框116，其中在源极/漏极凹槽228中形成外延源极/漏极部件238。由于在整个工件200中源极/漏极部件238的形成基本相同，因此在图11中共同示出了在第一器件区域10和第二器件区域20中源极/漏极部件238的形成。尽管在本发明的附图中未单独示出，但是源极/漏极部件232可以包括用于n型器件的n型源极/漏极部件和用于p型器件的p型源极/漏极部件。在一些实施例中，工件200中的n型器件的n型外延源极/漏极部件可以一起形成，而工件200中的p型器件的p型外延源极/漏极部件可以在先前或后续工艺中一起形成。可以使用合适的外延工艺来形成源极/漏极部件238，诸如，CVD沉积技术(例如，气相外延(VPE)、超高真空CVD(UHV-CVD))、分子束外延(MBE)和/或其他合适的过程。示例性n型外延源极/漏极部件可以包括Si、GaAs、GaAsP、SiP或其他合适的材料。N型外延源极/漏极部件可以在外延工艺期间通过引入包括n型掺杂剂(诸如，磷或砷)和/或包括其组合的其它合适掺杂剂的掺杂物质来原位掺杂。如果n型外延源极/漏极部件不是原位掺杂的，则执行注入工艺(即，结注入过程)以掺杂n型外延源极/漏极部件。示例性p型外延源极/漏极部件可以包括Si、Ge、AlGaAs、SiGe、掺硼SiGe或其他合适的材料。通过引入包括p型掺杂剂(例如，硼或BF2)和/或其他合适的掺杂剂(包括其组合)的掺杂物质，可以在外延工艺期间原位掺杂p型外延源极/漏极部件。如果未原位掺杂p型外延源极/漏极部件，则执行注入工艺(即结注入工艺)以掺杂p型外延源极/漏极部件。
参考图1至图12，方法100包括框118，其中在源极/漏极部件238上方形成介电层242。在一些情况下，介电层242可以被称为层间介电(ILD)层242。贯穿整个工件200的第一器件区域10和第二器件区域20，ILD层242可以基本相同。在一些实施例中，首先在源极/漏极部件238上沉积接触件蚀刻停止层(CESL)240。在一些示例中，CESL 240包括氮化硅层、氧化硅层、氧氮化硅层和/或本领域中已知的其他材料。CESL 240可以通过ALD、等离子体增强化学气相沉积(PECVD)工艺和/或其他合适的沉积或氧化工艺形成。然后，ILD层242沉积在CESL 240上方。在一些实施例中，ILD层242包括诸如正硅酸乙酯(TEOS)氧化物、未掺杂的硅酸盐玻璃或掺杂的氧化硅(诸如，硼磷硅酸盐玻璃(BPSG)、熔融石英玻璃(FSG)、磷硅酸盐玻璃(PSG)、掺硼硅玻璃(BSG)和/或其他合适的介电材料)的材料。可以通过PECVD工艺或其他合适的沉积技术来沉积ILD层242。在一些实施例中，在形成ILD层242后，可以对工件200进行退火以改善ILD层242的完整性。如图12所示，在ILD层242的沉积和退火之后，通过例如化学机械抛光(CMP)工艺使工件200平坦化，以形成用于进一步加工的水平的顶表面。
参考图1、图13和图14，方法100包括框120，其中去除伪栅极堆叠件224以在第一器件区域10中形成第一栅极开口244A和在第二器件区域20中形成第二栅极开口244B。由于在整个工件200中伪栅极堆叠件224的去除基本相同，因此可以同时执行第一器件区域10和第二器件区域20中的伪栅极堆叠件224的去除。在所描绘的实施例中，可以执行平坦化工艺以去除栅极顶部硬掩模218，使得伪栅极电极层216的顶表面暴露在第一器件区域10和第二器件区域20两者中。然后，蚀刻工艺完全去除伪栅极电极层216和伪介电层214，以暴露沟道区域10C或沟道区域20C中的半导体层206和牺牲层208。此时，伪栅极堆叠件224基本上从工件200上去除。蚀刻工艺可以是干法蚀刻工艺、湿法蚀刻工艺、其他适当蚀刻工艺或它们的组合。可以选择蚀刻工艺以使其对伪栅极堆叠件224具有选择性且基本上不会蚀刻CESL 240和ILD层242。在图14中所示的一些实施方式中，从沟道区域10C或沟道区域20C去除伪栅极堆叠件224和伪介电层214，以暴露沟道区域10C或沟道区域20C中的半导体层206和牺牲层208。
参考图1和图15，方法100包括框122，其中选择性地去除在第一栅极开口244A中暴露的牺牲层208，使得在第一器件区域10中选择性地释放沟道区域10C中的半导体层206以变为沟道构件。在一些实施例中，第二器件区域20被第二掩模层246掩模，该第二掩模层246可以类似于第一掩模层230。在所描绘的实施例中，蚀刻工艺选择性地蚀刻暴露的牺牲层208，对半导体层206的蚀刻最少或没有蚀刻，并且在一些实施例中，对栅极隔离件层226和内部隔离部件236的蚀刻最少或没有蚀刻。可以调整各种蚀刻参数以实现牺牲层208的选择性蚀刻，诸如，蚀刻剂组分、蚀刻温度、蚀刻溶液浓度、蚀刻时间、蚀刻压力、源功率、RF偏置电压、RF偏置功率、蚀刻剂流速、其他合适的蚀刻参数或其组合。例如，为蚀刻工艺选择蚀刻剂，该蚀刻剂以比半导体层206的材料(在所描绘的实施例中为硅)更高的速率蚀刻牺牲层208的材料(在所描绘的实施例中为硅锗)。蚀刻工艺可以是干法蚀刻工艺、湿法蚀刻工艺、其他适当蚀刻工艺或它们的组合。在一些实施例中，干法蚀刻工艺(诸如，RIE工艺)利用含氟气体(例如，SF6)来选择性地蚀刻牺牲层208。在一些实施例中，可以调整含氟气体与含氧气体(例如，O2或O3)的比例、蚀刻温度和/或RF功率以选择性地蚀刻硅锗或硅。在一些实施例中，湿法蚀刻工艺利用包括氢氧化铵(NH4OH)和水(H2O)的蚀刻溶液来选择性地蚀刻牺牲层208。在一些实施例中，使用盐酸(HCl)的化学气相蚀刻工艺选择性地蚀刻牺牲层208。在框122处的操作结束之后，沟道区域10C中的半导体层206变为悬浮在通过去除第一鳍元件210A中的牺牲层208而留下的空间248上。沟道区域10C中的被释放的半导体层206可以被称为沟道构件206’。空间248与第一栅极开口244A进行流体通信。在框122处释放第一器件区域10中的沟道构件206’之后，可以使用蚀刻、灰化或合适的方法从第二器件区域20去除第二掩模层246。
参考图1和图16，方法100包括框124，其中，第一栅极元件250A在第一器件区域10中的沟道区域10C上方形成，并且第二栅极元件250B在第二器件区域20中的沟道区域20C上方形成。在一些实施例中，第一栅极结构250A和第二栅极结构250B的工艺和组分基本相同，可以同时执行第一栅极结构250A和第二栅极结构250B的形成。在本发明的图中未具体示出的一些替代实施例中，可以通过使用掩模层的选择性掩模来分别形成第一栅极结构250A和第二栅极结构250B。第一栅极结构250A和第二栅极结构250B中的每个可以包括界面层、栅极介电层、一层或多层功函数层和金属填充层。下面描述了一个示例过程。可以在第一器件区域10中的沟道区域10C中的沟道构件206'上和第二器件区域20中的第二鳍元件210B的沟道区域10C中形成界面层，以提供随后形成的栅极介电层的粘附力。在一些实施方式中，界面层可以包括介电材料，诸如，氧化硅，硅酸铪或氮氧化硅。可以通过化学氧化、热氧化、原子层沉积(ALD)、化学气相沉积(CVD)和/或其他合适的方法来形成界面层。然后，在第一器件区域10中的沟道区域10C中和第二器件区域20中的第二鳍元件210B的沟道区域10C中的沟道构件206’上方沉积栅极介电层。栅极介电层可以包括一个或多个高k介电材料。如本文所使用和描述的高k介电材料包括具有高介电常数的介电材料，例如，大于热氧化硅的介电常数(～3.9)。示例高K介电材料可以包括TiO2、HfZrO、Ta2O3、HfSiO4、ZrO2、ZrSiO2、LaO、AlO、ZrO、TiO、Ta2O5、Y2O3、SrTiO3(STO)、BaTiO3(BTO)、BaZrO、HfZrO、HfLaO、HfSiO、LaSiO、AlSiO、HftO、HfTiO、(Ba、Sr)TiO3(BST)、Al2O3、Si3N4、氮氧化物(SiN)、其他高k介电材料或其组合。可以由ALD、物理气相沉积(PVD)、CVD、氧化和/或其他合适的方法来形成栅极介电层。
然后可以在栅极介电层上沉积一层或多层功函数层。在一些实施方式中，可以在n型器件区域和p型器件区域中形成不同的功函数层。在那些实施方式中，尽管n型器件区域和p型器件区域可以共享某些公共功函数层，但是n型器件区域可以包括在p型器件区域中不存在的一层或多层功函数层。类似地，在替代实施方式中，p型器件区域可以包括在n型器件区域中不存在的一层或多层功函数层。P型功函数层包括任何合适的P型功函数材料，诸如，TiN、TaN、TaSN、Ru、Mo、Al、WN、WCN ZrSi2、MoSi2、TaSi2、NiSi2、其他p型功函数材料或其组合。N型功函数层包括任何合适的n型功函数材料，诸如，Ti、Al、Ag、Mn、Zr、TiAl、TiAlC、TiAlSiC、TaC、TaCN、TaSiN、TaAl、TaAlC、TaSiAlC、TiAlN、其他n型功函数材料或其组合。注意，p型功函数层不限于在p型器件区域中使用，并且n型功函数层不限于在n型器件区域中使用。可以在n型器件区域和p型器件区域中施加P型功函数层和n型功函数层，以实现期望的阈值电压。在一些实施例中，金属栅极堆叠件244可以包括一个或多个金属填充层。例如，CVD工艺或PVD工艺在n型功函数层和p型功函数层上沉积一个或多个金属填充层，使得金属填充层填充第一栅极开口244A(包括空间248)和第二栅极开口244B的任何剩余部分。金属填充层可以包括合适的导电材料，诸如，Al、W和/或Cu。金属填充层可以附加地或共同地包括其他金属、金属氧化物、金属氮化物、其他合适的材料或其组合。
仍然参考图16。在框124处的操作结束之后，在第一器件区域10中形成第一晶体管260，并且在第二器件区域20中形成第二晶体管270。如图16所示，第一晶体管260的第一栅极结构250A被布置在第一器件区域10中的沟道区域10C中的每个沟道构件206’上方并且围绕在第一器件区域10中的沟道区域10C中的每个沟道构件206’周围。即，第一器件区域10中的第一晶体管260是全环绕栅极(GAA)晶体管260。第二晶体管270的第二栅极结构250B布置在第二鳍元件210B的沟道区域20C上方。注意，第二鳍元件210B的沟道区域20C中的牺牲层208未被去除并且沟道区域20C中的半导体层206未被释放以形成沟道构件。即，第二器件区域20中的第二晶体管270是FinFET 270，其中，第二栅极结构250B没有延伸到第二鳍元件210B的沟道区域20C中。由于在第二鳍元件210B的沟道区域20C中存在半导体层206和牺牲层208，因此FinFET 270可以被称为是分层或分层FinFET。如图16所示，第一器件区域10中的第一晶体管260中的源极/漏极部件238直接与沟道构件206'的侧壁和内部隔离部件236接触。第二器件区域20中的第二晶体管270中的源极/漏极部件238与半导体层206和牺牲层208的侧壁直接接触。
图17示出了根据本发明的一些替代实施例的第一晶体管260和第二晶体管270的截面图。在一些实施例中，图3中所示的第一鳍元件210A和第二鳍元件210B的侧壁可以不垂直。替代地，第一鳍元件210A和第二鳍元件210B的侧壁可以是锥形的，使得它们中的每个具有较宽的底部和较窄的顶部。第一鳍元件210A和第二鳍元件210B的锥形侧壁可以出现在第一晶体管260和第二晶体管270中。关于图17中所示的第一晶体管260，当沿沟道构件206’的纵向(Y方向)观察时，最顶部的沟道构件206’具有第一宽度W1，并且最底部的沟道构件206’具有大于第一宽度的第二宽度W2。关于图17中的第二晶体管270，当沿着第二鳍元件210B的纵向(Y方向)观察时，第二鳍元件210具有第三宽度W3的顶表面和具有第四宽度W4的底表面。第四宽度W4大于第三宽度W3。在一些其他实施例中，第一鳍元件210A和第二鳍元件210B可以具有不同的宽度。例如，当电路设计需要更宽的沟道构件以改善通态电流时，第一鳍元件210A可以比第二鳍元件210B更宽。不同的鳍元件宽度也可以在图17中示出。例如，第一宽度W1可以大于第三宽度W3，并且第二宽度W2可以大于第四宽度W4。
由于在第一器件区域10中制造GAA晶体管(诸如，图16或图17中的第一晶体管260)和在第二器件区域中制造分层FinFET(诸如，图16或图17中的第二晶体管270)的能力，本发明的方法可以适合于不同的应用。在一方面中，与第一晶体管260相比，第二晶体管270包括较厚的沟道区域，使其适合于高电流应用。在一些实施例中，第一器件区域10是逻辑器件区域，并且第二器件区域20是输入/输出(I/O)器件区域，其中，层FinFET用作I/O晶体管。在另一方面中，当牺牲层208由硅锗(SiGe)形成时，当半导体层206由硅(Si)形成时，沟道区域20C中的牺牲层208可以被半导体层206拉紧。第二晶体管270中的应变牺牲层208可以变为适合于p型晶体管的高空穴迁移率沟道区域。在其中期望六晶体管(6T)静态随机存取存储器(SRAM)单元的一些实施例中，第一晶体管260可以用作n型下拉(PD)晶体管或n型通栅(PG)晶体管，同时使用类似于方法100的方法形成的第二晶体管270可以用作p型上拉(PU)晶体管。在又一方面中，使用本发明的方法形成的第一晶体管260和第二晶体管270可以用作不同阈值电压的两种类型的晶体管。其沟道构件206’由半导体层206形成的第一晶体管260可以具有第一阈值电压(VT1)，并且其沟道区域包括半导体层206和牺牲层208两者的第二晶体管270可以具有与第一阈值电压(VT1)不同的第二阈值电压(VT2)。
参考图1，方法100包括框126，在该框126执行进一步处理。制造可以继续进行以继续制造半导体器件200。例如，可以形成各种接触件以促进半导体器件200中的第一晶体管260和第二晶体管270的操作。例如，可以在衬底202上方(具体地，在ILD层242、第一栅极结构250A和第二栅极结构250B上方)形成一个或多个ILD层(类似于ILD层242)和/或CESL层(类似于CESL 240)。然后可以在ILD层242和/或布置在ILD层242上方的ILD层中形成接触件。例如，接触件分别与栅极结构(包括第一栅极结构250A和第二栅极结构250B)电耦合和/或物理耦合，并且接触件分别电耦合和/或物理耦合至源极/漏极部件238。接触件包括导电材料，诸如，铝、铝合金(诸如，铝/硅/铜合金)、铜、铜合金、钛、氮化钛、钽、氮化钽、钨、多晶硅、金属硅化物、其他合适的金属、或其组合。在一些实施例中，可以在源极/漏极部件238与源极/漏极接触件之间的界面处形成金属硅化物层。金属硅化物可以与包括硅化镍、硅化钴、硅化钨、硅化钽、硅化钛、硅化铂、硅化铒、硅化钯或其组合。在一些实施方式中，布置在ILD层242和接触件上方(例如，延伸通过ILD层242和/或其他ILD层)的ILD层是多层互连(MLI)结构的一部分。
在一个示例性方面，本发明针对一种半导体器件。半导体器件包括第一器件区域中的第一晶体管和第二器件区域中的第二晶体管。第一晶体管包括多个垂直堆叠的沟道构件和位于多个垂直堆叠的沟道构件上方和周围的第一栅极结构。第二晶体管包括鳍形沟道构件和鳍形沟道构件上方的第二栅极结构。鳍形沟道构件包括由牺牲层交错的半导体层。半导体层包括第一半导体材料，并且牺牲层包括第二半导体材料或介电材料。第一半导体材料与第二半导体材料不同。多个垂直堆叠的沟道构件包括第一半导体材料。
在一些实施例中，第一半导体材料包括硅(Si)、锗(Ge)、硅锗(SiGe)、锗锡(GeSn)、硅锗锡(SiGeSn)、砷化镓(GaAs)、砷化铝镓(AlGaAs)或砷化铟(InAs)，并且第二半导体材料包括硅(Si)、锗(Ge)、硅锗(SiGe)、锗锡(GeSn)、硅锗锡(SiGeSn)。介电材料包括氧化硅、氮化硅或氮氧化硅。在一些实施方式中，第一晶体管包括布置在多个垂直堆叠的沟道构件之间的多个内部间隔部件，并且第二栅极结构不延伸到鳍形沟道构件中。在一些情况下，第一晶体管还包括第一源极/漏极部件，第二晶体管还包括第二源极/漏极部件，第一源极/漏极部件与多个内部间隔部件接触，并且第一源极/漏极部件与漏极部件与鳍形沟道构件的半导体层和牺牲层接触。在一些实施例中，第一器件区域是逻辑器件区域，并且第二器件区域是输入/输出器件区域。在一些实施方式中，第一晶体管包括第一阈值电压，并且第二晶体管包括不同于第一阈值电压的第二阈值电压。在某些情况下，半导体器件是静态随机存取存储器(SRAM)单元。在一些实施方式中，第一晶体管用作下拉晶体管或通栅晶体管，并且第二晶体管用作通栅晶体管。
在另一示例性方面，本发明针对一种半导体器件。半导体器件包括第一区域中的鳍形沟道构件和鳍形沟道构件上方的第一栅极结构。鳍形沟道构件包括被多个牺牲层交错的多个半导体层，多个半导体层中的每个包括第一半导体材料，并且多个牺牲层中的每个包括第二半导体材料或介电材料。第一半导体材料与第二半导体材料不同。在一些实施方式中，第一半导体材料包括硅(Si)、锗(Ge)、硅锗(SiGe)、锗锡(GeSn)、硅锗锡(SiGeSn)、砷化镓(GaAs)、砷化铝镓(AlGaAs)、或砷化铟(InAs)，并且第二半导体材料包括硅(Si)、锗(Ge)、硅锗(SiGe)、锗锡(GeSn)、硅锗锡(SiGeSn)。介电材料可以包括氧化硅、氮化硅或氮氧化硅。在一些实施例中，半导体器件可以进一步包括：在不同于第一区域的第二区域中的多个垂直堆叠的沟道构件；以及在多个垂直堆叠的沟道构件中的每个上方和周围的第二栅极结构。多个垂直堆叠的沟道构件包括第一半导体材料。在一些实施例中，半导体器件还包括布置在多个垂直堆叠的沟道构件之间的多个内部间隔部件。第一栅极结构不延伸到鳍形沟道构件中。在一些实施方式中，半导体器件还包括与鳍形沟道构件中的多个半导体层和多个牺牲层接触的第一源极/漏极部件以及与多个垂直堆叠的沟道构件接触的第二源极/漏极部件。第二源极/漏极部件与多个内部间隔部件接触。
在又一示例性方面，本发明针对一种方法。该方法包括：包括在衬底上形成堆叠件，该堆叠件包括由多个牺牲层交错的多个半导体层；在衬底的第一区域中从堆叠件形成第一鳍元件，并且在衬底的第二区域中从堆叠件形成第二鳍元件；在第二鳍元件上方形成第一伪栅极堆叠件，并且在第二鳍元件上方形成第二伪栅极堆叠件；在第一伪栅极堆叠件和第二伪栅极堆叠件上方沉积栅极间隔层；在第一区域中形成第一源极/漏极凹槽，并且在第二区域中形成第二源极/漏极凹槽，在第一区域中选择性且部分地在蚀刻多个牺牲层以形成多个间隔凹槽；在第一区域中的多个内部间隔凹槽中形成多个内部间隔部件；以及在第一源极/漏极凹槽中形成第一源极/漏极部件，并且在第二源极/漏极凹槽中形成第二源极/漏极部件。
在一些实施例中，多个半导体层包括硅(Si)，并且多个牺牲层包括硅锗(SiGe)。在一些实施方式中，多个半导体层包括第一半导体材料，多个牺牲层包括第二半导体材料或介电材料，并且第一半导体材料与第二半导体材料不同。在一些情况中，第一半导体材料包括硅(Si)、锗(Ge)、硅锗(SiGe)、锗锡(GeSn)、硅锗锡(SiGeSn)、砷化镓(GaAs)、砷化铝镓(AlGaAs)或砷化铟(InAs)，第二半导体材料包括硅(Si)、锗(Ge)、硅锗(SiGe)、锗锡(GeSn)、硅锗锡(SiGeSn)，并且介电材料包括氧化硅、氮化硅或氧氮化硅。在一些实施方式中，多个内部间隔部件的形成包括：在第一鳍元件、第一伪栅极堆叠件、第二鳍元件和第二伪栅极堆叠件上方毯覆地沉积内部间隔层；以及回蚀刻内部间隔层以暴露栅极间隔层，同时将多个内部间隔部件布置在多个内部间隔凹槽中。在一些实施例中，该方法还可以包括：在第一区域和第二区域上方沉积介电层；平坦化介电层以暴露第一伪栅极堆叠件和第二伪栅极堆叠件；去除第一伪栅极堆叠件和第二伪栅极堆叠件以分别形成第一沟槽和第二沟槽；在第二沟槽被掩模的同时选择性地去除暴露在第一沟槽中的多个牺牲层，从而释放多个垂直堆叠的沟道构件；以及同时在多个垂直堆叠的沟道构件上方和周围形成第一栅极结构，并且在第二沟槽中形成第二栅极结构。在一些情况下，同时形成第一栅极结构和第二栅极结构包括：形成界面层；在界面层上方形成栅极介电层；在栅极介电层上方沉积功函数层；以及在功函数层上方沉积金属填充层。
在一些实施例中，一种半导体器件，包括：第一器件区域中的第一晶体管，所述第一晶体管包括：多个垂直堆叠的沟道构件，以及第一栅极结构，位于所述多个垂直堆叠的沟道构件上方和周围；以及第二晶体管，位于第二器件区域中，所述第二晶体管包括：鳍形沟道构件，以及第二栅极结构，位于所述鳍形沟道构件上方，其中，所述鳍形沟道构件包括由牺牲层交错的半导体层，其中，所述半导体层包括第一半导体材料，并且所述牺牲层包括第二半导体材料或介电材料，其中，所述第一半导体材料与所述第二半导体材料不同，其中，所述多个垂直堆叠的沟道构件包括所述第一半导体材料。在一些实施例中，第一半导体材料包括硅(Si)、锗(Ge)、硅锗(SiGe)、锗锡(GeSn)、硅锗锡(SiGeSn)、砷化镓(GaAs)、砷化铝镓(AlGaAs)或砷化铟(InAs)，其中，所述第二半导体材料包括硅(Si)、锗(Ge)、硅锗(SiGe)、锗锡(GeSn)、硅锗锡(SiGeSn)，其中，所述介电材料包括氧化硅、氮化硅或氮氧化硅。在一些实施例中，第一晶体管包括布置在所述多个垂直堆叠的沟道构件之间的多个内部间隔部件，其中，所述第二栅极结构不延伸到所述鳍形沟道构件中。在一些实施例中，第一晶体管还包括第一源极/漏极部件，其中，所述第二晶体管还包括第二源极/漏极部件，其中，所述第一源极/漏极部件与所述多个内部间隔部件接触，其中，所述第一源极/漏极部件与所述鳍形沟道构件的所述半导体层和所述牺牲层接触。在一些实施例中，第一器件区域是逻辑器件区域，并且所述第二器件区域是输入/输出器件区域。在一些实施例中，第一晶体管包括第一阈值电压，其中，所述第二晶体管包括与所述第一阈值电压不同的第二阈值电压。在一些实施例中，半导体器件是静态随机存取存储器(SRAM)单元。在一些实施例中，第一晶体管用作下拉晶体管或通栅晶体管，其中，所述第二晶体管用作上拉晶体管。
在一些实施例中，一种半导体器件，包括：鳍形沟道构件，位于第一区域中；以及第一栅极结构，位于所述鳍形沟道构件上方，其中，所述鳍形沟道构件包括由多个牺牲层交错的多个半导体层，其中，所述多个半导体层中的每个多个半导体层包括第一半导体材料，并且所述多个牺牲层中的每个多个牺牲层包括第二半导体材料或介电材料，其中，所述第一半导体材料与所述第二半导体材料不同。在一些实施例中，第一半导体材料包括硅(Si)、锗(Ge)、硅锗(SiGe)、锗锡(GeSn)、硅锗锡(SiGeSn)、砷化镓(GaAs)、砷化铝镓(AlGaAs)或砷化铟(InAs)，其中，所述第二半导体材料包括硅(Si)、锗(Ge)、硅锗(SiGe)、锗锡(GeSn)、硅锗锡(SiGeSn)，其中，所述介电材料包括氧化硅、氮化硅或氮氧化硅。在一些实施例中，还包括：在与所述第一区域不同的第二区域中的多个垂直堆叠的沟道构件；以及所述多个垂直堆叠的沟道构件中的每个沟道构件上方和周围的第二栅极结构，其中，所述多个垂直堆叠的沟道构件包括所述第一半导体材料。在一些实施例中，还包括：布置在所述多个垂直堆叠的沟道构件之间的多个内部间隔部件，其中，所述第一栅极结构不延伸到所述鳍形沟道构件中。在一些实施例中，还包括与所述鳍形沟道构件中的所述多个半导体层和所述多个牺牲层接触的第一源极/漏极部件；以及与所述多个垂直堆叠的沟道构件接触的第二源极/漏极部件，其中，所述第二源极/漏极部件与所述多个内部间隔部件接触。
在一些实施例中，一种方法，包括：在衬底上形成由多个牺牲层交错的多个半导体层组成的堆叠件；从所述衬底的第一区域的所述堆叠件形成第一鳍元件，并且在所述衬底的第二区域中从所述堆叠件形成第二鳍元件；在所述第一鳍元件上方形成第一伪栅极堆叠件，并且在所述第二鳍元件上方形成第二伪栅极堆叠件；在所述第一伪栅极堆叠件和所述第二伪栅极堆叠件上方沉积栅极间隔层；在所述第一区域中形成第一源极/漏极凹槽，并且在所述第二区域中形成第二源极/漏极凹槽；在所述第一区域中选择性地且部分地蚀刻所述多个牺牲层，以形成多个内部间隔凹槽；在所述第一区域中的所述多个内部间隔凹槽中形成多个内部间隔部件；以及在所述第一源极/漏极凹槽中形成第一源极/漏极部件，并且在所述第二源极/漏极凹槽中形成第二源极/漏极部件。在一些实施例中，多个半导体层包括硅(Si)，其中，所述多个牺牲层包括硅锗(SiGe)。在一些实施例中，多个半导体层包括第一半导体材料，其中，所述多个牺牲层包括第二半导体材料或介电材料。其中，所述第一半导体材料与所述第二半导体材料不同。在一些实施例中，第一半导体材料包括硅(Si)、锗(Ge)、硅锗(SiGe)、锗锡(GeSn)、硅锗锡(SiGeSn)、砷化镓(GaAs)、砷化铝镓(AlGaAs)或砷化铟(InAs)，其中，所述第二半导体材料包括硅(Si)、锗(Ge)、硅锗(SiGe)、锗锡(GeSn)、硅锗锡(SiGeSn)，其中，所述介电材料包括氧化硅、氮化硅或氮氧化硅。在一些实施例中，多个内部间隔部件的所述形成包括：在所述第一鳍元件、所述第一伪栅极堆叠件、所述第二鳍元件和所述第二伪栅极堆叠件上方毯覆地沉积内部间隔层；以及回蚀刻所述内部间隔层以暴露所述栅极间隔层，同时将所述多个内部间隔部件布置在所述多个内部间隔凹槽中。在一些实施例中，还包括：在所述第一区域和所述第二区域上方沉积介电层；平坦化所述介电层以暴露所述第一伪栅极堆叠件和所述第二伪栅极堆叠件；去除所述第一伪栅堆叠件和所述第二伪栅堆叠件以分别形成第一沟槽和第二沟槽；在所述第二沟槽被掩蔽的同时选择性地去除暴露在所述第一沟槽中的所述多个牺牲层，从而释放多个垂直堆叠的沟道构件；以及同时在所述多个垂直堆叠的沟道构件上方和周围形成第一栅极结构，并且在所述第二沟槽中形成第二栅极结构。在一些实施例中，第一栅极结构和所述第二栅极结构同时形成包括：形成界面层；在所述界面层上方形成栅极介电层；在所述栅极介电层上方沉积功函数层；以及在所述功函数层上方沉积金属填充层。
前述内容概述了若干实施例的特征，使得本领域普通技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (10)

1.一种半导体器件，包括：
第一器件区域中的第一晶体管，所述第一晶体管包括：
多个垂直堆叠的沟道构件，以及
第一栅极结构，位于所述多个垂直堆叠的沟道构件上方和周围；以及
第二晶体管，位于第二器件区域中，所述第二晶体管包括：
鳍形沟道构件，以及
第二栅极结构，位于所述鳍形沟道构件上方，
其中，所述鳍形沟道构件包括由牺牲层交错的半导体层，
其中，所述半导体层包括第一半导体材料，并且所述牺牲层包括第二半导体材料或介电材料，
其中，所述第一半导体材料与所述第二半导体材料不同，
其中，所述多个垂直堆叠的沟道构件包括所述第一半导体材料。
2.根据权利要求1所述的半导体器件，
其中，所述第一半导体材料包括硅(Si)、锗(Ge)、硅锗(SiGe)、锗锡(GeSn)、硅锗锡(SiGeSn)、砷化镓(GaAs)、砷化铝镓(AlGaAs)或砷化铟(InAs)，
其中，所述第二半导体材料包括硅(Si)、锗(Ge)、硅锗(SiGe)、锗锡(GeSn)、硅锗锡(SiGeSn)，
其中，所述介电材料包括氧化硅、氮化硅或氮氧化硅。
3.根据权利要求1所述的半导体器件，
其中，所述第一晶体管包括布置在所述多个垂直堆叠的沟道构件之间的多个内部间隔部件，
其中，所述第二栅极结构不延伸到所述鳍形沟道构件中。
4.根据权利要求3所述的半导体器件，
其中，所述第一晶体管还包括第一源极/漏极部件，
其中，所述第二晶体管还包括第二源极/漏极部件，
其中，所述第一源极/漏极部件与所述多个内部间隔部件接触，
其中，所述第一源极/漏极部件与所述鳍形沟道构件的所述半导体层和所述牺牲层接触。
5.根据权利要求1所述的半导体器件，其中，所述第一器件区域是逻辑器件区域，并且所述第二器件区域是输入/输出器件区域。
6.根据权利要求1所述的半导体器件，
其中，所述第一晶体管包括第一阈值电压，
其中，所述第二晶体管包括与所述第一阈值电压不同的第二阈值电压。
7.根据权利要求1所述的半导体器件，所述半导体器件是静态随机存取存储器(SRAM)单元。
8.根据权利要求7所述的半导体器件，
其中，所述第一晶体管用作下拉晶体管或通栅晶体管，
其中，所述第二晶体管用作上拉晶体管。
9.一种半导体器件，包括：
鳍形沟道构件，位于第一区域中；以及
第一栅极结构，位于所述鳍形沟道构件上方，
其中，所述鳍形沟道构件包括由多个牺牲层交错的多个半导体层，
其中，所述多个半导体层中的每个多个半导体层包括第一半导体材料，并且所述多个牺牲层中的每个多个牺牲层包括第二半导体材料或介电材料，
其中，所述第一半导体材料与所述第二半导体材料不同。
10.一种形成半导体器件的方法，包括：
在衬底上形成由多个牺牲层交错的多个半导体层组成的堆叠件；
从所述衬底的第一区域的所述堆叠件形成第一鳍元件，并且在所述衬底的第二区域中从所述堆叠件形成第二鳍元件；
在所述第一鳍元件上方形成第一伪栅极堆叠件，并且在所述第二鳍元件上方形成第二伪栅极堆叠件；
在所述第一伪栅极堆叠件和所述第二伪栅极堆叠件上方沉积栅极间隔层；
在所述第一区域中形成第一源极/漏极凹槽，并且在所述第二区域中形成第二源极/漏极凹槽；
在所述第一区域中选择性地且部分地蚀刻所述多个牺牲层，以形成多个内部间隔凹槽；
在所述第一区域中的所述多个内部间隔凹槽中形成多个内部间隔部件；以及
在所述第一源极/漏极凹槽中形成第一源极/漏极部件，并且在所述第二源极/漏极凹槽中形成第二源极/漏极部件。
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