CN110034015A - 一种纳米线围栅器件的形成方法 - Google Patents

一种纳米线围栅器件的形成方法 Download PDF

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Abstract

本申请提供一种纳米线围栅器件及其形成方法，在衬底上形成第一鳍以及第一鳍上的介电层，第一鳍包括交替层叠的第一外延层和第二外延层，介电层暴露第一鳍的沟道区域，第二外延层在沟道区域的侧壁表面与第二外延层在沟道区域的中央位置的掺杂浓度不同，例如第二外延层的侧壁表面的掺杂浓度高于中央位置，或者低于中央位置，去除沟道区域的第一外延层后，可以将沟道区域的第二外延层作为纳米线，形成包围纳米线的栅极，这样纳米线在不同位置的掺杂浓度不同，从而可以调整纳米线周围的栅极的不均匀的厚度带来的不均匀的开启电压，提高器件性能。

Description

一种纳米线围栅器件的形成方法
技术领域
本申请涉及半导体器件及其制造领域，特别涉及一种纳米线围栅器件的形成方法。
背景技术
随着集成电路制造工艺的不断发展，半导体器件特别是场效应晶体管(MOSFET)的关键尺寸不断减小，甚至已经降低至5nm及以下节点，而传统三栅或双栅的鳍式场效应晶体管(Fin Field-Effect Transistor，FinFET)在尺寸上受到限制。
环栅(Gate-all-around，GAA)纳米线(nanowire)晶体管成为研究及应用中的热点，其特征在于栅极将纳米线的沟道区完全包围，因此具有很好的栅控和驱动能力，是面向10nm及以下技术节点CMOS器件最具有潜力的解决方案，其中，环栅纳米线晶体管中的沟道区可以包括纳米线或纳米片(nanosheet)两种。
然而，现有的环栅纳米线晶体管的制造工艺中，存在栅源之间的开启电压沿沟道位置分布不均匀的问题，同时，随着沟道尺寸的缩小，会导致严重的窄沟道效应，从而影响器件性能。
发明内容
有鉴于此，本申请的目的在于提供一种纳米线围栅器件的形成方法，形成具有更高迁移率的纳米线。
为实现上述目的，本申请提供一种纳米线围栅器件的形成方法，包括：
在衬底上形成第一鳍以及所述第一鳍上的介电层，所述第一鳍包括交替层叠的第一外延层和第二外延层；所述介电层暴露所述第一鳍的沟道区域；所述第二外延层在沟道区域的侧壁表面与所述第二外延层在沟道区域的中央位置掺杂浓度不同；
去除所述沟道区域的第一外延层，将所述沟道区域的第二外延层作为纳米线；
形成包围所述纳米线的栅极。
可选的，所述在衬底上形成第一鳍以及所述第一鳍上的介电层，包括：
在衬底上形成由第三外延层和第四外延层交替层叠而成的第二鳍；
对所述第二鳍进行表面掺杂得到第一鳍，所述第一鳍中的第一外延层由所述第三外延层通过表面掺杂而成，所述第一鳍中的第二外延层由所述第四外延层通过表面掺杂而成；
在所述第一鳍上形成介电层。
可选的，所述对所述第二鳍进行表面掺杂得到第一鳍，包括：
在所述第二鳍的表面形成掺杂层，所述掺杂层中包括掺杂元素，所述掺杂元素扩散至所述第二鳍的表面，得到第一鳍；
去除所述掺杂层。
可选的，所述在所述第一鳍上形成介电层，包括：
形成覆盖所述第一鳍的沟道区域的伪栅极；
在所述伪栅极两侧的第一鳍中形成源漏区；
覆盖所述伪栅极两侧的第一鳍，以形成介电层；
去除所述伪栅极，以暴露出所述第一鳍的沟道区域。
可选的，所述在所述第一鳍上形成介电层，包括：
沉积介电材料层；
对所述介电材料层进行刻蚀，以暴露出所述第一鳍的沟道区域，形成介电层；
在所述形成包围所述纳米线的栅极后，所述方法还包括：
去除所述介电层，在所述栅极两侧的第一鳍中形成源漏区。
可选的，所述在衬底上形成第一鳍以及所述第一鳍上的介电层，包括：
在衬底上形成由第三外延层和第四外延层交替层叠而成的第二鳍；
在所述第二鳍上形成介电层，所述介电层暴露所述第二鳍的沟道区域；
对所述沟道区域的第二鳍进行表面掺杂得到第一鳍；所述第一鳍中的第一外延层由所述第三外延层在所述沟道区域通过表面掺杂而成，所述第一鳍中的第二外延层由所述第四外延层在所述沟道区域通过表面掺杂而成。
可选的，对所述沟道区域的第二鳍进行表面掺杂得到第一鳍，包括：
在所述沟道区域的第二鳍的表面形成掺杂层，所述掺杂层中包括掺杂元素，所述掺杂元素扩散至所述沟道区域的第二鳍的表面，得到第一鳍；
去除所述掺杂层。
可选的，所述在所述第二鳍上形成介电层，包括：
形成覆盖所述第二鳍的沟道区域的伪栅极；
在所述伪栅极两侧的第二鳍中形成源漏区；
覆盖所述伪栅极两侧的第二鳍，以形成介电层；
去除所述伪栅极，以暴露出所述第二鳍的沟道区域。
可选的，所述在第二鳍上形成介电层，包括：
沉积介电材料层；
对所述介电材料层进行刻蚀，以暴露出所述第二鳍的沟道区域，形成介电层；
在所述形成包围所述纳米线的栅极后，所述方法还包括：
去除所述介电层，在所述栅极两侧的第一鳍中形成源漏区。
可选的，所述表面掺杂可以通过以下方式实现：
通过离子注入掺杂或等离子体掺杂的方式进行表面掺杂；
或，通过外延生长的方式进行表面掺杂。
本申请实施例还提供了一种纳米线围栅器件，所述器件包括：
衬底；
所述衬底上的第一鳍；所述第一鳍的沟道区域中包括交替层叠的栅极和第二外延层，所述第二外延层在沟道区域的侧壁表面与所述第二外延层在沟道区域的中央位置掺杂浓度不同；
所述第一鳍上除所述沟道区域的位置上覆盖有介电层。
可选的，所述介电层下形成有源漏区。
本申请实施例提供了一种纳米线围栅器件及其形成方法，在衬底上形成第一鳍以及第一鳍上的介电层，第一鳍包括交替层叠的第一外延层和第二外延层，介电层暴露第一鳍的沟道区域，第二外延层在沟道区域的侧壁表面与第二外延层在沟道区域的中央位置的掺杂浓度不同，例如第二外延层的侧壁表面的掺杂浓度高于中央位置，或者低于中央位置，去除沟道区域的第一外延层后，可以将沟道区域的第二外延层作为纳米线，形成包围纳米线的栅极，这样纳米线在不同位置的掺杂浓度不同，从而可以调整纳米线周围的栅极的不均匀的厚度带来的不均匀的开启电压，提高器件性能。
附图说明
为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1示出了根据本申请实施例提供的一种纳米线围栅器件的形成方法流程图；
图2示出了根据本申请实施例的纳米线围栅器件的形成方法形成鳍之后的俯视示意图；
图3A-15B示出了根据本申请实施例的方法形成纳米线围栅器件的过程中的结构示意图，其中，示图A为图2中AA向剖视图，图B为图2中BB向剖视图，图C为图2中的BB向剖视图。
具体实施方式
为使本申请的上述目的、特征和优点能够更加明显易懂，下面结合附图对本申请的具体实施方式做详细的说明。
在下面的描述中阐述了很多具体细节以便于充分理解本申请，但是本申请还可以采用其他不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本申请内涵的情况下做类似推广，因此本申请不受下面公开的具体实施例的限制。
其次，本申请结合示意图进行详细描述，在详述本申请实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本申请保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
现有技术中，通过堆叠纳米线来形成立体的晶体管，栅极将纳米线的沟道区完全包围，因此具有很好的栅控和驱动能力。然而现有的环栅纳米线晶体管的制造工艺中，沟道周围的栅极厚度通常不均匀。具体来说，以平行于衬底表面为水平方向，沟道顶部和底部的栅极的厚度与相邻沟道之间的距离相关，沟道两侧的栅极的厚度与栅极的制备工艺相关，因此水平方向和竖直方向的栅极的厚度不一定相等，此外，在沟道具有棱角时，纳米线的棱角表面的栅极的厚度较厚。
而沟道周围的栅极的厚度会影响该部位栅极的功函数，因此栅极的厚度不均，导致栅源之间的开启电压在沟道的不同位置分布不均匀，影响器件性能。尤其是随着沟道尺寸的缩小，栅极的厚度随器件性能的影响愈发明显，会导致严重的窄沟道效应，进而严重影响器件性能。
基于以上技术问题，本申请实施例提供了一种纳米线围栅器件及其形成方法，在衬底上形成第一鳍以及第一鳍上的介电层，第一鳍包括交替层叠的第一外延层和第二外延层，介电层暴露第一鳍的沟道区域，第二外延层在沟道区域的侧壁表面与第二外延层在沟道区域的中央位置的掺杂浓度不同，例如第二外延层的侧壁表面的掺杂浓度高于中央位置，或者低于中央位置，去除沟道区域的第一外延层后，可以将沟道区域的第二外延层作为纳米线，形成包围纳米线的栅极，这样纳米线在不同位置的掺杂浓度不同，从而可以调整纳米线周围的栅极的不均匀的厚度带来的不均匀的开启电压，提高器件性能。
为了更好的理解本申请的技术方案和技术效果，以下将结合流程图1、附图2以及3A-15B对具体的实施例进行详细的描述和说明。
参考图1所示，本申请实施例提供的一种纳米线围栅器件的形成方法，可以包括以下步骤：
S101，在衬底100上形成第一鳍110以及第一鳍110上的介电层150，参考图2-图7B所示。
其中，第一鳍110包括交替层叠的第一外延层113和第二外延层114，第二外延层114在沟道区域的侧壁表面的掺杂浓度与第二外延层114在沟道区域的中央位置不同，介电层150暴露第一鳍110的沟道区域。
在本申请实施例中，所述衬底100可以为Si衬底、Ge衬底、SiGe衬底、SOI(绝缘体上硅，Silicon On Insulator)或GOI(绝缘体上锗，Germanium On Insulator)、三五族化合物及二四族化合物半导体等。在其他实施例中，衬底100还可以为包括其他元素半导体或化合物半导体的衬底，例如GaAs、InP或SiC等，还可以为叠层结构，例如Si/SiGe等，还可以其他外延结构，例如SGOI(绝缘体上锗硅)等。半导体衬底中可以具有n型或p型掺杂。在本实施例中，衬底100为体硅衬底。
在衬底100上形成第一鳍110，形成的第一鳍110可以包括依次层叠的第一外延层113和第二外延层114。需要说明的是，在该实施例的图示中，图2以及图3A、图3B为形成第一鳍110之后的示意图，其中，图2为俯视示意图，图3A为图2中沿AA向的剖视图，图3B为图2中沿BB向的剖视图，而在后续图4A-11B的图示中，省略了相应步骤的俯视图，仅示出了后续步骤不同方向的剖视图，剖面的方向如图2中所示，其中A标识的示图中的剖面方向为图2中的AA方向，B标识的示图中的剖面方向为图2中的BB方向，C标识的示图中的剖面方向为图2中的BB方向。
其中，第一外延层113可以为锗基膜层，第二外延层114可以为外延硅层，具体的，锗基膜层可以为外延锗层，也可以为外延硅锗层，外延硅锗层还可以为锗层与硅锗层的叠层，也可以为依次层叠的硅锗层、锗层和硅锗层，这里的硅锗层可以作为锗层和硅层之间过渡层，降低外延难度，提高外延质量。当然，第二外延层也可以是In1-xGaxAs、In1-xAlxAs等二元或三元化合物半导体材料，相应的第一外延层与第二外延层之间具有刻蚀选择比即可。
由于围栅纳米线器件中形成的纳米线可以为间隔的多层堆叠式结构，则第一外延层113和第二外延层114可以是多层。具体的，第一外延层113作为牺牲层，而第二外延层114的层数决定纳米线的数量，因此第二外延层114的层数与纳米线的层数相同。
由于形成的纳米线的孔径可以根据第二外延层114的厚度确定，在形成纳米线时，可以在不同的区域，采用不同的第二外延层114的厚度，从而形成不同孔径的纳米线。而通过采用不同的第一外延层113的厚度，可以控制纳米线之间的间隔。
在本申请实施例中，第二外延层114在沟道区域侧壁表面的掺杂浓度与第二外延层114在沟道区域的中央位置不同，参考图3A所示，当然，形成第二外延层114的过程中，顶层的第二外延层114的顶部的表面的掺杂浓度也可以与第二外延层114的中央位置不同，或者沟道区域之外的其他区域的表面的掺杂浓度与第二外延层114的中央位置不同，均不影响本申请实施例的实现。
为了在衬底100上形成第一鳍，具体的，可以先在衬底100上形成第三外延层111和第四外延层112构成的第二鳍110'，参考图4A和图4B所示，对第二鳍110'进行表面掺杂，从而将通过表面掺杂后的第三外延层111作为第一外延层113，第一外延层113的侧壁表面的掺杂浓度与中央位置不同，将通过表面掺杂后的第四外延层112作为第二外延层114，第二外延层114的侧壁表面的掺杂浓度与中央位置不同，第一外延层113和第二外延层114构成第一鳍。
可以理解是，第一鳍110和第二鳍110'是为了区分是否进行掺杂，事实上，第一鳍110是经过掺杂后的第二鳍110'，除此之外，第一鳍110和第二鳍110'在形状和数量上完全相同。
具体实施时，可以在衬底100上外延生成第三外延层111，而后，在第三外延层111上外延生成第四外延层112，生长工艺可以是减压外延或分子束外延。
在衬底100上外延生成第三外延层111和第四外延层112后，第三外延层111和第四外延层112覆盖整个衬底100，根据硬掩膜图案进行刻蚀，去除第二鳍110'所在区域之外的第三外延层111和第四外延层112，以形成第二鳍110'，第二鳍110'可以是多个，对应形成的多个器件。其中，硬掩膜可以是氮化硅，也可以是氧化硅，还可以是氮化硅和氧化硅的叠层。
在对第三外延层111和第四外延层112进行图案化时，可以对衬底100进行过刻蚀，使形成的第二鳍110'中包括部分衬底材料。
可以理解的是，在多个第二鳍110'之间，可以形成隔离结构120，也即，在多个第一鳍之间形成有隔离结构120，该隔离结构120可以为浅沟槽隔离，可以通过沉积隔离材料，例如氧化硅等，对隔离材料进行平坦化和回刻，形成隔离结构120，参考图3A和3B。
在形成第二鳍110'后，可以对第二鳍110'进行表面掺杂得到第一鳍。其中，表面掺杂可以通过离子注入掺杂、等离子体掺杂、外延生长掺杂层或扩散掺杂等方式进行，本领域技术人员可以根据实际需要自行选择掺杂方式。对于各种掺杂工艺，对应的具体流程可以参考后续说明。
当然，表面掺杂的掺杂元素与第二外延层114中的掺杂元素可以是同性，则第二外延层114表面掺杂浓度大于中央位置的掺杂浓度，表面掺杂的掺杂元素与第二外延层114中的掺杂元素可以是异性，则第二外延层114表面掺杂浓度小于中央位置的掺杂浓度。
对第二鳍110'进行表面掺杂，实际上是为了解决纳米线周围的栅极厚度不一致导致的开启电压不均匀的问题，因此掺杂浓度可以根据实际情况来确定。具体的，对于大部分栅极材料来说，厚度越大会导致器件的开启电压越大，此时可以在栅极材料较厚的位置保证较高的掺杂浓度，以降低器件的开启电压，在栅极材料较薄的位置保证较低的掺杂浓度，以提高器件的开启电压。然而，对于少数栅极材料来说，厚度越大会导致器件的开启电压越小，则可以在栅极材料较厚的位置保证较低的掺杂浓度，以提高器件的开启电压，在栅极材料较薄的位置保证较高的掺杂浓度，以降低器件的开启电压。
举例来说，参考图3A所示的纳米线，在纳米线左侧和右侧形成的栅极材料通常较厚，则掺杂元素可以与第二外延层114的掺杂材料相同，也就是说，在纳米线的左侧表面和右侧表面的掺杂浓度较高，从而平衡栅极材料的厚度对器件开启电压的影响。
在第一鳍上可以形成有介电层150，具体的，介电层150可以形成与第一鳍110的沟道区域之外的其他区域的顶部和侧壁，用于在之后的工艺中保护第一鳍110的沟道区域之外的其他区域。介电层150的材料例如可以是未掺杂的氧化硅(SiO2)、掺杂的氧化硅(如硼硅玻璃、硼磷硅玻璃等)、氮化硅(Si3N4)或其他低k介质材料等。
以上可知，本申请实施例中，可以在衬底100上形成第二鳍110'，对第二鳍110'进行表面掺杂可以得到第一鳍，而第一鳍上还形成有介电层150。可以理解的是，在本申请实施例中，可以先对第二鳍110'进行表面掺杂得到第一鳍，然后在第一鳍上形成介电层150；也可以先在第二鳍110'上形成介电层150，并在介电层150暴露的沟道区域中对第二鳍110'进行掺杂，得到仅有沟道区域进行过掺杂的第一鳍，本申请不对掺杂和形成介电层150的顺序进行限定。
在后栅工艺中，在形成介电层150之前，可以先在第一鳍的除沟道区域的其他区域中形成源漏区140。
以在第一鳍110上形成介电层150为例，具体的，可以先形成覆盖第一鳍110的沟道区域的伪栅极130，参考图5A和图5B所示。其中，伪栅极130所在区域为最终器件的栅极区，可以通过沉积和刻蚀形成覆盖第一鳍110的沟道区域的伪栅极130，伪栅极130例如可以为多晶硅。在伪栅极130两侧还可以形成侧墙(图未示出)，侧墙可以为单层或多层结构，可以由氮化硅、氧化硅、氮氧化硅、碳化硅、氟化物掺杂硅玻璃、低k电介质材料及其组合，和/或其他合适的材料形成。可以通过淀积侧墙材料，而后通过各向异性刻蚀工艺，形成侧墙。
在形成伪栅极130后，还可以在伪栅极130两侧形成源漏区140。具体的，可以采用离子注入、外延生长或其他合适的方式形成源漏区140，为了提高器件沟道区的载流子迁移率，若采用离子注入的方式形成源漏区140，而沟道区域两端的第一外延层113和第二外延层114的表面已经进行过掺杂，在形成源漏区140时，源漏区140的掺杂浓度要远远高于前述表面掺杂，因此第一鳍110的表面掺杂不会对形成源漏区140造成影响。
在本实施例中，可以采用外延生长的方式形成源漏区140。具体的，可以以伪栅极130以及伪栅极130两侧的侧墙为掩蔽，刻蚀第一鳍110，以去除未被伪栅极130和伪栅极130两侧的侧墙覆盖的第一鳍110，并对被伪栅极130和伪栅极130两侧的侧墙覆盖第一鳍110中的第一外延层113进行过刻蚀，使第一外延层113相对于伪栅极130两侧的侧墙有所凹陷。
通过侧墙形成工艺可以在第一外延层113的凹陷处形成内侧墙141，并在第一鳍的两侧外延生长形成源漏区140，其中，内侧墙141将源漏区140和第一鳍110中的第一外延层113分隔开，参考图6C所示，图6C中的剖面方向为图2中的BB方向。因此，本申请实施例中，内侧墙141可以在形成纳米线的过程中对第一外延层113进行刻蚀时，对源漏区140起到保护作用。具体的，内侧墙141可以为氮化硅、氧化硅、氮氧化硅、碳化硅、氟化物掺杂硅玻璃等任意组合。
在伪栅极130两侧的第一鳍110中形成源漏区140后，可以覆盖伪栅极130两侧的源漏区140，以形成介电层150，介电层150可以对其下的源漏区140起到保护作用，参考图6A和图6B所示。介电层150可以通过合适的淀积方法淀积形成，淀积形成的介电层150覆盖各个第一鳍110以及隔离结构120。对淀积形成的介电层150进行平坦化，例如化学机械抛光(Chemical Mechanical Polish，CMP)以暴露伪栅极130。
在形成介电层150后，可以去除伪栅极130，以暴露出第一鳍110的沟道区域，参考图7A和图7B所示。伪栅极130可以通过湿蚀刻和/或干蚀刻去除，从而暴露出鳍110的沟道区域。
在本申请实施例中，还可以先在第二鳍110'上形成介电层150，并在介电层150暴露的沟道区域中对第二鳍110'进行掺杂，得到仅有沟道区域进行过掺杂的第一鳍110。具体的，可以先形成覆盖第二鳍110'的沟道区域的伪栅极130以及伪栅极130两侧的侧墙，在伪栅极130两侧的第二鳍110'中形成源漏区140，并形成覆盖源漏区140的介电层150。形成伪栅极130、伪栅极130两侧的侧墙，以及形成源漏区140的过程可以参考前述说明，在此不做赘述。
在形成介电层150后，由于介电层150暴露沟道区域，因此可以仅对沟道区域的第二鳍110'进行表面掺杂，得到第一鳍110，掺杂的具体过程也可以参考对第二鳍110'的整体进行表面掺杂得到的第一鳍110的过程。也就是说，本申请实施例中，第一鳍110中位于沟道区域的表面事先经过了掺杂，而而沟道区域之外的其他区域的表面可以事先经过掺杂，也可以没有事先经过掺杂。
S102，去除沟道区域的第一外延层113，将沟道区域的第二外延层114作为纳米线，参考图8A和8B。
由于第一鳍110的沟道区域之外的其他区域覆盖有介电层150，则可以以介电层150为掩蔽，去除沟道区域中的第一外延层113，若第一外延层113和源漏区140之间形成有内侧墙141，则内侧墙对源漏区构成保护作用。具体的，第一外延层113为锗基膜层时，可以通过湿法刻蚀锗基膜层，例如通过双氧水H2O2、氢氟酸HF和醋酸CH3COOH的混合溶液对第一外延层113进行刻蚀，也可以通过气体分子反应进行刻蚀，例如可以通过氯酸HCl气体在高温下腐蚀锗层。
在本申请实施例中，去除第一开口170中的第一外延层113，还可以通过多次氧化去除工艺进行。氧化去除工艺具体来说，可以先进行第一外延层113的氧化工艺，再去除氧化的第一外延层113。在此过程中，第一外延层113较第二外延层114被更多的氧化。其中的氧化剂可以是氧气O2，也可以是臭氧O3。在第一外延层113被氧化后，可以采用刻蚀的气体腐蚀生成的氧化物以去除第一外延层113。
当然，在去除第一外延层113后，还可以对第二外延层114的形状进行修正，以使第二外延层114的形状满足实际需要，并将修正后的第二外延层114作为纳米线。本申请实施例中的纳米线可以在AA方向可以是矩形，也可以是圆形或椭圆形，还可以是其他形状。
S103，形成包围纳米线的栅极160，参考图9A和9B。
栅极160可以为金属栅极，可以为一层或多层结构，可以包括金属材料或多晶硅或他们的组合，金属材料例如Ti、TiAlx、TiN、TaNx、HfN、TiCx、TaCx、TiNSi、Al、TiAl、TiAlCx等等中的一种或多种。
当然，在形成栅极160之前，还可以形成包围纳米线的栅介质层，栅介质层可以为高k介质材料(例如，和氧化硅相比，具有高介电常数的材料)或其他合适的介质材料，高k介质材料例如铪基氧化物，HFO2、HfSiO、HfSiON、HfTaO、HfTiO、ZrO2、Al2O3、La2O3等中的一种或多种。
基于以上技术问题，本申请实施例提供了一种纳米线围栅器件的形成方法，在衬底上形成第一鳍以及第一鳍上的介电层，第一鳍包括交替层叠的第一外延层和第二外延层，介电层暴露第一鳍的沟道区域，第二外延层在沟道区域的侧壁表面与第二外延层在沟道区域的中央位置的掺杂浓度不同，例如第二外延层的侧壁表面的掺杂浓度高于中央位置，或者低于中央位置，去除沟道区域的第一外延层后，可以将沟道区域的第二外延层作为纳米线，形成包围纳米线的栅极，这样纳米线在不同位置的掺杂浓度不同，从而可以调整纳米线周围的栅极的不均匀的厚度带来的不均匀的开启电压，提高器件性能。
需要说明的是，以上实施例中，是以后栅工艺为例进行的说明，对第二鳍110'进行掺杂从而得到第一鳍，产生第二外延层114在沟道区域的侧壁表面与第二外延层114在沟道区域的中央位置掺杂浓度不同的结果，事实上，这种结果在前栅工艺中适用。
在前栅工艺中，形成的介电层150下的第二鳍110'中不包括源漏区140，参考图10A和图10B。因此，在形成介电层150之前也可以不形成伪栅极130，而是沉积介电材料层后，对介电材料层进行刻蚀从而暴露第一鳍或第二鳍110'的沟道区域，得到介电层150。
同样，对第二鳍110'进行掺杂和形成介电层150的过程并没有严格的先后顺序，可以先对第二鳍110'进行掺杂得到第一鳍，然后沉积介电材料层以得到介电层150，也可以先在第二鳍110'上形成介电层150，然后对沟道区域的第二鳍110'进行表面掺杂，均不影响本申请实施例的实现。
在形成介电层150后，可以以介电层150为掩蔽去除第一外延层113，以第二外延层114作为纳米线，参考图11A和11B，继而形成包围纳米线的栅极160，参考图12A和12B。在形成栅极160后，去除介电层150，在第一鳍的两端形成源漏区(图未示出)。去除第一外延层113、形成包围纳米线的栅极160以及形成源漏区的具体过程可以参考上述实施例的说明，在此不做赘述。
在前栅工艺中，纳米线在不同位置的掺杂浓度不同，从而可以调整栅极160的厚度带来的不均匀的开启电压，提高器件性能。
下面对通过掺杂工艺对第二鳍110'进行掺杂，得到第一鳍的具体过程进行详细说明。
第一、通过对第二鳍110'进行离子注入掺杂或等离子体掺杂形成第二外延层114，参考图3A和图3B所示，其中，离子注入或等离子体的作用角度可以参考图3A中的箭头方向。
第二、通过在第二鳍110'的表面进行外延生成，形成第二外延层(图未示出)。具体的，可以先对第二鳍110'的表面进行刻蚀，使第二鳍110'具有凹陷，然后通过外延生长的方式形成与第二鳍110'掺杂浓度不同的掺杂材料层，掺杂材料层与原有的第二鳍110'共同构成第一鳍110。
第三，通过对第二鳍110'的表面进行扩散掺杂形成第二外延层114，参考图13A-15B。
在衬底100上形成第二鳍110'后，可以沉积掺杂层121，参考图13A和13B所示，掺杂层121中包括掺杂元素，这样掺杂元素可以从掺杂层121扩散至第二鳍110'的表面，从而形成第一鳍，去除第一鳍表面的掺杂层121即可。
当然，在具体实施时，也可以在第二鳍110'之间形成隔离结构120，从而掺杂层121不会与衬底100接触；或者也可以在掺杂层121上形成隔离结构120，隔离结构120暴露第一鳍，保留隔离结构120下的掺杂层121，参考图14A和14B所示。
作为一种可能的实现方式，掺杂层121也可以是隔离结构120，这样，可以沉积隔离材料，隔离材料中包括掺杂元素，则隔离结构120中的掺杂元素可以扩散至第二鳍110'的表面，形成第一鳍，参考图15A和15B，再对隔离材料进行刻蚀形成隔离结构120。
本申请实施例还提供了一种纳米线围栅器件，可以由以上纳米线围栅器件的制造方法制造而成，参考图9A和9B所示，本申请实施例提供的纳米线围栅器件可以包括：
衬底；
所述衬底上的第一鳍；所述第一鳍的沟道区域中包括交替层叠的栅极和第二外延层，所述第二外延层在沟道区域的侧壁表面与所述第二外延层在沟道区域的中央位置掺杂浓度不同；
所述第一鳍上除所述沟道区域的位置上覆盖有介电层。
可选的，所述介电层下形成有源漏区。
以上所述仅是本申请的优选实施方式，虽然本申请已以较佳实施例披露如上，然而并非用以限定本申请。任何熟悉本领域的技术人员，在不脱离本申请技术方案范围情况下，都可利用上述揭示的方法和技术内容对本申请技术方案做出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本申请技术方案的内容，依据本申请的技术实质对以上实施例所做的任何的简单修改、等同变化及修饰，均仍属于本申请技术方案保护的范围内。

Claims (12)

1.一种纳米线围栅器件的形成方法，其特征在于，包括：
在衬底上形成第一鳍以及所述第一鳍上的介电层，所述第一鳍包括交替层叠的第一外延层和第二外延层；所述介电层暴露所述第一鳍的沟道区域；所述第二外延层在沟道区域的侧壁表面与所述第二外延层在沟道区域的中央位置掺杂浓度不同；
去除所述沟道区域的第一外延层，将所述沟道区域的第二外延层作为纳米线；
形成包围所述纳米线的栅极。
2.根据权利要求1所述的方法，其特征在于，所述在衬底上形成第一鳍以及所述第一鳍上的介电层，包括：
在衬底上形成由第三外延层和第四外延层交替层叠而成的第二鳍；
对所述第二鳍进行表面掺杂得到第一鳍，所述第一鳍中的第一外延层由所述第三外延层通过表面掺杂而成，所述第一鳍中的第二外延层由所述第四外延层通过表面掺杂而成；
在所述第一鳍上形成介电层。
3.根据权利要求2所述的方法，其特征在于，所述对所述第二鳍进行表面掺杂得到第一鳍，包括：
在所述第二鳍的表面形成掺杂层，所述掺杂层中包括掺杂元素，所述掺杂元素扩散至所述第二鳍的表面，得到第一鳍；
去除所述掺杂层。
4.根据权利要求2所述的形成方法，其特征在于，所述在所述第一鳍上形成介电层，包括：
形成覆盖所述第一鳍的沟道区域的伪栅极；
在所述伪栅极两侧的第一鳍中形成源漏区；
覆盖所述伪栅极两侧的第一鳍，以形成介电层；
去除所述伪栅极，以暴露出所述第一鳍的沟道区域。
5.根据权利要求2所述的方法，其特征在于，所述在所述第一鳍上形成介电层，包括：
沉积介电材料层；
对所述介电材料层进行刻蚀，以暴露出所述第一鳍的沟道区域，形成介电层；
在所述形成包围所述纳米线的栅极后，所述方法还包括：
去除所述介电层，在所述栅极两侧的第一鳍中形成源漏区。
6.根据权利要求1所述的方法，其特征在于，所述在衬底上形成第一鳍以及所述第一鳍上的介电层，包括：
在衬底上形成由第三外延层和第四外延层交替层叠而成的第二鳍；
在所述第二鳍上形成介电层，所述介电层暴露所述第二鳍的沟道区域；
对所述沟道区域的第二鳍进行表面掺杂得到第一鳍；所述第一鳍中的第一外延层由所述第三外延层在所述沟道区域通过表面掺杂而成，所述第一鳍中的第二外延层由所述第四外延层在所述沟道区域通过表面掺杂而成。
7.根据权利要求6所述的方法，其特征在于，对所述沟道区域的第二鳍进行表面掺杂得到第一鳍，包括：
在所述沟道区域的第二鳍的表面形成掺杂层，所述掺杂层中包括掺杂元素，所述掺杂元素扩散至所述沟道区域的第二鳍的表面，得到第一鳍；
去除所述掺杂层。
8.根据权利要求6所述的方法，其特征在于，所述在所述第二鳍上形成介电层，包括：
形成覆盖所述第二鳍的沟道区域的伪栅极；
在所述伪栅极两侧的第二鳍中形成源漏区；
覆盖所述伪栅极两侧的第二鳍，以形成介电层；
去除所述伪栅极，以暴露出所述第二鳍的沟道区域。
9.根据权利要求6所述的方法，其特征在于，所述在第二鳍上形成介电层，包括：
沉积介电材料层；
对所述介电材料层进行刻蚀，以暴露出所述第二鳍的沟道区域，形成介电层；
在所述形成包围所述纳米线的栅极后，所述方法还包括：
去除所述介电层，在所述栅极两侧的第一鳍中形成源漏区。
10.根据权利要求2或6所述的方法，其特征在于，所述表面掺杂可以通过以下方式实现：
通过离子注入掺杂或等离子体掺杂的方式进行表面掺杂；
或，通过外延生长的方式进行表面掺杂。
11.一种纳米线围栅器件，其特征在于，所述器件包括：
衬底；
所述衬底上的第一鳍；所述第一鳍的沟道区域中包括交替层叠的栅极和第二外延层，所述第二外延层在沟道区域的侧壁表面与所述第二外延层在沟道区域的中央位置掺杂浓度不同；
所述第一鳍上除所述沟道区域的位置上覆盖有介电层。
12.根据权利要求11所述的器件，其特征在于，所述介电层下形成有源漏区。
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