CN110233108A - 一种围栅器件及其制造方法 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 22
- 239000000758 substrate Substances 0.000 claims abstract description 63
- 239000004065 semiconductor Substances 0.000 claims abstract description 21
- 238000000034 method Methods 0.000 claims description 40
- 239000000463 material Substances 0.000 claims description 22
- 238000000926 separation method Methods 0.000 claims description 4
- 230000003071 parasitic effect Effects 0.000 abstract description 14
- 230000015572 biosynthetic process Effects 0.000 abstract description 8
- 239000010410 layer Substances 0.000 description 140
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 14
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 7
- 229910052710 silicon Inorganic materials 0.000 description 7
- 239000010703 silicon Substances 0.000 description 7
- 239000000377 silicon dioxide Substances 0.000 description 6
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 5
- 239000003989 dielectric material Substances 0.000 description 5
- 229910052732 germanium Inorganic materials 0.000 description 5
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 5
- 239000012212 insulator Substances 0.000 description 5
- 239000000243 solution Substances 0.000 description 5
- 238000005530 etching Methods 0.000 description 4
- 239000011229 interlayer Substances 0.000 description 4
- 230000004048 modification Effects 0.000 description 4
- 238000012986 modification Methods 0.000 description 4
- 238000000059 patterning Methods 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- 238000000137 annealing Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 238000011065 in-situ storage Methods 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- 238000001039 wet etching Methods 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- MCMNRKCIXSYSNV-UHFFFAOYSA-N Zirconium dioxide Chemical compound O=[Zr]=O MCMNRKCIXSYSNV-UHFFFAOYSA-N 0.000 description 2
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 2
- 229910021417 amorphous silicon Inorganic materials 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 238000000407 epitaxy Methods 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 239000012528 membrane Substances 0.000 description 2
- 239000007769 metal material Substances 0.000 description 2
- 239000002245 particle Substances 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 2
- 229910010271 silicon carbide Inorganic materials 0.000 description 2
- RZVAJINKPMORJF-UHFFFAOYSA-N Acetaminophen Chemical compound CC(=O)NC1=CC=C(O)C=C1 RZVAJINKPMORJF-UHFFFAOYSA-N 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 229910004129 HfSiO Inorganic materials 0.000 description 1
- -1 Pyrex Chemical compound 0.000 description 1
- 229910004156 TaNx Inorganic materials 0.000 description 1
- 229910010038 TiAl Inorganic materials 0.000 description 1
- 239000002253 acid Substances 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 229910052593 corundum Inorganic materials 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000003628 erosive effect Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000011049 filling Methods 0.000 description 1
- 229910052733 gallium Inorganic materials 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 229910052735 hafnium Inorganic materials 0.000 description 1
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 description 1
- 229910052738 indium Inorganic materials 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- MRELNEQAGSRDBK-UHFFFAOYSA-N lanthanum oxide Inorganic materials [O-2].[O-2].[O-2].[La+3].[La+3] MRELNEQAGSRDBK-UHFFFAOYSA-N 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000001451 molecular beam epitaxy Methods 0.000 description 1
- 239000002070 nanowire Substances 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 230000000750 progressive effect Effects 0.000 description 1
- 239000005297 pyrex Substances 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 229910052717 sulfur Inorganic materials 0.000 description 1
- 229910001845 yogo sapphire Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66484—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with multiple gate, at least one gate being an insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
- H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Thin Film Transistor (AREA)
Abstract
本发明提供一种围栅器件及其制造方法，在半导体衬底上形成第一外延层与第二外延层交替层叠的堆叠层时，其最底层的第一外延层具有第一掺杂，利用该第一外延层可以使得形成的鳍的衬底的上部中也具有第一掺杂，而鳍中的第一外延层将会被去除，形成包围第二外延层的栅极，鳍中衬底会存在寄生沟道，而该寄生沟道中具有与器件源漏掺杂的类型相反掺杂，从而，抑制寄生沟道的形成，提高器件的性能。
Description
技术领域
本发明涉及半导体器件及其制造领域，特别涉及一种围栅器件及其制造方法。
背景技术
随着集成电路制造工艺的不断发展，半导体器件特别是场效应晶体管 (MOSFET)的关键尺寸不断减小，使得器件的短沟道效应愈发显著，传统的平面器件已经无法达到器件在性能和集成度方面的要求。
GAA(Gate-all-around，围栅)晶体管一种多栅立体器件，其栅极将纳米线或纳米片的沟道区完全包围，使得器件具有更强的驱动电流，从而，能够有效地抑制短沟道效应。然而，在围栅下的衬底中存在寄生沟道，会对器件的性能造成影响。
发明内容
有鉴于此，本发明的目的在于提供一种围栅器件及其制造方法，抑制寄生沟道的形成。
为实现上述目的，本发明有如下技术方案：
一种围栅器件的制造方法，包括：
提供半导体衬底；
在所述半导体衬底上形成的第一外延层与第二外延层交替层叠的堆叠层，所述堆叠层中最底层的第一外延层具有第一掺杂，所述第二外延层为沟道材料；
在所述堆叠层以及部分厚度的衬底中形成鳍，且所述鳍中衬底的上部具有扩散掺杂区，所述扩散掺杂区利用所述第一掺杂进行扩散而获得，所述鳍的中部为沟道区；
将所述沟道区中的第一外延层去除，并形成包围所述沟道区中第二外延层的栅极。
可选地，所述扩散掺杂区的形成方法包括：
通过热退火工艺，使得所述最底层的第一外延层中的第一掺杂扩散至所述鳍的衬底中。
可选地，所述热退火工艺在形成最底层的第一外延层之后且在形成最底层的第二外延层之前进行。
可选地，所述热退火工艺在形成鳍之后进行。
可选地，所述第一掺杂的浓度为1e15-1e20cm-3。
可选地，在将所述沟道区中的第一外延层去除之前，还包括：
利用所述鳍在所述沟道区的两端形成具有第二掺杂的源漏区，所述第一掺杂和所述第二掺杂具有相反的掺杂类型。
可选地，利用所述鳍在所述沟道区的两端形成具有第二掺杂的源漏区，以及将所述沟道区中的第一外延层去除，包括：
在所述鳍中衬底两侧形成隔离层；
覆盖所述沟道区的鳍的表面，以形成伪栅极；
在所述伪栅极的侧壁形成侧墙，以及利用所述鳍在所述沟道区的两端形成具有第二掺杂的源漏区；
在所述源漏区上覆盖层间介质层；
去除所述伪栅极，以形成开口；
利用所述开口将所述第一外延层去除。
可选地，利用所述鳍在所述沟道区的两端形成具有第二掺杂的源漏区，以及在所述伪栅极的侧壁形成侧墙，包括：
在所述伪栅极的侧壁形成侧墙；
去除未被所述伪栅极覆盖的鳍中的堆叠层；
在沟道区的鳍的端部的第一外延层上形成内侧墙；
利用沟道区的鳍的端部进行外延生长，并形成源漏区。
一种围栅器件，包括：
半导体衬底；
所述半导体衬底上的鳍，所述鳍包括与衬底相同材料的底层，以及所述底层中部上、沿垂直衬底方向间隔排布的第二外延层，所述第二外延层为沟道区，所述底层的上部设置有具有第一掺杂的扩散掺杂区；
与所述第二外延层两端相接的具有第二掺杂的源漏区，所述第一掺杂和所述第二掺杂具有相反的掺杂类型；
包围所述第二外延层的栅极。
在所述伪栅极的侧壁形成侧墙，所述第一掺杂的浓度为1e16-1e19cm-3。
本发明实施例提供的围栅器件及其制造方法，在半导体衬底上形成第一外延层与第二外延层交替层叠的堆叠层时，其最底层的第一外延层具有第一掺杂，利用该第一外延层可以使得形成的鳍的衬底的上部中也具有第一掺杂，而鳍中的第一外延层将会被去除，形成包围第二外延层的栅极，鳍中衬底会存在寄生沟道，而该寄生沟道中具有与器件源漏掺杂的类型相反掺杂，从而，抑制寄生沟道的形成，提高器件的性能。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。
图1示出了根据本发明实施例围栅器件的制造方法的流程示意图；
图2-12B示出了根据本发明实施例的制造方法形成存储器件过程中的结构示意图。
具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。
在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其它不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施例的限制。
其次，本发明结合示意图进行详细描述，在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
正如背景技术中的描述，围栅器件可以提供更强的驱动电流，从而有效地抑制短沟道相应，但在围栅下的衬底中存在寄生沟道，会对器件的性能造成影响。
基于此，本申请提供了一种围栅器件及其制造方法，在半导体衬底上形成第一外延层与第二外延层交替层叠的堆叠层时，其最底层的第一外延层具有第一掺杂，利用该第一外延层可以使得形成的鳍的衬底的上部中也具有第一掺杂，而鳍中的第一外延层将会被去除，形成包围第二外延层的栅极，鳍中衬底会存在寄生沟道，而该寄生沟道中具有与器件源漏掺杂的类型相反掺杂，从而，抑制寄生沟道的形成，提高器件的性能。
为了更好地理解本申请的技术方案和技术效果，以下将结合流程图图1 和附图2-12B对具体的实施例进行详细的描述。
参考图1所示，在步骤S01，提供半导体衬底100，参考图2所示。
在本申请实施例中，衬底100为半导体衬底，例如可以为Si衬底、Ge衬底、SiGe衬底、SOI(绝缘体上硅，Silicon On Insulator)或GOI(绝缘体上锗，Germanium OnInsulator)等。在其他实施例中，衬底100还可以为包括其他元素半导体或化合物半导体的衬底，例如GaAs、InP或SiC等，还可以为叠层结构，例如Si/SiGe等，还可以为其他外延结构，例如SGOI(绝缘体上锗硅)等。在本实施例中，该衬底100可以为硅衬底。
在步骤S02，在所述半导体衬底100上形成的第一外延层102与第二外延层104交替层叠的堆叠层110，所述堆叠层110中最底层的第一外延层102具有第一掺杂，所述第二外延层104为沟道材料，参考图5所示。
在本申请实施例中，衬底100可以作为外延的起始层，进而，通过外延生长依次形成交替层叠的第一外延层102和第二外延层104，其中，第一外延层102为牺牲层，第二外延层104将作为沟道，采用沟道材料形成，第一外延层102在后续将会被去除，从而，将作为沟道的第二外延层104释放，以便可以形成包围第二外延层104的栅极。
可以根据工艺和器件的具体需求来确定第一外延层102和第二外延层104 的材料，例如可以外延与半导体衬底晶向相近的外延层，在本实施例中，第一外延层102可以为锗基膜层，锗基膜层可以包括外延锗层、外延硅锗层或他们的组合，第二外延层104可以为外延硅层，外延工艺可以采用减压外延或分子束外延等。
在本申请一些实施例中，具体的，首先，在衬底100上外延形成最底层的第一外延层102，参考图2所示。
而后，参考图3所示，进行离子注入，使得最底层的第一外延层102具有第一掺杂，该次离子注入的第一掺杂的掺杂类型与器件的掺杂类型相反，也就是与源漏区掺杂的类型相反，当要形成N型器件时，第一掺杂的掺杂类型为P型，当要形成P型器件时，第一掺杂的类型为N型，N型掺杂的掺杂粒子例如可以为N、P、As、S等，P型掺杂的掺杂粒子例如可以为B、Al、 Ga或In等。其中，第一掺杂的浓度可以为1e15-1e20cm-3，在一个示例中，第一掺杂的浓度可以为1e18cm-3。
而后，可以进行热退火，也可以是快速热退火工艺，热退火工艺中，参考图4所示，使得最底层的第一外延层102中的掺杂进一步扩散至衬底100 中，使得在衬底100的上部形成具有第一掺杂的扩散掺杂区106，形成的扩散掺杂区106中第一掺杂的浓度范围可以为1e16-1e19cm-3。
进而，可以继续在最底层的第一外延层102上交替外延第二外延层104、第一外延层102，从而，形成包括第一外延层102与第二外延层104交替层叠的堆叠层110，参考图5所示，该堆叠层110中仅最底层的第一外延层102中具有第一掺杂。
在另一些实施例中，可以在最底层的第一外延层102外延生长的同时进行第一掺杂类型的原位掺杂，而其他的外延层并不进行掺杂，从而，形成包括第一外延层102与第二外延层104交替层叠的堆叠层110，且仅最底层的第一外延层102具有第一掺杂。
在步骤S03，在所述堆叠层110以及部分厚度的衬底100中形成鳍120，且所述鳍120中衬底100的上部具有扩散掺杂区106，所述扩散掺杂区106利用所述第一掺杂进行扩散而获得，所述鳍120的中部为沟道区，参考图6和图6A所示。
由于在最底层的第一外延层102中具有第一掺杂，则可以利用该第一掺杂使得与其相接的衬底100中具有相同的掺杂，具体的实现中，可以通过热退火工艺，使得最底层的第一外延层中的第一掺杂扩散至衬底中而获得，该热退火工艺可以在第一外延层进行第一掺杂之后的任意步骤中进行，可以是专门用于第一掺杂扩散至衬底而进行的热退火工艺，也可以是用于其他用途的热退火工艺，在其他用途的热退火工艺中，一并进行第一掺杂扩散。
在本实施例中，参考图4所示，可以在形成最底层的第一外延层之后且在形成最底层的第二外延层之前进行，这样，可以使得第一掺杂仅扩散至衬底100中。在另一些实施例中，可以在堆叠层之后的任意步骤进行，也可以在形成鳍120之后的任意步骤进行，例如可以在进行鳍的图案化后进行，例如形成隔离时的热退火，也可以是后续形成源漏区而进行的退火工艺。
在本申请实施例中，参考图6和图6A所示，其中，图6为俯视示意图，图6A为图6中AA向剖面示意图，可以进行堆叠层110以及部分厚度的衬底 100的图案化，从而，在堆叠层110以及部分厚度的衬底100中形成鳍120，该鳍120则包括由图案化的衬底100的底层以及其上的图案化的堆叠层110。图案化后的鳍120中部区域为沟道所在区域，该中部指沿着鳍延伸方向，鳍的中段所在区域，该部分区域上将形成栅极。
在本实施例中，在形成鳍120之前，就已经完成扩散工艺，则在形成鳍 120之后，鳍120下的衬底100的上部已具有扩散掺杂区106。
在步骤S04，将所述沟道区中的第一外延层102去除，并形成包围所述沟道区中第二外延层104的栅极150，参考图12、图12A和图12B所示。
在本申请实施例中，可以采用后栅工艺来形成器件的其他结构，在其他实施例中，也可以采用其他合适的工艺来形成器件的其他结构。
在后栅工艺中，在形成栅极之前，利用所述鳍在所述沟道区的两端形成具有第二掺杂的源漏区，所述第一掺杂和所述第二掺杂具有相反的掺杂类型。
具体的，首先，在步骤S401，在所述鳍120中衬底100两侧形成隔离层 122，参考图7A(AA向剖视图)所示。
隔离层122用于将相邻的器件进行隔离，该隔离层122可以采用将器件有源区隔离开的介质材料形成，例如可以为氧化硅。具体的形成工艺中，可以先进行氧化硅隔离材料的填充，并进行平坦化工艺，例如化学机械平坦化工艺，而后，进行氧化硅隔离材料的回刻，例如可以采用湿法腐蚀，使用氢氟酸腐蚀去除一定厚度的隔离材料，保留的隔离材料作为隔离层122，参考图图7A所示。
而后，在步骤S402，覆盖所述沟道区的鳍120的表面，以形成伪栅极130，参考图8(俯视图)和图8A(图8中AA向剖视图)所示。
在形成伪栅极130之前，还可以先形成伪栅介质层(图未示出)，该伪栅极130以及伪栅介质层形成于沟道区上，形成横跨过鳍120沟道区的伪栅极 130，在后栅工艺中，也就是由伪栅极130先限定出沟道的区域。其中，伪栅介质层可以为热氧化物层，可以通过热氧化的方法来形成。伪栅极130的材料可以为非晶硅、多晶硅等，本实施例中，可以为非晶硅。可以通过沉积伪栅极材料，而后，利用光刻及刻蚀技术，进行伪栅极材料的图案化，从而，形成横跨过鳍120沟道区的伪栅极130，参考图8和图8A所示。
接着，在步骤S403，在所述伪栅极130的侧壁形成侧墙134，以及利用所述鳍在所述沟道区的两端形成具有第二掺杂的源漏区132，参考图10(俯视图)和图10A(图10的AA向剖视图)、图10B(图10的BB向剖视图) 所示。
本申请实施例中，沟道区的鳍的两端所在的区域为源漏区所在区域，源漏区是利用鳍形成，在一些实施例中，可以直接利用沟道区两端的鳍120形成源漏区，例如可以直接在沟道区两端的鳍120中进行掺杂，来形成源漏区，还可以将沟道区两端的鳍120刻蚀后，从刻蚀后的鳍的端部重新形成外延的源漏区，该外延的源漏区可以通过原位掺杂或后掺杂来形成。
本实施例中，可以先在所述伪栅极130的侧壁形成侧墙134，侧墙134可以为单层或多层结构，可以由氮化硅、氧化硅、氮氧化硅、碳化硅、氟化物掺杂硅玻璃、低k电介质材料及其组合，和/或其他合适的材料形成。而后，采用重新形成外延源漏区的方法，且在外延形成源漏区之前，在沟道区端部的鳍120中第一外延层102上形成内侧墙124，参考图9(俯视图)和图 9A(图9中的BB向剖视图)所示，该内侧墙124可以防止后续去除第一外延层102时对源漏区的钻蚀，提高源漏区的质量，进而提高器件的性能。
具体的，包括：去除未被所述伪栅极130及侧墙134覆盖的鳍120中的堆叠层110；在沟道区的鳍120的端部的第一外延层102上形成内侧墙124；利用沟道区鳍120的端部进行外延生长，并形成源漏区132。
利用刻蚀工艺将暴露出的堆叠层110刻蚀去除之后，沟道区的堆叠层110 的端部将暴露出来，可以通过将第一外延层102选择性刻蚀去除一部分，并在该选择性去除的部分中填充介质材料，从而，形成内侧墙124，参考图9和图9A所示，接着，从沟道区120的端部的第二外延层104可以外延生长出源漏区132，外延生长时可以进行原位掺杂，对于不同的器件可以形成不同的外延源漏区，对于N型器件，例如可以形成外延硅的源漏区，对于P型器件，例如可以形成外延硅锗的源漏区。
而后，在步骤S404，在所述源漏区132上覆盖层间介质层140，参考图 10和图10A、图10B所示。
层间介质层140可以为单层或多层结构，其材料例如可以为未掺杂的氧化硅(SiO2)、掺杂的氧化硅(如硼硅玻璃、硼磷硅玻璃等)、氮化硅(Si3N4) 或其他低k介质材料，可以在沉积介质材料之后，进行平坦化工艺，直至暴露出伪栅极130，从而，形成层间介质层140。
而后，在步骤S405，去除所述伪栅极130，以形成开口142，参考图10 和图10A、图10B所示。
可以使用刻蚀技术，例如使用湿法腐蚀去除伪栅极130，还可以进一步去除伪栅介质层，形成开口142，该开口暴露出沟道区的堆叠层110。
接着，在步骤S406，利用所述开口142将所述第一外延层102去除，参考图11A(沿图10中AA向的剖视图)、图11B(沿图10中BB向的剖视图) 所示。
可以通过湿法腐蚀去除暴露出的堆叠层110中的第一外延层102，由于第一外延层102的端部形成有内侧墙124，可以避免去除过程中酸液对两端的源漏区的钻蚀，提高器件的性能。在去除第一外延层102之后，第二外延层104 被释放，进而可以形成包围第二外延层104的栅极。
在本申请实施例中，通过层叠层以及鳍形成的沟道层为第二外延层104，该第二外延层104为片结构且具有纳米级的尺寸，也称作纳米片沟道，进一步地，还可以对该第二外延层104进行修饰工艺，例如热氧化及刻蚀工艺，使其具有更为平整的表面。
最后，在步骤S407，形成包围所述沟道区中第二外延层104的栅极150，参考图12(俯视图)和图12A(图12的AA向剖视图)、图12B(图12的 BB向剖视图)所示。
在重新形成栅极150之前，可以先形成栅介质层(图未示出)，而后，进行栅极150的填充并进行平坦化工艺，形成包围第二外延层104的栅极150。栅介质层可以为高k介质材料(例如，和氧化硅相比，具有高介电常数的材料)或其他合适的介质材料，高k介质材料例如铪基氧化物，HFO2、HfSiO、 HfSiON、HfTaO、HfTiO、ZrO2、Al2O3、La2O3等中的一种或多种。栅极150 可以为金属栅极，可以为一层或多层结构，可以包括金属材料或多晶硅或他们的组合，金属材料例如Ti、TiAlx、TiN、TaNx、HfN、TiCx、TaCx、TiNSi、 Al、TiAl、TiAlCx等等中的一种或多种。
至此，就形成了本申请实施例的围栅器件，之后，可以完成器件的其他加工工艺，例如形成栅极接触、源漏接触以及互连层、钝化层等。
以上对本申请实施例的围栅器件的制造方法进行了详细的描述，此外，本申请还提供了上述方法形成的围栅器件，参考图12和图12A、图12B所示，包括：
半导体衬底100；
所述半导体衬底100上的鳍，所述鳍包括与衬底相同材料的底层，以及所述底层中部上、沿垂直衬底100方向间隔排布的第二外延层104，所述第二外延层104为沟道区，所述底层的上部设置有具有第一掺杂的扩散掺杂区106；
与所述第二外延层104两端相接的具有第二掺杂的源漏区132，所述第一掺杂和所述第二掺杂具有相反的掺杂类型；
包围所述第二外延层104的栅极150。
进一步地，所述第一掺杂的浓度可以为1e16-1e19cm-3。
进一步地，所述衬底为硅衬底，所述第二外延层为外延硅。
进一步地，还包括覆盖源漏130的层间介质层140，所述层间介质层140 与栅极150之间的侧墙134。
进一步地，在源漏区132与栅极150相接的侧面，还形成有内侧墙124。
本申请实施例的围栅器件，围栅下的衬底会存在寄生沟道，而该衬底的上部形成有扩散掺杂区，且具有与器件源漏掺杂的类型相反掺杂，从而，抑制寄生沟道的形成，提高器件的性能。
本说明书中的各个实施例均采用递进的方式描述，各个实施例之间相同相似的部分互相参见即可，每个实施例重点说明的都是与其它实施例的不同之处。尤其，对于存储器件实施例而言，由于其基本相似于方法实施例，所以描述得比较简单，相关之处参见方法实施例的部分说明即可。
以上所述仅是本发明的优选实施方式，虽然本发明已以较佳实施例披露如上，然而并非用以限定本发明。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案做出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何的简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。
Claims (10)
1.一种围栅器件的制造方法，其特征在于，包括：
提供半导体衬底；
在所述半导体衬底上形成的第一外延层与第二外延层交替层叠的堆叠层，所述堆叠层中最底层的第一外延层具有第一掺杂，所述第二外延层为沟道材料；
在所述堆叠层以及部分厚度的衬底中形成鳍，且所述鳍中衬底的上部具有扩散掺杂区，所述扩散掺杂区利用所述第一掺杂进行扩散而获得，所述鳍的中部为沟道区；
将所述沟道区中的第一外延层去除，并形成包围所述沟道区中第二外延层的栅极。
2.根据权利要求1所述的制造方法，其特征在于，所述扩散掺杂区的形成方法包括：
通过热退火工艺，使得所述最底层的第一外延层中的第一掺杂扩散至所述鳍的衬底中。
3.根据权利要求2所述的制造方法，其特征在于，所述热退火工艺在形成最底层的第一外延层之后且在形成最底层的第二外延层之前进行。
4.根据权利要求2所述的制造方法，其特征在于，所述热退火工艺在形成鳍之后进行。
5.根据权利要求1-4中任一项所述的制造方法，其特征在于，所述第一掺杂的浓度为1e15-1e20cm-3。
6.根据权利要求1所述的制造方法，其特征在于，在将所述沟道区中的第一外延层去除之前，还包括：
利用所述鳍在所述沟道区的两端形成具有第二掺杂的源漏区，所述第一掺杂和所述第二掺杂具有相反的掺杂类型。
7.根据权利要求6所述的制造方法，其特征在于，利用所述鳍在所述沟道区的两端形成具有第二掺杂的源漏区，以及将所述沟道区中的第一外延层去除，包括：
在所述鳍中衬底两侧形成隔离层；
覆盖所述沟道区的鳍的表面，以形成伪栅极；
在所述伪栅极的侧壁形成侧墙，以及利用所述鳍在所述沟道区的两端形成具有第二掺杂的源漏区；
在所述源漏区上覆盖层间介质层；
去除所述伪栅极，以形成开口；
利用所述开口将所述第一外延层去除。
8.根据权利要求7所述的制造方法，其特征在于，利用所述鳍在所述沟道区的两端形成具有第二掺杂的源漏区，包括：
去除未被所述伪栅极覆盖的鳍中的堆叠层；
在沟道区的鳍的端部的第一外延层上形成内侧墙；
利用沟道区的鳍的端部进行外延生长，并形成源漏区。
9.一种围栅器件，其特征在于，包括：
半导体衬底；
所述半导体衬底上的鳍，所述鳍包括与衬底相同材料的底层，以及所述底层中部上、沿垂直衬底方向间隔排布的第二外延层，所述第二外延层为沟道区，所述底层的上部设置有具有第一掺杂的扩散掺杂区；
与所述第二外延层两端相接的具有第二掺杂的源漏区，所述第一掺杂和所述第二掺杂具有相反的掺杂类型；
包围所述第二外延层的栅极。
10.根据权利要求9所述的器件，其特征在于，所述第一掺杂的浓度为1e16-1e19cm-3。
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| Application Number | Priority Date | Filing Date | Title |
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|---|---|
| CN110233108A true CN110233108A (zh) | 2019-09-13 |
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| CN201910549560.5A Active CN110233108B (zh) | 2019-06-24 | 2019-06-24 | 一种围栅器件及其制造方法 |
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