CN113937163A - 半导体器件及其形成方法 - Google Patents

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Abstract

一种半导体器件及其形成方法，其中半导体器件包括：衬底；鳍部，位于衬底上，包括若干层沟道层；栅极结构，位于衬底上且横跨鳍部，且包围沟道层之间；掺杂层，位于最底层的沟道层与衬底之间，掺杂层内具有掺杂离子。这种结构的半导体器件避免了栅极结构底部与衬底之间形成的寄生器件发生漏电的现象，提高形成的半导体器件的电学性能，在栅极结构底部与衬底之间形成的寄生器件，由于掺杂离子的存在，使得寄生器件的开启电压较大，从而抑制了底部寄生器件的漏电问题；同时由于掺杂离子不容易扩散到作为沟道使用的沟道层内，减少了对沟道的伤害，从而提升了最终形成的半导体器件的电学性能。

Description

半导体器件及其形成方法
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种半导体器件及其形成方法。
背景技术
金属-氧化物-半导体场效应晶体管(MOSFET)是现代集成电路中最重要的元件之一，MOSFET的基本结构包括：半导体衬底；位于半导体衬底表面的栅极结构，所述栅极结构包括：位于半导体衬底表面的栅介质层以及位于栅介质层表面的栅电极层；位于栅极结构两侧半导体衬底中的源漏掺杂区。
随着半导体技术的发展，传统的平面式的MOSFET对沟道电流的控制能力变弱，造成严重的漏电流。鳍式场效应晶体管(Fin FET)是一种新兴的多栅器件，它一般包括凸出于半导体衬底表面的鳍部，覆盖部分所述鳍部的顶部表面和侧壁的栅极结构，位于栅极结构两侧的鳍部中的源漏掺杂区。与平面式的MOSFET相比，鳍式场效应晶体管具有更强的短沟道抑制能力，具有更强的工作电流。
随着半导体技术的进一步发展，传统的鳍式场效应晶体管在进一步增大工作电流方面存在限制。具体的，由于鳍部中只有靠近顶部表面和侧壁的区域用来作为沟道区，使得鳍部中用于作为沟道区的体积较小，这对增大鳍式场效应晶体管的工作电流造成限制。因此，提出了一种(gate all around，GAA)结构的MOSFET，使得用于作为沟道区的体积增加，进一步的增大了GAA结构MOSFET的工作电流。
然而，现有技术中GAA结构MOSFET的电学性能仍有待提升。
发明内容
本发明解决的技术问题是提供一种半导体器件及其形成方法，能够有效提升最终形成的半导体器件的性能。
为解决上述问题，本发明提供一种半导体器件，包括：衬底；鳍部，位于所述衬底，包括若干层沟道层；栅极结构，位于所述衬底上且横跨所述鳍部，且包围所述沟道层之间；掺杂层，位于最底层的所述沟道层与所述衬底之间，所述掺杂层内具有掺杂离子。
可选的，所述掺杂离子的浓度为5.0E18atom/cm3～2.0E21atom/cm3。
可选的，所述掺杂离子的类型与所述半导体器件的类型相同。
可选的，还包括：内侧墙，所述内侧墙位于相邻的所述沟道层之间，且位于所述栅极结构的侧壁上。
可选的，还包括：绝缘层，所述绝缘层位于所述栅极结构两侧的所述衬底上且顶部表面与最底层的所述沟道层的顶部表面齐平。
可选的，还包括：源漏掺杂层，位于所述栅极结构两侧的所述鳍部内，且位于所述绝缘层上。
相应的，本发明还提供一种半导体器件的形成方法，包括：提供衬底，所述衬底上具有鳍部，鳍部包括若干层沿衬底表面法线方向重叠的牺牲层、以及位于相邻两层牺牲层之间的沟道层；在所述衬底上形成横跨所述鳍部的伪栅极结构；刻蚀所述伪栅极结构两侧的所述鳍部，至暴露出所述衬底的表面；刻蚀去除位于所述伪栅极结构底部的最底层所述牺牲层，形成通道；在所述通道内形成掺杂层，所述掺杂层内具有掺杂离子。
可选的，所述掺杂层的形成工艺包括外延生长工艺和原位掺杂工艺。
可选的，所述掺杂层内的掺杂离子浓度为5.0E18atom/cm3～2.0E21atom/cm3。
可选的，所述掺杂层内的掺杂离子类型与所述半导体器件的类型相同。
可选的，在刻蚀所述伪栅极结构两侧的所述鳍部，至暴露出所述衬底的表面时，在所述鳍部内形成凹槽，形成凹槽的步骤包括：刻蚀所述伪栅极结构两侧的所述鳍部，至暴露出最底层的所述沟道层的表面，形成第一凹槽；刻蚀去除所述第一凹槽侧壁的部分所述牺牲层，形成第二凹槽；在所述伪栅极结构的侧壁和顶部上以及所述第二凹槽内形成初始内侧墙；以所述初始内侧墙为掩膜，继续刻蚀最底层的所述沟道层和最底层的所述牺牲层，至暴露出所述衬底的表面，形成凹槽。
可选的，在所述通道内形成所述掺杂层之后，在所述掺杂层的侧壁以及最底层的所述沟道层的侧壁上形成绝缘层，所述绝缘层位于所述凹槽的底部且顶部表面与最底层的所述沟道层的顶部表面齐平。
可选的，形成所述绝缘层之后，回刻蚀所述初始内侧墙，至暴露出所述伪栅极结构的侧壁，在所述第二凹槽内形成内侧墙。
可选的，形成所述内侧墙之后，在所述凹槽内形成源漏掺杂层，所述源漏掺杂层位于所述绝缘层上。
可选的，形成所述源漏掺杂层之后，去除所述伪栅极结构和位于所述伪栅极结构底部的所述牺牲层，形成栅极结构。
与现有技术相比，本发明的技术方案具有以下优点：
本发明的半导体器件中，栅极结构位于衬底上且横跨鳍部，栅极结构包围鳍部上的沟道层，掺杂层位于最底层的沟道层与衬底之间，掺杂层内具有掺杂离子，这种结构的半导体器件避免了栅极结构底部与衬底之间形成的寄生器件发生漏电的现象，提高形成的半导体器件的电学性能。这是因为栅极结构底部最底部的沟道层与衬底之间具有掺杂层，掺杂层内具有掺杂离子，这样在栅极结构底部与衬底之间形成的寄生器件，由于掺杂离子的存在，使得寄生器件的开启电压较大，从而抑制了底部寄生器件的漏电问题；同时由于掺杂离子不容易扩散到作为沟道使用的沟道层内，减少了对沟道的伤害，从而提升了最终形成的半导体器件的电学性能。
本发明的形成方法中，在衬底上形成横跨鳍部的伪栅极结构；刻蚀伪栅极结构两侧的鳍部，至暴露出所述衬底的表面，在鳍部内形成凹槽；刻蚀去除位于伪栅极结构底部的最底层的牺牲层，形成通道；在通道内形成掺杂层，掺杂层内具有掺杂离子；利用将伪栅极结构底部的牺牲层去除，形成掺杂层，掺杂层内具有掺杂离子，后续去除伪栅极结构形成栅极结构，在栅极结构的底部与衬底之间形成的寄生器件，会由于掺杂离子的存在，使得寄生器件的开启电压较大，从而抑制了底部寄生器件的漏电问题，并且掺杂离子不易扩散到作为沟道使用的沟道层中，减少了对沟道的损伤，从而提升了最终形成的半导体器件的电学性能。
附图说明
图1是一实施例中半导体器件的结构示意图；
图2至图17是本发明半导体器件的形成方法一实施例各步骤结构示意图。
具体实施方式
现有技术中形成的半导体器件的性能有待提高，现结合具体的实施例来进行分析说明。
图1是一实施例中半导体器件的结构示意图。
请参考图1，衬底100；鳍部，位于所述衬底100上，包括沟道层101；栅极结构102，位于所述衬底100横跨所述鳍部，包围所述沟道层101；侧墙103，位于所述栅极结构102的侧壁上；源漏掺杂层104，位于所述栅极结构102两侧的所述鳍部内；隔离层105，位于所述沟道层101之间的所述栅极结构102的侧壁上；掺杂离子(图中虚线表示掺杂离子)，位于所述栅极结构102底部的部分所述衬底100内；介质层106，位于所述衬底100上且覆盖所述源漏掺杂层104和所述栅极结构102的侧壁。
发明人发现在上述实施例中，栅极结构102底部与衬底100之间会形成寄生器件(图中三角形处)，在半导体器件使用的过程中，寄生器件容易出现漏电的现象，通常采用向位于所述栅极结构102底部的部分所述衬底100内进行离子掺杂，从而提高寄生器件的开启电压，但是这种方法在掺杂离子的过程中，对掺杂的离子不好控制，掺杂的离子容易扩散到沟道层内，导致半导体器件的电学性能降低。
发明人经研究发现，最底层的沟道层与衬底之间形成掺杂层，掺杂层内具有掺杂离子，一方面由于掺杂离子的存在，使得在栅极结构底部与衬底之间形成的寄生器件的开启电压较大，从而抑制了底部寄生器件的漏电问题；另外一方面掺杂层内的掺杂离子不容易扩散到沟道层内，能够减少对沟道层的伤害，从而提升了最终形成的半导体器件的电学性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明具体的实施例做详细地说明。
图2至图17是本发明一实施例的一种半导体器件的形成过程的结构示意图。
请参考图2，提供衬底200。
在本实施例中，所述衬底200采用的材料为单晶硅。
在其他实施例中，所述衬底200还可以为多晶硅或非晶硅。所述衬底200的材料还可以为锗、锗化硅、砷化镓、绝缘体上硅(SOI)、绝缘体上锗(GOI)等半导体材料。
请参考图3和图4，图4是图3中沿A-A线的截面示意图，在所述衬底200上形成若干平行排布的鳍部201，所述鳍部201包括若干层沿所述衬底200表面法线方向重叠的牺牲层202、以及位于相邻两层所述牺牲层202之间的沟道层203。
在本实施例中，所述鳍部201的数量为两个；所述牺牲层202的层数为三层；所述沟道层203的层数为三层。
在本实施例中，所述鳍部201的形成方法包括：在所述衬底200上形成鳍部材料膜(未图示)，所述鳍部材料膜包括若干层沿所述衬底200表面法线方向重叠的牺牲材料膜、以及位于相邻两层鳍部牺牲材料膜之间的沟道材料膜；在所述鳍部材料膜上形成图形化层(未图示)；以所述图形化层为掩膜刻蚀所述鳍部材料膜，至暴露出所述衬底200表面，形成鳍部201，所述鳍部包括若干层沿所述衬底200表面法线方向重叠的牺牲层202、以及位于相邻两层所述牺牲层202之间的所述沟道层203。
在本实施例中，所述牺牲层202和所述沟道层203的材料不同。其目的是在后续形成栅极结构时，需要将所述鳍部牺牲层202去除，因此通过采用不同材料的所述牺牲层202和所述沟道层203具有较大的刻蚀选择比，减小在去除所述牺牲层202的过程中对所述沟道层203的损伤。
在本实施例中，所述牺牲层202的材料为硅锗；所述沟道层203的材料为单晶硅。
在本实施例中，在刻蚀所述鳍部材料膜形成所述鳍部之后，还包括：以所述鳍部为掩膜刻蚀部分厚度的所述衬底200；在所述衬底200上形成隔离结构204，所述隔离结构204的顶部表面低于所述衬底200的顶部表面。
在本实施例中，所述隔离结构204的材料采用氮化硅。
在其他实施例中，所述隔离结构204的材料还可以包括氮化硅(SiN)、氮氧化硅(SiON)、碳化硅(SiC)、碳氧化硅(SiOC)、碳氮化硅(SiCN)、碳氮氧化硅(SiOCN)、碳氮硼化硅(SiCBN)等材料中的一种或多种组合。
在本实施例中，所述隔离结构204的作用在于形成电学隔离。
请参考图5至图7，图6为图5在A-A剖线的剖面图,图7为图5在B-B剖线的剖面图，在所述衬底200上形成横跨所述鳍部201的伪栅极结构205。
在本实施例中，所述伪栅极结构205覆盖所述鳍部201的部分侧壁和部分顶部，所述鳍部201包括第一区206和第二区207，所述第一区206的鳍部顶部表面和侧壁表面被所述伪栅极结构205覆盖，所述第二区207的鳍部顶部表面和侧壁表面没有所述伪栅极结构205。
所述伪栅极结构205包括：位于所述鳍部201上的伪栅介质层208、位于所述伪栅介质层208上的伪栅层209、位于所述伪栅层209上的保护层210。
在本实施例中，还包括位于所述伪栅层209与所述保护层210侧壁的侧墙211。
在本实施例中，所述伪栅层209的材料采用多晶硅；在其他实施例中，所述伪栅层209的材料还可以采用非晶硅。
在本实施例中，所述保护层210的材料采用氮化硅；在其他实施例中，所述保护层的材料还可以采用氧化硅。
所述侧墙211的形成方法包括：在所述伪栅介质层208顶部表面、所述伪栅层209侧壁以及所述保护层210侧壁与顶部表面形成侧墙材料层(未图示)；回刻蚀所述侧墙材料层，直至暴露出所述保护层210与所述伪栅介质层208顶部表面为止，形成所述侧墙211。
所述侧墙材料层的形成工艺为化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺中的一种或多种组合。所述侧墙211的材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅。
在本实施例中，所述侧墙211用于定义后续源漏掺杂层的位置。
请参考图8至图11，刻蚀所述伪栅极结构两侧的所述鳍部，至暴露出所述衬底的表面时，在所述鳍部内形成凹槽，形成凹槽的具体步骤包括：
请参考图8，图8的视图方向与图6的视图方向一致，刻蚀所述伪栅极结构205两侧的所述鳍部201，至暴露出最底层的所述沟道层203的表面，形成第一凹槽212。
在本实施例中，形成所述第一凹槽212的工艺为各项异性的干法刻蚀。所述干法刻蚀的参数包括：采用的刻蚀气体包括HBr和Ar，其中，HBr的流量为10sccm～1000sccm，Ar的流量为10sccm～1000sccm。
请参考图9，刻蚀去除所述第一凹槽212侧壁的部分所述牺牲层202，形成第二凹槽213。
在本实施例中，形成所述第二凹槽213的工艺为湿法刻蚀工艺；在其他实施例中，形成所述第二凹槽213的工艺还可为干法刻蚀工艺。
在本实施例中，形成所述第二凹槽213目的在于为后续在栅极结构与源漏掺杂层之间形成内侧墙提供空间，内侧墙实现栅极结构与源漏掺杂层之间的电学隔离。
在本实施例中，所述湿法刻蚀工艺的参数包括：刻蚀液为四甲基氢氧化铵溶液，温度为20摄氏度～80摄氏度，所述四甲基氢氧化铵溶液的体积百分比为10％～80％。
请参考图10，所述伪栅极结构205的侧壁和顶部上以及所述第二凹槽213内形成初始内侧墙214。
在本实施例中，所述初始内侧墙214的材料为氮化硅。
在其他实施例中，所述初始内侧墙214的材料还可以包括氮化硅(SiN)、氮氧化硅(SiON)、碳化硅(SiC)、碳氧化硅(SiOC)、碳氮化硅(SiCN)、碳氮氧化硅(SiOCN)、碳氮硼化硅(SiCBN)等材料中的一种或多种组合。
在本实施例中，形成所述初始内侧墙214目的在于：保护所述侧墙211以及所述保护层210的形貌，避免所述侧墙211以及所述保护层210在后续的工艺中遭到损伤，从而影响所述伪栅极结构205的形貌，这样才能保证后续去除所述伪栅极结构205后，形成的栅极结构的形貌。
在本实施例中，所述初始内侧墙214的形成工艺为化学气相沉积工艺。
在其他实施例中，所述初始内侧墙214的形成工艺为物理气相沉积工艺或者原子层沉积工艺。
在本实施例中，所述初始内侧墙214还位于所述沟道层203的侧壁上。
请参考图11，以所述初始内侧墙214为掩膜，继续刻蚀最底层的所述沟道层203和最底层的所述牺牲层202，至暴露出所述衬底200的表面，形成凹槽215。
在本实施例中，形成所述凹槽215的目的在于为后续形成源漏掺杂层提供空间。
在本实施例中，由于所述初始内侧墙214的存在，在形成所述凹槽215的过程中，不会对述侧墙211以及所述保护层210的形貌造成损伤，进而对所述伪栅极结构205起到保护作用。
在本实施例中，形成所述凹槽215的工艺为干法刻蚀工艺。
请参考图12，刻蚀去除位于所述伪栅极结构205底部的最底层所述牺牲层202，形成通道216。
在本实施例中，刻蚀去除位于所述伪栅极结构205底部的最底层所述牺牲层202，形成通道216的工艺为湿法刻蚀工艺。
在本实施例中，形成所述通道216的目的在于为后续形成掺杂层提供空间。
请参考图13，在所述通道216内形成掺杂层217，所述掺杂层217内具有掺杂离子。
所述掺杂层217内的掺杂离子浓度为5.0E18atom/cm3～2.0E21atom/cm3，当所述掺杂层217的掺杂离子浓度小于5.0E18atom/cm3，不能有效控制底部寄生器件的漏电；当所述掺杂层217的掺杂离子浓度大于2.0E21atom/cm3，使得掺杂离子向沟道里面扩散，对沟道造成损伤，从而影响形成的半导体器件的性能。
所述掺杂层217内的掺杂离子类型与所述半导体器件的类型相同。
在本实施例中，当所述半导体器件类型为P型时，所述掺杂层217内的掺杂离子包括硼离子、BF2-离子或铟离子；当所述半导体器件类型为N型时，所述掺杂层217内的掺杂离子包括磷离子或砷离子。
在本实施例中，由于所述掺杂层217内含有掺杂离子，使得后续栅极结构的底部与衬底之间形成的寄生器件的开启电压变大，从而抑制了底部寄生器件的漏电问题，使得形成的半导体器件的电学性能得到增强；同时在所述掺杂层217内进行离子掺杂的过程容易控制且所述掺杂层217距离作为沟道使用的所述沟道层的距离远，所述掺杂层217内的掺杂离子不易扩散到作为沟道使用的所述沟道层中，从而避免了对沟道的损伤，提高了沟道的形成质量，使得最终形成的半导体器件的电学性能和质量得到提高。
请参考图14，在所述掺杂层217的侧壁以及最底层的所述沟道层203的侧壁上形成绝缘层218，所述绝缘层218位于所述凹槽215的底部且顶部表面与最底层的所述沟道层203的顶部表面齐平。
在本实施例中，所述绝缘层218的材料为氧化硅；在其他实施例中，所述绝缘层218还可以包括氮化硅(SiN)、氮氧化硅(SiON)、碳化硅(SiC)、碳氧化硅(SiOC)、碳氮化硅(SiCN)、碳氮氧化硅(SiOCN)、碳氮硼化硅(SiCBN)等材料中的一种或多种组合。
在本实施例中，形成所述绝缘层218的目的在于：抬高后续形成的源漏掺杂层的高度，使得最底层的所述沟道层203在后续半导体器件通电的过程中，不会作为沟道使用；并且将作为沟道使用的所述沟道层203抬高，使得作为沟道使用的所述沟道层203与所述掺杂层217之间的距离变远，这样掺杂层217内的掺杂离子扩散到作为沟道使用的所述沟道层203内的难度增大，避免了对沟道的损伤，提高沟道的质量，为后续形成质量高的半导体器件做准备。
在本实施例中，所述绝缘层218位于所述凹槽215的底部且顶部表面与最底层的所述沟道层203的顶部表面齐平。
在其他实施例中，所述绝缘层218顶部表面可以与任何一层的所述沟道层203的顶部表面齐平，根据实际的设计需要进行设定即可。
在本实施例中，形成所述绝缘层218的方法为：在所述凹槽215的内形成初始绝缘层，所述初始绝缘层覆盖所述初始内侧墙214的侧壁，回刻蚀所述初始绝缘层至完全暴露出所述初始内侧墙214的侧壁为止，在所述凹槽215的底部形成所述绝缘层218。
在本实施例中，形成所述初始绝缘层的工艺为化学气相沉积工艺；在其他实施例中，形成所述初始绝缘层的工艺还可为原子层沉积工艺或者物理气相沉积工艺。
请参考图15，形成所述绝缘层218之后，回刻蚀所述初始内侧墙214，至暴露出所述伪栅极结构205的侧壁，在所述第二凹槽213内形成内侧墙219。
在本实施例中，所述内侧墙219将后续形成栅极结构与源漏掺杂层之间进行隔离，防止两者之间发生穿通，避免影响半导体器件的使用性能。
在本实施例中，回刻蚀所述初始内侧墙214的工艺为干法刻蚀工艺；在其他实施例中，回刻蚀所述初始内侧墙214的工艺为湿法刻蚀工艺。
在本实施例中，所述干法刻蚀工艺的工艺参数包括：采用含氟的气体(例如CH3F、CH2F2或CHF3)、氩气和氧气，在刻蚀功率为200W～400W，刻蚀腔体的压强为30mTorr～200mTorr，刻蚀温度为40℃～60℃。
请参考图16，形成所述内侧墙219之后，在所述凹槽215内形成源漏掺杂层220，所述源漏掺杂层220位于所述绝缘层218上。
在本实施例中，所述源漏掺杂层220的形成工艺包括外延生长工艺；在源漏掺杂层220内掺杂源漏离子的工艺为原位掺杂工艺。
当所述半导体器件为P型器件时，所述源漏掺杂层的材料包括：硅、锗或硅锗；所述源漏离子为P型离子，所述源漏离子包括硼离子、BF2-离子或铟离子。当所述半导体器件为N型器件时，所述源漏掺杂层的材料包括：硅、砷化镓或铟镓砷；所述源漏离子为N型离子，所述源漏离子包括磷离子或砷离子。
本实施例中，所述半导体器件为P型器件，所述源漏掺杂层220的材料为硅锗，所述源漏离子为硼离子。
其他实施例中，所述半导体器件为N型器件，所述源漏掺杂层220的材料为硅，所述源漏离子为磷离子。
在一实施例中，所述源漏掺杂层220采用离子注入工艺而形成。
在本实施例中，形成所述源漏掺杂层220之后，进行退火处理。
请参考图17，形成所述源漏掺杂层220之后，去除所述伪栅极结构205和位于所述伪栅极结构205底部的所述牺牲层202，形成栅极结构222。
在本实施例中，在去除所述伪栅结构205以及位于所述伪栅结构205底部的所述牺牲层202之前，还在所述衬底200上、鳍部201和伪栅极结构205上形成介质层221，所述介质层221覆盖所述伪栅极结构205侧壁。
所述介质层221覆盖所述鳍部201、所述源漏掺杂层220和所述伪栅极结构205侧壁，暴露出伪栅极结构205顶部表面的所述保护层210。
所述介质层221的形成方法包括：在所述衬底200上、鳍部201和伪栅极结构205上形成初始介质层(图未示)，初始介质层覆盖所述鳍部201、所述源漏掺杂层220、所述伪栅极结构205侧壁和顶部表面；平坦化所述初始介质层，直至暴露出伪栅极结构205顶部的保护层210的顶部表面，形成介质层221。
在本实施例中，去除所述伪栅极结构205和位于所述伪栅极结构205底部的所述牺牲层202的工艺为湿法刻蚀工艺；在其他实施例中，还可采用干法刻蚀工艺去除所述伪栅极结构205和位于所述伪栅极结构205底部的所述牺牲层202。
在本实施例中，所述湿法刻蚀的刻蚀液对硅和硅锗有很好的选择比，能够保证在去除硅的同时，硅锗的形貌不受影响，即去除所述牺牲层202的过程中，不会对所述沟道层203的形貌造成影响。
本实施例中所述湿法刻蚀工艺的参数包括：刻蚀液为四甲基氢氧化铵溶液，温度为20摄氏度～80摄氏度，所述四甲基氢氧化铵溶液的体积百分比为10％～80％。
在本实施例中，所述栅极结构222包括：包围所述沟道层203的栅介质层(未图示)和覆盖所述栅介质层的栅极层(未图示)。
本实施例中，所述栅介质层材料为高k介质材料(介电系数大于3.9)；所述高k介质材料包括氧化铪、氧化锆、氧化铪硅、氧化镧、氧化锆硅、氧化钛、氧化钽、氧化钡锶钛、氧化钡钛、氧化锶钛或氧化铝。
所述栅极层的材料为金属，所述金属材料包括铜、钨、镍、铬、钛、钽和铝中的一种或多种组合。
相应的，本发明还提供一种半导体器件，包括：衬底200；鳍部201，位于所述衬底200，包括若干层沟道层203；栅极结构222，位于所述衬底200上且横跨所述鳍部201，且包围所述沟道层203之间；掺杂层217，位于最底层的所述沟道层203与所述衬底200之间，所述掺杂层217内具有掺杂离子。
在本实施例中，由于栅极结构222底部最底部的沟道层203与衬底200之间具有所述掺杂层217，所述掺杂层217内具有掺杂离子，这样在所述栅极结构222底部与所述衬底200之间形成的寄生器件，由于掺杂离子的存在，使得寄生器件的开启电压较大，从而抑制了底部寄生器件的漏电问题；同时由于掺杂离子不容易扩散到作为沟道使用的沟道层内，减少了对沟道的伤害，从而提升了最终形成的半导体器件的电学性能。
所述掺杂层217内的掺杂离子浓度为5.0E18atom/cm3～2.0E21atom/cm3，当所述掺杂层217的掺杂离子浓度小于5.0E18atom/cm3，不能有效控制底部寄生器件的漏电；当所述掺杂层217的掺杂离子浓度大于2.0E21atom/cm3，使得掺杂离子向沟道里面扩散，对沟道造成损伤，从而影响形成的半导体器件的性能。
所述掺杂离子的类型与所述半导体器件的类型相同。
还包括：内侧墙219，所述内侧墙219位于相邻的所述沟道层203之间，且位于所述栅极结构222的侧壁上。
所述内侧墙219将后续形成栅极结构与源漏掺杂层之间进行隔离，防止两者之间发生穿通，避免影响半导体器件的使用性能。
所述内侧墙219的侧壁与所述沟道层203的侧壁齐平。
还包括：绝缘层218，所述绝缘层218位于所述栅极结构222两侧的所述衬底200上且顶部表面与最底层的所述沟道层203的顶部表面齐平。
在本实施例中，形成所述绝缘层218的目的在于：抬高后续形成的源漏掺杂层的高度，使得最底层的所述沟道层203在后续半导体器件通电的过程中，不会作为沟道使用；并且将作为沟道使用的所述沟道层203抬高，使得作为沟道使用的所述沟道层203与所述掺杂层217之间的距离变远，这样掺杂层217内的掺杂离子扩散到作为沟道使用的所述沟道层203内的难度增大，避免了对沟道的损伤，提高沟道的质量，为后续形成质量高的半导体器件做准备。
还包括：源漏掺杂层220，位于所述栅极结构222两侧的所述鳍部201内，且位于所述绝缘层218上。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (15)

1.一种半导体器件，其特征在于，包括：
衬底；
鳍部，位于所述衬底上，包括若干层沟道层；
栅极结构，位于所述衬底上且横跨所述鳍部，且包围所述沟道层之间；
掺杂层，位于最底层的所述沟道层与所述衬底之间，所述掺杂层内具有掺杂离子。
2.如权利要求1所述的半导体器件，其特征在于，所述掺杂离子的浓度为5.0E18atom/cm3～2.0E21atom/cm3。
3.如权利要求1所述的半导体器件，其特征在于，所述掺杂离子的类型与所述半导体器件的类型相同。
4.如权利要求1所述的半导体器件，其特征在于，还包括：内侧墙，所述内侧墙位于相邻的所述沟道层之间，且位于所述栅极结构的侧壁上。
5.如权利要求1所述的半导体器件，其特征在于，还包括：绝缘层，所述绝缘层位于所述栅极结构两侧的所述衬底上且顶部表面与最底层的所述沟道层的顶部表面齐平。
6.如权利要求5所述的半导体器件，其特征在于，还包括：源漏掺杂层，位于所述栅极结构两侧的所述鳍部内，且位于所述绝缘层上。
7.一种半导体器件的形成方法，其特征在于，包括：
提供衬底，所述衬底上具有鳍部，鳍部包括若干层沿衬底表面法线方向重叠的牺牲层、以及位于相邻两层牺牲层之间的沟道层；
在所述衬底上形成横跨所述鳍部的伪栅极结构；
刻蚀所述伪栅极结构两侧的所述鳍部，至暴露出所述衬底的表面；
刻蚀去除位于所述伪栅极结构底部的最底层所述牺牲层，形成通道；
在所述通道内形成掺杂层，所述掺杂层内具有掺杂离子。
8.如权利要求7所述的半导体器件的形成方法，其特征在于，所述掺杂层的形成工艺包括外延生长工艺和原位掺杂工艺。
9.如权利要求7所述的半导体器件的形成方法，其特征在于，所述掺杂层内的掺杂离子浓度为5.0E18atom/cm3～2.0E21atom/cm3。
10.如权利要求7所述的半导体器件的形成方法，其特征在于，所述掺杂层内的掺杂离子类型与所述半导体器件的类型相同。
11.如权利要求7所述的半导体器件的形成方法，其特征在于，在刻蚀所述伪栅极结构两侧的所述鳍部，至暴露出所述衬底的表面时，在所述鳍部内形成凹槽，形成凹槽的步骤包括：
刻蚀所述伪栅极结构两侧的所述鳍部，至暴露出最底层的所述沟道层的表面，形成第一凹槽；
刻蚀去除所述第一凹槽侧壁的部分所述牺牲层，形成第二凹槽；
在所述伪栅极结构的侧壁和顶部上以及所述第二凹槽内形成初始内侧墙；
以所述初始内侧墙为掩膜，继续刻蚀最底层的所述沟道层和最底层的所述牺牲层，至暴露出所述衬底的表面，形成凹槽。
12.如权利要求11所述的半导体器件的形成方法，其特征在于，在所述通道内形成所述掺杂层之后，在所述掺杂层的侧壁以及最底层的所述沟道层的侧壁上形成绝缘层，所述绝缘层位于所述凹槽的底部且顶部表面与最底层的所述沟道层的顶部表面齐平。
13.如权利要求12所述的半导体器件的形成方法，其特征在于，形成所述绝缘层之后，回刻蚀所述初始内侧墙，至暴露出所述伪栅极结构的侧壁，在所述第二凹槽内形成内侧墙。
14.如权利要求13所述的半导体器件的形成方法，其特征在于，形成所述内侧墙之后，在所述凹槽内形成源漏掺杂层，所述源漏掺杂层位于所述绝缘层上。
15.如权利要求14所述的半导体器件的形成方法，其特征在于，形成所述源漏掺杂层之后，去除所述伪栅极结构和位于所述伪栅极结构底部的所述牺牲层，形成栅极结构。
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Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6054355A (en) * 1997-06-30 2000-04-25 Kabushiki Kaisha Toshiba Method of manufacturing a semiconductor device which includes forming a dummy gate
CN104064464A (zh) * 2013-03-21 2014-09-24 中芯国际集成电路制造(上海)有限公司 晶体管及其形成方法
CN104064463A (zh) * 2013-03-21 2014-09-24 中芯国际集成电路制造(上海)有限公司 晶体管及其形成方法
US20150303117A1 (en) * 2014-04-22 2015-10-22 Globalfoundries Singapore Pte. Ltd. Methods for fabricating integrated circutis and components thereof
US9935014B1 (en) * 2017-01-12 2018-04-03 International Business Machines Corporation Nanosheet transistors having different gate dielectric thicknesses on the same chip
US20180190782A1 (en) * 2017-01-04 2018-07-05 International Business Machines Corporation Gate-all-around field effect transistor having multiple threshold voltages
CN110233108A (zh) * 2019-06-24 2019-09-13 中国科学院微电子研究所 一种围栅器件及其制造方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6054355A (en) * 1997-06-30 2000-04-25 Kabushiki Kaisha Toshiba Method of manufacturing a semiconductor device which includes forming a dummy gate
CN104064464A (zh) * 2013-03-21 2014-09-24 中芯国际集成电路制造(上海)有限公司 晶体管及其形成方法
CN104064463A (zh) * 2013-03-21 2014-09-24 中芯国际集成电路制造(上海)有限公司 晶体管及其形成方法
US20150303117A1 (en) * 2014-04-22 2015-10-22 Globalfoundries Singapore Pte. Ltd. Methods for fabricating integrated circutis and components thereof
US20180190782A1 (en) * 2017-01-04 2018-07-05 International Business Machines Corporation Gate-all-around field effect transistor having multiple threshold voltages
US9935014B1 (en) * 2017-01-12 2018-04-03 International Business Machines Corporation Nanosheet transistors having different gate dielectric thicknesses on the same chip
CN110233108A (zh) * 2019-06-24 2019-09-13 中国科学院微电子研究所 一种围栅器件及其制造方法

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