CN114068709B - 半导体器件及其形成方法 - Google Patents

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Abstract

一种半导体器件及其形成方法，其中半导体器件包括：包括：衬底，衬底包括真鳍部区和伪鳍部区；伪鳍部，位于伪鳍部区，包括伪鳍部第一区，所述伪鳍部第一区包括第一根鳍部和位于第一根鳍部上的第一绝缘层；真鳍部，位于真鳍部区，包括真鳍部第一区，真鳍部第一区包括第二根鳍部，所述伪鳍部位于所述真鳍部的两侧；源漏掺杂层，位于所述第二根鳍部上；利用第二根鳍部两侧的第一绝缘层的高度引导源漏掺杂层的高度，使得源漏掺杂层的高度能够得到很好的控制，源漏掺杂层的高度均匀性更好控制，从而使得半导体器件的性能均匀度更好，半导体器件性能的差异性得到改善。

Description

半导体器件及其形成方法
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种半导体器件及其形成方法。
背景技术
随着半导体制造技术的飞速发展，半导体器件朝着更高的元件密度，以及更高的集成度的方向发展。器件作为最基本的半导体器件，目前正被广泛应用，传统的平面器件对沟道电流的控制能力变弱，产生短沟道效应而导致漏电流，最终影响半导体器件的电学性能。
为了克服器件的短沟道效应，抑制漏电流，现有技术提出了鳍式场效应晶体管(Fin FET)，鳍式场效应晶体管是一种常见的多栅器件，鳍式场效应晶体管的结构包括：位于半导体衬底表面的鳍部和隔离结构，所述隔离结构覆盖部分所述鳍部的侧壁，且隔离结构表面低于鳍部顶部；位于隔离结构表面，以及鳍部的顶部和侧壁表面的栅极结构；位于所述栅极结构两侧的鳍部内的源区和漏区。
然而，随着半导体器件的尺寸缩小，器件密度的提高，形成鳍式场效应晶体管的工艺难度增大，且所形成的鳍式场效应晶体管的性能也不稳定。
发明内容
本发明解决的技术问题是提供一种半导体器件及其形成方法，能够有效提升最终形成的半导体器件的性能。为解决上述问题，本发明提供一种半导体器件，包括：衬底，所述衬底包括真鳍部区和伪鳍部区；伪鳍部，位于所述伪鳍部区，包括伪鳍部第一区，所述伪鳍部第一区包括第一根鳍部和位于所述第一根鳍部上的第一绝缘层；真鳍部，位于所述真鳍部区，包括真鳍部第一区，所述真鳍部第一区包括第二根鳍部，所述伪鳍部位于所述真鳍部的两侧；源漏掺杂层，位于所述第二根鳍部上。
可选的，所述伪鳍部还包括伪鳍部第二区，所述伪鳍部第二区包括第一根鳍部、位于所述第一根鳍部上的第一绝缘层以及位于所述第一绝缘层上的第二绝缘层。
可选的，所述第一绝缘层与所述第二绝缘层的高度比值范围为3:1～6:1。
可选的，所述真鳍部还包括真鳍部第二区，所述真鳍部第二区包括若干层位于所述衬底上的衬层以及位于所述衬底与所述衬层之间的通道。
可选的，还包括栅极结构，所述栅极结构横跨所述伪鳍部第二区和所述真鳍部第二区，且覆盖所述伪鳍部第二区和所述真鳍部第二区的侧壁，所述伪鳍部第一区和所述真鳍部第一区位于所述栅极结构的两侧。
可选的，所述第一绝缘层的材料为氮化硅、氧化硅、氮氧化硅、碳氧化硅、碳氮化硅、碳氮氧化硅、碳氮硼化硅中的一种或多种组合。
可选的，所述第二绝缘层的材料为氮化硅、氧化硅、氮氧化硅、碳氧化硅、碳氮化硅、碳氮氧化硅、碳氮硼化硅中的一种或多种组合。
可选的，还包括：隔离结构，所述隔离结构覆盖所述第一根鳍部和所述第二根鳍部的侧壁，所述第二根鳍部的高度不高于所述隔离结构的高度。
相应的，本发明还提供一种半导体器件的形成方法，包括：提供衬底，所述衬底上包括真鳍部区和伪鳍部区，所述伪鳍部区位于所述真鳍部区的两侧；在所述衬底上形成真鳍部；刻蚀去除所述伪鳍部区的所述真鳍部，形成第一根鳍部；在所述第一根鳍部的顶部表面形成第一绝缘层；在所述第一绝缘层上形成第二绝缘层；在所述衬底上形成伪栅结构，所述伪栅结构横跨所述真鳍部以及所述第二绝缘层，覆盖所述真鳍部的部分顶部和部分侧壁、所述第二绝缘层的部分侧壁和部分顶部以及所述第一绝缘层的部分侧壁；刻蚀所述伪栅结构两侧的所述真鳍部，形成第二根鳍部；刻蚀去除所述伪栅结构两侧的所述第二绝缘层；在所述第二根鳍部上形成源漏掺杂层。
可选的，所述第一绝缘层与所述第二绝缘层的高度比值范围为3:1～6:1。
可选的，所述第一绝缘层的材料为氮化硅、氧化硅、氮氧化硅、碳化硅、碳氧化硅、碳氮化硅、碳氮氧化硅、碳氮硼化硅中的一种或多种组合。
可选的，所述第二绝缘层的材料为氮化硅、氧化硅、氮氧化硅、碳氧化硅、碳氮化硅、碳氮氧化硅、碳氮硼化硅中的一种或多种组合。
可选的，在刻蚀去除所述伪鳍部区的所述真鳍部，形成第一根鳍部之前，还包括：在所述衬底上形成初始隔离结构，所述初始隔离结构覆盖所述真鳍部的侧壁。
可选的，在所述第一绝缘层上形成第二绝缘层之后，在所述衬底上形成伪栅结构之前，回刻蚀所述初始隔离结构，形成隔离结构，所述第二根鳍部的高度不高于所述隔离结构的高度。
可选的，形成所述真鳍部的步骤包括：在所述衬底表面法线方向上形成交替层叠的牺牲层膜和衬层膜；在所述衬层膜上形成图形化层；以图形化层为掩膜，刻蚀所述衬层膜和所述牺牲层膜形成所述真鳍部，所述牺牲层膜形成牺牲层，所述衬层膜形成衬层。
可选的，形成所述源漏掺杂层之后，还包括：去除所述伪栅结构形成栅极开口；去除所述栅极开口暴露出的所述牺牲层，形成通道；在所述栅极开口内形成栅极结构，所述栅极结构填充满所述通道且包围在所述衬层的四周。
与现有技术相比，本发明的技术方案具有以下优点：
本发明的半导体器件中，源漏掺杂层位于第二根鳍部上，第二根鳍部两侧是伪鳍部，其中伪鳍部包括伪鳍部第一区，伪鳍部第一区包括第一根鳍部和位于第一根鳍部上的第一绝缘层；源漏掺杂层的高度受到两侧第一绝缘层高度的限制，这样利用第一绝缘层的高度引导源漏掺杂层的高度，减少源漏掺杂层高度的差异性，使得源漏掺杂层高度的均匀性得到提高，从而有助于提高源漏掺杂层性能的均匀性，使得最终形成的半导体器件的性能均匀性得到提高。
本发明的形成方法中，在衬底的真鳍部区和伪鳍部区上形成真鳍部之后，去除伪鳍部区的部分厚度的真鳍部，形成第一根鳍部，在第一根鳍部上形成第一绝缘层和第二绝缘层，在衬底上形成伪栅结构，伪栅结构横跨真鳍部以及第二绝缘层，覆盖真鳍部的部分顶部和部分侧壁、第二绝缘层的部分侧壁和部分顶部以及第一绝缘层的部分侧壁，将伪栅结构两侧的部分厚度的真鳍部刻蚀去除，形成第二根鳍部，再去除第二绝缘层，在第二根鳍部上形成源漏掺杂层，，在形成源漏掺杂层的过程中，利用第一绝缘层的高度来引导形成的源漏掺杂层的高度，从而使得形成的源漏掺杂层的高度均匀性得到很好的控制，便于提高源漏掺杂层的高度均匀性，使得半导体器件的性能均匀度更好，半导体器件性能的差异性得到改善。
附图说明
图1至图2是一实施例中半导体器件的结构示意图；
图3至图17是本发明半导体器件的形成方法一实施例各步骤结构示意图。
具体实施方式
现有技术中半导体器件的集成度和性能有待提高，现结合具体的实施例来进行分析说明。
图1至图2是一实施例中半导体器件的结构示意图。
图1是图2的俯视图，图2是图1在剖线B-B的剖面图。
请参考图1和图2，衬底100；鳍部101分立排布于所述衬底100上；隔离结构102，位于所述衬底100上且覆盖所述鳍部101的部分侧壁；栅极结构103，位于所述衬底100上且横跨所述鳍部101，覆盖所述鳍部101的部分顶部和侧壁；源漏掺杂层104，位于栅极结构103两侧的所述鳍部101内。
发明人发现在上述实施例中，一方面源漏掺杂层104在生长的过程中高度不容易控制，使得形成的源漏掺杂层104的高度均匀性差，从而使得半导体器件性能的差异性大；另外一方面，源漏掺杂层104会与周围器件的源漏掺杂层之间会出现桥接的问题。引起半导体器件在使用的过程中发生短路，使得半导体器件的性能降低。
发明人经研究发现，在衬底上形成真鳍部和伪鳍部，在伪栅结构两侧的真鳍部内形成凹槽，将伪栅结构两侧的伪鳍部上的第二绝缘层去掉，然后在凹槽内形成源漏掺杂层，在形成源漏掺杂层的过程中，利用伪鳍部上的第一绝缘层的高度来引导形成的源漏掺杂层的高度，从而使得形成的源漏掺杂层的高度均匀性得到很好的控制，便于提高源漏掺杂层的高度均匀性，使得半导体器件的性能均匀度更好，半导体器件性能的差异性得到改善。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明具体的实施例做详细地说明。
图3至图17是本发明一实施例中半导体器件的形成过程的结构示意图。
请参考图3，提供衬底200，所述衬底200上包括真鳍部区201和伪鳍部区202，所述伪鳍部区202位于所述真鳍部区201的两侧。
在本实施例中，所述衬底200采用的材料为单晶硅。
在其他实施例中，所述衬底200还可以为多晶硅或非晶硅。所述衬底200的材料还可以为锗、锗化硅、砷化镓、绝缘体上硅(SOI)、绝缘体上锗(GOI)等半导体材料。
所述衬底200上包括真鳍部区201和伪鳍部区202，所述真鳍部区201用于形成真正在半导体器件工作时起到作用的鳍部，所述伪鳍部区202用于形成在半导体器件工作时不起到作用的鳍部。
请参考图4，在所述衬底200上形成真鳍部203。
在本实施例中，在所述真鳍部区201和所述伪鳍部区202上首先都同时形成所述真鳍部203，而后通过刻蚀工艺将所述伪鳍部区202上的所述真鳍部203给刻蚀去掉。
在本实施例中，所述真鳍部203包括沿所述衬底200表面法线方向交替层叠的牺牲层204和衬层205，所述衬层205位于相邻两层牺牲层204之间。
在本实施例中，所述真鳍部203包括牺牲层204和衬层205的目的在于，后续可以将伪栅结构底部的牺牲层204给去掉，从而能够形成包围所述衬层205的全包围栅极结构，提高后续形成的栅极结构对所述衬层205的控制能力，使得栅极结构的有效长度增大，提升形成的半导体器件的性能。
在本实施例中，所述牺牲层204的材料为硅锗；在其他实施例中，所述牺牲层204的材料还可为硅。
在本实施例中，所述衬层205的材料为硅；在其他实施例中，所述衬层205的材料还可为硅锗。
形成所述真鳍部203的方法包括：在所述半导体衬底200上形成鳍部材料膜，鳍部材料膜包括若干层沿衬底200表面法线方向交替层叠的牺牲层膜和衬层膜；在所述鳍部材料膜上形成图形化层；以所述图形化层为掩膜，刻蚀所述鳍部材料膜以及部分厚度的所述衬底200以形成所述真鳍部203，且使牺牲层膜形成牺牲层204，使衬层膜形成衬层205。
在其他实施例中，形成所述真鳍部203的方法包括：在所述半导体衬底200上形成鳍部材料膜；在所述鳍部材料膜上形成图形化层；以所述图形化层为掩膜，刻蚀所述鳍部材料膜以形成所述真鳍部203，所述鳍部材料膜的材料为硅、硅锗或者锗等半导体材料。
在本实施例中，还在所述真鳍部203的顶部表面形成保护层206，目的在于保护所述真鳍部203的顶部表面在后续的工艺中不会遭到损伤，从而提高最终形成的半导体器件的质量。
请参考图5，在所述衬底200上形成初始隔离结构207，所述初始隔离结构207覆盖所述真鳍部203的侧壁。
在本实施例中，在所述衬底200上形成覆盖所述真鳍部203的初始隔离结构膜(未图示)；平坦化初始隔离结构膜，至暴露出所述保护层206的顶部表面，形成所述初始隔离结构207，所述初始隔离结构207覆盖所述真鳍部203的侧壁。
在本实施例中，所述初始隔离结构207的材料包括氧化硅。
在其他实施例中，所述初始隔离结构207的材料还可以包括氮化硅(SiN)、氮氧化硅(SiON)、碳化硅(SiC)、碳氧化硅(SiOC)、碳氮化硅(SiCN)、碳氮氧化硅(SiOCN)、碳氮硼化硅(SiCBN)等材料中的一种或多种组合。
形成所述隔离结构膜的工艺为沉积工艺，如流体化学气相沉积工艺。采用流体化学气相沉积工艺形成隔离结构膜，使隔离结构膜的填充性能较好。
形成隔离结构膜所采用的流体化学气相沉积工艺的步骤包括：在衬底200上形成隔离流体层；进行水汽退火，使所述隔离流体层形成隔离结构膜。
所述水汽退火的参数包括：采用的气体包括氧气、臭氧和气态水，退火温度为350摄氏度～750摄氏度。
请参考图6，刻蚀去除所述伪鳍部区202的所述真鳍部203，形成第一根鳍部208。
在本实施例中，由于受到工艺窗口的限制，在去除所述伪鳍部区202的所述真鳍部203的过程中，所述真鳍部203是不能完全被去除的，从而会在所述初始隔离结构207内形成所述第一根鳍部208。
在本实施例中，刻蚀去除所述伪鳍部区202的所述真鳍部203的工艺为各向异性的干法刻蚀工艺或各向异性的湿法刻蚀工艺。
在本实施例中，所述各向异性的干法刻蚀工艺的参数包括：采用的刻蚀气体包括HBr和Ar，其中，HBr的流量为10sccm～1000sccm，Ar的流量为10sccm～1000sccm。
请参考图7，在所述第一根鳍部208的顶部表面形成第一绝缘层209。
在本实施例中，所述第一绝缘层209为单层结构。
在其他实施例中，所述第一绝缘层209还可为叠层结构。
在本实施例中，所述第一绝缘层209的材料为氮化硅。
在其他实施例中，所述第一绝缘层209的材料还可为氧化硅、氮氧化硅、碳氧化硅、碳氮化硅、碳氮氧化硅、碳化硅、碳氮硼化硅中的一种或多种组合。
在本实施例中，形成所述第一绝缘层209的工艺为原子层沉积工艺；在其他实施例中，形成所述第一绝缘层209的工艺为化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺中的一种或多种组合。
本实施例中，采用原子层沉积工艺形成所述第一绝缘层209，所述原子层沉积工艺参数包括：采用的气体为SiH2Cl2和NH3的混合气体，混合气体的流量为1500sccm～4000sccm，压强为1mtorr～10mtorr，温度为200摄氏度～600摄氏度，沉积次数为30次～100次。
原子层沉积工艺具有良好的阶梯覆盖性，成膜均匀，形成的所述第一绝缘层209的效果好。
在本实施例中，形成所述第一绝缘层209的方法为：在所述第一根鳍部208的顶部表面形成初始第一绝缘层，所述初始第一绝缘层的顶部表面与所述初始隔离结构207的顶部表面齐平；回刻蚀部分初始第一绝缘层，形成所述第一绝缘层209，所述第一绝缘层209的顶部表面低于所述真鳍部203的顶部表面。
在本实施例中，回刻蚀初始第一绝缘层的工艺为各向异性的干法刻蚀，所述干法刻蚀参数包括：采用的气体包括CF4气体和CHF3气体，CF4气体的流量为8sccm～500sccm，CHF3气体的流量为30sccm～200sccm，腔室压强为10mtorr～2000mtorr，源射频功率为100W～1300W，偏置电压为80V～500V，时间为4秒～500秒。
在本实施例中，所述第一绝缘层209的高度由后续形成的源漏掺杂层的大小(EPIsize)和源漏掺杂层发生连接(EPI bridge)工艺窗口共同优化的，当所述第一绝缘层209的高度越高，源漏掺杂层的尺寸越小，源漏掺杂层之间不易发生连接的问题；当所述第一绝缘层209的高度越小，源漏掺杂层的尺寸越大，源漏掺杂层之间容易发生连接的问题。
在本实施例中，所述第一绝缘层209的厚度范围为30nm～80nm，当所述第一绝缘层209的高度小于30nm不能有效控制源漏掺杂层(EPI)的短路问题；当所述第一绝缘层209的高度大于80nm，源漏掺杂层的尺寸(EPI SIZE)过小，影响沟道应力。
请参考图8，在所述第一绝缘层209上形成第二绝缘层210。
在本实施例中，所述第二绝缘层210为单层结构。
在其他实施例中，所述第二绝缘层210还可以为叠层结构。
在本实施例中，所述第二绝缘层210的材料为碳化硅。
在其他实施例中，所述第二绝缘层210的材料还可为氮化硅、氧化硅、氮氧化硅、碳氧化硅、碳氮化硅、碳氮氧化硅、碳氮硼化硅中的一种或多种组合。
在本实施例中，所述第一绝缘层209与所述第二绝缘层210的高度比值范围为3:1～6:1，当所述第一绝缘层209与所述第二绝缘层210的高度比值小于3:1，也不能有效控制源漏掺杂层(EPI)的短路问题；当所述第一绝缘层209与所述第二绝缘层210的高度比值大于6:1，也会出现源漏掺杂层的尺寸(EPI SIZE)过小，影响沟道应力。
在本实施例中，所述第二绝缘层210的工艺为化学气相沉积工艺，具体工艺参数包括:采用的气体包括氢气、HCl气体、SiH2Cl2和PH3，氢气的流量为2000sccm～20000sccm，HCl气体的流量为30sccm～150sccm，SiH2Cl2的流量为50sccm～1000sccm，PH3的流量为10sccm～2000sccm，腔室压强为10torr～600torr，温度为650摄氏度～850摄氏度。
在本实施例中，由于所述第一绝缘层209上具有所述第二绝缘层210的存在，在后续的工艺中，所述第一绝缘层209受到所述第二绝缘层210的保护作用，使得所述第一绝缘层209的高度的均匀性和质量能够得到很好的控制，从而便于利用所述第一绝缘层209引导后续形成的源漏掺杂层的工艺时，可以更好的控制形成的源漏掺杂层的高度，使得源漏掺杂层的高度均匀性得到很好的提高。
在本实施例中，形成所述第二绝缘层210的方法为：在所述第一绝缘层209上形成初始第二绝缘层材料，平坦化所述初始第二绝缘层材料，至暴露出所述保护层206的顶部表面，形成所述第二绝缘层210。
请参考图9，回刻蚀所述初始隔离结构207，形成隔离结构212，所述隔离结构212覆盖所述真鳍部203和所述第一绝缘层209的部分侧壁，且顶部表面高于所述第一根鳍部208的顶部表面。
在本实施例中，回刻蚀所述初始隔离结构207，形成隔离结构212的工艺为干法刻蚀工艺；在其他实施例中，还可采用湿法刻蚀工艺回刻蚀所述初始隔离结构207。
在本实施例中，所述隔离结构212的作用在于实现电学隔离，防止器件之间的漏电问题。
在本实施例中，所述隔离结构212的顶部表面与所述真鳍部区201上的所述真鳍部203上的最底层的所述牺牲层204的底部表面是齐平的，后续刻蚀去除所述真鳍部区201上的所述真鳍部203的过程中，保证残留在所述隔离结构217内的第二根鳍部的高度是齐平的，从而促使后续在第二根鳍部上形成的源漏掺杂层的高度也会相对齐平。
请参考图10和图11，在所述衬底200上形成伪栅结构213，所述伪栅结构213横跨所述真鳍部203以及所述第二绝缘层210，覆盖所述真鳍部203的部分顶部和部分侧壁、所述第二绝缘层210的部分侧壁和部分顶部以及所述第一绝缘层209的部分侧壁。
图10是图11在剖线B-B的剖面图；图11是图10的俯视图。
在本实施例中，将所述伪鳍部区202上的所述第一根鳍部208、所述第一绝缘层209以及所述第二绝缘层210定义为伪鳍部，其中伪鳍部包括伪鳍部第一区和伪鳍部第二区，请参考图11，伪鳍部第二区被所述伪栅结构213覆盖，伪鳍部第一区未被所述伪栅结构213覆盖。
在本实施例中，所述真鳍部区201上的所述真鳍部203同样也分为两区，请参考图11，图中被所述伪栅结构213覆盖的部分所述真鳍部203定义为真鳍部第二区，图中未被所述伪栅结构213覆盖的部分所述真鳍部203定义为真鳍部第一区。
本实施例中，在形成所述伪栅结构213之前，去除所述真鳍部203顶部的所述保护层206。
在本实施例中，所述伪栅结构213包括：位于真鳍部203和所述伪鳍部上的伪栅介质层214、位于所述伪栅介质层214上的伪栅层215、位于所述伪栅层215上的栅极保护层216。
在本实施例中，所述伪栅介质层214的材料为氧化硅。
在本实施例中，伪栅层215的材料为多晶硅。
在本实施例中，所述栅极保护层216的材料包括：氮化硅或氧化硅；在其它实施例中，所述栅极保护层216的材料还可以为碳化硅(SiC)、氮氧化硅(SiON)、碳氧化硅(SiOC)、碳氮化硅(SiCN)、碳氮氧化硅(SiOCN)、碳氮硼化硅(SiCBN)等材料中的一种或多种组合。
在本实施例中，所述栅极保护层216在后续形成源漏掺杂层的过程中保护所述伪栅层215，同时作为后续平坦化介质层的停止层。
在本实施例中，还在所述伪栅层215与所述栅极保护层216侧壁上形成侧墙217。
在本实施例中，所述侧墙217的材料为氧化硅；在其他实施例中，所述侧墙210的材料还可以为氮化硅(SiN)、碳化硅(SiC)、氮氧化硅(SiON)、碳氧化硅(SiOC)、碳氮化硅(SiCN)、碳氮氧化硅(SiOCN)、碳氮硼化硅(SiCBN)等材料中的一种或多种组合。
所述侧墙217用于定义后续形成的源漏掺杂层的位置，且所述侧墙217用作保护所述伪栅层215侧壁，避免后续形成的栅极层出现形貌缺陷，影响半导体结构的电学性能。
所述侧墙217的形成方法包括：在所述伪栅介质层214顶部表面、所述伪栅层215侧壁以及所述栅极保护层216侧壁与顶部表面形成侧墙材料层(未图示)；回刻蚀所述侧墙材料层，直至暴露出所述栅极保护层216和所述真鳍部203和所述伪鳍部211的顶部表面为止，形成所述侧墙217。
所述侧墙材料层的形成工艺为化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺中的一种或多种组合。
回刻蚀所述侧墙材料层的工艺为各向异性的干法刻蚀，所述干法刻蚀的工艺参数为：采用含氟的气体(例如CH3F、CH2F2或CHF3)、氩气和氧气，在刻蚀功率为200W～400W，刻蚀腔体的压强为30mTorr～200mTorr，刻蚀温度为40℃～60℃
请参考图12和图13，刻蚀所述伪栅结构213两侧的所述真鳍部203，形成第二根鳍部211。
图12是图13在剖线B-B的剖面图；图13是图12的俯视图。
在本实施例中，即刻蚀所述真鳍部区201上的所述真鳍部第一区，刻蚀后所述真鳍部第一区包括第二根鳍部211。
在本实施例中，刻蚀所述伪栅结构213两侧的所述真鳍部203的工艺为各向异性的干法刻蚀工艺，所述干法刻蚀工艺的参数包括：采用的刻蚀气体包括HBr和Ar，其中，HBr的气体流量为10sccm～1000sccm，Ar的气体流量为10sccm～1000sccm。
在本实施例中，由于所述真鳍部203的部分侧壁被所述隔离结构212给覆盖，所述在刻蚀去除所述真鳍部203的过程中必然形成所述第二根鳍部211。
在本实施例中，所述第二根鳍部211的高度与所述隔离结构212的高度齐平，即所述隔离结构212的高度与最底层所述牺牲层204的底部表面齐平。
在其他实施例中，所述第二根鳍部211的高度还可低于所述隔离结构212的高度。
在本实施例中，刻蚀去除部分厚度的所述真鳍部203，形成第二根鳍部211的同时在所述真鳍部203内形成凹槽218，所述凹槽218为后续形成源漏掺杂层提供空间。
请参考图14，刻蚀所述伪栅结构213两侧的所述真鳍部203，形成第二根鳍部211之后，刻蚀去除所述伪栅结构213两侧的所述第二绝缘层210。
在本实施例中，此时所述伪鳍部第一区包括所述第一根鳍部208和位于所述第一根鳍部208上的所述第一绝缘层209。
在本实施例中，去除所述第二绝缘层210的工艺为干法刻蚀工艺。
在本实施例中，所述第二绝缘层210作为所述第一绝缘层209的保护层，起到保护所述第一绝缘层209的作用，从而保证所述第一绝缘层209的高度均匀性和质量可靠性。
在本实施例中，去除所述第二绝缘层210的目的在与后续能够将所述第一绝缘层209暴露出来，所述第一绝缘层209的高度引导后续形成源漏掺杂层的高度，从而可以使得源漏掺杂层的形成高度可以控制，提高源漏掺杂层的高度均匀性，使得最终形成的半导体器件的性能均匀性得到提高。
请参考图15，在所述第二根鳍部211上形成源漏掺杂层219。
在本实施例中，在所述凹槽218内形成源漏掺杂层219。
所述源漏掺杂层219具有源漏掺杂离子。
形成所述源漏掺杂层219的工艺包括外延生长工艺；在源漏掺杂层219内掺杂源漏掺杂离子的工艺为原位掺杂工艺。
当所述半导体器件为P型器件时，所述源漏掺杂层219的材料包括：硅、锗或硅锗；所述源漏掺杂离子为P型离子，包括硼离子、BF2-离子或铟离子；当所述半导体器件为N型器件时，所述源漏掺杂层219的材料包括：硅、砷化镓或铟镓砷；所述源漏掺杂离子为N型离子，包括磷离子或砷离子。
本实施例中，所述半导体器件为P型器件，所述源漏掺杂层219的材料为硅，所述源漏掺杂离子为硼离子。其他实施例中，所述半导体器件为N型器件，所述源漏掺杂层219的材料为硅，所述源漏掺杂离子为磷离子。
在本实施例中，利用所述第一绝缘层209的形成高度引导所述源漏掺杂层219的形成高度，这样在形成所述源漏掺杂层219的过程中，使得所述源漏掺杂层219的高度更好控制，有利于提高形成的所述源漏掺杂层219的高度均匀性，所述源漏掺杂层219的高度均匀性好，使得半导体器件的性能均匀度更好，半导体器件性能的差异性得到改善。
在本实施例中，利用所述第一绝缘层209的高度决定所述源漏掺杂层219的高度，同时避免了所述源漏掺杂层219与周围器件的源漏掺杂层(图中未示出)之间的连接(bridge)问题，使得形成的所述源漏掺杂层219的质量得到提高，从而提高最终形成的半导体器件的性能。
在本实施例中，所述源漏掺杂层219的高度高于所述第一根鳍部208以及所述第一绝缘层209的高度。
请参考图15，图中是示出的所述源漏掺杂层219属于同一器件，所以所述源漏掺杂层219是连接在一起的。
请参考图16，去除所述伪栅结构213形成栅极开口220；去除所述栅极开口220暴露出的所述牺牲层204，形成通道221。
在本实施例中，在去除所述伪栅结构213以及位于所述伪栅结构213底部的所述牺牲层204之前，还在所述衬底200上、所述真鳍部203、以及所述伪鳍部211的上形成介质层(图中未示出)，所述介质层覆盖所述伪栅结构213侧壁。
在本实施例中，去除所述伪栅结构213以及位于所述伪栅结构213底部的所述牺牲层204的工艺为湿法刻蚀工艺；在其他实施例中，还可采用干法刻蚀工艺去除所述伪栅结构213以及位于所述伪栅结构213底部的所述牺牲层204。
在本实施例中，所述湿法刻蚀的刻蚀液对硅和硅锗有很好的选择比，能够保证在去除硅的同时，硅锗的形貌不受影响，即去除所述牺牲层204的过程中，不会对所述衬层205的形貌造成影响。
本实施例中所述湿法刻蚀工艺的参数包括：刻蚀液为四甲基氢氧化铵溶液，温度为20摄氏度～80摄氏度，所述四甲基氢氧化铵溶液的体积百分比为10％～80％。
在本实施例中，形成所述通道221的目的在于后续形成的栅极结构能够包围在所述衬层205四周，所述衬层205后续作为沟道使用，一方面增加所述栅极结构的有效宽度，一方面增加所述栅极结构对所述衬层205的控制能力。
请参考图17，在所述栅极开口220内形成栅极结构222，所述栅极结构222填充满所述通道221且包围在所述衬层205的四周。
在本实施例中，所述栅极结构222包括：包围所述衬层205的栅介质层223和覆盖所述栅介质层223的栅极层224。
本实施例中，所述栅介质层223材料为高k介质材料(介电系数大于3.9)；所述高k介质材料包括氧化铪、氧化锆、氧化铪硅、氧化镧、氧化锆硅、氧化钛、氧化钽、氧化钡锶钛、氧化钡钛、氧化锶钛或氧化铝。
所述栅极层224的材料为金属，所述金属材料包括铜、钨、镍、铬、钛、钽和铝中的一种或多种组合。
相应的，本发明还提供一种半导体器件，包括衬底200，包括真鳍部区201和伪鳍部区202；伪鳍部，位于所述伪鳍部区202，包括伪鳍部第一区，所述伪鳍部第一区包括第一根鳍部208和位于所述第一根鳍部208上的第一绝缘层209；真鳍部203，位于所述真鳍部区201包括真鳍部第一区，所述真鳍部第一区包括第二根鳍部211，所述伪鳍部位于所述真鳍部的两侧；源漏掺杂层，位于所述第二根鳍部211上。
在本实施例中，利用所述第一根鳍部208上的所述第一绝缘层209的高度引导在所述第二根鳍部211上形成的源漏掺杂层219的高度，由于第一绝缘层209的高度容易控制，且均匀性要好，这样在源漏掺杂层219形成的过程中，源漏掺杂层219的高度均匀性更好控制，从而使得半导体器件的性能均匀度更好，半导体器件性能的差异性得到改善。
在本实施例中，所述第一绝缘层209的厚度范围为30nm～80nm，当所述第一绝缘层209的高度小于30nm不能有效控制源漏掺杂层(EPI)的短路问题；当所述第一绝缘层209的高度大于80nm，源漏掺杂层的尺寸(EPI SIZE)过小，影响沟道应力。
所述第一绝缘层与所述第二绝缘层的高度比值范围为3:1～6:1。
在本实施例中，所述第一绝缘层209与所述第二绝缘层210的高度比值范围为3:1～6:1，当所述第一绝缘层209与所述第二绝缘层210的高度比值小于3:1，也不能有效控制源漏掺杂层(EPI)的短路问题；当所述第一绝缘层209与所述第二绝缘层210的高度比值大于6:1，也会出现源漏掺杂层的尺寸(EPI SIZE)过小，影响沟道应力。
在本实施例中，所述第一绝缘层209为单层结构；在其他实施例中，所述第一绝缘层209还可为叠层结构。
在本实施例中，所述第二绝缘层210为单层结构；在其他实施例中，所述第二绝缘层210还可为叠层结构。
所述第一绝缘层209的材料为氮化硅、氧化硅、氮氧化硅、碳氧化硅、碳氮化硅、碳氮氧化硅、碳氮硼化硅中的一种或多种组合；在本实施例中，所述第一绝缘层209的材料为氮化硅。
本实施例中，采用原子层沉积工艺形成所述第一绝缘层209，所述原子层沉积工艺参数包括：采用的气体为SiH2Cl2和NH3的混合气体，混合气体的流量为1500sccm～4000sccm，压强为1mtorr～10mtorr，温度为200摄氏度～600摄氏度，沉积次数为30次～100次。
所述第二绝缘层210的材料为氮化硅、氧化硅、氮氧化硅、碳氧化硅、碳氮化硅、碳氮氧化硅、碳氮硼化硅中的一种或多种组合，在本实施例中，所述第二绝缘层210的材料为碳化硅。
在本实施例中，所述第二绝缘层210的工艺为化学气相沉积工艺，具体工艺参数包括:采用的气体包括氢气、HCl气体、SiH2Cl2和PH3，氢气的流量为2000sccm～20000sccm，HCl气体的流量为30sccm～150sccm，SiH2Cl2的流量为50sccm～1000sccm，PH3的流量为10sccm～2000sccm，腔室压强为10torr～600torr，温度为650摄氏度～850摄氏度。
在本实施例中，所述伪鳍部还包括伪鳍部第二区，所述伪鳍部第二区包括第一根鳍部208、位于所述第一根鳍部208上的第一绝缘层209以及位于所述第一绝缘层209上的第二绝缘层210，所述伪鳍部第二区被栅极结构覆盖。
在本实施例中，所述真鳍部还包括真鳍部第二区，所述真鳍部第二区包括若干层位于所述衬底200上的衬层205以及位于所述衬底200与所述衬层205之间的通道221。
在本实施例中，还包括栅极结构222，所述栅极结构222横跨所述伪鳍部第二区和所述真鳍部第二区，且覆盖所述伪鳍部第二区和所述真鳍部第二区的侧壁，所述伪鳍部第一区和所述真鳍部第一区位于所述栅极结构222的两侧。
在本实施例中，所述栅极结构222填充满所述通道221，这样所述栅极结构222包围所述衬层205的四周，提高所述栅极结构222对所述衬层205的控制能力，使得所述栅极结构222的有效宽度增大。
还包括：隔离结构212，所述隔离结构212覆盖所述第一根鳍部208和所述第二根鳍部211的侧壁，所述第二根鳍部211的高度不高于所述隔离结构212的高度。
所述隔离结构212的材料包括氧化硅。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (13)

1.一种半导体器件，其特征在于，包括：
衬底，所述衬底包括真鳍部区和伪鳍部区；
伪鳍部，位于所述伪鳍部区，包括伪鳍部第一区和伪鳍部第二区，所述伪鳍部第一区包括第一根鳍部和位于所述第一根鳍部上的第一绝缘层；所述伪鳍部第二区包括第一根鳍部、位于所述第一根鳍部上的第一绝缘层以及位于所述第一绝缘层上的第二绝缘层，所述第一绝缘层与所述第二绝缘层的高度比值范围为3:1～6:1；
真鳍部，位于所述真鳍部区，包括真鳍部第一区，所述真鳍部第一区包括第二根鳍部，所述伪鳍部位于所述真鳍部的两侧；
源漏掺杂层，位于所述第二根鳍部上；
位于所述衬底上的伪栅结构，所述伪栅结构横跨所述真鳍部以及所述第二绝缘层，所述伪鳍部第二区被所述伪栅结构覆盖，所述伪鳍部第一区未被所述伪栅结构覆盖，所述真鳍部第一区未被所述伪栅结构覆盖。
2.如权利要求1所述的半导体器件，其特征在于，所述真鳍部还包括真鳍部第二区，所述真鳍部第二区包括若干层位于所述衬底上的衬层以及位于所述衬底与所述衬层之间的通道。
3.如权利要求2所述的半导体器件，其特征在于，还包括栅极结构，所述栅极结构横跨所述伪鳍部第二区和所述真鳍部第二区，且覆盖所述伪鳍部第二区和所述真鳍部第二区的侧壁，所述伪鳍部第一区和所述真鳍部第一区位于所述栅极结构的两侧。
4.如权利要求1所述的半导体器件，其特征在于，所述第一绝缘层的材料为氮化硅、氧化硅、氮氧化硅、碳氧化硅、碳氮化硅、碳氮氧化硅、碳氮硼化硅中的一种或多种组合。
5.如权利要求1所述的半导体器件，其特征在于，所述第二绝缘层的材料为氮化硅、氧化硅、氮氧化硅、碳氧化硅、碳氮化硅、碳氮氧化硅、碳氮硼化硅中的一种或多种组合。
6.如权利要求1所述的半导体器件，其特征在于，还包括：隔离结构，所述隔离结构覆盖所述第一根鳍部和所述第二根鳍部的侧壁，所述第二根鳍部的高度不高于所述隔离结构的高度。
7.一种半导体器件的形成方法，其特征在于，包括：
提供衬底，所述衬底上包括真鳍部区和伪鳍部区，所述伪鳍部区位于所述真鳍部区的两侧；
在所述衬底上形成真鳍部；
刻蚀去除所述伪鳍部区的所述真鳍部，形成第一根鳍部；
在所述第一根鳍部的顶部表面形成第一绝缘层；
在所述第一绝缘层上形成第二绝缘层；
在所述衬底上形成伪栅结构，所述伪栅结构横跨所述真鳍部以及所述第二绝缘层，覆盖所述真鳍部的部分顶部和部分侧壁、所述第二绝缘层的部分侧壁和部分顶部以及所述第一绝缘层的部分侧壁；
刻蚀所述伪栅结构两侧的所述真鳍部，形成第二根鳍部；
刻蚀去除所述伪栅结构两侧的所述第二绝缘层，所述第一绝缘层与所述第二绝缘层的高度比值范围为3:1～6:1；
在所述第二根鳍部上形成源漏掺杂层。
8.如权利要求7所述的半导体器件的形成方法，其特征在于，所述第一绝缘层的材料为氮化硅、氧化硅、氮氧化硅、碳化硅、碳氧化硅、碳氮化硅、碳氮氧化硅、碳氮硼化硅中的一种或多种组合。
9.如权利要求7所述的半导体器件的形成方法，其特征在于，所述第二绝缘层的材料为氮化硅、氧化硅、氮氧化硅、碳氧化硅、碳氮化硅、碳氮氧化硅、碳氮硼化硅中的一种或多种组合。
10.如权利要求7所述的半导体器件的形成方法，其特征在于，在刻蚀去除所述伪鳍部区的所述真鳍部，形成第一根鳍部之前，还包括：
在所述衬底上形成初始隔离结构，所述初始隔离结构覆盖所述真鳍部的侧壁。
11.如权利要求10所述的半导体器件的形成方法，其特征在于，在所述第一绝缘层上形成第二绝缘层之后，在所述衬底上形成伪栅结构之前，回刻蚀所述初始隔离结构，形成隔离结构，所述第二根鳍部的高度不高于所述隔离结构的高度。
12.如权利要求7所述的半导体器件的形成方法，其特征在于，形成所述真鳍部的步骤包括：在所述衬底表面法线方向上形成交替层叠的牺牲层膜和衬层膜；
在所述衬层膜上形成图形化层；
以图形化层为掩膜，刻蚀所述衬层膜和所述牺牲层膜形成所述真鳍部，所述牺牲层膜形成牺牲层，所述衬层膜形成衬层。
13.如权利要求12所述的半导体器件的形成方法，其特征在于，形成所述源漏掺杂层之后，还包括：去除所述伪栅结构形成栅极开口；去除所述栅极开口暴露出的所述牺牲层，形成通道；在所述栅极开口内形成栅极结构，所述栅极结构填充满所述通道且包围在所述衬层的四周。
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