CN109103102B - 半导体结构及其形成方法 - Google Patents

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Abstract

本发明提供一种半导体结构及其形成方法，其中，形成方法包括：提供衬底，形成第二隔离层和第一隔离层，在所述第一隔离层的侧壁形成第一侧墙；在所述第一侧墙外侧形成源区和漏区；去除伪栅极结构，在所述介质结构内形成第一开口，在第一开口内填充栅极结构。所述形成方法防止栅极与位于第一侧墙外侧的源区或漏区之间短路，从而提高半导体结构的生产良率和器件可靠性。

Description

半导体结构及其形成方法
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种半导体结构及其形成方法。
背景技术
随着半导体制造技术的飞速发展，半导体器件朝着更高的元件密度，以及更高的集成度的方向发展。晶体管作为最基本的半导体器件，目前正被广泛应用，传统的平面晶体管对沟道电流的控制能力变弱，产生短沟道效应而导致漏电流，最终影响半导体器件的电学性能。
为了克服晶体管的短沟道效应，抑制漏电流，现有技术提出了鳍式场效应晶体管(Fin FET)，鳍式场效应晶体管是一种常见的多栅器件，鳍式场效应晶体管的结构包括：位于半导体衬底表面的鳍部和介质层，所述介质层覆盖部分所述鳍部的侧壁，且介质层表面低于鳍部顶部；位于介质层表面，以及鳍部的顶部和侧壁表面的栅极结构；位于所述栅极结构两侧的鳍部内的源区和漏区。
为了进一步缩小器件尺寸、提高器件密度，在鳍式场效应晶体管的基础上，引入了高K金属栅晶体管，即以高K介质材料作为栅介质层，以金属材料作为栅极。所述高K金属栅晶体管采用后栅(gate last)工艺形成，其中一种后栅工艺是在去除伪栅极氧化层和伪栅极层后，以此形成栅极沟槽，再于栅极沟槽的内壁表面形成高K介质材料的栅介质层。
然而，随着半导体器件的密度提高，尺寸缩小，鳍式场效应晶体管的制造工艺难度提高，而所形成的鳍式场效应晶体管的性能变差，可靠性下降。
发明内容
本发明解决的问题是提供一种半导体结构及其形成方法，能够提高半导体结构的可靠性，改善半导体结构性能。
为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供衬底，所述衬底上具有鳍部，所述衬底上具有覆盖所述鳍部的部分侧壁的初始隔离层；形成横跨所述鳍部的伪栅极结构，所述伪栅极结构位于部分初始隔离层上且覆盖所述鳍部的部分侧壁和顶部表面；刻蚀所述伪栅极结构周围的初始隔离层，形成第二隔离层和位于所述第二隔离层上的第一隔离层，且所述第一隔离层位于所述伪栅极结构的底部；形成覆盖所述第一隔离层侧壁的第一侧墙；在所述伪栅极结构两侧的鳍部内分别形成源区和漏区；在所述第二隔离层、源区和漏区上形成介质结构，所述介质结构暴露出所述伪栅极结构的顶部表面；去除所述伪栅极结构，在所述介质结构内形成第一开口；在所述第一开口内填充栅极结构。
可选的，刻蚀所述初始隔离层之前，在所述伪栅极结构的侧壁形成牺牲层。
可选的，所述牺牲层的形成步骤包括：在所述初始隔离层上形成牺牲膜，所述牺牲膜覆盖所述伪栅极结构的侧壁和顶部表面；回刻蚀所述牺牲膜，直至暴露出所述初始隔离层和所述伪栅极结构的顶部表面，形成覆盖于所述伪栅极结构侧壁的牺牲层。
可选的，所述牺牲层的材料和所述初始隔离层的材料不同。
可选的，所述牺牲层的材料包括碳氮化硅或氮氧化硅。
可选的，刻蚀所述初始隔离层之后，去除所述牺牲层。
可选的，去除所述牺牲层的工艺为湿法刻蚀工艺和干法刻蚀工艺中的一种或两种组合。
可选的，所述第一隔离层的侧壁相对于所述伪栅极结构的侧壁凸出、平齐或者凹陷。
可选的，所述第一隔离层的侧壁相对于所述伪栅极结构的侧壁平齐。
可选的，所述第一隔离层的厚度为20埃～100埃。
可选的，所述第一侧墙还覆盖所述伪栅极结构的侧壁表面；所述第一侧墙的形成步骤包括：在所述第二隔离层上形成覆盖所述第一隔离层的侧壁和所述伪栅极结构的侧壁和顶部表面的第一侧墙膜；回刻蚀所述第一侧墙膜，直至暴露出所述第二隔离层和所述伪栅极结构的顶部表面。
可选的，所述第一侧墙的材料包括氧化硅、氮化硅和氮氧化硅中的一种或多种组合。
可选的，在形成所述第一侧墙之后，在所述第一侧墙和所述伪栅极结构的侧壁上形成第二侧墙。
可选的，所述初始隔离层的材料包括氧化硅或氮化硅。
可选的，所述伪栅极结构包括伪栅极氧化层和位于所述伪栅极氧化层上的伪栅极层。
可选的，所述栅极结构包括栅介质层和位于所述栅介质层上的栅极层。
本发明还提供一种半导体结构，包括：衬底，所述衬底上具有鳍部；所述衬底上具有覆盖所述鳍部部分侧壁的第二隔离层；位于所述第二隔离层上的栅极结构，所述栅极结构横跨所述鳍部且覆盖所述鳍部的部分侧壁和顶部表面；位于所述第二隔离层上的第一隔离层，且所述第一隔离层位于所述栅极结构的底部；位于所述第一隔离层侧壁的第一侧墙；位于所述鳍部内的源区和漏区，且所述源区和漏区位于所述第一侧墙的外侧；位于所述第二隔离层、源区和漏区上的介质结构，所述介质结构暴露出所述栅极结构的顶部表面。
可选的，所述第一侧墙还覆盖所述栅极结构的侧壁表面。
可选的，所述栅极结构包括栅介质层和位于所述栅介质层上的栅极层。
可选的，所述第一隔离层的厚度为20埃～100埃。
与现有技术相比，本发明的技术方案具有以下优点：
本发明技术方案提供的半导体结构的形成方法中，在刻蚀初始隔离层之后，在伪栅极结构的底部形成第一隔离层，在所述第一隔离层的侧壁形成第一侧墙。在后续去除所述伪栅极结构，形成第一开口的过程中，位于第一隔离层侧壁的第一侧墙能起到阻挡作用，避免在第一开口的侧壁和底部形成空隙，由此在后续第一开口填充栅极时，栅极与位于第一侧墙外侧的源区或漏区之间形成有效隔离，从而提高半导体结构的生产良率和器件可靠性。
进一步，所述第一隔离层的侧壁相对于所述伪栅极结构的侧壁平齐，保证所述半导体结构的沟道宽度满足电学性能，同时也降低后续在去除第一侧墙过程中所述伪栅极结构的缺失风险，确保生产过程中的产品良率。
附图说明
图1至图6是一种半导体结构的形成方法各步骤的结构示意图；
图7至图25是本发明实施例的半导体结构的形成过程的结构示意图。
具体实施方式
如背景技术所述，随着半导体器件的密度提高，尺寸缩小，所形成的鳍式场效应晶体管的性能变差，可靠性下降。
在去除伪栅极氧化层的刻蚀过程中，第一开口底部的隔离层受到同步刻蚀，增大了栅极与源区或漏区短路的风险。随着鳍式场效应晶体管的尺寸愈小，所述短路的风险更大，对器件可靠性的影响更明显。以下将结合附图进行说明。
图1至图6是一种半导体结构的形成方法各步骤的结构示意图。
请参考图1、图2和图3，图1为局部立体结构示意图，图2为图1沿切割线A-A1方向的剖面结构示意图，图3为图1沿切割线B-B1方向的剖面结构示意图，提供衬底100，所述衬底100上具有鳍部121；所述衬底100上具有隔离层101，且所述隔离层101覆盖所述鳍部121的部分侧壁；在所述隔离层101上形成横跨所述鳍部121的伪栅极结构130，所述伪栅极结构130覆盖所述鳍部121的顶部表面，所述伪栅极结构130包括伪栅极氧化层131和位于所述伪栅极氧化层131上的伪栅极层132。
请参考图4和图5，图4为在图2基础上的结构示意图，图5为在图3基础上的结构示意图，在所述伪栅极结构130的侧壁形成侧墙102；在所述鳍部121内形成位于所述伪栅极结构130和侧墙102两侧的源区140和漏区150；在所述隔离层101上形成介质结构160，所述介质结构160暴露出所述伪栅极结构130的顶部表面。
请参考图6，图6为在图4基础上的结构示意图，去除所述伪栅极结构130(如图4所示)，在所述介质结构160内形成第一开口170。
其中，所述伪栅极结构130位于所述隔离层101上，所述伪栅极结构130包括伪栅极氧化层131和位于所述伪栅极氧化层131上的伪栅极层132，所述伪栅极氧化层131用于提高所述伪栅极层132与所述隔离层101之间的界面结合强度。所述伪栅极氧化层131在去除所述伪栅极层132的过程中受到损伤，容易引发由于界面异常导致的偏压温度不稳定，导致可靠性风险，因此不适用作为半导体器件的栅极氧化层。
当所述伪栅极氧化层131和所述隔离层101的材料均为氧化硅时，在采用刻蚀工艺去除所述伪栅极氧化层131的过程中，位于所述第一开口170底部的所述隔离层101极易受到同步刻蚀，由此造成在所述侧墙102底部的隔离层101上形成空隙，且所述空隙容易暴露源区140或漏区150表面，且所述空隙与第一开口连通。当后续于所述第一开口170内形成金属栅极之后，金属栅极的材料容易进入所述空隙，从而导致位于所述源区140和所漏区150将与后续形成的金属栅极相连通，由此容易造成金属栅极与源区或漏区之间发生形成短路，从而导致半导体结构的功能失效。
为了解决上述技术问题，本发明提供了一种半导体结构的形成方法，包括：在伪栅极结构底部形成第一隔离层，且所述第一隔离层位于第二隔离层上，在所述第一隔离层的侧壁形成第一侧墙，去除所述伪栅极结构形成第一开口，在第一开口填充栅极时，所述第一侧墙能防止出栅极与位于第一侧墙外侧的源区或漏区之间的短路，从而提高半导体结构的生产良率和器件可靠性。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图7至图25是本发明实施例的半导体结构的形成过程的结构示意图。
请结合参考图7、图8及图9，图7为局部立体结构示意图，图8为图7沿切割线M-M1方向的剖面结构示意图，图9为图7沿切割线N-N1方向的剖面结构示意图，提供衬底200，所述衬底200上具有鳍部210，所述衬底200上具有覆盖所述鳍部210的部分侧壁的初始隔离层201。
在本实施例中，所述衬底200和鳍部210的形成步骤包括：提供半导体衬底；在所述半导体衬底的部分表面形成初始图形化层，所述初始图形化层需要覆盖形成鳍部210的对应位置和形状；以所述初始图形化层为掩膜，刻蚀所述半导体衬底，形成所述衬底200和所述鳍部210。
所述半导体衬底的材料可以是单晶硅、多晶硅或者非晶硅；所述半导体衬底的材料也可以是硅、锗、锗化硅、砷化镓等半导体材料；所述半导体衬底还可以是绝缘体上的硅、锗、锗化硅、砷化镓等半导体材料。
在本实施例中，所述初始图形化层为光刻胶层，采用涂布工艺和光刻工艺形成。
在另一实施例中，为了缩小所述鳍部210的特征尺寸，以及相邻鳍部210之间的距离，所述光刻胶层采用多重图形化掩膜工艺形成。
采用各向异性的干法刻蚀工艺刻蚀所述半导体衬底。所述鳍部210的侧壁相对于衬底200的表面垂直或倾斜，且当所述鳍部210的侧壁相对于衬底200表面倾斜时，所述鳍部210的底部尺寸大于顶部尺寸。在本实施例中，所述鳍部210的侧壁相对于衬底200表面垂直。
在另一实施例中，所述鳍部210通过刻蚀形成于所述衬底200表面的半导体层上；所述半导体层采用选择性外延沉积工艺形成于所述衬底200的表面。所述衬底200为硅、锗、锗化硅等衬底，也可以为绝缘体上硅、锗、锗化硅等衬底；所述衬底200还可以为玻璃衬底或者III-V族化合物衬底。所述半导体层的材料为硅、锗、碳化硅或硅锗。
所述初始隔离层201的形成步骤包括：在所述衬底200上形成初始隔离膜，所述初始隔离膜覆盖所述鳍部210的顶部表面；平坦化所述初始隔离膜；回刻蚀所述初始隔离膜，暴露出所述鳍部210的部分侧壁。
所述初始隔离层201的材料包括氧化硅或氮化硅。
在本实施例中，所述初始隔离层201的材料为氧化硅；所述初始隔离层201的厚度是所述鳍部210高度的1/4～1/2。所述隔离膜的形成工艺为流体化学气相沉积工艺(Flowable Chemical Vapor Deposition，简称FCVD)。
在其他实施例中，所述初始隔离膜还能够采用等离子体增强化学气相沉积工艺(PECVD)或者高深宽比化学气相沉积工艺(HARP)。
所述平坦化工艺为化学机械抛光工艺(CMP)；在本实施例中，所述化学机械抛光工艺以直至暴露出所述鳍部210的顶部表面为止。
回刻蚀所述初始隔离膜的工艺为湿法刻蚀工艺和干法刻蚀工艺中的一种或两种组合。
请参考图10和图11，图10为在图8基础上的结构示意图，图11为在图9基础上的结构示意图。形成横跨所述鳍部210的伪栅极结构230，所述伪栅极结构230位于部分初始隔离层201上且覆盖所述鳍部210的部分侧壁和顶部表面。
在本实施例中，所述伪栅极结构230包括伪栅极氧化层231和位于所述伪栅极氧化层231上的伪栅极层232。
在本实施例中，所述伪栅极结构230还包括位于所述伪栅极层232上的伪栅介质层233。在后续去除牺牲膜及后续对介质结构平坦化时，所述伪栅介质层233避免所述伪栅极层232的损伤。
所述伪栅极结构230的形成步骤包括：在所述初始隔离层201上形成伪栅极氧化膜，所述伪栅极氧化膜覆盖所述鳍部的侧壁和顶部表面；在所述伪栅氧化膜上形成伪栅极膜，在所述伪栅极膜上形成伪栅极介质膜；对所述伪栅极介质膜的表面进行平坦化；在平坦化之后，在所述伪栅极介质膜表面形成图形化层，所述图形化层覆盖需要形成伪栅极结构230的位置和形状；以所述图形化层为掩膜，刻蚀所述伪栅极介质膜、伪栅极膜和伪栅氧化膜，直至暴露出所述初始隔离层201的表面为止，形成伪栅极结构230。
在另一实施例中，通过对所述伪栅极膜进行氧化而形成所述伪栅极介质膜。
所述伪栅极氧化层231用于在后续去除伪栅极层232时保护所述鳍部210，避免出现所述鳍部210的损伤而导致半导体结构的电学性能异常。
在另一实施例中，所述伪栅极氧化膜形成于所述鳍部210的侧壁和顶部表面。
所述伪栅极氧化层231的材料包括氧化硅。
在一实施例中，所述伪栅极氧化膜的形成工艺为原位蒸汽生成工艺(In-SituSteam Generation，简称ISSG)。所述原位蒸汽生成工艺形成的伪栅极氧化层具有良好的阶梯覆盖能力，能够使所形成的伪栅极氧化膜紧密地覆盖于所述鳍部210的侧壁表面，且所形成的伪栅极氧化膜的厚度均匀。
在另一实施例中，所述伪栅极氧化膜的形成工艺为化学氧化工艺；所述化学氧化工艺的步骤包括：采用通入臭氧的水溶液对所述鳍部210暴露出的侧壁和顶部表面进行氧化，形成伪栅极氧化膜。
在本实施例中，所述伪栅极层232位于所述伪栅极氧化层231上，所述伪栅极层232的材料包括但不限于硅、非晶硅、多晶硅、掺杂的多晶硅和多晶硅-锗合金材料(锗掺杂浓度为1018atoms/cm3～1022atoms/cm3)以及多晶硅金属硅化物材料(掺杂的多晶硅和金属硅化物叠层材料)。
在本实施例中，所述伪栅极层232的材料为多晶硅。
所述伪栅极膜的形成工艺包括扩散炉(diffusion furnace)、化学气相沉积工艺、热处理工艺或者物理气相沉积工艺。
在一实施例中，所述伪栅极膜采用低压化学气相沉积工艺(LPCVD)形成，所述工艺的形成条件包括：反应气体为硅烷(SiH4)，所述硅烷的气体流量为100sccm～200sccm；反应温度为700℃～750℃；反应压强250mtorr～350mtorr；所述反应气体中还可以包括缓冲气体，所述缓冲气体包括氦气或者氮气，所述氦气的流量为5slm～20slm，所述氮气的流量为5slm～20slm。
所述伪栅极介质层233的材料包括氧化硅、氮化硅或氮氧化硅。
在本实施例中，所述伪栅极介质层233为氮化硅。
在另一实施例中，在所述伪栅极介质层233上还形成材料为氮化硅的保护层。
请参考图12和图13，图12为在图10基础上的结构示意图，图13为在图11基础上的结构示意图。在所述伪栅极结构230的侧壁形成牺牲层202。
所述牺牲层202覆盖所述伪栅极结构230的侧壁，在后续刻蚀所述初始隔离层201，形成第一隔离层的过程中，所述牺牲层202避免造成伪栅极结构230的关键尺寸(CriticalDimension，简称CD)的变化以及侧壁形貌的缺陷，由此保证半导体结构的电学性能的稳定。
在本实施例中，所述牺牲层202未覆盖所述伪栅极结构230的顶部表面。
所述牺牲层202的形成步骤包括：在所述初始隔离层201上形成牺牲膜，所述牺牲膜覆盖所述鳍部210的侧壁和顶部表面以及所述伪栅极结构230的侧壁和顶部表面；回刻蚀所述牺牲膜，直至暴露出所述初始隔离层201和所述伪栅极结构230的顶部表面，形成覆盖于所述伪栅极结构230侧壁的牺牲层202。
在一实施例中，所述牺牲层202覆盖所述伪栅极结构230的顶部表面。
所述牺牲膜的形成工艺为化学气相沉积工艺和原子层沉积工艺中的一种或两种组合。
所述牺牲层202的材料和所述初始隔离层201的材料不同。
所述牺牲层202的材料包括碳氮化硅或氮氧化硅。
请参考图14，图14为在图12基础上的结构示意图，刻蚀所述伪栅极结构230周围的初始隔离层201(如图12所示)，形成第二隔离层204和位于所述第二隔离层204上的第一隔离层203，且所述第一隔离层203位于所述伪栅极结构230的底部。
所述第一隔离层203的侧壁相对于所述伪栅极结构230的侧壁凸出、平齐或者凹陷。所述第一隔离层203具有垂直于所述伪栅极结构230延伸方向的第一宽度D1，所述伪栅极结构230具有垂直于所述伪栅极结构230延伸方向的第二宽度D2；所述第一宽度D1大于、等于或者小于所述第二宽度D2。
在本实施例中，所述第一隔离层203的侧壁相对于所述伪栅极结构230的侧壁平齐，所述第一宽度D1等于所述第二宽度D2。所述第一隔离层203位于所述伪栅极结构230的底部，后续在所述伪栅极结构230的侧壁形成源区和漏区，所述第一宽度D1决定了源区和漏区之间的沟道宽度。具体的，减小所述第一宽度D1，沟道宽度缩小，由此降低了沟道完全打开所需要的栅极电压，同时沟道导通电阻降低，提高半导体结构的电学特性，但第一宽度D1过小时，在后续去除所述牺牲层202的过程中，伪栅极结构203由于底部的第一隔离层203宽度过低，导致底部接触面积过小，容易出现缺失而降低产品良率；增大所述第一宽度D1，沟道宽度增大的同时，后续形成的第一侧墙的形貌较差，降低半导体结构的电学特性。
在本实施例中，采用所述牺牲层202和所述伪栅极结构230作为刻蚀掩膜，采用第一刻蚀工艺刻蚀所述初始隔离层201，刻蚀所述伪栅极结构230周围的初始隔离层201。
所述第一刻蚀工艺为湿法刻蚀工艺和干法刻蚀工艺中的一种或两种组合。
在其他实施例中，刻蚀所述初始隔离层201之前不用形成所述牺牲层202。所述第二隔离层204和所述第一隔离层203通过在所述伪栅极结构230上形成图形化的光刻胶层，以所述光刻胶层为掩膜对所述初始隔离层201进行刻蚀而形成所述牺牲层202。
所述第一隔离层203的厚度为20埃～100埃。所述第一隔离层203厚度过小时，后续形成的第一侧墙高度不够，在去除所述伪栅极结构230的过程中，无法形成有效阻挡而产生空隙；所述第一隔离层203厚度过厚时，则会造成工艺浪费，影响生产产能。
请参考图15和图16，图15为在图14基础上的结构示意图，图16为图13基础上的结构示意图，刻蚀所述初始隔离层201(如图12所示)之后，去除所述牺牲层202。
在本实施例中，去除所述牺牲层202。
在另一实施例中，保留所述牺牲层202，所述牺牲层202用作伪栅极结构的保护侧墙。
去除所述牺牲层202的工艺为湿法刻蚀工艺和干法刻蚀工艺中的一种或两种组合。
在本实施例中，采用干法刻蚀工艺去除所述牺牲层202。
所述干法刻蚀工艺为各向异性的干法刻蚀工艺，所述干法刻蚀工艺的步骤包括：工艺气体包括CF4、CH3F和O2，所述CF4的气体流量为5cssm和100sccm，所述CH3F的气体流量为8cssm和50sccm，所述O2的气体流量为10cssm和100sccm；压强为10mtorr～2000mtorr；射频功率为50w～300w，直流电压为5V～30V；工艺时间为4秒～60秒。
请参考图17和图18，图17为在图15基础上的结构示意图，图18为图16基础上的结构示意图，形成覆盖所述第一隔离层203侧壁的第一侧墙205。
在本实施例中，所述第一侧墙205还覆盖所述伪栅极结构230的侧壁上。
所述第一侧墙205用于隔离后续形成的源区和漏区，避免在所述源区和漏区与伪栅极结构230的导通，使得后续形成的栅极结构与源区和漏区接触而形成短路。
所述第一侧墙205的形成步骤包括：在所述第二隔离层204上形成覆盖所述第一隔离层203的侧壁和所述伪栅极结构230的侧壁和顶部表面的第一侧墙膜；回刻蚀所述第一侧墙膜，直至暴露出所述第二隔离层和所述伪栅极结构的顶部表面。
所述第一侧墙膜的形成工艺为化学气相沉积工艺和原子层沉积工艺中的一种或两种组合。
所述第一侧墙205的材料包括氧化硅、氮化硅和氮氧化硅中的一种或多种组合。
在一实施例中，所述第一侧墙205仅覆盖所述第一隔离层203的侧壁，在所述第一侧墙205的侧壁上形成第二侧墙，且所述第二侧墙覆盖所述伪栅极结构230的侧壁。所述第二侧墙用于进一步增强后续形成的栅极与源区或漏区之间的隔离效果。
请参考图19，图19为图18基础上的结构示意图，在所述伪栅极结构230两侧的鳍部210内分别形成源区251和漏区252。
所述源区251和漏区252的形成工艺为离子注入工艺和原位掺杂工艺中的一种或两种组合。
在一实施例中，所述源区251和漏区252的形成步骤还包括：在伪栅极结构230两侧的鳍部210内形成凹槽；采用选择性外延沉积工艺在所述凹槽内形成应力层；在所述应力层内掺杂离子，形成源区和漏区。当所形成的半导体器件为PMOS晶体管时，所述应力层的材料为硅锗，所述应力层内掺杂的离子为P型离子，且所述应力层为∑型应力层。当所形成的半导体器件为NMOS晶体管时，所述应力层的材料为碳化硅，所述应力层内掺杂的离子为N型离子。
在另一实施例中，在形成所述第一侧墙205之前，在所述伪栅极结构230两侧的鳍部210内进行轻掺杂离子注入，在形成所述第一侧墙205之后，在伪栅极结构230两侧的鳍部210内形成凹槽；采用选择性外延沉积工艺在所述凹槽内形成应力层；在所述应力层内掺杂离子，形成源区和漏区。当所形成的半导体器件为PMOS晶体管时，所述应力层的材料为硅锗，所述应力层内掺杂的离子为P型离子，且所述应力层为∑型应力层。当所形成的半导体器件为NMOS晶体管时，所述应力层的材料为碳化硅，所述应力层内掺杂的离子为N型离子，所述形成工艺可以降低晶体管的热载流子注入效应和短沟道效应。
请参考图20和图21，图20为图19基础上的结构示意图，图21为图17基础上的结构示意图，在所述第二隔离层204、源区251和漏区252上形成介质结构240，所述介质结构240暴露出所述伪栅极结构230的顶部表面。
在本实施例中，所述介质结构240包括停止层250、位于所述停止层250上的第一介质层241和位于所述第一介质层241上的第二介质层242；所述停止层250作为后续在源区251和漏区252形成互连通孔时的刻蚀停止层。
在一实施例中，所述介质结构240包括第一介质层241和位于所述第一介质层241上的第二介质层242。
所述第二介质层242的硬度高于所述第一介质层241的硬度。所述第二介质层242由于硬度较高，用于在后续在进行研磨时保护所述第一介质层241，同时由于所述第二介质层242的硬度及抗刻蚀能力优于所述第一介质层241，所述第二介质层242能使得后续形成的金属栅极高度均匀性得到保证。
所述介质结构240的形成步骤包括：在所述第二隔离层204和所述伪栅极结构230的表面形成停止膜，在所述停止膜上依次形成第一介质膜和第二介质膜；平坦化所述停止膜、第一介质膜和第二介质膜直至暴露出所述伪栅极结构230的顶部表面为止。
所述停止膜的形成工艺包括化学气相沉积工艺、物理气相沉积工艺和原子层沉积工艺的一种或多种组合。
所述停止层250的材料包括SiOBN、SiN、SiC、SiOF和SiON中的一种或多种组合。
所述第一介质膜和所述第二介质膜的形成工艺为化学气相沉积工艺、物理气相沉积工艺和原子层沉积工艺的一种或多种组合。
所述第一介质膜和所述第二介质膜的材料包括氧化硅、氮化硅、氧氮化硅、低k介质材料(介电系数为大于或等于2.5，小于3.9，例如多孔氧化硅、或多孔氮化硅)或超低k介质材料(介电系数小于2.5，例如多孔SiCOH)。
在一实施例中，形成所述第一介质层241和所述第二介质层242的工艺步骤包括：采用流体化学气相沉积工艺在所述停止膜上形成第一介质膜；在所述第一介质膜上形成第二介质膜，所述第二介质膜的致密性高于所述第一介质膜的致密性。所述形成工艺采用流体化学气相沉积发填充的第一介质膜在初始具有流动性，能够充分填充于伪栅极结构之间，并且不易产生空隙等缺陷，从而保证半导体结构的电学性能。
在一实施例中，在形成所述第一介质膜之后，对所述第一介质膜进行硅掺杂；在形成所述第二介质膜之后，对所述第二介质膜进行硅掺杂，经过硅掺杂的所述第一介质膜和所述第二介质膜的硬度和抗刻蚀能力增强，减少后续金属栅极高度不平等缺陷，从而提高半导体器件的电学性能。
在一实施例中，通过对所述第一介质膜进行热退火，再采用离子注入工艺形成所述第二介质膜。对所述第一介质膜进行热退火能够使膜内部致密化，从而增强所述第二介质膜的强度，同时所述形成工艺步骤简化，利于提高生产效率。
请参考图22和图23，图22为图20基础上的结构示意图，图23为图21基础上的结构示意图，去除所述衬底200上的伪栅极结构230(如图20和图21所示)，在所述介质结构240内形成第一开口260。
采用第二刻蚀工艺去除所述衬底200上的伪栅极结构230。
所述第二刻蚀工艺为湿法刻蚀工艺和干法刻蚀工艺中的一种或两种组合。
在本实施例中，所述第二刻蚀工艺为干法刻蚀工艺和湿法刻蚀工艺的组合工艺。所述伪栅极结构230包括伪栅极氧化层231、位于所述伪栅极氧化层231上的伪栅极层232和位于所述伪栅极层232上的伪栅极介质层233。所述第二刻蚀工艺的工艺步骤包括：采用干法刻蚀去除伪栅极介质层233和伪栅极层232，再采用湿法刻蚀去除伪栅极氧化层231。先采用干法刻蚀工艺可以降低对所述第一隔离层203的损伤，后采用湿法刻蚀确保第一开口260的洁净度，避免干刻过程中产生的聚合物对后续栅极结构造成污染，降低半导体器件的电学性能。
在一实施例中，采用脉冲等离子体刻蚀对所述伪栅极层232进行第一刻蚀，然后再采用第二刻蚀对剩余的伪栅极层进行去除。在采用脉冲等离子体刻蚀对所述伪栅极层232进行第一刻蚀时，刻蚀设备采用脉冲方式输出源功率，以间断的方式对伪栅极层232进行刻蚀。源功率输出的时间和空置的时间都很短，在源功率空置的间隙时间里，刻蚀产生的聚合物及时从设备内排出，在无聚合物阻挡的条件下，等离子体刻蚀对尺寸不同的伪栅极层的刻蚀速率相等，从而保证伪栅极氧化层231的完整形貌，进而降低去除所述伪栅极氧化层231的刻蚀难度。
在一实施例中，先采用干法刻蚀工艺去除伪栅极层厚度的70％～80％，然后再采用湿法刻蚀工艺去除剩余的伪栅极层232。所述干法刻蚀工艺包括Cl2、HBr和O2的一种或多种混合。
在另一实施例中，去除所述伪栅极层232的工艺为湿法刻蚀工艺，选用KOH和四甲基氢氧化铵(TMAH)中的一种或两种混合作为刻蚀液。
在一实施例中，采用第二刻蚀工艺去除所述衬底200上的伪栅极结构230的同时，还去除所述第一隔离层203。
请参考图24和图25，图24为图22基础上的结构示意图，图25为图23基础上的结构示意图，在所述第一开口260(如图22和图23所示)内填充栅极结构270。
所述栅极结构270包括位于所述第一开口260的侧壁和底部的栅介质层271和位于所述栅介质层271上的填充所述第一开口260的栅极层272。
在一实施例中，所述栅极结构270还包括位于所述栅介质层271底部的衬垫氧化层；所述衬垫氧化层可以避免所述栅介质层272与位于所述第一开口260底部的第一隔离层203直接接触，从而产生晶格失配，减少漏电流；同时所述衬垫氧化层还覆盖所述第一开口260的侧壁用于修复所述第一侧墙205的表面缺陷，提高半导体结构的电学性能。
所述衬垫氧化层的形成工艺为沉积工艺。
在另一实施例中，所述栅介质层271位于所述第一开口260的底部。
所述栅极结构270的形成工艺步骤包括：在所述介质结构240上和所述开口260的侧壁和底部表面形成栅介质膜；在所述栅介质膜上形成填充所述开口260的栅极膜；平坦化所述栅介质膜和栅极膜，直至暴露出所述介质结构240的顶部表面为止。
所述栅介质层271的材料为高k介质材料(介电系数大于3.9)；所述高k介质材料包括氧化铪、氧化锆、氧化铪硅、氧化镧、氧化锆硅、氧化钛、氧化钽、氧化钡锶钛、氧化钡钛、氧化锶钛或氧化铝。
所述栅介质膜的形成工艺为化学气相沉积工艺、物理气相沉积工艺和原子层沉积工艺的一种或多种组合。
所述栅极层272的材料为金属，所述金属材料包括铜、钨、镍、铬、钛、钽和铝中的一种或多种组合。
所述栅极膜的形成工艺为物理气相沉积工艺和电镀工艺中的一种或两种组合。
平坦化所述栅介质膜和栅极膜，用于去除所述介质结构240表面的栅介质膜和栅极膜，同时避免由于金属材料残留而在所述栅极层272顶部产生漏电流，从而保证所形成的半导体结构的电学性能稳定。
在一实施例中，在形成所述栅介质层271之后，还包括在在栅介质层271和栅极层272之间形成功函数层。
相应的，本实施例还提供一种半导体结构，请参考图24和图25，包括：衬底200，所述衬底200上具有鳍部210；所述衬底200上具有覆盖所述鳍部210部分侧壁的第二隔离层204；位于所述第二隔离层204上的栅极结构270，所述栅极结构270横跨所述鳍部210且覆盖所述鳍部210的部分侧壁和顶部表面；位于所述第二隔离层204上的第一隔离层203，且所述第一隔离层203位于所述栅极结构270的底部；位于所述第一隔离层203侧壁的第一侧墙205；位于所述鳍部210内的源区251和漏区252，且所述源区251和漏区252位于所述第一侧墙205的外侧；位于所述第二隔离层204、源区251和漏区252上的介质结构240，所述介质结构240暴露出所述栅极结构270的顶部表面。
所述栅极结构270包括栅介质层271和位于所述栅介质层271上栅极层272。所述栅极结构270的材料、尺寸和结构均参考前述实施例。
所述介质结构240包括停止层250、位于所述停止层250上的第一介质层241和位于所述第一介质层241上的第二介质层242。所述介质结构240的材料、尺寸和结构均参考前述实施例。
所述第一侧墙205还覆盖所述栅极结构270的侧壁表面，所述第一侧墙205的材料、尺寸和结构均参考前述实施例。
所述第一隔离层203的厚度为20埃～100埃，所述第一隔离层203的材料、尺寸和结构均参考前述实施例。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (19)

1.一种半导体结构的形成方法，其特征在于，包括：
提供衬底，所述衬底上具有鳍部，所述衬底上具有覆盖所述鳍部的部分侧壁的初始隔离层；
形成横跨所述鳍部的伪栅极结构，所述伪栅极结构位于部分初始隔离层上且覆盖所述鳍部的部分侧壁和顶部表面；
刻蚀所述伪栅极结构周围的初始隔离层，形成第二隔离层和位于所述第二隔离层上的第一隔离层，且所述第一隔离层位于所述伪栅极结构的底部；
形成覆盖所述第一隔离层侧壁的第一侧墙；
在所述伪栅极结构两侧的鳍部内分别形成源区和漏区；
在所述第二隔离层、源区和漏区上形成介质结构，所述介质结构暴露出所述伪栅极结构的顶部表面；
去除所述伪栅极结构，在所述介质结构内形成第一开口；
在所述第一开口内填充栅极结构。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，刻蚀所述初始隔离层之前，在所述伪栅极结构的侧壁形成牺牲层。
3.如权利要求2所述的半导体结构的形成方法，其特征在于，所述牺牲层的形成步骤包括：在所述初始隔离层上形成牺牲膜，所述牺牲膜覆盖所述伪栅极结构的侧壁和顶部表面；回刻蚀所述牺牲膜，直至暴露出所述初始隔离层和所述伪栅极结构的顶部表面，形成覆盖于所述伪栅极结构侧壁的牺牲层。
4.如权利要求2所述的半导体结构的形成方法，其特征在于，所述牺牲层的材料和所述初始隔离层的材料不同。
5.如权利要求4所述的半导体结构的形成方法，其特征在于，所述牺牲层的材料包括碳氮化硅或氮氧化硅。
6.如权利要求2所述的半导体结构的形成方法，其特征在于，刻蚀所述初始隔离层之后，去除所述牺牲层。
7.如权利要求6所述的半导体结构的形成方法，其特征在于，去除所述牺牲层的工艺为湿法刻蚀工艺和干法刻蚀工艺中的一种或两种组合。
8.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一隔离层的侧壁相对于所述伪栅极结构的侧壁凸出、平齐或者凹陷。
9.如权利要求8所述的半导体结构的形成方法，其特征在于，所述第一隔离层的侧壁相对于所述伪栅极结构的侧壁平齐。
10.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一隔离层的厚度为20埃～100埃。
11.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一侧墙还覆盖所述伪栅极结构的侧壁表面；所述第一侧墙的形成步骤包括：在所述第二隔离层上形成覆盖所述第一隔离层的侧壁和所述伪栅极结构的侧壁和顶部表面的第一侧墙膜；回刻蚀所述第一侧墙膜，直至暴露出所述第二隔离层和所述伪栅极结构的顶部表面。
12.如权利要求11所述的半导体结构的形成方法，其特征在于，所述第一侧墙的材料包括氧化硅、氮化硅和氮氧化硅中的一种或多种组合。
13.如权利要求1所述的半导体结构的形成方法，其特征在于，在形成所述第一侧墙之后，在所述第一侧墙和所述伪栅极结构的侧壁上形成第二侧墙。
14.如权利要求1所述的半导体结构的形成方法，其特征在于，所述初始隔离层的材料包括氧化硅或氮化硅。
15.如权利要求1所述的半导体结构的形成方法，其特征在于，所述伪栅极结构包括伪栅极氧化层和位于所述伪栅极氧化层上的伪栅极层。
16.如权利要求1所述的半导体结构的形成方法，其特征在于，所述栅极结构包括栅介质层和位于所述栅介质层上的栅极层。
17.一种半导体结构，其特征在于，包括：
衬底，所述衬底上具有鳍部；所述衬底上具有覆盖所述鳍部部分侧壁的第二隔离层；
位于所述第二隔离层上的栅极结构，所述栅极结构横跨所述鳍部且覆盖所述鳍部的部分侧壁和顶部表面；
位于所述第二隔离层上的第一隔离层，且所述第一隔离层位于所述栅极结构的底部；
位于所述第一隔离层侧壁的第一侧墙；
位于所述鳍部内的源区和漏区，且所述源区和漏区位于所述第一侧墙的外侧；
位于所述第二隔离层、源区和漏区上的介质结构，所述介质结构暴露出所述栅极结构的顶部表面；
所述栅极结构包括栅介质层和位于所述栅介质层上的栅极层。
18.如权利要求17所述的半导体结构，其特征在于，所述第一侧墙还覆盖所述栅极结构的侧壁表面。
19.如权利要求17所述的半导体结构，其特征在于，所述第一隔离层的厚度为20埃～100埃。
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CN111696864B (zh) * 2019-03-12 2023-12-22 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140227846A1 (en) * 2013-02-08 2014-08-14 Taiwan Semiconductor Manufacturing Company, Ltd. Double Channel Doping in Transistor Formation
CN104124210A (zh) * 2013-04-28 2014-10-29 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
CN105895695A (zh) * 2015-02-13 2016-08-24 台湾积体电路制造股份有限公司 具有延伸的栅极结构的半导体结构及其形成方法
CN106158864A (zh) * 2014-10-17 2016-11-23 台湾积体电路制造股份有限公司 用于FinFET隔离的方法和结构

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140227846A1 (en) * 2013-02-08 2014-08-14 Taiwan Semiconductor Manufacturing Company, Ltd. Double Channel Doping in Transistor Formation
CN104124210A (zh) * 2013-04-28 2014-10-29 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
CN106158864A (zh) * 2014-10-17 2016-11-23 台湾积体电路制造股份有限公司 用于FinFET隔离的方法和结构
CN105895695A (zh) * 2015-02-13 2016-08-24 台湾积体电路制造股份有限公司 具有延伸的栅极结构的半导体结构及其形成方法

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